JPS5949647A - メモリ制御方法 - Google Patents
メモリ制御方法Info
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- JPS5949647A JPS5949647A JP15985382A JP15985382A JPS5949647A JP S5949647 A JPS5949647 A JP S5949647A JP 15985382 A JP15985382 A JP 15985382A JP 15985382 A JP15985382 A JP 15985382A JP S5949647 A JPS5949647 A JP S5949647A
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- signal
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- cpu
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、中央処理装置（ＣＰＵ）のバスに接続される
メモリを制御するメモリ制御方法に関するものである。
メモリを制御するメモリ制御方法に関するものである。
従来例の構成とその問題点
第１図は、ＣＰＵのバスに接続される従来の代表的なメ
モリの構成例を示している゛。第１図において１はＣＰ
Ｕ１２はメモリ、３はチップ選択回路である。通常ＣＰ
Ｕ１から出力されるアドレスバス信号の上位ビットから
メモリ２を選択するた″めのチップ選択信号を作ってい
る。チップ選択回路３により、メモリ２が選択されると
、ＣＰＵ１が出力しているアドレスバス信号により１、
メモリ２の特定の番地が選択され、その番地にリード／
ライト信号Ｒ／Ｗにより、Ｒ／Ｗ＝ｏのときは、ＣＰＵ
１から出力され六データバス信号の内容を、書き込む。
モリの構成例を示している゛。第１図において１はＣＰ
Ｕ１２はメモリ、３はチップ選択回路である。通常ＣＰ
Ｕ１から出力されるアドレスバス信号の上位ビットから
メモリ２を選択するた″めのチップ選択信号を作ってい
る。チップ選択回路３により、メモリ２が選択されると
、ＣＰＵ１が出力しているアドレスバス信号により１、
メモリ２の特定の番地が選択され、その番地にリード／
ライト信号Ｒ／Ｗにより、Ｒ／Ｗ＝ｏのときは、ＣＰＵ
１から出力され六データバス信号の内容を、書き込む。
Ｒ／Ｗ＝１のときは、メモリ２の選択された番地の内容
をＣＰＵ１のデータバス上に出力し、ＣＰＵ１が読み取
る。
をＣＰＵ１のデータバス上に出力し、ＣＰＵ１が読み取
る。
この従来例の構成において、メモリ２、の持っ容量は、
機器が必要とするメモリ容量に決められる。
機器が必要とするメモリ容量に決められる。
−男手導体分野の急速な発展により、メモリ素子の容量
は、大容量化してきている。メモリ素子を収納するパッ
ケージのピン数を少なくするため、各番地は１ビツトで
構成し番地方向に大容量化してきている。たとえば、番
地を６４に持ち、各番地は１ビツトで構成（６４ＫＸ１
と表わす）されたメモリ素子を８個並列に使用すると、
６４にバイト（６４ＫＸ８）の容量を持つメモリが実現
できる。しかし端末機等においては、６４にバイトのメ
モリ容量を必要としない場合が多い。あるいは８にバイ
ト単位という比較的小容量で増設できることが望まれる
。しかし、番地方向に大きな容量を持つメモリ素子は、
従来の構成では、使用することが困難である。
は、大容量化してきている。メモリ素子を収納するパッ
ケージのピン数を少なくするため、各番地は１ビツトで
構成し番地方向に大容量化してきている。たとえば、番
地を６４に持ち、各番地は１ビツトで構成（６４ＫＸ１
と表わす）されたメモリ素子を８個並列に使用すると、
６４にバイト（６４ＫＸ８）の容量を持つメモリが実現
できる。しかし端末機等においては、６４にバイトのメ
モリ容量を必要としない場合が多い。あるいは８にバイ
ト単位という比較的小容量で増設できることが望まれる
。しかし、番地方向に大きな容量を持つメモリ素子は、
従来の構成では、使用することが困難である。
発明の目的
本発明は、（６４ＫＸ１ ）のように比較的番地方向に
大きな容量を持ち、各番地は１ビツトで構８成されてい
るメモリ素子を使って、８にノくイト（８に×８）のメ
モリとして使用し素子数の低減をはかることを目的とす
るものである。
大きな容量を持ち、各番地は１ビツトで構８成されてい
るメモリ素子を使って、８にノくイト（８に×８）のメ
モリとして使用し素子数の低減をはかることを目的とす
るものである。
発明の構成
本発明は、ＣＰＵのバスとメモリの間に、書きにシリア
ル−パラレル変換器を設けることにより、（６４ＫＸ１
）構成のメモリ素子を使って（ｓＫＸＳ）あるいは（
１６ＫＸ４ ）といっだメモリを構成する。
ル−パラレル変換器を設けることにより、（６４ＫＸ１
）構成のメモリ素子を使って（ｓＫＸＳ）あるいは（
１６ＫＸ４ ）といっだメモリを構成する。
実施例の説明
以下に本発明の一実施例の構成について図面とともに説
明する。第２図において、２ｏはＣＰ Ｕ。
明する。第２図において、２ｏはＣＰ Ｕ。
２１はメモリ、２３はチップ選択回路、２４はタイミン
グ発生部、２６は外部アドレス発生部、２６はＣＰＵク
ロック発生部、２７はパラレル−シリアル変換器、２８
はシリアル−パラレル変換器、２９はバス制御回路Ａ、
３０はバス制御回路Ｂである。ＣＰＵ２０のデータバス
信号は、並列８ピツ）（Ｄｏ〜Ｄ７）、アドレスバス信
号は、並列１６ビツ）（Ａｏ〜Ａ１５）で構成されてい
るとする。
グ発生部、２６は外部アドレス発生部、２６はＣＰＵク
ロック発生部、２７はパラレル−シリアル変換器、２８
はシリアル−パラレル変換器、２９はバス制御回路Ａ、
３０はバス制御回路Ｂである。ＣＰＵ２０のデータバス
信号は、並列８ピツ）（Ｄｏ〜Ｄ７）、アドレスバス信
号は、並列１６ビツ）（Ａｏ〜Ａ１５）で構成されてい
るとする。
ＣＰＵ２０がメモリ２１にデータを書き込む場合の動作
について説明する。ＣＰＵ２０から出力されるアドレス
バス信号の上位ピッ）（ＡＩ３〜Ａ１５）をチップ選択
回路２３が判定し、メモリ２１を選択しているかどうか
決定する。もしアドレス信号がメモリ２１に対してあら
かじめ決められたアドレスを示す内容であれば、チップ
選択回路２３は、タイミング発生部２４に対して、選択
信号ＳＥＬを出力する。タイミング発生部２４は、選択
信号ＳＥＬにより、ノζラレルーシリアル変換器（この
場合８ビツト構成）２７に対してロード信号ＬＤを出力
し、ＣＰＵ２０の出力しているデータバス信号（書き込
みデータ）を、ノくラレル−シリアル変換器２７に曹き
込む。メモリ２１には、ＣＰＵ２０のアドレスノ（ス信
号（ＡＯ−Ａｌ１）と外部アドレス発生部２５の外部ア
ドレス信号（３ビツト）が、アドレス信号として加えら
れている。外部アドレス信号は、ロード信号ＬＤで、リ
セットされるだめ、初期値は、Ｏである。次にタイミン
グ発生部２４は、メ□阜り２１に対して、チップ選択信
号ＭＣ８を出力する。ＣＰＵ２０はリード／ライト信条
Ｒ／Ｗを書き込みモート”（Ｒ／Ｗ−＝φ）としている
。したがって、メモリ２１に加えられているアドレス信
号が示す番地に、パラレル−シリアル変換２７の出力Ｗ
Ｄの内容を書き込む。パラレル−シリアル変換器２７の
出力ＷＤは、ＬＳＢが出ている。この状態では、出力Ｗ
Ｄは、ＣＰＵ２０のデータバス信号のＤφに対応してい
る。
について説明する。ＣＰＵ２０から出力されるアドレス
バス信号の上位ピッ）（ＡＩ３〜Ａ１５）をチップ選択
回路２３が判定し、メモリ２１を選択しているかどうか
決定する。もしアドレス信号がメモリ２１に対してあら
かじめ決められたアドレスを示す内容であれば、チップ
選択回路２３は、タイミング発生部２４に対して、選択
信号ＳＥＬを出力する。タイミング発生部２４は、選択
信号ＳＥＬにより、ノζラレルーシリアル変換器（この
場合８ビツト構成）２７に対してロード信号ＬＤを出力
し、ＣＰＵ２０の出力しているデータバス信号（書き込
みデータ）を、ノくラレル−シリアル変換器２７に曹き
込む。メモリ２１には、ＣＰＵ２０のアドレスノ（ス信
号（ＡＯ−Ａｌ１）と外部アドレス発生部２５の外部ア
ドレス信号（３ビツト）が、アドレス信号として加えら
れている。外部アドレス信号は、ロード信号ＬＤで、リ
セットされるだめ、初期値は、Ｏである。次にタイミン
グ発生部２４は、メ□阜り２１に対して、チップ選択信
号ＭＣ８を出力する。ＣＰＵ２０はリード／ライト信条
Ｒ／Ｗを書き込みモート”（Ｒ／Ｗ−＝φ）としている
。したがって、メモリ２１に加えられているアドレス信
号が示す番地に、パラレル−シリアル変換２７の出力Ｗ
Ｄの内容を書き込む。パラレル−シリアル変換器２７の
出力ＷＤは、ＬＳＢが出ている。この状態では、出力Ｗ
Ｄは、ＣＰＵ２０のデータバス信号のＤφに対応してい
る。
次にタイミング発生部２４は、カウントアツプ信号ＣＰ
Ｕを、外部アドレス発生部２６に出力し、外部アドレス
信号を１つ進める、続いてタイミング発生部２４は、シ
フト信号ＳＨＰを、パラレル−シリアル変換器２７に出
力する。シフト信号ＳＨＰが加わると、パラレル−シリ
アル変換器２７の内容は、ＭＳＢから、ＬＳＨの方向に
それぞれ１ビツトシフトされる。し次がって出力ＷＤは
、ＣＰＵ２０のデータバス信号のＤＩＫ対応している。
Ｕを、外部アドレス発生部２６に出力し、外部アドレス
信号を１つ進める、続いてタイミング発生部２４は、シ
フト信号ＳＨＰを、パラレル−シリアル変換器２７に出
力する。シフト信号ＳＨＰが加わると、パラレル−シリ
アル変換器２７の内容は、ＭＳＢから、ＬＳＨの方向に
それぞれ１ビツトシフトされる。し次がって出力ＷＤは
、ＣＰＵ２０のデータバス信号のＤＩＫ対応している。
この状態でメモリ２１のアドレス信号は、外部アドレス
信号により１つ進んでおり、そのアドレス信号が示す番
地に、パラレル−シリアル変換器２７の出力ＷＤが書き
込まれる。このようにして、タイミング発生部２４は、
カウントアツプ信ｑｃＵＰをタ１部アドレス発生部２５
に加え、外部アドレス信号を１つずつ進め、シフト信号
ＳＨＰをパラｌ／ルーシリアル変換器２７に加えること
により、出力ＷＤを１ビツト上位の内容に変更し、メモ
リ２１に書き込む。この書き込み動作をＷＤの出力が、
ＣＰＵ２０のデークツくス信号Ｄ７の内容になり、その
出力ＷＤをメモリ２１に書き込むまでくり返すことによ
り、ＣＰＵ２０のデークツくス信号の内容を、メモリ２
１に書き込む。
信号により１つ進んでおり、そのアドレス信号が示す番
地に、パラレル−シリアル変換器２７の出力ＷＤが書き
込まれる。このようにして、タイミング発生部２４は、
カウントアツプ信ｑｃＵＰをタ１部アドレス発生部２５
に加え、外部アドレス信号を１つずつ進め、シフト信号
ＳＨＰをパラｌ／ルーシリアル変換器２７に加えること
により、出力ＷＤを１ビツト上位の内容に変更し、メモ
リ２１に書き込む。この書き込み動作をＷＤの出力が、
ＣＰＵ２０のデークツくス信号Ｄ７の内容になり、その
出力ＷＤをメモリ２１に書き込むまでくり返すことによ
り、ＣＰＵ２０のデークツくス信号の内容を、メモリ２
１に書き込む。
第３図に暑き込み動作におけるタイミング図を示す。
次にＣＰＵ２０がメモリ２１のデータを読み１１１す場
合の動作について説明する。
合の動作について説明する。
書き込み動作と同じように、ＣＰＵ２０から１４ｊ力さ
れるアトレスノくス信号の上位ビット（八１３〜Ａ１５
）をテップ選択回路２３が判定し、メモリ２１を選択し
ているかどうか決定する。もし選択されているなら、チ
ップ選択回路２３は、タイミング発生部２４に対して、
選択信号ＳＥＬを出力スル。ＣＰＵ２０のリード／ライ
ト信号Ｒ／Ｗタイミング発生部２４は、選択信号ＳＥＬ
により、外部アドレス発生部２６にロード信号ＬＤを出
方し、外部アドレス信号をリセットする。
れるアトレスノくス信号の上位ビット（八１３〜Ａ１５
）をテップ選択回路２３が判定し、メモリ２１を選択し
ているかどうか決定する。もし選択されているなら、チ
ップ選択回路２３は、タイミング発生部２４に対して、
選択信号ＳＥＬを出力スル。ＣＰＵ２０のリード／ライ
ト信号Ｒ／Ｗタイミング発生部２４は、選択信号ＳＥＬ
により、外部アドレス発生部２６にロード信号ＬＤを出
方し、外部アドレス信号をリセットする。
次にタイミング発生部２４は、メモリ２１に対して、チ
ップ選択信号ＭＣ８を出力する。チップ選択信号ＭＣ８
により、メモリ２１け、リード／ライト信号Ｒ／Ｗが読
み出しモードになっているので、アドレス信号が示す番
地の内容を出力データＲＤに出力する。出力データＲＤ
は、シリアル−パラレル変換器２８（この場合８ビツト
構成）の入力端子に接続されており、タイミング発生部
２４のシフト信号ＳＨＰでシリアル−パラレル変換器２
８のＭＳＨに取り込まれる。この動作が終了すると、タ
イミング発生器２４は、カウントアツプ信号ＣＵＰを外
部アドレス発生部２６に出力し、外部アドレス信号を１
つ進める。メモリ２１に加わっているアドレス信号が１
つ進むため、次の番地の内容が出力データＲＤに出力さ
れる。続いて、タイミング発生部２４は、シリアル−パ
ラレル変換器２８にシフト信号ＳＨＰを出力する。
ップ選択信号ＭＣ８を出力する。チップ選択信号ＭＣ８
により、メモリ２１け、リード／ライト信号Ｒ／Ｗが読
み出しモードになっているので、アドレス信号が示す番
地の内容を出力データＲＤに出力する。出力データＲＤ
は、シリアル−パラレル変換器２８（この場合８ビツト
構成）の入力端子に接続されており、タイミング発生部
２４のシフト信号ＳＨＰでシリアル−パラレル変換器２
８のＭＳＨに取り込まれる。この動作が終了すると、タ
イミング発生器２４は、カウントアツプ信号ＣＵＰを外
部アドレス発生部２６に出力し、外部アドレス信号を１
つ進める。メモリ２１に加わっているアドレス信号が１
つ進むため、次の番地の内容が出力データＲＤに出力さ
れる。続いて、タイミング発生部２４は、シリアル−パ
ラレル変換器２８にシフト信号ＳＨＰを出力する。
パラレル−シリアル変換器２８は、シフト信号ＳＨＰが
加わると、ＭＳＢからＬＳＨの方向にそれぞれ１ビット
シフトし、それと同時に、出力データＲＤの内容をＭＳ
Ｂに取り込む。この読み出し動作を外部アドレス信号を
７とし、その番地の出力データＲＤをシリアル−パラレ
ル変換器２８のＭＳＨに取り込む丑でくり返す。この動
作が終ると、シリアル−パラレル変換器２８の内容は、
書き込み動作時に、ＣＰＵ２０のデータバス信号をパラ
レル−シリアル変換器２７に書き込んだ内容とそれぞれ
のビット位置が同一になっている。
加わると、ＭＳＢからＬＳＨの方向にそれぞれ１ビット
シフトし、それと同時に、出力データＲＤの内容をＭＳ
Ｂに取り込む。この読み出し動作を外部アドレス信号を
７とし、その番地の出力データＲＤをシリアル−パラレ
ル変換器２８のＭＳＨに取り込む丑でくり返す。この動
作が終ると、シリアル−パラレル変換器２８の内容は、
書き込み動作時に、ＣＰＵ２０のデータバス信号をパラ
レル−シリアル変換器２７に書き込んだ内容とそれぞれ
のビット位置が同一になっている。
（ＣＰＵ２０のデータバス信号Ｄ７の内容が、ノクラレ
ルーシリアル変換器２７及びシリアルーツくラレル変換
器２８のそれぞれのＭＳＨに対応している。） 本発明のメモリ構成では、ＣＰＵが、メモリをリード／
ライトする時、メモリ素子を複数回り一ド／ライトする
為、ＣＰＵのクロックφ２の期間内に、動作が終了しな
い。この問題を解決するため、モトローラ社のＭＣ６８
００系のＣＰＵを、外部クロックで使用する場合につい
て述べる。
ルーシリアル変換器２７及びシリアルーツくラレル変換
器２８のそれぞれのＭＳＨに対応している。） 本発明のメモリ構成では、ＣＰＵが、メモリをリード／
ライトする時、メモリ素子を複数回り一ド／ライトする
為、ＣＰＵのクロックφ２の期間内に、動作が終了しな
い。この問題を解決するため、モトローラ社のＭＣ６８
００系のＣＰＵを、外部クロックで使用する場合につい
て述べる。
第４図において、φ１．φ２はＣＰＵクロックで、φ１
Ｓ、φ２Ｓは、ＣＰＵの基準クロック周期である。
Ｓ、φ２Ｓは、ＣＰＵの基準クロック周期である。
第２図において、ＣＰＵ２０が、メモリ２１にリード／
ライト動作を行うと、タイミング発生部２４は、ＣＰＵ
クロック発生発生部上６位相制御信号ＦＣを出力する。
ライト動作を行うと、タイミング発生部２４は、ＣＰＵ
クロック発生発生部上６位相制御信号ＦＣを出力する。
ＣＰＵクロック発生発生部上６位相制御信号ＦＣにより
、ＣＰＵりＯツクφ２を、次のφ２Ｓまで連続した波形
とし、φ１は、φ２が有効となっている期間出力されな
い。φ１．φ２の位相制御は、メモリ２１のリード／ラ
イト動作に必要とする期間性なわれ、φ２のパルス巾を
さらに広げることも可能である。
、ＣＰＵりＯツクφ２を、次のφ２Ｓまで連続した波形
とし、φ１は、φ２が有効となっている期間出力されな
い。φ１．φ２の位相制御は、メモリ２１のリード／ラ
イト動作に必要とする期間性なわれ、φ２のパルス巾を
さらに広げることも可能である。
ＭＣｅｓｏｏ系ｏｃＰＵは、ＣＰ Ｕ ７＞Ｋハスヲ使
用する期間と、解放する期間は、ＣＰＵのクロックφ２
で決まる。したがってＣＰＵがバスを解放する期間（φ
２以外の期間）では、ＣＰＵ以外のデバイス（たとえば
ＣＲＴ制御素子）が、バスを使用するという場合がある
。しかもＣＰＵ以外のデバイスは、一定周期でバスを使
用する必要がある時、上記のように、メモリをリード／
ライトする時、ＣＰＵのクロ、りφ２のパルス巾が変化
すると障害となる。この問題を解決するため、第２図に
おいて、バス制御回路Ａ２９は、ＣＰＵの基準クロック
φ２Ｓ とリード／ライト信号Ｒ／Ｗにより、φ２Ｓの
期間のみＣＰＵがデータバスを使用するよう動作する。
用する期間と、解放する期間は、ＣＰＵのクロックφ２
で決まる。したがってＣＰＵがバスを解放する期間（φ
２以外の期間）では、ＣＰＵ以外のデバイス（たとえば
ＣＲＴ制御素子）が、バスを使用するという場合がある
。しかもＣＰＵ以外のデバイスは、一定周期でバスを使
用する必要がある時、上記のように、メモリをリード／
ライトする時、ＣＰＵのクロ、りφ２のパルス巾が変化
すると障害となる。この問題を解決するため、第２図に
おいて、バス制御回路Ａ２９は、ＣＰＵの基準クロック
φ２Ｓ とリード／ライト信号Ｒ／Ｗにより、φ２Ｓの
期間のみＣＰＵがデータバスを使用するよう動作する。
バス制御回路Ｂ３０は、メモリ２１から、読み出された
データが、シリアル−パラレル変換器２８から出力され
ているので、この信号を、φ２Ｓの期間データバスに送
出し、φ２Ｓ以外の期間はトライステート状態となるよ
うタイミング発生部２４から出力されるイネーブル信号
ＥＮにより制御する。メモリ２１の読み出し動作中、’
ＣＰＵクロックφ２は、φ２Ｓ を複数個含んでいるが
、φ２の立下がり時にＣＰＵは、データバス信号を取り
込むため、誤動作することはない。
データが、シリアル−パラレル変換器２８から出力され
ているので、この信号を、φ２Ｓの期間データバスに送
出し、φ２Ｓ以外の期間はトライステート状態となるよ
うタイミング発生部２４から出力されるイネーブル信号
ＥＮにより制御する。メモリ２１の読み出し動作中、’
ＣＰＵクロックφ２は、φ２Ｓ を複数個含んでいるが
、φ２の立下がり時にＣＰＵは、データバス信号を取り
込むため、誤動作することはない。
実施例では、シリアル−パラレル変換器及びパラレル−
シリアル変換器それぞれを一組として説明したが、２組
以上のものを用意すれば、メモリのリード／ライト時間
を短縮できることは、明らかである。
シリアル変換器それぞれを一組として説明したが、２組
以上のものを用意すれば、メモリのリード／ライト時間
を短縮できることは、明らかである。
発明の効果
本発明は、上記のような構成であり、本発明によれば、
以下に示す効果が得られる。
以下に示す効果が得られる。
１ パラレル−シリアル変換器及びシリアル−パラレル
変換器を用い、外部からアドレスを付加してメモリ素子
のアドレス方向に複数回リード／ライトすることにより
、不足するフード方向のビット数を補うことができるた
め、アドレス方向に大きな容量を持つメモリ素子を用い
て、メモリ素子の持つアドレス方向の容量よシ小さいメ
モリが構成でき、機器の小型化が実現できる。
変換器を用い、外部からアドレスを付加してメモリ素子
のアドレス方向に複数回リード／ライトすることにより
、不足するフード方向のビット数を補うことができるた
め、アドレス方向に大きな容量を持つメモリ素子を用い
て、メモリ素子の持つアドレス方向の容量よシ小さいメ
モリが構成でき、機器の小型化が実現できる。
２ バス制御機能を持っているため、ＣＰＵ以外のデバ
イスが、同一のバスに接続されていても誤動作すること
はない。
イスが、同一のバスに接続されていても誤動作すること
はない。
第１図は従来のメモリ制御方法の概略を示すブロック図
、第２図は本発明の一実施例におけるメモリ制御方法の
概略を示すブロック図、第３図。 第４図はそれぞれ同実施例の動作説明図である。 ２０・・・・・・中央処理装置（ＣＰＵ）、２１・・・
・・・メモリ、２３・・・・・・チップ選択回路、２４
・・・・・・タイミング発生部、２５・・・・・・外部
アドレス発生部、２６・・・・・・クロック発生部、２
７・・・・・・ノくラレルーシリアル変換器、２Ｂ・・
・・・・シリアルーツくラレル変換器、２９３ｏ・・・
・・・バス制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 食５ り５１１３
、第２図は本発明の一実施例におけるメモリ制御方法の
概略を示すブロック図、第３図。 第４図はそれぞれ同実施例の動作説明図である。 ２０・・・・・・中央処理装置（ＣＰＵ）、２１・・・
・・・メモリ、２３・・・・・・チップ選択回路、２４
・・・・・・タイミング発生部、２５・・・・・・外部
アドレス発生部、２６・・・・・・クロック発生部、２
７・・・・・・ノくラレルーシリアル変換器、２Ｂ・・
・・・・シリアルーツくラレル変換器、２９３ｏ・・・
・・・バス制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 食５ り５１１３
Claims (1)
- 書き込み時に、中央処理装置から送られる複数ビットの
情報をバラレールシリアル変換を行い、外部アドレスを
付加してメモリに記憶し、読み出し時に、書き込み時に
付加した外部アドレスを使ってメモリから読み出し、シ
リアル−パラレル変換を行って、上記中央処理装置が必
要とする複数ビットに復元し、メモリのアクセス時間は
、上記中央処理装置のクロ）りの位相を制御して、上記
中央処理装置と同期をとり、バスに接続される他 −の
デバイスに対しては、上記中央処理装置のクロックの位
相制御の影響が出ないようバスを制御することを特徴と
するメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15985382A JPS5949647A (ja) | 1982-09-14 | 1982-09-14 | メモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15985382A JPS5949647A (ja) | 1982-09-14 | 1982-09-14 | メモリ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5949647A true JPS5949647A (ja) | 1984-03-22 |
| JPH0381180B2 JPH0381180B2 (ja) | 1991-12-27 |
Family
ID=15702656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15985382A Granted JPS5949647A (ja) | 1982-09-14 | 1982-09-14 | メモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949647A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102343A (ja) * | 1985-10-29 | 1987-05-12 | Yaskawa Electric Mfg Co Ltd | デジタル計算機用記憶装置 |
| JPH01251244A (ja) * | 1988-03-31 | 1989-10-06 | Nec Home Electron Ltd | メモリアクセス回路 |
| JPH02143979A (ja) * | 1988-11-25 | 1990-06-01 | Matsushita Electric Works Ltd | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226125A (en) * | 1975-08-25 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Buffer memory system |
-
1982
- 1982-09-14 JP JP15985382A patent/JPS5949647A/ja active Granted
Patent Citations (1)
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| JPH01251244A (ja) * | 1988-03-31 | 1989-10-06 | Nec Home Electron Ltd | メモリアクセス回路 |
| JPH02143979A (ja) * | 1988-11-25 | 1990-06-01 | Matsushita Electric Works Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0381180B2 (ja) | 1991-12-27 |
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