JPH01251244A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、１ビット構成のメモリにプロセッサをアクセ
スさせるメモリアクセス回路に関する。

［従来の技術］ ＲＡＭやＲＯＭ等の半導体メモリは、例えば２５６ワー
ド×４ビット構成、ＩＫワード×８ビット構成、６４に
ワード×１ビット構成等と表される。ここで、ワード数
は、当該メモリでアドレス指定可能なアドレスの数であ
り、アドレス端子の個数によって決まる（例えば、アド
レス端子が１０個であればＩＫワードである）。ビット
数は、当該メモリで一度に書き込みまたは読み出し可能
なデータのビット数であり、データ端子の数と対応する
。

従来、例えば８ビット型のプロセッサ（ＣＰＵ）ヲ用い
たコンピュータ・システムに１ビット構成のメモリを採
用するときは、第５図に示すように８個の１ビット構成
メモリＭＯ〜Ｍ７を並列にアドレス・バス（ＡＤＢ）　
１０２ｊ！：ｆ−９・バス（ＤＡＢ）１０４を介してＣ
ＰＵ１００に接続していた。

このシステムによれば、同一のアドレス信号［ＡＯ〜Ａ
ｎコにつき８ビット−データ［ＤＯ−Ｄ７］の各ビット
が８個のメモリ（ＲＡＭ）ＭＯ〜Ｍ７に１対１の関係で
（例えば、ＤＯはＭＯに、Ｄ’ｌはＭｌに、Ｄ７はＭｌ
に）同時に書き込まれまたは読み出しされる。これによ
り、ＣＰＵ１００からみれば、８ビット構成のメモリ（
ＲＡＭ）にアクセスするときと同じなので、プログラム
上でも８ビット構成のメモリを１個使用しているものと
して扱うことができる。

なお、アドレス・デコーダ１０６は、ＣＰＵｌ００がメ
モリ・アクセスのために出力したアドレス信号［ＡＯ〜
Ａｎａｌの所定の上位ビットを解読することによって各
メモリＭＯ〜Ｍ７をイネーブル状態とする。オアゲート
１０８は、メモリ書込モードにおいてＣＰＵ１００から
のアクティブ（“Ｌ”）なメモリ・リクエスト信号ＭＲ
ＥＱとライト（書込）信号ＷＲとを入力したとき各メモ
リＭ（１−Ｍｌにアクティブ（“Ｌ”）なライト拳イネ
ーブル信号ＷＥを与える。オアゲート１１０はメモリ読
出モードにおいてＣＰＵ１００からのアクティブ（“Ｌ
”）なメモリ・リクエスト信号ＭＲＥＱとリード（読出
）信号ＲＤとを入力したとき各メモリＭＯ〜Ｍ７にアク
ティブ（“Ｌ”）なアウト・イネーブル信号ＯＥを与え
る。

［発明が解決しようとする課題］ しかしながら、当該コンピュータ・システムがそれほど
多（のメモリ容量を必要としない場合、上記の各メモリ
ＭＯ〜Ｍ７においては一部のエリアだけしか使用されず
、残りのエリアは完全に余ってしまう。例えば、各メモ
リＭＯ〜Ｍ７がＩＫワード×１ビット構成であるのにシ
ステムが１２８ワード×８ビットのメモリ容量しか必要
としない場合は、各メモリにおいて８９６７−ドものエ
リアが使用されずに余ってしまう。これは、メモリの有
効利用の観点からみて好ましいことではなく、コスト面
やメモリ設置スペース面でも非常に不経済である。

本発明は、かかる問題点に鑑みてなされたもので、１つ
の１ビット構成メモリを用いてＮビット単位（Ｎは２以
上の整数）のデータの書込／読出を可能とするメモリア
クセス回路を提供することを目的とする。

［課題を解決するための手段］ 上記目的を達成するために本発明は、−度に１ビットの
データを書き込みまたは読み出す１ビット構成のメモリ
にプロセッサをアクセスさせるメモリアクセス回路にお
いて、プロセッサからのアドレス信号をメモリのアドレ
ス端子のうちの所定数の上位ビットの端子に入力させる
アドレス入力手段と；メモリ・アクセス・サイクル中に
プロセッサを所定時間ウェイト状態にさせるウェイト要
求手段と；プロセッサがウェイト状態になったのちメモ
リのアドレス端子の残りの下位ビットの端子に値が１つ
ずつ変わる所定ビット数の下位アドレス信号を与える下
位アドレス信号供給手段と；メモリ書込モードにおいて
プロセッサより出力されたパラレルのデータを取り込み
、メモリに対する下位アドレス信号の各々の入力と同期
してデータをシリアルに１ビットずつメモリのデータ端
子に与えるデータ人力バッファ手段と；メモリ続出モー
ドにおいてメモリに対する下位アドレス信号の各々の入
力と同期してメモリより１ビットずっ読み出されたデー
タを取り込み、そのデータをパラレルにしてプロセッサ
に与えるデータ出力バッファ手段とを具備する構成とし
た。

［作用コ メモリアクセスが行われるとき、１ビット構成のメモリ
のアドレス端子には、所定数の上位ビットの端子にプロ
セッサからのアドレス信号が、残りの下位ビットの端子
に下位アドレス信号がそれぞれ与えられることにより、
それら２つのアドレス信号が組合わさって１つの番地が
アドレス指定される。そして、プロセッサがウェイト状
態にさせられてそのアドレス出力がホールドされたまま
で、下位アドレス信号の値が１ずつ変わる（例えば、増
分する）ことにより、アドレス指定される番地も１つず
つシフトする。

メモリ書込モードにおいては、このようなアドレス指定
と同期し、データ人力バッファ手段よりプロセッサから
のパラレルなＮ（Ｎは２以上の整数）ビットのデータが
シリアルに変換されて１ビットずつメモリに与えられる
ことにより、プロセッサからのアドレスによってアドレ
ス指定された番地を先頭番地として連続する複数の番地
にそれぞれ１ビットずつＮビｙ）のデータが書き込まれ
る。

また、メモリ読出モードにおいては、アドレス指定と同
期して、プロセッサからのアドレスによってアドレス指
定された番地を先頭番地として連続するメモリ内のＮ個
の番地よりそれぞれ１ビットずつ計Ｎビットのデータが
シリアルで読み出され、それらのシリアル・データはデ
ータ出力バッファ手段に取り込まれてそこでパラレル・
データに変換されたのちプロセッサに取り込まれる。

このようなメモリ書込／読出モードの動作をプロセッサ
からみれば、あたかも１つのＮビット構成のメモリをア
クセスしたようなものとなり、プログラム上でもそのよ
うにみることができる。

［実施例コ 以下、第１図ないし第４図を参照して本発明の詳細な説
明する。

Ｌ 第１図は、一実施例によるコンピュータ・システムの主
要な部分の構成を示す。

このシステムにおいて、１０は１ピツト構成のＲＡＭで
あり、このＲＡＭ１０の（ｎ＋１）個のアドレス端子Ａ
Ｏ〜Ａｎのうち上位（ｎ−２）ビットの端子Ａ３〜Ａｎ
はアドレス・バス（ＡＤＨ）１４を介して８ピツト型Ｃ
ＰＵ１２のアドレス端子ＡＯ−Ａｎ−３にそれぞれ接続
され、残りの下位３ビットの端子ＡＯ−Ａ２はアドレス
線１６を介してセレクタ回路１８の出力端子ＹＯ〜Ｙ２
に接続される。しかして、アドレス・バス１４はこの実
施例のアドレス入力手段を構成し、アドレス線１６およ
びセレクタ回路１８は下位アドレス信号供給手段の一部
を構成する。

ＲＡＭ１０の１ビットのデータ端子ＤＡＴＡは８ビット
型シリアル峠パラレル・シフトレジスタ２０のデータ入
力端子ＩＮと、８ビット型パラレル→シリアル・シフト
レジスタ２２のデータ出力端子ＯＵＴとに接続される。

シリアル→パラレル・シフトレジスタ２０の８ビットの
データ出力端子ＤＯ〜Ｄ７は、８ビットのバッファ・ゲ
ート回路２４および８ビットのデータ・バス（ＤＡＢ）
２Ｂを介してＣＰＵ１２の８ビットのデータ端子ＤＯ〜
Ｄ７に接続される。

メモリ続出モードにおいて、シフトレジスタ２０のクロ
ック入力端子ＧＫにはオアゲート３８を介してクロック
ＣＰＵＣＫ−が与えられることにより、ＲＡＭｌ０より
１ビットずつシリアルに読み出された８ビットのデータ
がシフトレジスタ２０に取り込まれる。そして、このシ
フトレジスタ２０でパラレルに変換された８ビットのデ
ータは、イネーブル状態のバッファ・ゲート２４および
データ・バス２６を介してＣＰＵ１２に送られる。

しかして、シフトレジスタ２０．バッファ・／７’　−
ト回路２４およびオアゲート３８は、この実施例のデー
タ出力バッファ手段の主要部を構成する。

パラレル→シリアル・シフトレジスタ２２の８ビットの
データ入力端子ＤＯ〜Ｄ７は、データ・バス２Ｂを介し
てＣＰＵ１２のデータ端子ＤＯ〜Ｄ７に接続される。メ
モリ書込モードにおいて、シフトレジスタ２２のデータ
・ロード端子ＬＤにＤ型フリップ・フロップ４４の反転
出力端子Ｑよりアクティブ（“Ｌ”）な信号が与えられ
ることにより、ＣＰＵ１２からデータ・パス２６上に出
力すれているパラレルな８ビットのデータ［ＤＯ〜Ｄ７
コがシフトレジスタ２２にロードされる。

そして、ＲＡＭｌ０に対する下位アドレス信号の入力と
同期して、シフトレジスタ２２のクロック入力端子ＧＫ
にオアゲート５２よりクロックＣＰＵＣＫ−が与えられ
ることにより、シフトレジスタ２２のデータ出力端子Ｏ
ＵＴより８ビット・データが１ビットずつシリアルにＲ
ＡＭｌ０のデータ端子ＤＡＴＡに与えられる。しかして
、パラレル→シリアル・シフトレジスタ２２はこの実施
例のデータ人カパッファ手段の主要部を構成する。

アドレス・デコーダ２８は、ＣＰＵ１２からメモリ・ア
クセスのためのアドレス信号［ＡＯ〜Ａｎ−３］が発生
された時にチップ・イネーブル信号ＣＥをアクティブ（
“Ｌ”）にし、これによってＲＡＭｌ０をイネーブル状
態とする。

デコーダ２８からのアクティブなチップ・イネーブル信
号ＣＥはＮＯＲゲート３０の一方の入力端子にも与えら
れ、そのアクティブな信号ＧＥと同時にＮＯＲゲート３
０の他方の入力端子にアクティブ（“Ｌ”）なメモリ・
リクエスト信号ＭＲＥＱが与えられと、ＮＯＲゲート３
０の出力信号が“Ｈ”に立ち上がってＤ型フリップ・フ
ロップ３２のクロック入力端子ＧＫにトリガ信号が入力
される。これにより、データ入力端子りが常時“Ｈ”に
セットされているフリップ・フロップ３２は、その反転
出力端子頁より“Ｌ”の信号を出力してそれをＣＰＵ１
２のＷＡ　Ｉ　Ｔ端子に与える。

これによって、その直後の所定のタイミングでＣＰＵ１
２はウェイト状態となり、このウェイト状態は所定時間
の経過後にＡＮＤゲート６０より“Ｌ”の信号ＣＬＲが
出力されてフリップ・フロップ３２がクリアされた時に
終了する。しかして、フリップ・フロップ３２．ＮＯＲ
ゲー）３０．ＡＮＤゲート６０はこの実施例のウェイト
要求手段の一部を構成する。

クロック発生回路３４より出力されるシステム・クロッ
クＣＰＵＣＫ＋は、ＣＰＵ１２および他の各部に供給さ
れる。また、反転回路３６でクロックＣＰＵＣＫ＋が反
転されることにより、それと相補的なりロックＣＰＵＣ
Ｋ−が得られる。このクロックＣＰＵＣＫ−はＯＲゲー
ト３８の一方の入力端子に与えられ、その他方の入力端
子に与えられる信号ＲＥＡＤがアクティブ（“Ｌ”）の
ときクロックＣＰＵＣＫ−は上記のようにＯＲゲート３
８を介してシフトレジスタ２０のクロック入力端子ＣＫ
に供給される。

さらに、クロックＣＰＵＣＫ−は、フリップ・フロップ
４４のクリア端子ＣＬ、ＯＲゲート５０の一方の入力端
子、および両カウンタ回路５４゜５８のそれぞれのクロ
ック入力端子ＧＫに供給される。

フリップ・フロップ４４は、メモリ書込モードにおいて
ＣＰＵ１２よりアクティブ（“Ｌ”）なライト信号■が
出力された時に反転回路４６よりクロック入力端子ＧＫ
に与えられる“Ｈ”のトリガ入力に応動して、上記のよ
うに反転出力端干すよりアクティブ（“Ｌ”）な信号を
シフトレジスタ２２のデータ・ロード端子ＬＤに与え、
その直後のクロックＣＰＵＣＫ−によってクリアされリ
セット状態に戻される。

ＯＲゲート５０は、メモリ書込モードにおいてＣＰＵ１
２よりアクティブ（“Ｌ”）なライト信号ＷＲが与えら
れるとイネーブル状態となり、クロックＣＰＵＣＫ−を
ＲＡＭ１０のライト・イネーブル端子ＷＥに渡す。これ
により、ＲＡＭｌ０は、シフトレジスタ２２よりシリア
ルに１ビットずつ与えられるデータを取り込むことがで
きる。

カウンタ回路５４は、そのクリア端子ＣＴＣＬＲにＯＲ
ゲート４８の出力端子より“Ｌ”の信号が与えられてい
る期間中（つまり、信号ＣＥ、ＷＫが共にアクティブに
なっている期間中）だけクロックＣＰＵＣＫ−をカウン
トし、そのカウント値を３ビットの出力端子ＱＡ、ＱＢ
、ＱＣより出力する。これらの出力端子ＱＡ、ＱＢ、Ｑ
Ｃはセレクタ回路１８の一方の入力端子ＢＯ〜Ｂ２に接
続されるとともに、上位２ビットの出力端子Ｑ　Ｃ，Ｑ
　ＢはＮＡＮＤゲート５６の再入力端子に接続される。

メモリ書込モードにおいて、セレクト回路１８は入力端
子ＢＯ〜Ｂ２を出力端子ＹＯ〜Ｙ２に接続するように切
り替わることにより、カウンタ回路５４から出力された
３ビットのカウント信号はセレクタ回路１８およびアド
レス線１６を介し下位アドレス信号としてＲＡＭｌ０の
下位の３ビットのアドレス端子ＡＯ〜Ａ２に供給される
。そして、カウンタ出力の上位２ビット（ＱＣ，ＱＢ）
が共に“Ｈ”となると、すなわちカウント値が「６」に
達した時、ＮＡＮＤゲート５６の出力信号ＣＬ「がアク
ティブ（“Ｌ″）になり、この信号がＡＮＤゲート６０
を介してフリップ・フロップ３２をクリアさせることに
より、上記のようにＣＰＵ１２に対するウェイト要求が
解除される。このように、カウンタ回路５４は、メモリ
書込モードにおける下位アドレス信号供給手段の一部を
構成するとともに、ＮＡＮＤゲート５ｅと協働してウェ
イト要求手段の一部を構成する。

カウンタ回路５８は、そのクリア端子ＣＴＣＬＲにＯＲ
ゲート６２の出力端子より“Ｌ”の信号が与えられてい
る期間中（つまり、信号で１．百汀が共にアクティブに
なっている期間中）だけクロックＣＰＵＣＫ−をカウン
トし、そのカウント値を３ビットの出力端子ＱＡ、ＱＢ
、ＱＣより出力する。これら３つの出力端子Ｑ　Ａ、Ｑ
　Ｂ、Ｑ　Ｃはセレクタ回路１８の他方の入力端子Ｃ０
−Ｃ２に接続されるとともに、ＮＡＮＤゲート６４の３
つの入力端子にそれぞれ接続される。

メモリ読出モードにおいて、ＣＰＵ１２からのメモリー
リード信号ＲＤがアクティブ（“Ｌ”）となることによ
りセレクト回路１８は入力端子ＣＯ〜Ｃ２を出力端子Ｙ
Ｏ−Ｙ２に接続するように切り替わる。また、ＣＥ、Ｒ
Ｄが共にアクティブ（“Ｌ”）になることによりＯＲゲ
ート８２からカウンタ回路５８のクリア端子ＣＴＣＬＲ
に“Ｌ”のカウント可能化信号が与えられ、カウンタ回
路５８はクロックＣＰＵＣＫ−をカウントし始める。こ
うしてカウンタ回路５８から出力された３ビットのカウ
ント信号は逐次、セレクタ回路１８およびアドレス線１
６を介し下位アドレス信号としてＲＡＭｌ０の下位３ビ
ットのアドレス端子ＡＯ−Ａ２に供給される。そして、
カウンタ出力の３ビット（ＱＣ，ＱＢ、ＱＡ）が全部“
Ｈ”となると、すなわちカウント値が「７」に達した時
、ＮＡＮＤゲート６４の出力信号ＣＬＲがアクティブ（
“Ｌ”）になり、この信号がＡＮＤゲート８０を介して
フリップ・フロップ３２をクリアさせることにより、Ｃ
ＰＵ１２に対するウェイト要求が解除される。このよう
に、カウンタ回路５８はメモリ読出モードにおける下位
アドレス信号供給手段の一部を構成するとともに、ＮＡ
ＮＤゲート６４と協働してウェイト要求手段の一部を構
成する。

メモ１　”モー°の 次に、第２図につき本システムにおけるメモリ書込モー
ドの動作を説明する。

書込モード（サイクル）が開始されると、ＣＰＵ１２か
らのアドレス信号ＣＡＯ−Ａｎ−３コに応答してアドレ
ス−デコーダ２８はチップ・イネーブル信号σ■をアク
ティブ（“Ｌ”）としく第２図Ｂ）、次いでＴ１ステー
ト中のクロックＣＰＵＣＫ＋の立下がりでＣＰＵ　１２
がメモリ・リクエスト信号ＭＲＥＱをアクティブ（“Ｌ
”）とすることにより（第２図Ｃ）　、ＮＯＲゲート３
０およびフリップ・フロップ３２の働きによってＣＰＵ
１２のウェイト端子ＷＡ　Ｉ　Ｔにアクティブ（“Ｌ”
）な信号が与えられる（第２図Ｅ）。ＣＰＵＩ２は、次
のＴ２ステート中のクロックＣＰＵＣＫ＋の立下がりで
アクティブなＷＡ　Ｉ　Ｔ端子の状態を検出し、次のス
テートよりＴＶステート（ウェイト・ステート）を挿入
する（第２図Ａ）。このウェイト状態において、ＣＰＵ
１２はアドレス・バス１４上に出力したアドレス信号［
Ａ　Ｏ−Ａ　ｎ−３コをホールドし、したがって、この
アドレス信号［：ＡＯ−Ａｎ−３コはＲＡＭ１０のアド
レス端子の上位（ｎ−２）ビットの端子Ａ３〜Ａｎに継
続的に与えられる。

またＣＰＵ１２はＴ２ステート中のクロックＣＰＵＣＫ
＋の立下がりでライト信号ＷＲをアクティブ（“Ｌ”）
とすることにより（第２図Ｄ）、ＯＲゲート４８よりカ
ウンタ回路５４のクリア端子ＣＴＣＬＨに“Ｌ”の信号
が与えられ（第２図Ｊ）、これによってカウンタ回路５
４はカウント動作可能状態となりクロックＣＰＵＣＫ−
をカウントし始める（第２図Ｇ、Ｈ，Ｉ）。また、ライ
ト信号ＷＲがアクティブ（“Ｌ”）となることにより、
フリップフロップ４４よりアクティブ（“Ｌ”）な信号
がパラレル→シリアル・シフトレジスタ２２のデータ・
ロード端子ＬＤに与えられ（第２図Ｌ）、これによって
ＣＰＵ１２のデータ端子ＤＯ−Ｄ７よりデータΦバス２
Ｂ上に送出されていたパラレルな８ビットのデータ［Ｄ
Ｏ〜Ｄ７コがシフトレジスタ２２にロードされる。

しかして、カウント回路５４より出力された３ビット（
ＱＡ、ＱＩＩｌ、ＱＣ）のカウント信号は逐次、セレク
タ回路１８およびアドレス線１６を介し下位アドレス信
号としてＲＡＭｌ０の下位３ビットＡ０、ＡＩ、Ａ２に
それぞれ与えられる。その結果、各下位アドレス信号（
ＱＡ、ＱＢ、ＱＣ）とＣＰＵ１２からのアドレス信号［
ＡＯ〜Ａ　ｎ−３コとの計（ｎ＋１）ビットのアドレス
信号によってＲＡＭ１０内の特定の番地がアドレス指定
される。

一方、アクティブなライト信号ＷＲによってイネーブル
状態となったＯＲゲート５０を通ってクロックＣＰＵＣ
Ｋ−がＲＡＭ１０のライト・イネーブル端子ＷＥに与え
られる（第２図Ｋ）。このクロック入力は下位アドレス
信号の入力と同期しており、このタイミングによってＲ
ＡＭ１０はソフトレジスタ２２から８ビットのデータ［
ＤＯ〜Ｄ７コをシリアルで１ビットずつ（ＤＯ，Ｄｌ、
・・・・）取り込んでそれをアドレス指定された番地に
書き込む。

カウント信号の値が［６」に達すると、ＮＡＮＤゲート
５６がアクティブ（“Ｌ”）の出力信号ＣＬＲを発生す
ることにより（第２図Ｏ）、フリップフロップ３２がク
リアされ、ＣＰＵ１２のウェイト端子は“Ｈ”に戻る（
第２図Ｅ）。ＣＰＵ１２は、次のウェイト・ステー）Ｔ
Ｖ中のクロックＣＰＵＣＫ＋の立下がりでウェイト要求
が解除されたことを識別することで、ＴＷステートの挿
入を止めてＴ３ステートに入り、このＴ３ステートでメ
モリ書込サイクルの後処理を行う。すなわち、アドレス
信号［ＡＯ〜Ａ７］およびデータ［ＤＯ〜Ｄ７］の出力
を止めるとともに、メモリ・リクエスト信号ＭＲＥ　Ｑ
、　　ライト信号ＷＲを非アクティブ（“Ｈ”）に戻す
。

以上のようにして、１回のメモリ書込モード（サイクル
）によって、ＲＡＭｌ０にはＣＰＵ１２によってアドレ
ス指定された番地を先頭番地として連続する８個の番地
にそれぞれ１ビットずつ８ビットのデータ［ＤＯ−Ｄ７
コが書き込まれる。

このようなモードの動作をＣＰＵ１２側からみれば、ウ
ェイト状態が比較的長く継続するだけで、それ以外は８
ビット構成のＲＡＭに書き込む場合と同じ動作となる。

メモ１　　モー８の 次に、第３図につき本システムにおけるメモリ読出モー
ドの動作を説明する。

メモリ読出モード（サイクル）の動作タイミングは、上
述したメモリ書込モードのそれと大体同じなので、特に
相違する部分について説明する。

このモードでは、メモリ・リクエスト信号ＭＲＥＱ−と
一緒にリード信号ＲＤ°がアクティブ（“Ｌ”）となる
ことにより（第３図Ｃ，Ｄ）、ＯＲゲート４０よりＲＡ
Ｍ１０のアウト・イネーブル端子σ下にアクティブ（“
Ｌ”）の信号が与えられ（第３図Ｄ）、ＲＡＭｌ０は読
出（出力）動作を行う。また、ＣＥ、ＲＤの両信号がア
クティブとなることにより、ＯＲゲート６２の出力端子
よりアクティブ（“Ｌ”）な信号ＲＥＡＤがバッファ・
ゲート回路２４のゲート・イネーブル端子ＧとＯＲゲー
ト３８の一方の入力端子に与えられ、これによってゲー
ト回路２４はイネーブル状態になるとともに、ＯＲゲー
ト３８を介してクロックＣＰＵＣＫ−がシフトレジスタ
２０のクロック入力端子ＣＫに与えられる。

しかして、カウンタ回路５８からのカウント信号（Ｑ　
Ａ、Ｑ　Ｂ、Ｑ　Ｃ）がセレクタ回路１８およびアドレ
ス線１６を介してＲＡＭの下位３ビットのアドレス端子
ＡＯ，Ａ１．Ａ２に与えられる度に、各下位アドレス信
号とＣＰＵ１２からのアドレス信号との計（ｎ＋１）ビ
ットのアドレス信号によってアドレス指定された番地か
ら１ビットＤＯ，ＤＩ、・・・・ずつ読み出され（第３
図Ｋ）、各１ビットはＲＡＭ１０のデータ端子ＤＡＴＡ
よりシリアル→パラレル・シフトレジスタ２０に取り込
まれ、その出力端子において最上位（ＤＡＢＯ７）から
最下位（ＤＡＢＯＯ）に向かってシフトされる（第３図
Ｌ〜Ｎ）。そして、ＣＰＵ１２のウェイト状態が解除さ
れた頃にデータ・バス２６上に８個のビットＤＯ〜Ｄ７
がパラレルに揃い、ＣＰＵ１２はその８ビット・データ
［ＤＯ〜Ｄ７］を取り込む。

このようにして、１回のメモリ続出モード（サイクル）
によって、ＣＰＵ１２のアドレス指定した番地を先頭番
地として連続するＲＡＭｌ０内の８個の番地よりそれぞ
れ１ビットずつ計８ビットのデータ［ＤＯ〜Ｄ）］がシ
リアルで読み出されそれらのシリアル番データはシフト
レジスタ２０に取り込まれてそこでパラレル・データに
変換されたのちバッファ・ゲート回路２４およびデータ
・バス２６を介してＣＰＵ１２のデータ端子に取り込ま
れる。そして、この読出モードの動作をＣＰＵ１２から
みれば、ウェイト状態が比較的長く継続するだけで、そ
れ以外は８ビット構成のＲＡＭから読み出す場合と同じ
動作となる。

支【九 第４図は、上述した実施例の一部を簡略化した変形例を
示す。すなわち、上記実施例の両カウンタ回路５６．５
８の機能を１つのカウンタ回路６６で兼用させるもので
、セレクタ回路１８も使わなくて済む。

メモリ書込モードでは、ＯＲゲート４８より出力される
“Ｌ”のカウント・イネーブル信号がＡＮＤゲート７０
を介してカウンタ回路６６のクリア端子ＣＴＣＬＲに与
えられる。リード信号ＲＤは非アクティブ（“Ｈ”）で
あるから、この信号ＲＤは２つのＯＲゲート８２．８８
を介してＮＡＮＤゲート７２の第１入力端子を“Ｈ”と
する。

したがって、カウント信号の上位２ビットＱＣ，ＱＢが
共に“Ｈ”となった時、すなわちカウント値が「８」に
達した時、ＮＡＮＤゲート７２よりＣＰＵ１２のウェイ
ト状態を解除するためのアクティブ（“Ｌ”）な信号Ｃ
ＬＲが発生される。

メモリ読出モードでは、ＯＲゲート６２より出力される
“Ｌ”のカウント・イネーブル信号がＡＮＤゲート７０
を介してカウンタ回路８６のクリア端子ＣＴＣＬＲに与
えられる。リード信号ＲＤはアクティブ（“Ｌ”）であ
るから、この信号Ｉ罫は２つのＯＲゲート８２．８８を
介してＮＡＮＤゲート７２の第１入力端子を“Ｌ”とす
る。したがって、カウント信号の３ビットＱＣ，ＱＢ、
ＱＡが全部“Ｈ”となった時、すなわちカウント値が「
７」に達した時、ＮＡＮＤゲート７２よりＣＰＵ１２の
ウェイト状態を解除するためのアクティブ（“Ｌ”）な
信号ＣＬＲが発生される。

このようにして、この変形例によっても上記実施例と同
様な作用効果が得られる。

以上、１ビット構成のＲＡＭ１０に８ビット型ＣＰＵ　
１２をアクセスさせるための実施例を説明したが、ＲＡ
Ｍの代わりにＲＯＭでも可能であり（その場合、メモリ
書込モードはない）、また２ビット構成のメモリを２つ
パラレルに設けて、それぞれに４ビット単位でデータの
書き込みまたは読み出すようにしてもよい。この場合、
下位アドレス信号は２ビット、ＣＰＵのアドレスは［Ａ
Ｏ〜Ａｎ−２］の（ｎ−１）ビットとなり、メモリ空間
は上記実施例の２倍となり、アクセス速度も２倍となる
。

［発明の効果］ 以上のように、本発明によれば、１ビット構成のメモリ
を最小限の個数（例えば１個）用いてＮ（Ｎは２以上の
整数）ビット単位のデータの書込／読出が可能である。

したがって、例えば８ビット型プロセツサ（ＣＰＵ）に
１個の１ビット構成メモリをアクセスさせて８ビットの
データを書込／読出させることが可能であり、メモリの
有効利用を図ってコストやスペースの無駄をなくすこと
ができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるコンピュータ・シス
テムの主要な構成を示すブロック図、第２図は、第１図
のシステムにおけるメモリ書込モードの動作を説明する
ための各部の信号のタイミングを示すタイミング図、 第３図は、第１図のシステムにおけるメモリ読出モード
の動作を説明するための各部の信号のタイミングを示す
タイミング図 第４図は、本発明の変形例（別の実施例）によるシステ
ムを示すブロック図、および 第５図は、本発明に関係する従来のコンピュータ・シス
テムの主要な構成を示すブロック図である。 図面において、 １０・・・・ＲＡＭ。 １２・・・・ＣＰＵ（プロセッサ）、 １４・・・・アドレス・バス、 １Ｂ・・・・アドレス線、 １８・・・・セレクタ回路、 ２０・・・・シリアル→パラレル・シフトレジスタ、２
２・・・・パラレル→シリアル・シフトレジスタ、２４
・・・・バッファ・ゲート回路、 ２６・・・・データ・バス、 ２８・・・・アドレス・デコーダ、 ３０・・・・ＮＯＲゲート、 ３２・・・・フリップフロップ、 ３４・・・・クロック発生回路、 ４４・・・・フリップフロップ、 ４０．４８，５０．５２．８２・・・・ＯＲゲート、５
４．５８．８８・・・・カウンタ回路、５Ｂ、Ｅ３４，
７２・・・・ＮＡＮＤゲート、６０．７０・・・・ＡＮ
Ｄゲート。

Claims (1)

1. 【特許請求の範囲】 一度に１ビットのデータを書き込みまたは読み出す１ビ
   ット構成のメモリにプロセッサをアクセスさせるメモリ
   アクセス回路において、 前記プロセッサからのアドレス信号を前記メモリのアド
   レス端子のうちの所定数の上位ビットの端子に入力させ
   るアドレス入力手段と、 メモリ・アクセス・サイクル中に前記プロセッサを所定
   時間ウェイト状態にさせるウェイト要求手段と、 前記プロセッサがウェイト状態になったのち前記メモリ
   のアドレス端子の残りの下位ビットの端子に値が１ずつ
   変わる所定ビット数の下位アドレス信号を与える下位ア
   ドレス信号供給手段と、メモリ書込モードにおいて前記
   プロセッサより出力されたパラレルのデータを取り込み
   、前記メモリに対する前記下位アドレス信号の各々の入
   力と同期して前記データをシリアルに１ビットずつ前記
   メモリのデータ端子に与えるデータ入力バッファ手段と
   、 メモリ読出モードにおいて前記メモリに対する前記下位
   アドレス信号の各々の入力と同期して前記メモリより１
   ビットずつ読み出されたデータを取り込み、そのデータ
   をパラレルにして前記プロセッサに与えるデータ出力バ
   ッファ手段と、を備えることを特徴とするメモリアクセ
   ス回路。