JPS6373447A - ランダム・アクセス・メモリ・チップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、一般に半導体メモリ・チップに関し、より
具体的にはメモリ内に保持されているデータ・ブロック
中のデータにランダムにアクセスし、そのデータφブロ
ックを、所定の循環プロトコルに基づき、データ・ギャ
ップを生じずに、データ・ブロックよりも小さな狭いＮ
ビットのチップ出力インターフェースを介して、オフチ
ップ転送するためのオンチップ構造に関する。

Ｂ、従来技術 大型計算機で使用されるようなハイエンド・メモリ・シ
ステムの応用分野では、メモリ・システムの１つは主記
憶メモリである。主記憶メモリは、通常超大型半導体メ
モリ・システムであり、キャッシュ・メモリにデータま
たは命令あるいはその両方を供給するのに使われる。キ
ャッシュ・メモリは、小型で高速の一時サブメモリであ
り、主記憶メモリから呼び出された、これから処理を受
けるワードを記憶するのに使われる。主記憶メモリから
あるワードが呼び出されるとき、通常は主記憶メモリ内
でそのワードの近傍にある他のワードも呼び出されるこ
とが判明している。すなわち、主記憶メモリは、ワード
・ブロックの形に編成され、あるワード・ブロック内の
１つのワードがランダムにアクセスされるとき、そのワ
ード・ブロック全体が転送されるように設計されている
。したがって、主記憶メモリに対して呼出しを行なうこ
とは、１ブロツクを構成するワードを主記憶装置からキ
ャッシュ・メモリに転送することである。ブロック転送
速度と各転送のサイズは、そのメモリの特定の適用例ご
とに異なるが、下記の点が一般的であると思われる。複
数のワードから成る各ワード・ブロックの転送はランダ
ムであり、初期目的アドレスに要求されたワードのメモ
リ座標が含まれている。そのブロック内のどこかで一度
転送が開始すると、循環プロトコルを使ってブロック全
体が所定の順序で最後まで転送される。

従来技術のメモリ・システムの代表的設計を第３図に示
す。第３図で、ユーザ２１０はインターフェース２１２
を介して主記憶メモリ２１１に結合される。インターフ
ェース２１２は、タイミング信号、制御信号、およびデ
ータ緩衝論理を主記憶メモリ２１１に供給する。主記憶
メモリ２１１は、複数個のメモリ・チップ２１４から成
り、各メモリ・チップ２１４はそれぞれ並列にインター
フェース２１２に接続される。通常、各メモリ・チップ
２１４は、それぞれ並列な１ビツトのデータをキャッシ
ュ・メモリに供給する。メモリ・チッ７”２１４（７）
数は、ＥＣＣ（誤り訂正）ワード中のピット数に等しく
なるように選ばれ、多くの大型計算機では７２である。

すなわち、ＥＣＣワードの各ビットは、別々のメモリー
チップ２１４に記憶され、そこからアドレスされる。こ
の設計により、あるメモリ・チップが複数ビットから成
るＥＣＣワードに１ビツトだけ提供するようになり、１
つのチップが故障してもメモリの誤り訂正能力が曇かな
くなることが防止される。

第２図において、１組のメモリ・チップ２１４（この例
では７２個）が並列にビットを転送して、レジスタ２１
８中に７２ピツトのＥＣＣワードを形成する。この転送
は、各メモリ・チップ２１４ごとに、そのメモリ・チッ
プから関連する外部レジスタ２２６にビットを読み込み
、次にカウンタ２３０からのカウントに応じて、それら
のビットを関連するゲート２２８を介してワード・レジ
スタ２１８に逐次ゲート入力することによって実施され
る。カウンタ２３０は、所定の循環する順序でカウント
する。各メモリ・チップ２１４ごとに外部レジスタ２２
６、ゲート２２８、カウンタ２３０があるが、第２図に
は簡潔にするためメモリ・チップ番号１に対するレジス
タ２２６、ゲート２２８、カウンタ２３０だけしか示し
てないことに留意されたい。

各メモリ・チップは、それぞれＭ個の個別データ・ビッ
トを含むデータ・ビット・ブロックを複数個保持するよ
うに編成されている。ただし、Ｍは１実施例ではワード
・ブロック中のワード数と等しくすることができる。本
発明を限定するのではなく例として示すと、これらの各
データ・ビット・ブロックは、８個のデータ・ビットを
含み、ワードのブロックが８ワードから成ることを表わ
す。

メモリ・チップ中のデータは、通常チップ内の行アドレ
スと列アドレスから成る目的アドレスを用いてアクセス
される。行アドレスは一般にＲＡＳアドレスと呼ばれ、
ある行に記憶されている一連のデータ・ブロックにアク
セスし、そのデータ・ブロックをそのチップ用のセンス
増幅器ラッチ中に保持するのに使われる。列アドレスは
、まずレジスタ２２１を介してその行のあるデータ・ブ
ロック内の１ビツトにアクセスし、続いて循環プロトコ
ルの順序でそのデータ・ブロック内の残りのビットにア
クセスするのに使われる。この例では、アドレスされた
目的ビットを含む８ビツトのブロック１個を、チップ出
力インターフェースを介してそのチップ用の外部レジス
タ２２６に転送するものとする。その場合、この外部レ
ジスタ２２６がこの８ビツトのデータ・ブロックを逐次
的にワード・レジスタ２１８の１つの段に供給する。

ビット・データ・ブロックの転送が始まると、その中に
ギャップのないことが重要である。この要件は、メモリ
が最小数のチップ、すなわち１行分のチップを含む必要
があることによるものである。この１行のチップは、Ｅ
ＣＣ用にチップ１個当り１ビツトを保存する。このよう
なギャップのない転送を確保するには、一般に、そのメ
モリーチップがビット・データ拳ブロック中のビット数
、すなわちこの例では８ビツトに等しいビット・インタ
ーフェースを備えることが必要である。しかし、このよ
うな８ビツト・インターフェースは、それよりビット数
の少ないインターフェースよりもずっと多くの電力を必
要とし、それに付随して、チップ冷却、スイッチング・
ノイズの増加、および論理サポート要件の著しい増加と
いう問題を持ち、その結果信頼性が低下する。

別法では、一連の転送、たとえば、４ビツト２個の転送
を利用して、８ビツト・データ・ブロックを４ビツト・
チップ出力インターフェースを介して前述の外部レジス
タ２２８に転送することができる。このような転送は、
標準の８ビツト内部保持レジスタ（２重４ビツト・バッ
フ１）を介して行なわれる。この内部保持レジスタは、
アドレスされた行のセンス増幅器ラッチからのアドレス
されたビット・データ・ブロックを、４ビツト・チップ
出力インターフェースを介して出力するまで保持する。

この８ビツト保持レジスタは、一般にオーバーラツプし
ない４ビツトから成るビットｅセットを所定の順序で４
ビツト出力インターフエースに逐次提供するように設計
されている。たとえば、あるタイミング・パルスのとき
保持レジスタの段重ないし４が、続いて次のタイミング
・パルスで段５ないし８が供給する。チップ出力インタ
ーフェースを介する転送は、一般に他のレジスタからの
転送よりもずっと遅いが、最初の４ビツトが外部レジス
タ２２６から読み出される間に、残りの４ビツトが４ビ
ツト・チップ出力インターフェースを介して外部レジス
タ２２６に転送できるので、このビット転送手順は現実
的な転送方法になり得ることがわかる。この転送処理は
、目的アドレス・ビットが４ビツトから成る複数シーケ
ンスの最初のビット、すなわち１．５などであるとき、
うまく働く。その理由は、４ビット−チップ出力インタ
ーフェースからの読取り速度期間ｊ　ｆ＞７が、外部レ
ジスタ２２６の単一段に対する読取り速度期間ｔＥＸア
よりもかなり長いものの、通常４ｔＥＸＴよりは小さい
ためである。したがって、外部レジスタ２６とワード−
レジスタ１８から最初の４ビツトを読取り中に、メモリ
の４ビツト出力インターフエースから次の４ビツトを外
部レジスタ２２６に転送することができる。したがって
、メモリ・チップから別々に２回の転送が必要であるに
もかかわらず、同じ読取り速度期間 ｔ　ＥＸＴにビット５を逐次転送する準備ができている
。

Ｃ６発明が解決しようとする問題点 しかし、上記のギャップなしビット転送動作がを効なの
は、初期ビット・アドレスがビット１またはビット５で
あり、したがって次の４ビツト・インターフェースから
のビット転送が必要となる前に、外部レジスタ２２６か
ら他の３ビツトが読み取れる場合だけである。

前記のように、アクセスされる最初のワードがランダム
−アクセス可能であり、後続のビットが希望する循環プ
ロトコルで転送されることが必要である。ビット２．３
．４またはビット６．７．８がアドレスされる場合、次
の４ビツト拳チツプ・インターフェースの転送が完了す
るまで、タイムのギャップが存続することがわかる。た
とえば、ビット８がアドレスされる目的ビットであると
仮定する。この場合、ビット５ないし８が外部レジスタ
２２６に転送される。ゲート２２８は、カウンタ２３０
からの信号に応じてビット８をワード・レジスタ２２６
にゲート入力する。しかし、ルジスタ段の読取り速度期
間ｔ　ＥＸＴは４ピツト・チップ・インターフェースの
読取り速度期間ｔチップよりもかなり小さいので、チッ
プ出力からまだビット１．２．３は得られない。その代
り、極めて望ましくないギャップ時間ｔも、フが発生す
る。このｔイや、７は、外部レジスタの読取り速度期間
の数倍になることがある。

上記のギャップなし転送の問題を解決するための１つの
技法は、本出願人による他の米国特許出願に開示されて
いる。この開示では、４ビツトΦインターフエース・メ
モリ・チップ２個にビット・データ・ブロック１個が記
憶される。次にこのメモリ・チップ２個が並列に、関連
する外部レジスタ２２６に接続される。しかし、こうい
った２重チップ式メモリ構成は、記憶容量の点からは有
利でない。

したがって、本発明の目的は、ビット優データ・ブロッ
ク１個当り１個のメモリ・チップを用いて、このギャッ
プなし転送の問題を是正することにある。それに付随し
て、この設計は大きな入出力インターフェースをもつメ
モリ・チップが不要であり、したがってドライバの数、
論理サポート、所与のメモリ・カードに対する所要電力
および冷却要件が低減される。

Ｄ０問題点を解決するための手段 簡単にいうと、本発明は下記の要素から成るランダム・
アクセス書メモリ・チップを開示する。

それぞれＭ個の個別データ・ビットをＮ個のビットから
成る連続するグループとして含むデータ・ビット・ブロ
ックを複数個含むように編成されたチップ・メモリ。た
だし、ＭはＮよりも大きく、各データ・ビットはあるブ
ロック内で一義的なアドレスを持ち、このメモリはアク
セスすべき所与のデータ・ブロック内のＭ個のビットを
指定された目的ビット−アドレスから始めて所与の順序
で呼び出す、所定の循環プロトコルを有する。

所与のデータ・ブロック内のデータｅビットを指定され
た目的アドレスを用いてランダムにアドレスするための
手段。

メモリからのＮビット−チップ出力インターフェース。

所与のデータφブロックを保持するためのチップ・レジ
スタ。このレジスタは、所与のデータ・ブロックのＭ個
のデータΦビットを保持するための、少なくともＭ個の
レジスタ段を宵し、Ｍ個のレジスタ段はＮ段から成る少
なくとも第１および第２の連続するレジスタ段グループ
にまとめられ、各段グループはそれぞれＮ個のレジスタ
段から成る第１の段グループを、続いて順に第２の段グ
ループおよびその後の段グループをＮビット出力インタ
ーフェースにゲート入力するためのレジスタ・ゲート入
力手段を含むレジスタを備え、あるデータ・ブロックの
一端にあるビットがそのデータ・ブロックの他端にある
ビットと連続している。

目的アドレスにあるビットを、メモリ循環プロトコル中
で次の連続するアドレスをもつＮ−１個のビットと一緒
に第１のビット・セットとして、希望する任意の順序で
そのデータ・ブロック内からＮ個のレジスタ段から成る
第１の段グループに供給し、循環プロトコル中の次の連
続するアドレスをもつＮ個のビットから成る後続の各ビ
ットΦセットを第２およびそれ以後のレジスタ段グルー
プに供給するための、チップ操向制御手段。

Ｅ、実施例 本発明の１つの実施例では、チップ操向制御手段は、各
レジスタ段ごとにそれと連動してメモリ内の所与のデー
タ・ブロック中の異なる各ビット・グループから異なる
ビットを供給する手段、および循環プロトコルを実施す
るため目的アドレスに応じてビット供給手段からただ１
個のデータ・ビットをその関連するレジスタ段にゲート
入力する手段を含む。

本発明の別の実施例では、ビット・グループ中の各ビッ
トがビット位置ｎを取る。ただし、ｎ＝１．２、・・・
Ｎであり、各レジスタ段はそれぞれ異なる所定のビット
位置ｎと関連している。この場合、チップ操向制御手段
は、各レジスタ段ごとに、それと連動して、所定のビッ
ト位置ｎから、所定のデータ・ブロック中の各ビット會
グループ内のあるビットを供給する手段、および循環プ
ロトコルを実施するため、目的アドレスに応じてビット
供給手段からのただ１つのデータ・ビットをその関連す
るレジスタ段にゲート入力する手段を含む。

もう１つの実施例では、チップ操向制御手段は、目的ア
ドレス・ビットを循環プロトコル中の次の連続するアド
レスをもつＮ−１個のビットと一緒にＮ個のレジスタ段
から成る最初の段グループに供給し、かつ循環プロトコ
ル中の次の連続するアドレスをもつＮビットから成る後
続の各ビット・セットを第２およびそれ以後のレジスタ
段グループに供給するように、所与の目的アドレスに応
じて制御信号を生成することにより、各ゲート入力手段
をプログラミングする手段を含む。１つの実施例では、
このプログラミング手段は、目的アドレスに応じて真理
値裏通りに信号を生成する手段、およびＭ個のレジスタ
段に対するゲート入力手段を制御するための真数制御信
号と補数制御信号を生成する手段を含む。

もう１つの実施態様では、本発明は、ランダム・アクセ
ス・メモリ・チップ内に保持されるデータ・ブロックを
Ｎビット出力インターフェースに転送する方法を開示す
る。このメモリは、それぞれＭ個の個別データ・ビット
を連続するＮ個のビットのグループとして含むデータ舎
ブロックを複数個保持するように編成される。ただし、
ＭはＮよりも大きく、各データ・ビットは、そのブロッ
ク内で一義的なアドレスを持ち、このメモリはアクセス
すべき所与のデータ・ブロック内にＭビットを目的ビッ
ト・アドレスから始めて所定の順序で呼び出す、所定の
循環プロトコルを有する。この方法は、下記の内部チッ
プ動作を含む。

メモリ・チップ内に保持された所与のデータ・ブロック
内のデータ・ビットを、目的アドレスを用いてランダム
にアドレスすること。

データ・ブロックをメモリ・チップ内で初期データ・ビ
ットの順序で保持すること。

目的アドレスをもつビットがメモリ循環プロトコルで次
の連続するアドレスを有するＮ−１個のビットと一緒に
データ・ビット順の最初のＮ個の位置に任意の順に保持
されるように、メモリ・チップ内のデータ・ビットの順
序を再配列し、循環プロトコルで次の連続するアドレス
をもつ連続するＮ個のビットから成る各ビット・セット
がそれぞれデータΦビット順に第２およびそれ以降のＮ
個の位置のグループに保持されるように再配列すること
。

第１のＮ個の位置を、続いて順に第２のＮ個の位置およ
びそれ以後のＮ個の位置をチップ・メモリ中の再配列さ
れたデータ・ビットの順序で逐次Ｎビット拳チップ出力
インターフェースにゲート入力すること。

この発明は、ビット・データ・ブロックの方がチップ出
力インターフェースよりも大きいとき、ギャップなしの
ビット・データ・ブロックの転送を行なうための、オン
チップ回路に関するものである。このギャップなし転送
は、アクセス中のデータ・ビットを、チップのメモリ・
アレイから保持レジスタの所定の位置に操向制御するこ
とによって実施され、この操向制御は特定の目的アドレ
スに基づいて行なわれる。要するに、本発明は、標準メ
モリ・チップ用の制御回路の新しい設計に関するもので
ある。本発明は、複数のビット出力を備えた標準メモリ
・セルの行と列から構成される標準メモリ・アレイ・チ
ップに利用できるようになっている。この型式の典型的
なメモリ・チップは、２５８ＫＸ４または２Ｍｘ４ＤＲ
ＡＭである。

始めに、本発明は広範囲のメモリ・チップおよびメモリ
・アレイに広く適用できることに留意されたい。本発明
は、特定のサイズの出力インターフェースや、特定のサ
イズのビット・データ・ブロックや特定のサイズのワー
ドだけに限られるものではない。しかし、本発明の実際
例を提供するため、８ビツトから成るビット・データ・
ブロックとして編成され、４ビツトの出力インターフェ
ースを用いるメモリ・チップという状況のもとて本発明
を開示することにする。

第１図を参照すると、メモリ・セルの行と列から構成さ
れる標準メモリ・アレイがブロック１０として示されて
いる。特定の目的アドレス・ビットにアクセスするため
、メモリ・アレイ１０にアドレス線１２がアドレスを印
加する。このアドレスは、メモリ拳セルの１列全体にア
クセスし、それらのメモリ・セルのデータを関連するセ
ンス増幅器に印加されるのに使われる。データ・ビット
は、次にこれらのセンス増幅器から、図でレジスタ１４
で表わされる関連するセンス増幅器ラッチ、すなわちバ
ッファ段に印加される。

この例では、各列は８ビツトから成るデータ・ブロック
を複数個含んでいる。アドレス線１２上のアドレスは、
ある特定のデータ・ビット・ブロックと関連するセンス
増幅器を選択し、それらのデータ・ビットを、図でレジ
スタ１４で表わされるセンス増幅器ラッチ、すなわちバ
ッファ段重ないし６に供給する。

一般に、チップ・メモリ・アレイは、それぞれＭ個の個
別データ・ビットを連続するＮビットのグループとして
含むデータ・ビット−ブロックを複数個保持するように
編成されている。ただし、ＭはＮよりも大きく、各デー
タ・ビットは、データ・ブロック内で一義的なアドレス
を持つ。この例では、各データ・ブロックはそれぞれ８
ビツトを含み、したがってＭ＝８である。これらの８ビ
ツトは、図に示すようにセンス増幅器ラッチ、すなわち
バッファ段１ないし８に保持される。

このチップは、さらに所与のデータ・ブロックのＭ個の
データ・ビットを保持するための少なくともＭ個のレジ
スタ段１８を有する、所与のビット・データ・ブロック
を保持するためのチップ・レジスタ手段１６を含んでい
る。このチップ書レジスタ手段１６は、Ｍ個の保持レジ
スタ段１８が少なくともＭｌおよび第２のＮ段から成る
連続するレジスタ段グループにまとめられるように編成
されている。ただし、Ｎはその４チツプ用の出力インタ
ーフェース中のビット数である。チップ・レジスタ手段
１６は、さらにＮ個のレジスタ段から成る第１の段グル
ープを、続いて順に第２の段グループおよびそれ以後の
段グループをＮビット出力インターフェースにゲート入
力するためのレジスタ・ゲート入力手段２０を含んでい
る。チップ・レジスタ手段１６は、あるビット・データ
・ブロックの一端にあるビットがそのビット・データ・
ブロックの他端にあるビットと連続しているとみなされ
るように編成されている。

チップ・レジスタ手段１６の第１のゲート入力手段は、
様々な構成で実現することができる。第３図では、第１
のゲート入力手段２０が、Ｎ段から成るレジスタ段グル
ープごとに１個ずつ、複数個のレジスタ・ゲート２２と
２４を含むように示されている。これらのレジスタ段２
２と２４は、関連するレジスタ段グループ内のデータを
Ｎビット出力インターフェースにゲート入力する。この
Ｎビット出力インターフェースは、ＯＲゲート２６また
はそれに続くゲートから簡単に構成することもできる。

レジスタ・ゲート２２と２４は、それぞれタイミング信
号に応じてＮ個の並列出力をパスする（ト）きをする。

レジスタ・ゲート２２は、トグル・タイミング信号に応
じてそのＮ個の並列出力をパスし、レジスタ・ゲート２
４は非トグル−タイミング信号に応じてそのＮ個の並列
信号をパスする。

したがって、Ｎ個のビット出力から成る並列なビット−
セットのどちらか一方がＮビット出力インターフェース
・ゲート２６に印加される。

この例では、８ビツトから成るデータ・ブロックを利用
しているので、保持レジスタ１８内に８個のレジスタ段
１°ないし８“がある。同様に４ビツト出力インターフ
エースを利用しているので、Ｎ＝４である。したがって
、保持レジスタ１８は、レジスタ段１′ないし４ｖから
レジスタ・ゲート２２に４個の並列ビット出力から成る
第１のビット・セットを供給し、トグル・パルスが発生
したときその第１のビット・セットがＯＲゲート２６に
印加される。同様に、保持レジスタ１８はレジスタ段５
９ないし８°からレジスタ・ゲート２４に４個の並列ビ
ット出力から成る第２のビット・セットを供給し、非ト
グル・パルスが発生したときその第２のビット・セット
がＯＲゲート２６に印加される。

センス増幅器ラッチ１４の段１ないし８に保持されてい
るＭ個、この例では８個のデータ・ビットが、保持レジ
スタ１８の個々の段１１ないし８“に直接供給できるこ
とがわかる。しかし、このメモリφアレイはランダムに
アクセス可能であり、特定の循環プロトコルで後続ビッ
トを供給するので、レジスタ１８から４ビツト出力イン
ターフエース２６へのビット転送は、大部分がその中に
ギャップを含むことになる。ビット番号４（またはビッ
ト８）が目的アドレス・ビットである場合、最初の４個
のピットエないし４がレジスタ１４中の段重ないし４お
よび保持レジスタ段１１ないし４“を介してレジスタ・
ゲート２２に、またさらにＯＲゲート２６にパスされる
。このビット１ないし４の４ビツト出力インターフエー
スを構成するレジスタ・ゲート２２およびＯＲゲート２
６を介しての転送には、読取り速度ｔチッフが必要であ
る。この４ビツトが外部レジスタ２２６に印加される。

外部レジスタ２２６（第２図）は、次にカウンタ２３０
に応答してゲート２２８を介して、アドレスされたデー
タを読み取り始める。しかし、ビット４は目的ビットで
あり、循環プロトコルはビット５．６．７を必要として
いるので、このとき大きな時間ギャップが発生する。ト
グル信号の最後に、非トグル信号が発生して、ビット５
ないし８をレジスタ・ゲート２４を介してＯＲゲート２
６に、またさらに外部レジスタ２６中の他の４段の位置
にゲート入力させる。しかし、読取り速度期間ｔ　ＥＸ
Ｔは読取り期間ｊ　ｆｙ７よりもかなり短いので、外部
レジスタ２８がチップ出力インターフェース２６からの
次の４ビツトの並列データを持っている間に、かなりの
時間ギャップが発生する。この極めて望ましくない時間
ギャップは、外部読取り速度期間ｔ　ＥＸＴの数倍にも
なることがある。

上記のデータ自ビット転送の問題を解決し、どのランダ
ム・ビットが目的アドレスｅビットであるかにかかわら
ず、データ・ビットのギャップなし転送を実現するため
に、チップ操向制御手段３０が設けられる。チップ操向
制御手段３０は、目的アドレスにあるビットを第１のセ
ット中で希望する任意の順序で、メモリ循環プロトコル
中の次の連続するアドレスをもつＮ−１個のビットと一
緒に、データ・ブロック内から保持レジスタ１８中のＮ
個のレジスタ段から成る第１の段グループに供給する働
きをする。このチップ操向制御手段３０は、循環プロト
コルで次の連続するアドレスをもつ後続の各Ｎ個のビッ
トから成るビットφセットを保持レジスタ１８中の第２
およびそれ以後のレジスタ段グループに供給する。この
例では、Ｎ＝４、Ｍ＝８であり、目的ビットがビット４
であると仮定すると、このチップ操向制御手段３０は、
保持レジスタ１８の４個のレジスタ段１°ないし４°か
ら成る第１のレジスタ段グループにビット５．６．７、
および４を供給するように動作する。

同様に、チップ操向制御手段３０は、保持レジスタ１８
中の４個のレジスタ段５′ないし８ｆから成る第２のレ
ジスタ段グループに、ビット１．２．３、および８を供
給する。すなわち、まずビット５．６．７、および４が
４ビツト出力インターフエース２６を介して供給され、
次にビット１．２．３、および８が供給される。これら
のビットは外部レジスタ２２６中に保持され、そこから
、カウンタ２３０によって目的アドレス・ビット４から
始まる適切な順序で読み取られる。カウンタ２３０は、
それに下位３つのアドレス・ビットＡ２、Ａ１、Ａｏを
印加することにより、ビット４でカウントを始めるよう
に設定される。（このカウンタは各データ転送後に増分
され、その結果がデコードされて、レジスタ２２６から
ゲート出力される適切なビットが選択される。） チップ操向制御手段３０の基本論理回路は、保持レジス
タ１８内の各レジスタ段１°ないし８“ごとに、それと
連動してメモリ内の所与のデータ命ブロック中の異なる
ビット・グループそれぞれから異なるビットを供給する
手段３０と、目的アドレスに応じてビット提供手段３０
からその関連するレジスタ段にただ１個のビットをゲー
ト入力して、循環プロトコルを実施する第２の手段を含
んでいる。良好な実施例では、ビット・グループ中の各
ビットはビット位置ｎをもつ。ただし、ｎ＝１．２、・
・・、Ｎであり、各保持レジスタ段１８は異なる特定の
ビット位置ｎと関連している。この構成では、チップ操
向制御手段は、各レジスタ段ごとに所定のデータ・ブロ
ック内の各ビット・グループのそれぞれから所定のビッ
ト位置のビットを供給する手段３０、および循環プロト
コルを実施するため目的アドレスに応じてビット提供手
段から保持レジスタ１８中の関連するレジスタ段にただ
１個のデータ・ビットをゲート入力する第２の手段３２
を含んでいる。

第１図は、ビット供給手段３０の１実施例を示している
。この実施例では、ビット供給手段３０は、保持レジス
タ１８中の段１“に対する第２のゲート入力手段３２に
１ビツトと５ビツト（ｎ＝１ビット位置）を供給する。

この第２のゲート入力手段３２は、データ・ブロック中
の各ビット・グループごとにそこからデータを受は取る
ための複数のＡＮＤゲートを含んでいる。この例では８
ビツトから成るデータ・ブロックを使っており、２つの
ビット・グループ１ないし４と５ないし８がある。した
がって、保持レジスタ１８の所与の段と関連する第２の
ゲート入力手段３２はそれぞれ２個のＡＮＤゲートを含
んでいる。保持レジスタ１８の段１１と関連するＡＮＤ
ゲートは、センス増幅器ラッチ１４の段１から１データ
ービツトを受は取るためのＡＮＤゲート４０を含み、セ
ンス増幅器ラッチ１４の段５から５データ・ビットを受
は取るためＡＮＤゲート４２が設けられている。これら
のＡＮＤゲート４２と４０は、それぞれ下記のプログラ
ミング手段９０から制御信号を受は取る。ＡＮＤゲー１
−４０または４２の一方からの出力がＯＲゲート４４に
印加され、保持レジスタ１８中の関連するレジスタ段１
°にビット・データを供給する。

同様に、保持レジスタ１８中のレジスタ段２′は、それ
と連動する第２のゲート入力手段３２（ｎ＝２）を督す
る。第２のゲート入力手段３２は、センス増幅器ラッチ
１４の段２からビット番号２を受は取るための１本の入
力線を備えたＡＮＤゲート４６と、センス増幅器ラッチ
１４の段６からビット番号６を受は取るＡＮＤゲート４
８とを含む。ＡＮＤゲート４６またはＡＮＤゲート４８
からの出力は、ＯＲゲート５０に送られ、次に保持レジ
スタ１８のレジスタ段２′に印加される。

この構造が、保持レジスタ１８の残りの各レジスタ段に
ついて繰り返される。したがって、センス増幅器ラッチ
１４からのビット３とセンス増幅器ラッチ１４からのビ
ット７　（ｎ＝３）は、当該のＡＮＤゲート５２と５４
に供給され、次にＯＲゲート５６を介して保持レジスタ
１８のレジスタ段３′に印加される。センス増幅器ラッ
チ１４からのビット４とビット８　（ｎ＝４）は、それ
ぞれＡＮＤゲート５８と６０に供給され、次に：ＯＲ’
Ｆ’−トロ２を介して保持レジスタ１８のレジスタ段４
“に印加される。センス増幅器ラッチ１４からのビット
５とビット１　（ｎ＝１）は、それぞれＡＮＤゲート６
４と６６に供給され、これらのゲートの一方からの出力
がＯＲゲート６８を介して保持レジスタ１８のレジスタ
段５′に印加される。

ビット６とビット２　（ｎ＝２）は、それぞれＡＮＤゲ
ート７０と７２を介してＯＲゲート７４に、さらに保持
レジスタ１８のレジスタ段６′に印加される。センス増
幅器ラッチ１４からのビット７とビット３　（ｎ＝３）
は、それぞれＡＮＤゲート７６と７８を介し、ＯＲゲー
ト８０を経て保持レジスタ１８のレジスタ段７′に印加
される。最後に、ビット８とビット４　（ｎ＝４）は、
それぞれＡＮＤゲート８２と８４を介し、ＯＲゲート８
６を経て保持レジスタ１８のレジスタ段８１に印加され
る。操向制御に使用されるデータ・ゲートは、複数ビッ
ト・チップ構造内での部分記憶用に通常使用されるデー
タ・ゲートを用いて実現することができる。

ビット供給手段３０は、さらに目的アドレス・ビットが
メモリ循環プロトコルで次の連続するアドレスをもつＮ
−１個のビットと一緒に保持レジスタ１８のＮ個のレジ
スタ段から成る第１のレジスタ段グループに供給され、
かつ循環プロトコルで次の連続するアドレスをもつ後続
のＮ個のビットから成る各ビット・セットが保持レジス
タ１８の第２およびその後のレジスタ段グループに供給
されるように、所与の目的アドレスに応答して制御信号
を生成することにより、第２の各ゲート入力手段３２を
プログラミングする手段を含んでいる。上記の機能は、
プログラミング手段９０から出る制御信号をＡＮＤゲー
ト４０．４２．４８．４８．５２．５４．５８．６０．
６４．６６．７０．７２．７６．７８．８２．８４の各
々に第２の入力として印加することによって実現される
。

これらの制御信号は、センス増幅器ラッチ１４からのた
だ１つのデータ・ビットが当該のＯＲゲートを介して保
持レジスタ１８の関連する各レジスタ段に印加されるよ
うにする。制御信号を生成するのに利用できる技法は種
々あり、また保持レジスタ１８に印加されるセンス増幅
器ラッチ内の様々なビット番号をＯＲする技法も種々あ
ることに留意されたい。第３図に示した実施例では、第
２のゲート入力手段３２の各ＡＮＤゲートごとに１個ず
つ、計２Ｍ個の制御信号が生成される。この実施例では
、プログラミング手段９０は、線９４に印加される目的
アドレスに応じて真理値表に基づき信号を発生させる手
段９２によって実現される。

この場合、保持レジスタ１８のレジスタ段に対する第２
のゲート入力手段３２を制御するために、信号発生手段
９２からの信号に応じて真数制御信号と補数制御信号を
発生する手段９６が設けられる。１実施例では、この制
御信号発生手段９６は、Ｎ個のデータ・ゲートから成る
ゲート・セット９８とそれに関連する反転ゲート１００
から成るゲート拳セットを含む。各データ・ゲートから
の出力は、所与のビット・データ・ブロックの各ビット
・グループ内の所定のビット位置と関連する、第２の各
ゲート入力手段３２内の１対のＡＮＤゲートを制御する
ために印加される。たとえば、ビット位置ｎ＝４の場合
、データ・ゲー）９８Ａは、保持レジスタ１８の段４′
および８″と関連する第２のゲート入力手段３２のＡＮ
Ｄゲート対の一方を制御するために真数出力を印加する
。その上、データΦゲート９８Ａからの真数出力が反転
ゲー）１００Ａに印加されて、補数出力が生成される。

反転ゲー）１００Ａからの補数出力は、保持レジスタ１
８の段４“および８°と関連する第２のゲート入力手段
３２のもう一方のＡＮＤゲートを制御するために印加さ
れる。第１図の例では、データ・ゲート９８Ａからの真
数出力が、センス増幅器ラッチ１４からのビット８出力
と一緒に、ＡＮＤゲート６０に印加される。同様に、デ
ータ・ゲート９８Ａからの真数出力が、センス増幅器ラ
ッチ１４からのビット４出力と一緒にＡＮＤゲート８４
にも印加される。反転ゲー）１００Ａからの補数出力が
、センス増幅器ラッチ１４からのビット４出力と一緒に
ＡＮＤゲート５８に印加される。この反転ゲート１００
Ａからの補数出力は、センス増幅器ラッチ１４からのビ
ット８出力と一緒にＡＮＤゲート８２にも印加される。

したがって、データ・ゲー）９８Ａからの真数出力が高
レベルであり、反転ゲー）１００Ａからの補数出力が低
レベルのとき、センス増幅器ラッチ１４からのビット８
出力は、ＡＮＤゲート６０とＯＲゲート６２を経て、保
持レジスタ１８の段４“に印加されることがわかる。同
様に、センス増幅器ラッチ１４からのビット４出力は、
ＡＮＤゲート８４とＯＲゲート８６を経て保持レジ・ス
タ１８の段８“に印加される。真数出力が低レベルであ
り、補数出力が高レベルの場合、センス増幅器ラッチ１
４からのビット４出力は、ＡＮＤゲート５８とＯＲゲー
ト６２を経て保持レジスタ１８の段４°に印加される。

同様に、センス増幅器ラッチ１４からのビット８出力は
、ＡＮＤゲート８２とＯＲゲート８６を経て保持レジス
タ１８の段８“に印加される。

データ・ゲート９８Ｂ１９８Ｃ１９８Ｄおよびそれらと
関連する反転ゲー）１００Ｂ１１００Ｃ１１００Ｄも、
データ・ブロック内のビット・グループ中のもう一方の
所定のビット位置用のＡＮＤゲートを制御するため、同
様のやり方で接続されている。したがって、データ・ゲ
ート９８Ｄからの真数出力は、センス増幅器ラッチ１４
からのビット７出力と一緒にＡＮＤゲート５４に印加さ
れる。

同様に、データ・ゲー）９８Ｂからの真数出力は、セン
ス増幅器ラッチ１４からのビット３出力と一緒にＡＮＤ
ゲート７８に印加される。関連する反転ゲート１００Ｂ
は、その補数出力を、センス増幅器ラッチ１４からのビ
ット３出力と一緒にＡＮＤゲート５２に印加し、またセ
ンス増幅器ラッチ１４からのビット７出力と一緒にＡＮ
Ｄゲート７６に印加する。データ・ゲー）９８Ｂからの
真数出力が高レベルの場合、センス増幅器ラッチ１４か
らのビット７出力は、ＡＮＤゲート５４およびＯＲゲー
ト５６を経て、保持レジスタ１８の段３１に印加される
。同様に、データ・ゲート９８Ｂからの真数信号が高レ
ベル信号の場合、センス増幅器ラッチ１４からのビット
３出力は、ＡＮＤゲート７８およびＯＲゲート８０を経
て保持レジスタ１８の段７“に印加される。

データ・ゲート９８Ｃも同様に、その真数出力がセンス
増幅器ラッチ１４からのビット６出力と一緒にＡＮＤゲ
ート４８に印加されるように接続される。データ・ゲー
）９８Ｇからの真数出力は、センス増幅器ラッチ１４か
らのビット２出力と一緒にＡＮＤゲート７２にも印加さ
れる。データ・ゲート９８Ｇと関連する反転ゲート１０
０Ｃは、その補数出力をセンス増幅器ラッチ１４からの
ビット２出力と一緒にＡＮＤゲー）４０に印加する。

反転ゲー）１００Ｃは、その補数出力をセンス増幅器ラ
ッチ１４からのビット６出力と一緒にＡＮＤゲート７０
にも印加する。

最後に、データ・ゲート９８Ｄからの真数出力はセンス
増幅器ラッチ１４からのデータ・ビット番号５と一緒に
ＡＮＤゲート４２に印加される。

データ・ゲート９８Ｄからの真数出力は、センス増幅器
ラッチ１４からのビット１出力と一緒にＡＮＤゲート６
６にも印加される。それと関連する反転ゲー）１００Ｄ
は、その補数出力をセンス増幅器ラッチ１４からのビッ
ト１出力と一緒にＡＮＤゲート４０に印加し、またセン
ス増幅器ラッチ１４からのビット５出力と一緒にＡＮＤ
ゲート６４に印加する。

前述のように、データ９８Ａないし９８Ｄに入力される
４つの入力信号は、目的ビット・アドレスに応じて真理
値表コーグ９２で生成される。この真理値表コーグ９２
は、所期の真理値表に基づいて様々な回路構成で実現で
きる。第１図に示した実施例では、第１表に示したタイ
プの真理値表を利用してビット操向制御を実現すること
ができ第１表　　真理値表 る。この第１表の真理値表は、目的ビット用の欄、その
目的ビットの２進アドレスの下位３桁の数字、およびデ
ータ・ゲートＡないしＤにそれぞれ１欄ずつ計４つの追
加欄を含む。

第１表の真理値表の目的は、目的データ・ビットおよび
メモリ循環プロトコルで次の連続するアドレスをもつＮ
−１個のビットが、保持レジスタ１８の最初のＮ個のレ
ジスタ段内で発生するように、データ・ビットを操向制
御することである。

たとえば、目的ビットがセンス増幅器ラッチ１４中のビ
ット番号４である場合、ビット４．５．８、および７（
目的ビットおよび目的ビットの次の最初のＮ−１個のビ
ット）が、保持レジスタ１８の最初の４個のレジスタ段
１°ないし４°に操向制御されることが望ましい。

ここで第１表の真理値表を参照すると、目的ビット番号
４に対して、真理値表は、データ・ゲート９８Ｄに０、
データ・ゲート９８Ｇに１、データ拳ゲート９８Ｂに１
、データ・ゲート９８Ａに１を与える。これら４個の真
理値表出力により、ビット５がＡＮＤゲート４０とＯＲ
ゲート４４を経て保持レジスタ１８の段１′に印加され
る。同様に、ビット６がＡＮＤゲート４６とＯＲゲート
５０を経て保持レジスタ１８の段２“に印加される。ビ
ット７は、ＡＮＤゲート５２とＯＲゲート５６を経て保
持レジスタ１８の段３′に印加される。最後に、ビット
４はＡＮＤゲート５８とＯＲゲート６２を経て保持レジ
スタ１８の段４′に印加される。

同様に、ビット１がＡＮＤゲート６６とＯＲゲート６８
を経て段３“に印加され、ビット２はＡＮＤゲート７２
とＯＲゲート７４を経て段６′に印加され、ビット３は
ＡＮＤゲート７８とＯＲゲート８０を経て段７′に印加
され、最後にビット８はＡＮＤゲート８２とＯＲゲート
８６を経て保持レジスタ１８の段８′に印加される。

段１′ないし４“に保持されている４ビツトは、トグル
信号によりゲート２２とＯＲゲート２６を介してゲート
入力される。これらのゲートは、チップに対するＮビッ
ト出力インターフェースであると考えることができる。

上記操作の結果、ビット５．６．７、および４が第２図
の外部レジスタ２２６に保持される。これらの４ビツト
は、カウンタ２３０に基づき、ゲート２２８を介してワ
ード・レジスタ２１８の適当なレジスタ段にゲート出力
することができる。カウンタ２３０およびその他のサポ
ート論理は、各ビットを４．５．６．７という正しい順
序でワード・レジスタ２１８の当該のレジスタ段に供給
する働きをする。これらの４ビツト区域が外部レジスタ
２２６からり−ド・レジスタ２１８の１つのレジスタ段
に順次読み取られる間、保持レジスタ１８の段５′ない
し８′に保持されているビット１．２．３、および８は
、非トグル・タイミング信号に基づいてゲート２４とＯ
Ｒゲート２６を出力インターフェースを介して、外部レ
ジスタ２２６の他の４個のレジスタ段に転送することが
できる。

別の例として、目的ビットがビット７である場合、真理
値表コーグ９２は、データ・ゲート９８Ｄに出力１．９
８Ｃに出力１．９８Ｂに出力０．９８Ａに出力０を供給
する。これらの真理値表信号入力に応じて発生される制
御信号により、保持レジスタ１８のレジスタ段１ｆない
し４“は、それぞれビット１．２．７、および８を供給
する。

これらのビットは、トグル・タイミング信号が発生した
とき、再びゲート２２とＯＲゲート２６を介して外部レ
ジスタ２２６にゲート入力される。

これらのビットは、次にゲート２２８によりカウンタ３
０に基づき７．８．９．１．２の正しい順序でゲート入
力される。カウンタ３０は、目的ビット７に対する目的
アドレス１１０から開始する。

同様に、保持レジスタ１８のレジスタ段５１ないし８°
は、これらの真理値表出力に応じて、それぞれビット５
．６．３．４を保持する。これらのビットは、非トグル
信号に基づき、ゲート２４およびＯＲゲート２６を介し
て外部レジスタ２２６の他の４段にゲート入力される。

この第２の４ビツトのグループがゲート入力されるのは
、やはり第１の４ビツトのグループがワード・レジスタ
２１８の当該の段にゲート入力される間に起こる。この
最初の４つのビット１．２．７．８が正しい順序でワー
ド・レジスタ２１８にゲート入力された後、次の４ピツ
トのグループ５．６．３．４がゲート２２８を介して正
しい順序でワード・レジスタ２１８の同じ段にゲート入
力される。

Ｆ１発明の効果 したがって、Ｍビット・データ・ブロックがチップのＮ
ピット出力インターフェースよりも大きいとき、ＥＣＣ
の保全性に必要なチップ数を最小限に抑えながら、ギャ
ップなしのビット・データ転送が実現されたことが、上
記の説明から理解できる。この設計は、また大きな入出
力インターフェースをもつチップが不要であり、したが
って必要なドライバと論理サポートの数が減り、所与の
メモリ・カードに対する電力および冷却要件が低減され
る。このようなメモリ・カードは、必要な論理サポート
が少なく、かつ小さな入出力インターフェースを使用す
るためスイッチング・ノイズが下がるので、信頼性も向
上する。

このギャップなし転送設計は、チップ・データ速度がシ
ステム転送速度よりも大きなメモリ・アレイに対して、
性能が最高のオプションを提供する。

【図面の簡単な説明】

第１図は、本発明の１つの実施例の概略的構成図である
。 第２図は、本発明に使用できるメモリ構造の概略的構成
図である。 第３図は、従来技術のメモリ・システムの概略的構成図
である。 １０・・・・メモリ・アレイ、１２・・・・アドレス線
、１４・・・・センス増幅器ラッチ、１６・・・・チッ
プＱレジスタ手段、１８・・・・保持レジスタ、２０１
３２・・・・ゲート入力手段、２２．２４・・・・レジ
スタ・ゲート、２６・・・・ＯＲゲート、２２６・・・
・外部レジスタ、２２８・・・・ゲート、２３０・・・
・カウンタ、３０・・・・チップ操向制御手段、４０．
４２．４６．４８．５２．５４．５８．６０．６４．６
６．７０．７２．７６．７８．８２．８４・・・・ＡＮ
Ｄゲー）、４４．５０．５６．６２．６８．７４．８０
．８６・・・・ＯＲゲート。

Claims (1)

1. 【特許請求の範囲】 それぞれＭ個の個別データ・ビットを、Ｍよりも大きい
   Ｎ個のビットから成る連続するグループとして含むデー
   タ・ビット・ブロックが複数個あるチップ・メモリであ
   って、各データ・ビットは上記ブロック内で一義的なア
   ドレスを有し、アクセスすべき所与のデータ・ブロック
   内のＭ個のビットを、指定された目的ビット・アドレス
   から始まる所与の順序で呼び出す所定の循環プロトコル
   を有する構成の上記チップ・メモリと、 所与のデータ・ブロック内のデータ・ビットを、指定さ
   れた目的アドレスを用いてランダムにアドレスする手段
   と、 上記メモリに接続されたＮビット・チップ出力インター
   フェースと、 所与のデータ・ブロックのＭ個のデータ・ビットを保持
   するために、少なくともＭ個のレジスタ段を有し、該Ｍ
   個のレジスタ段が、それぞれＮ段の少なくとも第１及び
   第２の連続するレジスタ段グループにグループ分けされ
   たチップ・レジスタであって、各レジスタ段グループは
   上記第１のレジスタ段グループを、続いて順に上記第２
   のレジスタ段グループおよびその後のレジスタ段グルー
   プを、上記Ｎビット・チップ出力インターフェースにゲ
   ート入力するためのゲート手段を含み、且つあるデータ
   ・ブロックの一端にあるビットがそのデータ・ブロック
   の他端にあるビットと連続している構成の上記チップ・
   レジスタと、 上記目的アドレスにあるビットを、上記メモリの循環プ
   ロトコル中で次の連続するアドレスをもつＮ−１個のビ
   ットと一緒に第１のビット・セットとして、所望の任意
   の順序でそのデータ・ブロック内から、上記第１のレジ
   スタ段グループに供給し、上記循環プロトコル中の次の
   連続するアドレスをもつＮ個のビットから成る後続の各
   ビット・セットを上記第２及びそれ以後のレジスタ段グ
   ループに供給するチップ操向制御手段とを具備するラン
   ダム・アクセス・メモリ・チップ。