JPH02159623A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH02159623A JPH02159623A JP63315284A JP31528488A JPH02159623A JP H02159623 A JPH02159623 A JP H02159623A JP 63315284 A JP63315284 A JP 63315284A JP 31528488 A JP31528488 A JP 31528488A JP H02159623 A JPH02159623 A JP H02159623A
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- 238000001514 detection method Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 abstract description 4
- HJVCHYDYCYBBQX-HLTLHRPFSA-N (2s,3s,4e,6e,8s,9s)-3-amino-9-methoxy-2,6,8-trimethyl-10-phenyldeca-4,6-dienoic acid Chemical compound OC(=O)[C@@H](C)[C@@H](N)/C=C/C(/C)=C/[C@H](C)[C@@H](OC)CC1=CC=CC=C1 HJVCHYDYCYBBQX-HLTLHRPFSA-N 0.000 description 6
- PBLZLIFKVPJDCO-UHFFFAOYSA-N omega-Aminododecanoic acid Natural products NCCCCCCCCCCCC(O)=O PBLZLIFKVPJDCO-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 101100029848 Arabidopsis thaliana PIP1-2 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- WVLBCYQITXONBZ-UHFFFAOYSA-N trimethyl phosphate Chemical compound COP(=O)(OC)OC WVLBCYQITXONBZ-UHFFFAOYSA-N 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に汎用レジス
タを同一半導体基板上のランダム・アクセス・メモリ（
以下、ＲＡＭという。）に配置し、レジスタバンク構成
をとるマイクロコンピュータに関する。
タを同一半導体基板上のランダム・アクセス・メモリ（
以下、ＲＡＭという。）に配置し、レジスタバンク構成
をとるマイクロコンピュータに関する。
従来、汎用レジスタを同一半導体基板上のＲＡＭに配置
し、かつ命令実行の高速化を行なう手段として演算に関
与する２つのレジスタをシリアルに読出すのではなく、
ＲＡＭを１リードサイクルで２ワード読出し可能とする
ため同一の読み出し回路を２セツト内蔵したデュアルボ
ー）−ＲＡＭ構成とすることが良く行なわれる。この方
式では演算に関与する任意の２つのレジスタを１サイク
ルで読出すことができるため命令を高速に実行できる。
し、かつ命令実行の高速化を行なう手段として演算に関
与する２つのレジスタをシリアルに読出すのではなく、
ＲＡＭを１リードサイクルで２ワード読出し可能とする
ため同一の読み出し回路を２セツト内蔵したデュアルボ
ー）−ＲＡＭ構成とすることが良く行なわれる。この方
式では演算に関与する任意の２つのレジスタを１サイク
ルで読出すことができるため命令を高速に実行できる。
上述した従来のデュアルポートＲＡＭによるレジスタバ
ンク方式のマイクロコンピュータではしジスタの読み出
しを２回に分けて直列的に行う必要がないため演算の高
速化が行なえるが、ＲＡ、 Ｍ部の記憶セル部を除いた
ハードウェアが通常の１ワード読出し形のＲＡＭに比べ
て２倍の大きさとなるーという欠点がある。したがって
高価なシステムにしか適用することができず、安価に同
一の効果を得られるものが望まれていた。
ンク方式のマイクロコンピュータではしジスタの読み出
しを２回に分けて直列的に行う必要がないため演算の高
速化が行なえるが、ＲＡ、 Ｍ部の記憶セル部を除いた
ハードウェアが通常の１ワード読出し形のＲＡＭに比べ
て２倍の大きさとなるーという欠点がある。したがって
高価なシステムにしか適用することができず、安価に同
一の効果を得られるものが望まれていた。
本発明のマイクロコンピュータは、命令処理によりＲＡ
Ｍをアクセスしていないことを検出する検出手段、又は
命令処理の最終タイミングを検出する手段を有し、その
検出手段が前述の条件を検出したとき、ＲＡ Ｍ部中の
所定のレジスタデータを読出す手段と前記読出したデー
タを記憶する手段と、前記記憶手段の出力を演算データ
の一方の入力とする演算処理部とを有している。
Ｍをアクセスしていないことを検出する検出手段、又は
命令処理の最終タイミングを検出する手段を有し、その
検出手段が前述の条件を検出したとき、ＲＡ Ｍ部中の
所定のレジスタデータを読出す手段と前記読出したデー
タを記憶する手段と、前記記憶手段の出力を演算データ
の一方の入力とする演算処理部とを有している。
次に本発明について図面を参照して説明する。
第１図は本発明を用いたマイクロコンピュータ１０００
の第１の実施例を示すブロック図である。マイクロコン
ピュータ１０００は１リードサイクル１バイトのみの読
出し、１ライトサイクルに１バイトの書込みが可能なＲ
ＡＭ１０５．プログラムが格納しであるＲＯＭ１０７．
入出力ポートであるＩｌｏ １０９を含み、ＲＯＭ
１０７の出力を解読し命令の実行に必要な各種の制御信
号を発生する命令デコーダ１０８により演算動作などが
制御される。この実施例では命令デコーダ１０８は、更
に、命令コードを解読しＲＡＭ１０５をアクセスしてい
ないことを検出しアイドル信号１１４を出力する。
の第１の実施例を示すブロック図である。マイクロコン
ピュータ１０００は１リードサイクル１バイトのみの読
出し、１ライトサイクルに１バイトの書込みが可能なＲ
ＡＭ１０５．プログラムが格納しであるＲＯＭ１０７．
入出力ポートであるＩｌｏ １０９を含み、ＲＯＭ
１０７の出力を解読し命令の実行に必要な各種の制御信
号を発生する命令デコーダ１０８により演算動作などが
制御される。この実施例では命令デコーダ１０８は、更
に、命令コードを解読しＲＡＭ１０５をアクセスしてい
ないことを検出しアイドル信号１１４を出力する。
ＲＡＭ１０５はリード／ライ１へ制御回路１０６により
制御され、ＲＡＭ１０５内部のデータの読出し、書込み
を行なう。ＲＡＭ １０５は第２図に示すように、Ａ、
Ｘ、Ｃ，Ｄ、Ｅ、Ｈ，Ｌレジスタの８バイトから成るレ
ジスタバンクを４バンク有し、レジスタバンクはリード
／ライト制御回路１０６より出力されるバンクセレクト
信号１１３により指定されて、各種演算は指定されたレ
ジスタバンクのレジスタに対して行なわれ、またレジス
タバンクは命令により切換えることができる。
制御され、ＲＡＭ１０５内部のデータの読出し、書込み
を行なう。ＲＡＭ １０５は第２図に示すように、Ａ、
Ｘ、Ｃ，Ｄ、Ｅ、Ｈ，Ｌレジスタの８バイトから成るレ
ジスタバンクを４バンク有し、レジスタバンクはリード
／ライト制御回路１０６より出力されるバンクセレクト
信号１１３により指定されて、各種演算は指定されたレ
ジスタバンクのレジスタに対して行なわれ、またレジス
タバンクは命令により切換えることができる。
次に第１図と第３図を用いて命令の実行動作について説
明する。
明する。
ここではＩｌｏ １０９へのデータ転送命令（以下、
ＭＯＶ Ｉｌｏ、 ＃ｄａｔａという。）と、Ａレジ
スタとＢレジスタの加算命令（以下、ＡＤＤＡ、Ｂとい
う）を行なうものとする。
ＭＯＶ Ｉｌｏ、 ＃ｄａｔａという。）と、Ａレジ
スタとＢレジスタの加算命令（以下、ＡＤＤＡ、Ｂとい
う）を行なうものとする。
ＭＯＶ Ｉｌｏ、＄ｄａｔａ命令では第３図中Ｔｌｌ
タイミングでＩ１０アドレスがＲＯＭ１０７、命令デコ
ーダ１０８を介してバス１１０に出力され、Ｔ１２タイ
ミングではデータがバス１１０に出力され、Ｉｌｏ
１０９はバス１１０上のデータをラッチし、出力する。
タイミングでＩ１０アドレスがＲＯＭ１０７、命令デコ
ーダ１０８を介してバス１１０に出力され、Ｔ１２タイ
ミングではデータがバス１１０に出力され、Ｉｌｏ
１０９はバス１１０上のデータをラッチし、出力する。
Ｔｌｌ、Ｔ１２タイミングでは命令実行に関してＲＡＭ
１０５上のデータの読出し、書込みが行なわれないの
で、命令デコーダ１０８はこれを検出し、アイドル信号
１１４をリード／ライト制御回路１０６へ出力する。リ
ード／ライト制御回路１０６はこれをうけて、バンクセ
レクト信号１１３により選択されているレジスタバンク
のＡレジスタをリード回路１２０に読出し、テンポラリ
レジスタＡ（以下、ＴＭＰＡという。）１０１ヘラツチ
信号Ａ１１１をハイレベルとすることでラッチさせる。
１０５上のデータの読出し、書込みが行なわれないの
で、命令デコーダ１０８はこれを検出し、アイドル信号
１１４をリード／ライト制御回路１０６へ出力する。リ
ード／ライト制御回路１０６はこれをうけて、バンクセ
レクト信号１１３により選択されているレジスタバンク
のＡレジスタをリード回路１２０に読出し、テンポラリ
レジスタＡ（以下、ＴＭＰＡという。）１０１ヘラツチ
信号Ａ１１１をハイレベルとすることでラッチさせる。
この動作をアイドル信号１１４がハイレベルの期間中く
り返す。
り返す。
Ｔ２１．Ｔ２２．Ｔ２ＢタイミングではＡＤＤＡ、Ｂ命
令が実行され、Ｔ２１タイミングでバンクセレクト信号
１１３により選択されているレジスタバンクのＢレジス
タがリード回路１２０に読出され、テンポラリレジスタ
Ｂ（以下、ＴＭＰＢ１０２という。）へラッチ信号Ｂ１
１２によりラッチされる。ここでＡレジスタの値はすで
にＭＯＶ Ｉｌｏ、＃ｄａｔａ命令中でＴＭＰＡｌｏ
ｌに読出されているなめ、あらためて読出す必要はない
。Ｔ２２タイミングでは算術論理演算ユニット（以下、
ＡＬＵという。）１０４を用いてＴＭＰＡＩＯＩとＴＭ
ＰＢ １０２の値を加算し、結果はＡＬＵ出力レジスタ
（以下、ＴＡＬＵという。）１０３へ格納される。Ｔ２
３タイミングではＴＡＬＵ１０３の値をバス１１０を経
由し、ライト回路１２１を用いてＲＡＭ １０５内のＡ
レジスタへ書込むと同時にＴＭＰＡＩＯＩへも書込みを
行なう。ＴＭＰＡＩＯＩへ書込みを行なうのは次につづ
く命令がＡレジスタを参照する命令の場合に、ＡＤＤＡ
、Ｂ命令により更新された正しいＡレジスタの値を使用
するためである。
令が実行され、Ｔ２１タイミングでバンクセレクト信号
１１３により選択されているレジスタバンクのＢレジス
タがリード回路１２０に読出され、テンポラリレジスタ
Ｂ（以下、ＴＭＰＢ１０２という。）へラッチ信号Ｂ１
１２によりラッチされる。ここでＡレジスタの値はすで
にＭＯＶ Ｉｌｏ、＃ｄａｔａ命令中でＴＭＰＡｌｏ
ｌに読出されているなめ、あらためて読出す必要はない
。Ｔ２２タイミングでは算術論理演算ユニット（以下、
ＡＬＵという。）１０４を用いてＴＭＰＡＩＯＩとＴＭ
ＰＢ １０２の値を加算し、結果はＡＬＵ出力レジスタ
（以下、ＴＡＬＵという。）１０３へ格納される。Ｔ２
３タイミングではＴＡＬＵ１０３の値をバス１１０を経
由し、ライト回路１２１を用いてＲＡＭ １０５内のＡ
レジスタへ書込むと同時にＴＭＰＡＩＯＩへも書込みを
行なう。ＴＭＰＡＩＯＩへ書込みを行なうのは次につづ
く命令がＡレジスタを参照する命令の場合に、ＡＤＤＡ
、Ｂ命令により更新された正しいＡレジスタの値を使用
するためである。
レジスタバンクを命令により切換えたときには、レジス
タバンク切換え命令ではＲＡＭ １０５のアクセスは発
生しないので、アイドル信号１１４がハイレベルとなり
、レジスタバンク切換え命令中に切替わったレジスタバ
ンクのＡレジスタ値がＴＭＰＡｌ ０１に読出されるの
でつづく命令の正常動作が保証きれる。この事情はＭＯ
ＶＩｌｏ、＃ｄａｔａとＡＤＤＡ、Ｈの間に別の命令が
実行されても同様であり、ＡＤＤＡ、Ｂを実行するとき
にはＴＭＰＡの内容はバンクセレクト信号で指定される
レジスタバンクのＡレジスタ値と一致しているので問題
はない。
タバンク切換え命令ではＲＡＭ １０５のアクセスは発
生しないので、アイドル信号１１４がハイレベルとなり
、レジスタバンク切換え命令中に切替わったレジスタバ
ンクのＡレジスタ値がＴＭＰＡｌ ０１に読出されるの
でつづく命令の正常動作が保証きれる。この事情はＭＯ
ＶＩｌｏ、＃ｄａｔａとＡＤＤＡ、Ｈの間に別の命令が
実行されても同様であり、ＡＤＤＡ、Ｂを実行するとき
にはＴＭＰＡの内容はバンクセレクト信号で指定される
レジスタバンクのＡレジスタ値と一致しているので問題
はない。
ＡＤＤＡ、Ｂ実行時には、Ｂレジスタの内容を読み出す
だけなのでデュアルポートＲＡＭ′ＷＩ成のものと同様
の高速化が１サイクル１ワード読出しのＲＡＭを使用し
て可能となる。
だけなのでデュアルポートＲＡＭ′ＷＩ成のものと同様
の高速化が１サイクル１ワード読出しのＲＡＭを使用し
て可能となる。
第４図は本発明の第２の実施例を示すブロック図である
。
。
第１の実施例ではＡレジスタを読出すタイミングとして
ＲＡＭ １０５に対してリード／ライトアクセスが行な
われていないことを示すアイドル信号１１４を用いたが
、本実施例ではＡレジスタを読出すタイミングとして命
令の最終タイミングを使用する０図中第１図と同一の番
号を付しである回路については動作が第一の実施例と同
一であるので、ここでは異なる部分についてのみ説明を
行なう。
ＲＡＭ １０５に対してリード／ライトアクセスが行な
われていないことを示すアイドル信号１１４を用いたが
、本実施例ではＡレジスタを読出すタイミングとして命
令の最終タイミングを使用する０図中第１図と同一の番
号を付しである回路については動作が第一の実施例と同
一であるので、ここでは異なる部分についてのみ説明を
行なう。
エンド信号４０１はＲＯＭ １０７の出力をデコードす
る命令デコーダ１０８より出力される信号で、各命令の
最終タイミングを示す信号であり、通常マイクロコンピ
ュータでは割り込み処理を行うため使用されている。そ
のエンド信号をリード／ライト信号回路１０６へ供給す
るのである。エンド信号１０４が出力されると、リード
／ライト制御回路１０６はバンクセレクト信号１１３に
より選択されたレジスタバンク入レジスタの値を読み出
し、ＴＭＰＡｌ ０１にラッチする。ここで各命令の最
終タイミングではＲＡＭ １０５に対するアクセスが行
なわれないように命令の実行シーケンスを設計しておく
。エンド信号４０１がハイレベルのときにＲＡＭ １０
５へのアクセスが行なわれているとＡレジスタをＴＭＰ
Ａに読出せずに、次につづく命令の正常動作が保証でき
ないためである。
る命令デコーダ１０８より出力される信号で、各命令の
最終タイミングを示す信号であり、通常マイクロコンピ
ュータでは割り込み処理を行うため使用されている。そ
のエンド信号をリード／ライト信号回路１０６へ供給す
るのである。エンド信号１０４が出力されると、リード
／ライト制御回路１０６はバンクセレクト信号１１３に
より選択されたレジスタバンク入レジスタの値を読み出
し、ＴＭＰＡｌ ０１にラッチする。ここで各命令の最
終タイミングではＲＡＭ １０５に対するアクセスが行
なわれないように命令の実行シーケンスを設計しておく
。エンド信号４０１がハイレベルのときにＲＡＭ １０
５へのアクセスが行なわれているとＡレジスタをＴＭＰ
Ａに読出せずに、次につづく命令の正常動作が保証でき
ないためである。
次に第５図を参照して第２の実施例の動作説明を行う。
ここでは第１の実施例と同一の命令を実行するものとす
る。
る。
Ｔ１２タイミングではエンド信号４０１がハイレベルと
なるのでＡレジスタの値をＲＡＭ １０５より読出し、
ＴＭＰＡＩＯＩに格納する。Ｔ２２タイミングではあら
かじめＴ１２タイミングで読出しであるＡレジスタの値
と７２１タイミングで読出しなりレジスタ値を加算する
。Ｔ２３タイミングではＲＡＭ １０５内のレジスタＡ
へＴＡＬＵ１０３の値を書込む。Ｔ２４タイミングでは
Ｔ２３タイミングで書込まれた値が再びＴＭＰＡ １０
１へ読出され次の命令実行に備える。
なるのでＡレジスタの値をＲＡＭ １０５より読出し、
ＴＭＰＡＩＯＩに格納する。Ｔ２２タイミングではあら
かじめＴ１２タイミングで読出しであるＡレジスタの値
と７２１タイミングで読出しなりレジスタ値を加算する
。Ｔ２３タイミングではＲＡＭ １０５内のレジスタＡ
へＴＡＬＵ１０３の値を書込む。Ｔ２４タイミングでは
Ｔ２３タイミングで書込まれた値が再びＴＭＰＡ １０
１へ読出され次の命令実行に備える。
以上説明したように本発明は汎用レジスタを含むＲＡＭ
が命令処理によりアクセスされていないこと又は命令の
最終タイミングを検出する手段を設け、ＲＡＭの所定の
レジスタを読出してテンポラリレジスタに格納すること
により、高価なデュアルポート構成のＲＡＭと同様の高
速演算性能を簡単な構成で安価に得られるという効果が
ある。
が命令処理によりアクセスされていないこと又は命令の
最終タイミングを検出する手段を設け、ＲＡＭの所定の
レジスタを読出してテンポラリレジスタに格納すること
により、高価なデュアルポート構成のＲＡＭと同様の高
速演算性能を簡単な構成で安価に得られるという効果が
ある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図のＲＡＭ １０５の内部に設定されているレ
ジスタのブロック図、第３図は第１図のマイクロコンピ
ュータの命令実行タイミングを示すタイムチャート、第
４図は本発明の第２の実施例を示すブロック図、第５図
は第４図のマイクロコンピユータの命令実行タイミング
を示すタイムチャートである。 １０１．２０１・・・テンポラリレジスタＡ、１０２．
２０２・・・テンポラリレジスタＢ、１０３，２０３・
・・ＡＬＵ出力レジスタ（ＴＡＬＵ）、１０４゜２０４
・・・算術論理演算ユニット（ＡＬＵ）１０５．２０５
・・・ＲＡＭ、１０６，２０６・・・リード／ライト制
御回路、１０７，２０７・・・ＲＯＭ、１０８．２０８
・・・命令デコーダ、１０９，２０９・・・入出力ポー
ト、１１０，２１０・・・バス、１１１．２１１・・・
ラッチ信号Ａ又はラッチ信号Ａ線、１１２，２１２・・
・ラッチ信号Ｂ又はラッチ信号Ｂ線、１１３，２１３・
・・バンクセレクト信号又はバンクセレクト信号線、１
１４・・・アイドル信号又はアイドル信号線、４０１・
・・エンド信号又はエンド信号、１０００．２０００・
・・マイクロコンピュータ。
図は第１図のＲＡＭ １０５の内部に設定されているレ
ジスタのブロック図、第３図は第１図のマイクロコンピ
ュータの命令実行タイミングを示すタイムチャート、第
４図は本発明の第２の実施例を示すブロック図、第５図
は第４図のマイクロコンピユータの命令実行タイミング
を示すタイムチャートである。 １０１．２０１・・・テンポラリレジスタＡ、１０２．
２０２・・・テンポラリレジスタＢ、１０３，２０３・
・・ＡＬＵ出力レジスタ（ＴＡＬＵ）、１０４゜２０４
・・・算術論理演算ユニット（ＡＬＵ）１０５．２０５
・・・ＲＡＭ、１０６，２０６・・・リード／ライト制
御回路、１０７，２０７・・・ＲＯＭ、１０８．２０８
・・・命令デコーダ、１０９，２０９・・・入出力ポー
ト、１１０，２１０・・・バス、１１１．２１１・・・
ラッチ信号Ａ又はラッチ信号Ａ線、１１２，２１２・・
・ラッチ信号Ｂ又はラッチ信号Ｂ線、１１３，２１３・
・・バンクセレクト信号又はバンクセレクト信号線、１
１４・・・アイドル信号又はアイドル信号線、４０１・
・・エンド信号又はエンド信号、１０００．２０００・
・・マイクロコンピュータ。
Claims (1)
- 同一半導体基板上のランダムアクセスメモリに複数の汎
用レジスタ群を配置したレジスタバンク構成をとるマイ
クロコンピュータにおいて、前記マイクロコンピュータ
の命令処理において前記ランダムアクセスメモリをアク
セスしないこと検出する検出手段又は最終タイミングを
検出する検出手段と、前記検出手段が前記所定の条件を
検出したとき、前記ランダムアクセスメモリ内の所定の
レジスタデータを読み出す手段と、前記読み出したデー
タを記憶する手段と、前記記憶手段の出力を演算データ
の一方の入力とする演算処理部とを含むことを特徴とす
るマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315284A JPH02159623A (ja) | 1988-12-13 | 1988-12-13 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315284A JPH02159623A (ja) | 1988-12-13 | 1988-12-13 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159623A true JPH02159623A (ja) | 1990-06-19 |
Family
ID=18063549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63315284A Pending JPH02159623A (ja) | 1988-12-13 | 1988-12-13 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159623A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186333A (ja) * | 1975-01-27 | 1976-07-28 | Hitachi Ltd | Deetashorisochiniokeru hanyorejisutabanchishiteihoshiki |
| JPS5295940A (en) * | 1976-02-09 | 1977-08-12 | Hitachi Ltd | Computer processing control |
| JPS5299033A (en) * | 1976-02-16 | 1977-08-19 | Hitachi Ltd | Micro processor |
-
1988
- 1988-12-13 JP JP63315284A patent/JPH02159623A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186333A (ja) * | 1975-01-27 | 1976-07-28 | Hitachi Ltd | Deetashorisochiniokeru hanyorejisutabanchishiteihoshiki |
| JPS5295940A (en) * | 1976-02-09 | 1977-08-12 | Hitachi Ltd | Computer processing control |
| JPS5299033A (en) * | 1976-02-16 | 1977-08-19 | Hitachi Ltd | Micro processor |
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