JPH02103632A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数個の演算レジスタへメモリからデータをロ
ードする命令の処理において、同時に複数個の演算レジ
スタへ書込むことによって高速化を図った演算処理装置
に係り、特に一連の番号付けられた複数個の同一データ
幅の演算レジスタを有し各々の演算レジスタの複数個分
のデータ幅でメモリからデータを一度に読出し得る演算
処理装置に関するものである。

〔従来の技術〕

通常、連続する番号を割り付けられた複数個の演算レジ
スタを有するこの種の演算処理装置は、主記憶装置から
任意の個数の演算レジスタヘデータをロードするロード
・マルチプル（ＬｏａｄＭｕｌｔｉｐｌｅ）命令と呼ば
れる命令を持つ。そして、一般にこのロード・マルチプ
ル命令はロードマルチプル命令の命令語形式の例を示す
説明図である第３図に示し次ような形式、すなわち、ロ
ード・マルチプル命令であることを示すオペコード、デ
ータをロードすべき先頭および最後の演算レジスタの番
号を示すＲ１フィールドおよびＲ２フィールド、主記憶
装置上のデータの先頭アドレスを示すアドレスフィール
ドからなる。

従来、この種の命令を実行する場合には、主記憶装置か
ら一度に読出せるデータ幅が演算レジスタのデータ幅の
２倍以上あっても演算レジスタへの書込みは１個ずつ行
なわれてきた。

第４図は従来の演算処理装置の一例を示すブロック図で
、ロード・マルチプル命令を実行するときの構成を示し
たものである。

図において、１は命令や命令で参照されるデータを格納
しておく主記憶装置、２は命令を解読し演算処理装置の
動作を決定する命令解読装置、３は命令解読装［２から
起動され主記憶装置１から読出されたデータを演算レジ
スタへ書込むための制御を行なう演算制御回路、１γは
一連の番号付けられた８個の演算レジスタＲＯ−Ｒ７よ
りなる演算レジスタ群、１８は演算制御回路３からの書
込み指示信号と書込み演算レジスタ番号から演算レジス
タ群１γの中の１個の演算レジスタへ演算制御回路３か
らの書込みデータの書込み指示を出力する書込み制御回
路、１９は演算レジスタの書込み番号を保持するレジス
タ、２０は主記憶装置１からのデータをロードすべき最
後の演算レジスタ番号を保持するレジスタ、２１はレジ
スタ１９の内容を＋１ずつ増やしていくための加算器、
２２はレジスタ１９とレジスタ２０の内容を比較して演
算レジスタへのロードの終了を検出する比較器である。

このように構成された演算処理装置において、ロード・
マルチプル命令が実行される場合、命令解読装ｆｔ２は
解読された命令がロード・マルチプル命令であることを
演算制御回路３に指示するとトモにレジスタ１９に先頭
の演算レジスメ番号ヲ、レジスタ２０に最後の演算レジ
スタ番号をそれぞれセットする。

そして、命令解読装置２から起動され次演算制御回路３
は、主記憶装置１から読出されたデータを演算レジスタ
のデータ幅に合せて分割し、各々のデータを演算レジス
タ群１Ｔの中のレジスタ１９に保持されている演算レジ
スタ番号の演算レジスタに書込み、比較器２２の出力で
令書込んだ演算レジスタが最後の演算レジスタであるこ
とを知ると命令の処理を終了するが、レジスタ１９とレ
ジスタ２０の内容が一致しない場合にはレジスタ１９の
内容を＋１　して次の演算レジスタの書込み動作に移る
。

〔発明が解決しようとする課題〕

上述し次従来の演算処理装置では、主記憶装置から一度
に読出せるデータの幅が個々の演算レジスタのデータ幅
の倍以上あっても一度に書込める演算レジスタの個数は
１個であるため、主記憶装置からのデータ読出し能力を
十分に生かせないという課題があった。

〔課題を解決するための手段〕

本発明の演算処理装置は、一連の番号付けられ次複数個
の同一データ幅の演算レジスタを有し各々の演算レジス
タの複数個分のデータ幅でメモリからデータを一度に読
出し得る演算処理装置で、任意の番号の演算レジスタか
ら連続する番号を有する任意個の演算レジスタへ上記メ
モリからデータをロードする命令の実行において、命令
で指定される先頭の演算レジスタ番号を保持する第１の
レジスタと、命令で指定される最後の演算レジスタ番号
を保持する第２のレジスタと、上記メモリからの読出し
データ幅に相当する個数ずつのグループに分けられ同一
グループ内では一度にデータの書込みが可能な演算レジ
スタと、上記第１のしジスタの内容に現在の演算レジス
タ番号から次のグループの先頭の演算レジスタ番号にな
るような値を加える加算手段と、上記第１のレジスタと
上記第２のレジスタの内容を比較してその第１のレジス
タとその第２のレジスタが同一グループ内の演算レジス
タ番号を表わしていてかつ第１のレジスタの値が第２の
レジスタの値より小さいか等しい際は第１のレジスタで
指示される演算１／ジスタから第２のレジスタで指示さ
れる演算レジスタに対して書込み指示信号を生成し、そ
れ以外の場合は第１のレジスタで指示される演算レジス
タからそのグループ内の最後の演算レジスタに対して書
込み指示信号を生成する書込み制御回路とを有するもの
である。

〔作　用〕

本発明においては、複数個の演算レジスタへの書込みを
同時に行い、次に書込むべき先頭の演算レジスタ番号お
よび最後の演算レジスタ番号から、同時に書込める演算
レジスタのグループの中の実際に書込まなければならな
い演算レジスタだけを選択する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明による演算処理装置の一実施例を示すブ
ロック図である。

この第１図において第４図と同一符号のものは相当部分
を示し、４は命令で指定される先頭の演算レジスタ番号
を保持するレジスタ、５は命令で指定される最後の演算
レジスタ番号を保持するレジスタ、６はレジスタ４の内
容を＋１または＋２とするための加算器で、この加算器
６はレジスタ４の内容に現在の演算レジスタ番号から次
のグループの先頭の演算レジスタ番号になるような値を
加える加算手段を構成している。７，８はレジスタ４お
よび５の内容を比較するための比較器、９および１０は
８個の演算レジスタＲＯ−Ｒ７のうち偶数番号の演算レ
ジスタ群および奇数番号の演算レジスタ群で、これら各
々の演算レジスタ群９．１０における演算レジスタは一
連の番号付けられた複数個の同一データ幅の演算レジス
タであり、主記憶装置（メモリ）からの読出しデータ幅
に相当する個数ずつのグループに分けられ同一グループ
内では一度にデータの書込みが可能な演算レジスタであ
る。１ｔ、１２は各々の演算レジスタ群９゜１０に個別
に設けられた書込み制御回路で、レジスタ４とレジスタ
５の内容を比較してのレジスタ４とレジスタ５が同一グ
ループ内の演算レジスタ番号を表わしていてかつレジス
タ４の値がレジスタ５の値より小さいか等しい際はその
レジスタ４で指示される演算レジスタからレジスタ５で
指示される演算レジスタに対して書込み指示信号を生成
し、それ以外の場合はレジスタ４で指示される演算レジ
スタからそのグループ内の最後の演算レジスタに対して
書込み指示信号を生成するように構成されている。

そして、１３は演算制御回路３から書込み制御回路１１
．１２に供給される書込み指示信号、１４および１５は
この書込み指示信号１３に基いて書込み制御回路１１か
ら偶数番号の演算レジスタ群９および書込み制御回路１
２から奇数番号の演算レジスタ群１０にそれぞれ供給さ
れる書込み指示信号、１６は比較器８から演算制御回路
３に供給される終了信号である。

つぎにこの第１図に示す実施例の動作を説明する。

まず、主記憶装置１からは個々の演算レジスタ２個分の
データを一度に読出すことができ、連続する偶数番号演
算レジスタ、奇数番号演算レジスタに同時に書込むこと
ができる。

つぎに、書込み制御回路１１は、レジスタ４の内容が偶
数のとき演算制御回路３からの演算レジスタ書込みコマ
ンド（書込み指示信号１３）によフ偶数番号の演算レジ
スタ群９のレジスタ４で指示された演算レジスタに対し
て演算制御回路３からのデータの書込み指示に基づく書
込み指示信号１４を出す。また、書込み制御回路１２は
レジスタ４の内容が奇数のときあるいはレジスタ４とレ
ジスタ５の内容が不一致であることが比較器７で検出さ
れ念とき演算制御回路３からの演算１／ジス夕書込みコ
マンドＣｔ込み指示信号１３）によフ奇数番号の演算レ
ジスタ群１０の中のレジスタ４の内容あるいはレジスタ
４の内容＋１が指示する奇数番号演算レジスタに対して
演算制御回路３からのデータの書込み指示に基づく書込
み指示信号１５を出す。ここで、加算器６はレジスタ４
の内容が偶数のときは＋２．奇数のときは＋１を加算し
、レジスタ４の内容を常に偶数になるように加算してい
く。ただし、レジスタ４の内容が「７」を越えるような
場合には再び「０」からカウントアツプしていく。そし
て、比較器８はレジスタ４とレジスタ５の内容が一致し
ているかあるいはレジスタ４の内容が偶数であり、レジ
スタ５の内容がレジスタ４より「１」太きいかいずれか
を検出して演算制御回路３に対して終了信号１６を送出
し演算レジスタへのデータのロードが今回の書込みで終
了することを知らせる。

第２図は第１図の演算処理装置でのロード・マルチプル
命令の実行例を示すタイムチャートで、先頭演算レジス
タ番号および最終演算レジスタ番号がそれぞれ偶数・奇
数の組合せの３つのケースの動作を示すタイムチャート
である。

この第２図において、（ａ）は先頭番号が偶数、最終番
号が偶数の場合を示したものであり、（ｂ）は先頭番号
が偶数、最終番号が奇数の場合、（Ｃ）は先頭番号が奇
数、最終番号が偶数の場合を示したものである。

そして、先頭演算レジスタ番号が奇数のとき第１回目の
演算レジスタへの書込みおよび最終演算レジスタ番号が
偶数のときの最終回の演算レジスタへの書込みを除いて
主記憶装置１から読出され比演算レジスメ２個分のデー
タを同時に２個の演算レジスタへ書込んで高速化が実現
されている。

〔発明の効果〕

以上説明したように本発明は、複数個の演算レジスタへ
の書込みを同時に行なうことができ、次に書込むべき先
頭の演算レジスタ番号および最後の演算レジスタ番号か
ら同時に書込める演算レジスタのグループの中の実際に
書込まなければならない演算レジスタだけを選択できる
ようにしたことにより、演算レジスタのデータ幅より広
い主記憶装置からのデータの読出し幅を有効に利用し、
ロード・マルチプル命令のような主記憶装置から任意の
個数の演算レジスタへのデータのロードを高速に処理で
きる演算処理装置が得られる効果がある。

【図面の簡単な説明】

第１図は本発明による演算処理装置の一実施例を示すブ
ロック図、第２図は第１図の動作説明に供するロード・
マルチプル命令の実行例を示すタイムチャート、第３図
はロード・マルチプル命令の命令語形式の例を示す説明
図、第４図は従来の演算処理装置の一例を示すブロック
図である。 １・・・・主記憶装置、２・・・・命令解読装置、３・
・・・演算制御回路、４，５・・・・レジスタ、６・・
・・加算器、７，８・・・・比較器、９・・・・偶数番
号の演算レジスタ群、１０・・・・奇数番号の演算レジ
スタ群、１１．１２・・・・書込み制御回路。 第１図 第２図 （○） 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 一連の番号付けられた複数個の同一データ幅の演算レジ
   スタを有し各々の演算レジスタの複数個分の、データ幅
   でメモリからデータを一度に読出し得る演算処理装置で
   、任意の番号の演算レジスタから連続する番号を有する
   任意個の演算レジスタへ前記メモリからデータをロード
   する命令の実行において、命令で指定される先頭の演算
   レジスタ番号を保持する第１のレジスタと、命令で指定
   される最後の演算レジスタ番号を保持する第２のレジス
   タと、前記メモリからの読出しデータ幅に相当する個数
   ずつのグループに分けられ同一グループ内では一度にデ
   ータの書込みが可能な演算レジスタと、前記第１のレジ
   スタの内容に現在の演算レジスタ番号から次のグループ
   の先頭の演算レジスタ番号になるような値を加える加算
   手段と、前記第１のレジスタと前記第２のレジスタの内
   容を比較して該第１のレジスタと該第２のレジスタが同
   一グループ内の演算レジスタ番号を表わしていてかつ該
   第１のレジスタの値が該第２のレジスタの値より小さい
   か等しい際は該第１のレジスタで指示される演算レジス
   タから該第２のレジスタで指示される演算レジスタに対
   して書込み指示信号を生成し、それ以外の場合は該第１
   のレジスタで指示される演算レジスタからそのグループ
   内の最後の演算レジスタに対して書込み指示信号を生成
   する書込み制御回路とを有することを特徴とする演算処
   理装置。