JPH01169623A - レジスタファイル装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はレジスタファイル集積回路装置に関する。

従来技術 レジスタファイルは、任意の二つの記憶素子に対して同
時に読出しと書込みとが可能な高速メモリとして情報処
理装置の高速演算部等に広く使用されており、一般のメ
モリと同様に集積回路化されている。

従来のレジスタファイル集積回路の一例を第９図に示す
。第９図を参照１′ると、本例におけるレジスタファイ
ルは、２つの記憶部１０および１１と、読出データ切替
回路１２と、読出アドレスレジスタ１３と、マスクレジ
スタ読出指定回路１４と、マスクレジスタ１５と、書込
データ切替回路１６と、５つのアンド回路２０．２１．
２２．２３および２４と、２つのオア回路３０および３
１と、４つのゲート回路４０，４１．４２および４３と
からなる。

記憶部１０および１１はそれぞれ３２詔Ｘ９ビット／語
の記憶容量を有し、読出アドレス１００および書込アド
レス１０１はそれぞれ６ビツトで構成される。記憶部１
０は読出アドレス１００および書込アドレス１０１のそ
れぞれの最下位ビットが０″のときに対応して選択され
、記憶部１１は読出アドレス１００および書込アドレス
１０１それぞれの最下位ビットが”　１　”のときに対
応して選択されるようになっている。

記憶部１０および１１の読出動作は、マスクレジスタ読
出指定信号１０５を１１０１＋にして外部から読出アド
レスレジスタ１３に読出アドレス１００をセットするこ
とにより行われる。このとぎ、読出データ切替回路１２
は配憶部１０または１１からの読出信号を受入れるよう
になる。記憶部１０および１１には読出アドレスの上位
５ビツトのみが入力されるので、両方の記憶部から読出
信号が読出データ切替回路１２に同時に読出されるが、
ゲート回路４１おｊ：び４２と、アンド回路２２および
２３とによって、読出アドレス１００の最下位ビットに
応じて２つの読出信号のうちの１つのみが読出データ１
０４として外部に出力される。

記憶部１０および１１の１語書込動作は、マスクレジス
タ書込指定信号１０７と２詔書込指定信号１０９とを“
Ｏ″として、書込アドレス１ｏ１．ライトイネーブル信
号１０２ａ、　１０２ｂおよび書込データ１０３を外部
から供給することにより行われる。このとき、書込デー
タ切替回路１６は、２語書込指定信号１０９が′Ｏ″で
あるために、書込データ１０３を受入れるようになって
いるので、記憶部１０および１１に書込アドレス１０１
の上位５ビツトと書込データ１０３とが同時に入力され
ることになる。

しかし、ゲート回路４０と、オア回路３０および３１と
、アンド回路２０および２１とによって書込アドレス１
０１の最下位ビットがライトイネーブル信号１０２ａま
たは１０２ｂの一方のみを対応する記憶部に入力せしめ
るように制御している。

記憶部１０および１１０１語書込動作の他のモードは、
書込アドレス１０１として上位６ビツトのみを外部から
供給し、ライトイネーブル信号１０２ａと１０２ｂとを
書込みたい記憶部に対応させて外部で切替えて供給する
ことによって実現させることができる。このようにする
ことにより、先に述べた１語書込が書込アドレス１０１
の最下位ビットの変化に応じて記憶部１０と１１とに交
互に行われるのに対し、ライトイネーブル信号１０２ａ
と１０２ｂとの切替同期を制御することによって記憶部
１０および１１の複数アドレスに□連続した書込みを行
わせることが可能になる。

記憶部１０および１１の２語書込動作は、マスクレジス
タ書込指定信号１０７を“′Ｏ″にし、２語書込指定信
号１０９を１″にして書込アドレス１０１、ライトイネ
ーブル信号１０２ａ、　１０２ｂおよび書込データ１０
３ａ、　１０３ｂを外部から供給することにより行われ
る。このとき、書込データ切替回路１６は、２語書込指
定信号１０９が“１″であるために、書込データ１０３
ｂを受入れるようになっているので、記憶部１０には書
込データ１０３ａが、そして記憶部１１には書込データ
１０３ｂが夫々入力されることになる。また、マスクレ
ジスタ書込指定信号１０７がＩＩ　Ｏ＋＋で、かつ２詔
書込指定信号１０９が１″であるために、オア回路３０
および３１とアンド回路２０および２１とによって、ラ
イトイネーブル信号１０２ａと１０２ｂとはそれぞれ記
憶部１０と１１とに同時に夫々供給され、２語書込動作
が行われることになる。

ところで、第９図に示したレジスタファイル集積回路を
８個だけ使用して、６４語×７２ビット／語のレジスタ
ファイルが構成され得る。１Ｎ当り７２ビツトのデータ
は演算器に供給されるが、このうちのパリティビットを
除く６４ビツトが前述の各データビットに対応するので
ある。

マスクレジスタ１５の読出しは、マスクレジスタ読出指
定信号１０５を１″にしてこれをマスクレジスタ読出指
定回路１４にセットすることによって行われる。このと
きゲート回路４１を軽だ１１１　＋＋は読出データ切替
回路１２がマスクレジスタ１５の出力を受入れるように
作用し、読出データ１０４としてマスクレジスタ１５の
保持内容が外部に取出せることになる。マスクレジスタ
１５の読出時には、記憶部１０もしくは１１への１語書
込動作または記憶部１０および１１への２語書込動作が
同時に可能である。

マスクレジスタ１５の書込みは、マスクレジスタ書込指
定信号１０７をＩＩ　Ｉ　ＩＩにしてライトイネーブル
信号１０２ａと書込データ１０３ａとを外部から供給す
ることによって行われる。このとき、ゲート回路４３を
経たマスクレジスタ書込指定信号１０７とライトイネー
ブル信号１０２ａとがアンド回路２４においてアンド条
件を満足させ、よってマスクレジスタ１５にライトイネ
ーブル信号１０２ａを入力させることになる。マスクレ
ジスタ１５の書込時には、記憶部１０または１１の読出
動作が同時に可能である。

なお、読出アドレスレジスタホールド信号１０６は、故
障診断時等のように読出アドレスレジスタ１３の保持内
容を固定化させたいときに外部から供給される。また、
読出アドレスレジスタスルー信号１０８は、本レジスタ
ファイル集積回路が使用される回路または装置のタイミ
ングの関係上、読出アドレス１００が読出アドレスレジ
スタ１３をスルーして記憶部１０おにび１１に入力させ
たいときに外部から供給される。

第９図に示した例においては、書込アドレス１０１を直
接に記憶部１０と１１とに入力させているが、読出アド
レスレジスタ１３のようにスルー状態に設定可能な書込
アドレスレジスタを設けるようにしてもよい。

第９図に示したレジスタファイル集積回路は、従来のレ
ジスタファイル集積回路のうちその汎用性と高速性にお
いて最も高度な回路の一例である。

しかし、マスクレジスタ１５の読出・書込が催の記憶部
１０．１１と共用されているため、記憶部のデータとマ
クスレジスタのデータとを同時に読出しあるいは書込み
とすることができないという欠点がある。

また、データ処理装置にあて、マスクデータはビット毎
に扱われるケースが多いが、前述の従来例ではビット毎
に読出または書込ができないという欠点がある。

発明の目的 本発明は上述の欠点のうち読出し側に着目してなされた
ものであって、その目的とするところは、記憶部のデー
タとマスクデータとを同時に読出し可能な他に、更に両
データを夫々独立して読出し可能としたレジスタファイ
ル装置を提供することにある。

発明の構成 本発明によるレジスタファイル装置は、複数のデータを
記憶可能な記憶部と、演算部へ供給すべき複数のマスク
データを保持するマスクレジスタと、前記マスクレジス
タ内のマスクデータの１つと前記記憶部内のデータの１
つとを同時に読出し可能な第１読出手段と、前記マスク
レジスタ内のマスクデータの１つを単独に読出し可能な
第２読出手段と、前記第１および第２読出手段のいずれ
かを選択してマスクレジスタの読出手段を決定する続出
選択手段と、前記記憶部及び前記マスクレジスタへ書込
データを書込む書込制御手段とを含むことを特徴として
いる。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明の実施例であり、本発明の基本構成を示
すブロック図である。第１図において、書込手段１０４
は書込データ１８が入力されると、書込指示信号１と書
込データ１４とを記憶部１０１に対して出力し、または
／および書込指示信号２と書込データ１７とをマスクレ
ジスタ１０２に対して出力する。

記憶部１０１は書込手段１０４より書込指示信号１と書
込データ１４とが入力されると、記憶部１０１内の複数
の記憶素子のうち、書込指示信号１によって指示された
記憶素子に書込データ１４を格納する。また記憶部１０
１は後述する読出手段１０３より読出指示信号３が入力
されると、記憶部１０１内の複数の記憶素子のうち、読
出指示信号３によって指示された記憶素子に格納されて
いるデータを読出データ１１として読出手段１０３に対
し出力する。

マスクレジスタ１０２は書込手段１０４より書込指示信
号２と書込データ１７とが入力されると、書込指示信号
２によって書込データ１７を格納し、マスクデータ１２
として読出手段１０３に対し出力する。この読出手段１
０３は読出指示信号３を記憶部１０１に対して出力し、
読出データ１１及びマスクデータ１２を入力として読出
データ１３を出力すると共に、マスクデータ１２のうち
の１つのマスクビットを選択し、この読出マスクビット
１９を出力する。

第１図において、読出データ１３と読出マスクビット１
９とがレジスタファイル集積回路の出力データとなり、
また書込データ１８が当該レジスタファイル集積回路の
入力データとなっている。

第２図は第９図の従来のレジスタファイル集積回路と同
等の回路に本発明を応用した一例を示すブロック図であ
り、第１図と同等部分は同一符号により示されている。

第２図において、書込手段１０４は２個の書込データ１
８ａ、１８ｂが入力されると、書込指示信号として書込
アドレス４．書込イネーブル５ａ、書込イネーブル５ｂ
、書込イネーブル２を出力すると共に、３個の書込デー
タ１４ａ　、１４ｂ　、１７を出力する。書込アドレス
４と２個の書込イネーブル５ａ、５ｂとは記憶部１０１
ニ入力され、２個の書込データ１４ａ、１４ｂの書込指
示信号として使用される。また書込イネーブル２はマス
クレジスタ１０２に入力され、書込データ１７の書込指
示信号とし使用される。

記憶部１０１は書込アドレス４，２個の書込イネーブル
５ａ、５ｂおよび２個の書込データ１４ａ。

１４、ｂが入力されると、書込アドレス４によって記憶
部１０１内の２個の記憶部２１１　、２１２のそれぞれ
の記憶素子を指定し、書込イネーブル５ａが′“１″の
時は書込データ１４ａを記憶部２１１内の指定された記
憶素子に格納し、書込イネーブル５ｂが１″の時は書込
データ１４ｂを記憶部２１２内の指定された記憶素子に
格納する。したがって、書込イネーブル５ａと書込イネ
ーブル５ｂとのいずれか一方が“１″の時は１個の書込
データが格納され、書込イネーブル５ａ　、５ｂの両方
がｌｌ　１１１の時は２個の書込データが同時に格納さ
れることになる。

書込手段１０４内には、書込データ１４ｂを決定する書
込データ選択回路２４３があり、書込制御手段２４１か
らの選択信号６によって２個の書込データ１８ａ、１８
ｂのいずれかを選択して書込データ１４．ｂとして出力
する。

書込制御手段２４１は前述の書込データ１４ｂの選択信
号６の他に２個の書込イネーブル５ａ、５ｂをも出力す
る。例えば、書込データ１８ａが連続する複数の（例え
ば６４個の）要素からなるベクトルデータの様な場合、
選択信号６によって書込データ１８ａを選択してこれを
書込アドレス格納手段から出力される書込アドレス４と
して、書込データ１８ａの連続する２個のデータに対し
て同じアドレスを割り当て、２個の書込イネーブル５ａ
　、５ｂを交互に１″として出力すれば、書込データ１
８ａのベクトルデータのうち、要素数く例えば６４個）
の半数（例えば３２個）は記憶部２１１に、他の半数は
記憶部２１２に連続的に格納される。また、同様なく例
えば６４個の要素からなる）ベクトルデータのうち、偶
数番口の要素を書込データ１８ａ、奇数番目の要素を書
込データ１８ｂとして、それぞれ半数（例えば３２個）
のベクトルデータを入力する様な場合は、選択信号６に
よって書込データ１８ｂを選択し、書込アドレス４を連
続的に割り当て、書込イネーブル５ａおよび書込イネー
ブル５ｂの両方を１″として出力すれば、前述の場合（
書込データ２８ａを選択した場合）の半分の時間で同等
な内容が記憶部２１１および記憶部２１２に格納される
。

マスクレジスタ１０２は書込手段１０４より書込イネー
ブル２と書込データ１７とが入力されると、書込イネー
ブル２によって書込データ１７を格納し、マスクデータ
１２として読出手段１０３に対してこれを出力する。こ
の読出手段１０３は読出指示信号として読出アドレス３
を配憶部１０１に対して出力し、２個の読出データ１１
ａ、１１ｂが供給されると共に、マスクデータ１２をも
供給され、読出データ１３と読出マスクビット１９とを
出力する。

記憶部１０１は読出指示信号として読出アドレス３が入
力されると、記憶部１０１内の２個の記憶部２１１　、
２１２のそれぞれの記憶素子を読出アドレス３によって
指定し、記憶素子に格納されているデータを読出データ
１１ａ、１１ｂとして出力する。

読出手段１０３内には読出データ１３を決定する読出デ
ータ選択回路２３３があり、読出制御手段２３１からの
選択信号９によって２個の読出データ１１ａ、１１ｂお
よびマスクデータ１２のいずれかを選択してこれを読出
データ１３として出力する。

また、読出手段１０３内には読出マスクビット１９を決
定するために、マスクビットを指定する読出アドレスＡ
を選択する読出アドレス選択回路２３６と、この読出ア
ドレスＡによって読出マスクビット１９を選択するマス
クビット選択回路２３４とがある。読出アドレス選択回
路２３６は記憶部１０１からの記憶データの読出しと共
通に使用する読出アドレス３の一部（又は全部）の第１
読出アドレス３とマスクビット選択のみに使用される第
２読出アドレス７とを入力とし、読出制御手段２３１か
らの選択信号９によってこれ等２つの読出アドレス３．
７のうちいずれかを選択し、読出アドレスＡとして出力
する。

マスクビット選択回路２３４は、マスクデータ１２内の
複数（例えば６４個）のビットのうち、読出アドレス７
によって指定されたビットを選択し、これを読出マスク
ビット１９として出力する。

第２図において、読出データ１３と読出マスクビット１
９とがこのレジスタファイル集積回路の出ノｊデータで
あり、２個の書込データ１８ａ、１８ｂがレジスタファ
イル集積回路の入力データである。

第３図は読出アドレス選択回路２３６の具体例を示すブ
ロック図である。第３図において読出アドレス選択回路
２３６は、第１読出アドレス３．第２読出アドレス７お
よび選択信号Ｃ（８）とを入力とし、選択信号Ｃからよ
り詳細な選択信号Ｃ−をモード切換手段３６１によって
生成する。選択回路３６２は選択信号Ｃ−によって２個
の読出アドレス３．７のうちいずれか一方を選択して読
出アドレスＡとして出力する。

モード切換手段３６１は本発明のレジスタファイル集積
回路の使用目的や集積度等によって設計時に決定される
もので、簡単な例としては、選択信号Ｃが１ビツトデー
タであり、そのままの信号Ｃと、Ｃの１の補数Ｃとを発
生するゲート１個で構成できる。

第４図は、第３図で示した読出アドレス選択回路２３６
と同様な回路であり、マスクデータＭ−（ｍ　　、ｍｌ
、ｍ２．・・・９ｍ　７　、　ｍ　ｐ　）がパリティビ
ットｍ　を含む９ピツ１〜データであるため、読出アド
レスＡ−（ａ　　、ａ４．ａｓ　）が３ビットしか必要
としない場合の一例である。

第４図において、この読出アドレス選択回路２３６は第
１読出アドレス（ａ、、ａ）、第２読出アドレス〔ａ２
３’　ａ２４’　ａ２５〕、および選択信号Ｃとを入力
とし、読出アドレスＡ−（ａ３゜ａ４．ａ５）を出力す
る。論理ゲート４６１は選択信号Ｃが入力されると、選
択信号Ｃ１＝Ｃ，Ｃ２−〇　（Ｃの１の補数）を生成す
る。選択回路４６２は第１続出アドレス３のうちの１ビ
ツトデータａ１３と第２読出アドレス７のうちの１ビツ
トデータａ２３とを入力とし、選択信号Ｃ１，Ｃ２によ
って論理式ａ３−Ｃ１・ａ１３＋Ｃ２・ａ２３となる１
ビツトデータａ３を出力する。

選択回路４６３　、４６４も同様に、ａ４＝Ｃ１・ａ１
４＋　Ｃ２ａ２４．　ａ５　＝ｃ　　６　ａ１５＋Ｃ２
°ａ２５どなるようなそれぞれ１ピッ１〜データａ、ａ
５を出力する。

読出アドレスＡによって指定されるマスクデータＭのビ
ット数が多い場合は、読出アドレスＡとして必要とする
ビット数も多くなるが、その場合は第４図の読出アドレ
ス選択回路４６０内の選択回路４６２と同様な回路を必
要数膜りることによって実現できる。

第５図はマスクレジスター０２から出力されるマスクデ
ータＭ　（１２＞を入力として、記憶部１０１内の１個
の記憶データを指定する論理アドレスＡで指定されるマ
スクビットを選択し、読出マスクピッｈ　ＲＭを出力す
るマスクビット選択回路の一例を示すブロック図である
。第５図において、マスクビット選択回路２３４は読出
アドレスＡが入力されると、デコーダ３０１によって選
択信号Ｓを生成し、選択回路３０２の入力とする。選択
回路３０２はマスクレジスター０２からのマスクデータ
Ｍが入力されると、選択信号ＳによってマスクデータＭ
内のいずれかのビットを選択して読出マスクビットＲＭ
（１９）を出力する構成である。

第６図（Ａ）は第５図で示したマスクビット選択回路２
３４と同等の回路の具体例であり、入力される読出アド
レスＡ＝（ａ　　、ａ４．ａ５）が３ビットのデータで
、入力されるマスクデータＭ−（ｍ　　、ｍ　　、ｍ２
．・・・、ｍ７．ｍｐ）がパリテイビッ１〜ｍ、を含む
９ビツトのデータである場合の一例である。マスクビッ
ト選択回路２３４に入力された続出アドレス八−〔ａ　
、ａ４．ａ５〕はデコーダ３０１の入力となり、第６図
（Ｂ）に示すデコーダ３０１の入出力関係真理値表に沿
った論理構成によって選択信号５−（ｓ、ｓ ｏ　　１・Ｓ２・ ・・・、Ｓ７〕を生成してこれを選択回路３０２の入力
とする。選択回路３０２はマスクデータＭ＝　（ｍｏ　
。

ｍ　　、ｍ　　、・、ｍ７．ｍ、）と選択信号Ｓ−（ｓ
ｏ　、　ｓｌ　、　Ｓ２　、・・・、Ｓ７〕とが入力さ
れる＝　　１９　− と、 論理式；ＲＭ＝ｓ　　−ｍ　　＋ｓ　　−ｍ１＋ｓ２−
ｍ　　＋−°゛＋Ｓ７°１η７ ＲＭＰ＝ｍ。

で表わされるマスクビットＲＭ、パリティビットデータ
ＲＭＰを出力する。ここでＲＭＰ＝ｍ、は一般のデータ
処理装置において実施されているパリティ・チエツク用
のビットデータであり、本発明には直接関係しないが本
発明を実施する際にマスクビット選択回路より後段のチ
エツク回路等で使用される事が考えられるので、ブロッ
ク図内に示している。

第７図は第６図（Ａ）のマスクビット選択回路２３４を
発展させて入力マスクデータのビット長を２倍にしたマ
スクビット選択回路の例である。この第７図において、
マスクビット選択回路２３４に入力された読出アドレス
Ａ−（ａ２．ａ３　、ａ４　。

ａ５）のうち下位３ビット−（ａ３．ａ４．ａ５　）は
デコーダ３０１ａの入力となり、上位１ビット−〔ａ２
〕はデコーダ３０１ｂの入力となる。デコーダ３０１ａ
は第６図（Ａ＞で示したデコーダ３０１と同等であり、
選択回路３０２ａ　、選択回路３０２ｂは第６図（Ａ＞
で示した選択回路３０２と同等であり、マスクデータＭ
−（ｍ　　、　ｍ　　、　、　・・・、　ｍ７　、　ｍ
ｐ□。

ｍ、ｍ９．・・・１ｍ１９２ｍ、１〕が入力されると、
論理式； ％式％ で表わされるマスクビットＲＭＵ、ＲＭＬを出力する。

デコーダ３０１ｂは読出アドレスのビット〔ａ２〕を入
力とし、選択信号Ｓ　　＝ａ２．８ｌ−ａ２を生成し、
これを選択回路３０２ｃ、　３０２ｄの各入力とする。

選択回路３０２ＣはマスクビットＲＭＵ、ＲＭＬと選択
信号Ｓ、ＳＬとが入力されると、論理式；ＲＭ−８Ｕ−
ＲＭＵ＋Ｓ１−・ＲＭＬで表わされるマスクビットＲＭ
を出力する。選択回路３０２ｄハハ’）　７　イビッ１
〜データＭＰＵ＝ｍｐＯ。

＝　２１− ＭＰＬ−ｍ　　と選択信号ＳＵ、Ｓ、−とが入力されｐ
す ると、 論理式；ＲＭＰ＝Ｓ　　−ＭＰＵ＋Ｓ、・ＭＰＬで表わ
されるパリティ・ビットデータＲＭＰを出力する。

第８図はマスクレジスタとして１６ビツトのレジスタを
備えた本発明のレジスタファイル集積回路を４個使用し
た６４ビツトのマスクレジスタを持つ装置においてのマ
スクビットの読出し手段の一例を示すブロック図であり
、本発明の応用例である。第８図において、パリティビ
ットａｐを含む７ビツトの読出アドレスＡ＝　（ａ　　
、ａｌ、ａｏ 、ａ　　、ａ　　）のうち、下位の４ ２・　ａ３・　ａ４　　５　　　ｐ ビットのアドレスＡＩ　＝　（ａ２．ａ３．ａ４．ａ５
〕は４個のレジスタファイル集積回路６０１，６０２゜
６０３、６０４．に入力され、それぞれの内部に備えた
１６ピツトのマスクレジスタ内に記憶されているマスク
データのうちの読出マスクビットＲＭ　Ｏ，ＲＭｌ、Ｒ
Ｍ２．ＲＭ３を選択するために使用される。上位２ビツ
トのアドレス八〇＝　（ａｏ　、ａｌ　）はデコーグ６
０６の入力となり、 論理式：　Ｓ　　””ａ　　−ａ　　、　５ＩＩＬ＝ａ
Ｏ６ａｌ。

ｕｏ１ Ｓ　　−ａ　　°ａ　　、　Ｓ　１１．＝　ａ　ｏ　°
ａ１゜で表わされる選択信号Ｓ。Ｕ、ｓｕ＋−８１−１
１，５Ｎ−ｃを生成し、これを選択回路６０７の入力と
する。

選択回路６０７はこれ等４個の読出マスクビットＲＭＯ
、ＲＭｌ、ＲＭ２　、ＲＭ３と、選択信号Ｓ□。、５Ｉ
１１−２Ｓ１６．Ｓ５．、とが入力されると、論理式：
　ＲＭ＝Ｓ　　−ＲＭｏ　＋ＳＵ、・ＲＭＩ＋ｌｌ Ｓ　　−ＲＭ２＋Ｓ、１・ＲＭ３ ［Ｕ で表わされるマスクビットＲＭを出力する。ここで、マ
スクビットＲＭは６４ビツトのマスクデータのうちの読
出アドレスＡで指定される１ビツトのデータとなってい
る。

発明の詳細 な説明したように本発明によれば、配憶部のデータとマ
スクビットとを同時に読出すことができる他に、夫々独
立に読出ずことができる構成の採用に」：って、従来技
術による機能に加え記憶部のデータに対するデータ処理
とマスクデータのビット毎の処理とが並行して実行する
ことができるため、データ処理装置全体での処理能力を
向上させる事ができるという効果がある。本集積回路は
ベクトルデータ処理装置のベクトルレジスタに使用すれ
ばその特徴を最大限に生かすことができる。

【図面の簡単な説明】

第１図は本発明の実施例の基本構成を示すブロック図、
第２図は第１図のブロックの具体例を示す図、第３図は
第２図の読出アドレス選択回路のブロック図、第４図は
読出アドレス選択回路の具体例を示す図、第５図はマス
クビット選択回路のブロックを示す図、第６図（Ａ）は
第３図のマスクビット選択回路の具体例を示す図、第６
図（Ｂ）はデコーダの入出力関係の真理値表を示す図、
第７図はマスクビット選択回路の他の具体例のブロック
図、第８図は本発明の一応用例を示すブロック図、第９
図は従来のレジスタファイル集積回路の１例のブロック
図である。 主要部分の符号の説明 １０１・・・・・・記憶部 １０２・・・・・・マスクレジスタ １０３・・・・・・読出手段 １０４・・・・・・書込手段 ２３１・・・・・・読出制御手段 ２３２・・・・・・読出アドレス格納手段２３３・・・
・・・読出データ選択回路２３４・・・・・・マスクビ
ット選択回路２３５・・・・・・マスクビット読出アド
レス格納手段２３６・・・・・・読出アドレス選択回路
出願人　日本電気株式会社（外１名）

Claims (1)

【特許請求の範囲】
1. 　複数のデータを記憶可能な記憶部と、演算部へ供給す
   べき複数のマスクデータを保持するマスクレジスタと、
   前記マスクレジスタ内のマスクデータの１つと前記記憶
   部内のデータの１つとを同時に読出し可能な第１読出手
   段と、前記マスクレジスタ内のマスクデータの１つを単
   独に読出し可能な第２読出手段と、前記第１および第２
   読出手段のいずれかを選択してマスクレジスタの読出手
   段を決定する読出選択手段と、前記記憶部及び前記マス
   クレジスタへ書込データを書込む書込制御手段とを含む
   ことを特徴とするレジスタファイル装置。