JP2003187583A - 半導体記憶装置及び制御装置 - Google Patents
半導体記憶装置及び制御装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 ページ単位データの更新に伴う外部システム
の負荷、転送に対するオーバーヘッドを抑える。 【解決手段】 本発明に係る半導体装置は、それぞれペ
ージ単位で区分された複数のブロックを有するメモリ
と、このメモリに接続され、前記ブロックの読み出しデ
ータ及び書き込みデータをページ単位で保持するデータ
レジスタと、外部からデータを更新するコマンドの入力
を受け付けると、適宜なタイミングで更新データを受領
するとともに、更新前の前記ブロックの前記データを読
み出して前記データレジスタに保持し、この保持された
前記データについて前記更新データに基づき更新し、こ
の更新済みデータを前記ブロックに書き込むまでの一連
のデータ更新動作を実行する制御回路部とを備える。
の負荷、転送に対するオーバーヘッドを抑える。 【解決手段】 本発明に係る半導体装置は、それぞれペ
ージ単位で区分された複数のブロックを有するメモリ
と、このメモリに接続され、前記ブロックの読み出しデ
ータ及び書き込みデータをページ単位で保持するデータ
レジスタと、外部からデータを更新するコマンドの入力
を受け付けると、適宜なタイミングで更新データを受領
するとともに、更新前の前記ブロックの前記データを読
み出して前記データレジスタに保持し、この保持された
前記データについて前記更新データに基づき更新し、こ
の更新済みデータを前記ブロックに書き込むまでの一連
のデータ更新動作を実行する制御回路部とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
制御装置に関する。
制御装置に関する。
【０００２】
【従来の技術】半導体記憶装置として、例えば、不揮発
性メモリとして良く知られているフラッシュメモリがあ
り、例えばデジタルカメラの画像データの記憶媒体とし
て利用される。このフラッシュメモリは、外部のメモリ
コントローラ（ホスト）側からの読み出しコマンド、書
き込みコマンド及び消去コマンドそれぞれに応答し、内
部で自動的に読み出し処理、書き込み処理、及び消去処
理をそれぞれ独立して実行する。このため、フラッシュ
メモリには、外部からのコマンドをデコードし、それぞ
れのコマンド（命令）に応じた内部の処理を行う制御回
路が内蔵される。
性メモリとして良く知られているフラッシュメモリがあ
り、例えばデジタルカメラの画像データの記憶媒体とし
て利用される。このフラッシュメモリは、外部のメモリ
コントローラ（ホスト）側からの読み出しコマンド、書
き込みコマンド及び消去コマンドそれぞれに応答し、内
部で自動的に読み出し処理、書き込み処理、及び消去処
理をそれぞれ独立して実行する。このため、フラッシュ
メモリには、外部からのコマンドをデコードし、それぞ
れのコマンド（命令）に応じた内部の処理を行う制御回
路が内蔵される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
コマンドは、単にデータを読み出したり、又は書き込ん
だり、あるいはセルブロックの消去を行うといった程度
の単独動作にとどまる。前述したように、フラッシュメ
モリは、デジタルカメラの画像データの記録媒体として
利用されたり、あるいは、携帯端末などの記録媒体とし
て利用されたりなど、広範に利用される。その場合、例
えば、メモリ内部で、あるブロックからデータを読み出
し、その一部を更新し、書き戻す機能が求められる。
コマンドは、単にデータを読み出したり、又は書き込ん
だり、あるいはセルブロックの消去を行うといった程度
の単独動作にとどまる。前述したように、フラッシュメ
モリは、デジタルカメラの画像データの記録媒体として
利用されたり、あるいは、携帯端末などの記録媒体とし
て利用されたりなど、広範に利用される。その場合、例
えば、メモリ内部で、あるブロックからデータを読み出
し、その一部を更新し、書き戻す機能が求められる。
【０００４】従来のように、読み出し、書き込み、及び
消去といった程度のコマンドしか有しないフラッシュメ
モリでは、外部のメモリコントローラ側で非常に煩雑な
制御を行う必要がある。例えば、メモリ内でデータの更
新を行う場合は、ブロックの指定したページのデータを
ページバッファ（データレジスタ）及び内部ロジック経
由で一旦外部に読み出して更新し、更に元のブロックの
アドレスを指定して外部に保持したデータを書き戻すと
いった動作が必要である。つまり、読み出し、更新及び
書き込みの３種類のコマンドを順次発行し、外部と往復
のデータ転送を実行させるといった三つのステップの動
作が必要となる。
消去といった程度のコマンドしか有しないフラッシュメ
モリでは、外部のメモリコントローラ側で非常に煩雑な
制御を行う必要がある。例えば、メモリ内でデータの更
新を行う場合は、ブロックの指定したページのデータを
ページバッファ（データレジスタ）及び内部ロジック経
由で一旦外部に読み出して更新し、更に元のブロックの
アドレスを指定して外部に保持したデータを書き戻すと
いった動作が必要である。つまり、読み出し、更新及び
書き込みの３種類のコマンドを順次発行し、外部と往復
のデータ転送を実行させるといった三つのステップの動
作が必要となる。
【０００５】したがって、このような一連の更新動作に
あっては、外部のシステム（ホスト）側の負荷は大き
く、転送に対するオーバーヘッドも大きくなってしまっ
ていた。
あっては、外部のシステム（ホスト）側の負荷は大き
く、転送に対するオーバーヘッドも大きくなってしまっ
ていた。
【０００６】本発明は、主として、このような問題を解
決するものであり、その目的は、一つのコマンドだけで
データの更新動作の内部処理化を可能ならしめることに
より、高速なデータ処理を実現する半導体記憶装置を提
供することにある。
決するものであり、その目的は、一つのコマンドだけで
データの更新動作の内部処理化を可能ならしめることに
より、高速なデータ処理を実現する半導体記憶装置を提
供することにある。
【０００７】
【課題を解決するための手段】本発明に係る半導体記憶
装置にあっては、それぞれページ単位で区分された複数
のブロックを有するメモリと、このメモリに接続され、
前記ブロックの読み出しデータ及び書き込みデータをペ
ージ単位で保持するデータレジスタと、外部からデータ
を更新するコマンドの入力を受け付けると、適宜なタイ
ミングで更新データを受領し、この更新データに基づき
該当部分を更新し、この更新済みデータを前記ブロック
に書き込むまでの一連のデータ更新動作を実行する制御
回路部とを備えることとする。
装置にあっては、それぞれページ単位で区分された複数
のブロックを有するメモリと、このメモリに接続され、
前記ブロックの読み出しデータ及び書き込みデータをペ
ージ単位で保持するデータレジスタと、外部からデータ
を更新するコマンドの入力を受け付けると、適宜なタイ
ミングで更新データを受領し、この更新データに基づき
該当部分を更新し、この更新済みデータを前記ブロック
に書き込むまでの一連のデータ更新動作を実行する制御
回路部とを備えることとする。
【０００８】また、本発明に係る制御装置にあっては、
それぞれページ単位で区分された複数のブロックを有す
るメモリへのアクセスを制御する制御装置であって、こ
のメモリに接続され、前記ブロックの読み出しデータ及
び書き込みデータをページ単位で保持するデータレジス
タと、外部からデータを更新するコマンドの入力を受け
付けると、適宜なタイミングで更新データを受領し、こ
の更新データに基づき該当部分を更新し、この更新済み
データを前記ブロックに書き込むまでの一連のデータ更
新動作を実行する制御回路部とを備えたこととする。
それぞれページ単位で区分された複数のブロックを有す
るメモリへのアクセスを制御する制御装置であって、こ
のメモリに接続され、前記ブロックの読み出しデータ及
び書き込みデータをページ単位で保持するデータレジス
タと、外部からデータを更新するコマンドの入力を受け
付けると、適宜なタイミングで更新データを受領し、こ
の更新データに基づき該当部分を更新し、この更新済み
データを前記ブロックに書き込むまでの一連のデータ更
新動作を実行する制御回路部とを備えたこととする。
【０００９】前述した本発明にあっては次の通りとして
もよい。さらに、前記データ更新動作においては、前記
ブロックのうち選択されたページだけを更新対象とする
こととしてもよい。
もよい。さらに、前記データ更新動作においては、前記
ブロックのうち選択されたページだけを更新対象とする
こととしてもよい。
【００１０】好ましくは、前記一連の更新動作を実行す
るにあたり、該当のブロックの前記選択ページに対して
は読み出し動作を行うことなく受領した前記更新データ
を書き込む一方、前記ブロックにおいて選択されていな
いページに対しては当該ブロックの該当ページのデータ
を一旦読み出して再度書き込む複写動作を行うこととす
る。
るにあたり、該当のブロックの前記選択ページに対して
は読み出し動作を行うことなく受領した前記更新データ
を書き込む一方、前記ブロックにおいて選択されていな
いページに対しては当該ブロックの該当ページのデータ
を一旦読み出して再度書き込む複写動作を行うこととす
る。
【００１１】また、前記一連の更新動作を実行するにあ
たり、前記ブロックの各ページにおける一部又は全体に
対し、同一の前記更新データでもって更新することとし
てもよい。
たり、前記ブロックの各ページにおける一部又は全体に
対し、同一の前記更新データでもって更新することとし
てもよい。
【００１２】好ましくは、前記更新データを保持する更
新データレジスタを更に備える。
新データレジスタを更に備える。
【００１３】また、前記メモリはディスクドライブを含
めたファイルメモリとしてもよい。
めたファイルメモリとしてもよい。
【００１４】前記半導体記憶装置は不揮発性メモリとし
てもよい。
てもよい。
【００１５】本発明の他の特徴については、添付図面及
び以降の記載により明らかにされる。
び以降の記載により明らかにされる。
【００１６】
【発明の実施の形態】本発明の一実施の形態を説明す
る。本形態では、半導体記憶装置として不揮発性メモリ
セルを有するフラッシュメモリを例に採り説明する。
る。本形態では、半導体記憶装置として不揮発性メモリ
セルを有するフラッシュメモリを例に採り説明する。
【００１７】本形態では、外部のホストから一つの更新
コマンドを受け、メモリ内部でデータの読み出し、更
新、及び書き込みといった一連の更新動作を実行する。
本形態では、大きく分けて二通りの内部更新処理の方法
を説明する。一方は、第一実施例として、ブロックのう
ち、選択した複数のページに対し、それぞれデータを更
新して書き戻す手法である。この例は、ＦＡＴ（File A
llocation Table）の更新などに有用である。他方は、
第二実施例として、ブロックの全ページに対して同じデ
ータ更新して書き戻す手法である。この例は、データそ
のものは、変更しないものの、その属性情報のみ変わる
場合に有用である。
コマンドを受け、メモリ内部でデータの読み出し、更
新、及び書き込みといった一連の更新動作を実行する。
本形態では、大きく分けて二通りの内部更新処理の方法
を説明する。一方は、第一実施例として、ブロックのう
ち、選択した複数のページに対し、それぞれデータを更
新して書き戻す手法である。この例は、ＦＡＴ（File A
llocation Table）の更新などに有用である。他方は、
第二実施例として、ブロックの全ページに対して同じデ
ータ更新して書き戻す手法である。この例は、データそ
のものは、変更しないものの、その属性情報のみ変わる
場合に有用である。
【００１８】先ず、第一実施例及び第二実施例において
共通に用いられるブロック回路図を図１に示す。同図に
示すように、コマンドシーケンサー１０と、データセレ
クタ２０と、アドレス生成及び切り替え回路３０と、デ
ータレジスタ４０と、データレジスタセレクタ５０と、
モディファイデータレジスタ６０と、ＥＣＣ回路７０
と、フラッシュＥＥＰＲＯＭで構成されるメモリ８０で
構成される。
共通に用いられるブロック回路図を図１に示す。同図に
示すように、コマンドシーケンサー１０と、データセレ
クタ２０と、アドレス生成及び切り替え回路３０と、デ
ータレジスタ４０と、データレジスタセレクタ５０と、
モディファイデータレジスタ６０と、ＥＣＣ回路７０
と、フラッシュＥＥＰＲＯＭで構成されるメモリ８０で
構成される。
【００１９】各回路１０乃至８０の主たる機能を説明す
ると、図１に示すように、コマンドシーケンサー１０は
外部のホストから各種コマンド（命令）を受けとり、デ
ータセレクタ２０は、外部のホストとデータの入出力を
受け付ける。アドレス生成及び切り替え回路３０はブロ
ックアドレスを生成し、データレジスタ４０はデータセ
レクタ２０から一ページ分のデータを受領する。データ
レジスタセレクタ５０は、データセレクタ２０から後述
する更新バイトパターンを受領し、モディファイデータ
レジスタ６０は、後述する更新データを受領する。ＥＣ
Ｃ回路７０は、データレジスタ４０に対応して実装さ
れ、エラーコレクションコード（ＥＣＣ）を生成する。
メモリ８０には１ページ分のセンスアンプが実装され
る。
ると、図１に示すように、コマンドシーケンサー１０は
外部のホストから各種コマンド（命令）を受けとり、デ
ータセレクタ２０は、外部のホストとデータの入出力を
受け付ける。アドレス生成及び切り替え回路３０はブロ
ックアドレスを生成し、データレジスタ４０はデータセ
レクタ２０から一ページ分のデータを受領する。データ
レジスタセレクタ５０は、データセレクタ２０から後述
する更新バイトパターンを受領し、モディファイデータ
レジスタ６０は、後述する更新データを受領する。ＥＣ
Ｃ回路７０は、データレジスタ４０に対応して実装さ
れ、エラーコレクションコード（ＥＣＣ）を生成する。
メモリ８０には１ページ分のセンスアンプが実装され
る。
【００２０】後述するが、全体のシーケンス制御はコマ
ンドシーケンサー１０で行い、更新（ＲＭＷ）コマンド
自体の制御は、アドレス生成及び切り替え回路３０で行
う。このことにより、データセレクタ２０の動作タイミ
ング、読み出し及び書き込みのアドレス生成の切り替
え、ＥＣＣの生成タイミング、各種レジスタへのデータ
の取り込みなどが制御される。これらの制御信号はスト
ローブ信号（I_RW_strb）と称される。実際のメモリ８
０のアクセスはこのストローブ信号を受け、その周辺回
路にて所定の電圧を発生させ、これをアドレスの指定に
従い、メモリ８０のワードやカラム等の制御線に与え
る。
ンドシーケンサー１０で行い、更新（ＲＭＷ）コマンド
自体の制御は、アドレス生成及び切り替え回路３０で行
う。このことにより、データセレクタ２０の動作タイミ
ング、読み出し及び書き込みのアドレス生成の切り替
え、ＥＣＣの生成タイミング、各種レジスタへのデータ
の取り込みなどが制御される。これらの制御信号はスト
ローブ信号（I_RW_strb）と称される。実際のメモリ８
０のアクセスはこのストローブ信号を受け、その周辺回
路にて所定の電圧を発生させ、これをアドレスの指定に
従い、メモリ８０のワードやカラム等の制御線に与え
る。
【００２１】なお、アドレス生成回路３０は、読み出し
と書き込みとで独立したアドレスポインタを持ち、交互
に切り替えることでアドレスを指定する。このアドレス
は、各ページの更新処理毎に、増加（インクリメント）
する。また、読み出しと書き込みとで単独のアドレスポ
インタを共有し、両者のオフセット値のみを切り替えて
も良い。後述するが、リードアドレス、あるいは、モデ
ィファイデータパターンから内部ビジー信号が生成さ
れ、コマンドシーケンサー１０にて双方からの内部ビジ
ー信号に対してＯＲ論理でもって外部ビジー信号を生成
する。より詳細な動作は各実施例毎に説明する。
と書き込みとで独立したアドレスポインタを持ち、交互
に切り替えることでアドレスを指定する。このアドレス
は、各ページの更新処理毎に、増加（インクリメント）
する。また、読み出しと書き込みとで単独のアドレスポ
インタを共有し、両者のオフセット値のみを切り替えて
も良い。後述するが、リードアドレス、あるいは、モデ
ィファイデータパターンから内部ビジー信号が生成さ
れ、コマンドシーケンサー１０にて双方からの内部ビジ
ー信号に対してＯＲ論理でもって外部ビジー信号を生成
する。より詳細な動作は各実施例毎に説明する。
【００２２】まず、前述した第一実施例について、図２
（ａ）のフローチャートを主として図１のブロックを参
照にしながら説明する。併せて、図３のタイミングチャ
ートも適宜参照願いたい。先ず、概略を説明すると、受
領したモディファイデータパターンで選択されてないペ
ージに対しては、ファイルメモリ内部レジスタを介して
読み出し及び書き込み、即ち複写処理を実行する。一
方、モディファイデータパターンで選択されたページに
対しては、読み出しを省略し、ホストからモディファイ
データを受領し、書き込む。以上の処理のタイミングは
ビジー信号でもって制御される。このようにして、一つ
のブロック内の選択ページに対してページカウント分の
処理が実行される。
（ａ）のフローチャートを主として図１のブロックを参
照にしながら説明する。併せて、図３のタイミングチャ
ートも適宜参照願いたい。先ず、概略を説明すると、受
領したモディファイデータパターンで選択されてないペ
ージに対しては、ファイルメモリ内部レジスタを介して
読み出し及び書き込み、即ち複写処理を実行する。一
方、モディファイデータパターンで選択されたページに
対しては、読み出しを省略し、ホストからモディファイ
データを受領し、書き込む。以上の処理のタイミングは
ビジー信号でもって制御される。このようにして、一つ
のブロック内の選択ページに対してページカウント分の
処理が実行される。
【００２３】具体的には、図２（ａ）及び図１に示すよ
うに、更新コマンド（ＲＭＷコマンド）をデータセレク
タ２０が検出し（Ｓ１０）、次いで、データセレクタ２
０を介してアドレス生成及び切り替え回路３０にて指示
を受領する（Ｓ２０）。具体的な指示としては、リード
ブロックアドレス、ライトブロックアドレス、ページカ
ウント＆コントロール、そしてモディファイページパタ
ーンである。モディファイページパターンとしては、フ
ローチャートに付記されているように、３２ビット、す
なわち、１ページあたり１ビットで更新の有無を表現す
ることで１ブロック分の全ページについて更新の有無を
指示する。すなわち、“０”すなわちゼロで表現される
ページである場合には更新なしを示し、“１”で表現さ
れるページである場合には更新有りを示す。次いで、更
新有りであるページである場合には（Ｓ３０：ＹＥ
Ｓ）、該当の５２８バイトの更新用のページデータを受
領して（Ｓ４０）データレジスタ４０を介して、センス
アンプを通じてメモリ８０に書き込む（Ｓ５０）。反対
に、このＳ３０の処理において、更新無しのページであ
る場合には（Ｓ３０：ＮＯ）、該当の５２８バイトのペ
ージデータを読み出して（Ｓ７０）データレジスタ４０
を介して、センスアンプを通じてメモリ８０に書き込む
（Ｓ５０）。つまり、記憶装置内部で複写処理を実行す
る。そして、ページが当該ブロックの最後でなければ
（Ｓ６０：ＮＯ）、前述したＳ３０の処理に戻り、一つ
のブロック内の選択ページに対してページカウント分の
更新処理を実行する。ページが当該ブロックの最後であ
れば（Ｓ６０：ＹＥＳ）、以上の一連の処理を終了す
る。
うに、更新コマンド（ＲＭＷコマンド）をデータセレク
タ２０が検出し（Ｓ１０）、次いで、データセレクタ２
０を介してアドレス生成及び切り替え回路３０にて指示
を受領する（Ｓ２０）。具体的な指示としては、リード
ブロックアドレス、ライトブロックアドレス、ページカ
ウント＆コントロール、そしてモディファイページパタ
ーンである。モディファイページパターンとしては、フ
ローチャートに付記されているように、３２ビット、す
なわち、１ページあたり１ビットで更新の有無を表現す
ることで１ブロック分の全ページについて更新の有無を
指示する。すなわち、“０”すなわちゼロで表現される
ページである場合には更新なしを示し、“１”で表現さ
れるページである場合には更新有りを示す。次いで、更
新有りであるページである場合には（Ｓ３０：ＹＥ
Ｓ）、該当の５２８バイトの更新用のページデータを受
領して（Ｓ４０）データレジスタ４０を介して、センス
アンプを通じてメモリ８０に書き込む（Ｓ５０）。反対
に、このＳ３０の処理において、更新無しのページであ
る場合には（Ｓ３０：ＮＯ）、該当の５２８バイトのペ
ージデータを読み出して（Ｓ７０）データレジスタ４０
を介して、センスアンプを通じてメモリ８０に書き込む
（Ｓ５０）。つまり、記憶装置内部で複写処理を実行す
る。そして、ページが当該ブロックの最後でなければ
（Ｓ６０：ＮＯ）、前述したＳ３０の処理に戻り、一つ
のブロック内の選択ページに対してページカウント分の
更新処理を実行する。ページが当該ブロックの最後であ
れば（Ｓ６０：ＹＥＳ）、以上の一連の処理を終了す
る。
【００２４】次に、前述した第二実施例について、図２
（ｂ）のフローチャートを主として図１のブロック図を
参照にしながら説明する。併せて、図４のタイミングチ
ャートも適宜参照願いたい。先ず、概略を説明すると、
全ページ（ページカウント分）に対して、更新を実行す
る。つまり、受領したモディファイパターン及び最大１
６バイトのモディファイデータに従い、データセレクタ
レジスタ５０の設定を行い、モディファイデータを保持
する。データ部をモディファイする場合、ＥＣＣ生成回
路７０にて直ちに対応するＥＣＣ（エラーコレクション
コード）を生成する。
（ｂ）のフローチャートを主として図１のブロック図を
参照にしながら説明する。併せて、図４のタイミングチ
ャートも適宜参照願いたい。先ず、概略を説明すると、
全ページ（ページカウント分）に対して、更新を実行す
る。つまり、受領したモディファイパターン及び最大１
６バイトのモディファイデータに従い、データセレクタ
レジスタ５０の設定を行い、モディファイデータを保持
する。データ部をモディファイする場合、ＥＣＣ生成回
路７０にて直ちに対応するＥＣＣ（エラーコレクション
コード）を生成する。
【００２５】具体的には、図２（ｂ）及び図１に示すよ
うに、更新コマンド（ＲＭＷコマンド）をデータセレク
タ２０が検出し（Ｓ１０）、次いで、データセレクタ２
０を介してアドレス生成及び切り替え回路３０にて指示
を受領する（Ｓ２０）。具体的な指示としては、二通り
ある。具体的には、全てのページデータの一部更新にお
いて、データ部及び冗長部の双方について更新する場合
（ｂ１）と、冗長部のみ更新する場合（ｂ２）との二通
りである。モディファイバイトパターンとしては、フロ
ーチャートに付記されているように、１６ビットのデー
タで表現され、前述の（ｂ１）の場合には、１０ビット
の“Adrs”並びに６ビットの“Rsv“で構成され、この
指定アドレス（Adrs）に基づき１６バイト単位分、更新
する。前述の（ｂ２）の場合には、各冗長部について更
新の有無を表現する。すなわち、“０”すなわちゼロで
表現されるページである場合には更新なしを示し、
“１”で表現されるページである場合には更新有りを示
す。
うに、更新コマンド（ＲＭＷコマンド）をデータセレク
タ２０が検出し（Ｓ１０）、次いで、データセレクタ２
０を介してアドレス生成及び切り替え回路３０にて指示
を受領する（Ｓ２０）。具体的な指示としては、二通り
ある。具体的には、全てのページデータの一部更新にお
いて、データ部及び冗長部の双方について更新する場合
（ｂ１）と、冗長部のみ更新する場合（ｂ２）との二通
りである。モディファイバイトパターンとしては、フロ
ーチャートに付記されているように、１６ビットのデー
タで表現され、前述の（ｂ１）の場合には、１０ビット
の“Adrs”並びに６ビットの“Rsv“で構成され、この
指定アドレス（Adrs）に基づき１６バイト単位分、更新
する。前述の（ｂ２）の場合には、各冗長部について更
新の有無を表現する。すなわち、“０”すなわちゼロで
表現されるページである場合には更新なしを示し、
“１”で表現されるページである場合には更新有りを示
す。
【００２６】そして、該当ブロックのデータを１ページ
分読み出し（Ｓ３０）、予め受領した指示に従って該当
のデータ部及び／又は冗長部を更新し（Ｓ４０）、書き
込みを行う（Ｓ５０）。なお、バイト単位で更新を行う
場合、読み出したデータの一部を破棄し、替わりにモデ
ィファイデータレジスタ６０に保持されたモディファイ
データと共に書き戻す。そして、ページが当該ブロック
の最後でなければ（Ｓ６０：ＮＯ）、前述したＳ３０の
処理に戻り、これが最後のページであれば、これら一連
の処理を終了する。
分読み出し（Ｓ３０）、予め受領した指示に従って該当
のデータ部及び／又は冗長部を更新し（Ｓ４０）、書き
込みを行う（Ｓ５０）。なお、バイト単位で更新を行う
場合、読み出したデータの一部を破棄し、替わりにモデ
ィファイデータレジスタ６０に保持されたモディファイ
データと共に書き戻す。そして、ページが当該ブロック
の最後でなければ（Ｓ６０：ＮＯ）、前述したＳ３０の
処理に戻り、これが最後のページであれば、これら一連
の処理を終了する。
【００２７】なお、図５に、図１におけるアドレス生成
及び切り替え回路３０のより具体的な構成例を示し、図
６に図１におけるデータセレクタ５０の関連回路及びメ
モリ８０のより具体的な構成例を示す。
及び切り替え回路３０のより具体的な構成例を示し、図
６に図１におけるデータセレクタ５０の関連回路及びメ
モリ８０のより具体的な構成例を示す。
【００２８】本実施形態では、半導体記憶装置としてフ
ラッシュメモリを採り上げたが、本発明は、ディスクド
ライブを含めたファイルメモリのみならず、他の不揮発
性記憶装置に応用可能である。
ラッシュメモリを採り上げたが、本発明は、ディスクド
ライブを含めたファイルメモリのみならず、他の不揮発
性記憶装置に応用可能である。
【００２９】
【発明の効果】一つのコマンドだけでデータの更新動作
を内部で処理可能とすることにより、データの更新処理
の高速化が図れる。外部との更新データの送受がないた
め、更新時間を格段に短縮することができる。
を内部で処理可能とすることにより、データの更新処理
の高速化が図れる。外部との更新データの送受がないた
め、更新時間を格段に短縮することができる。
【図１】 本発明の一実施形態に係る半導体記憶装置を
示す制御ブロック図である。
示す制御ブロック図である。
【図２】 本発明の第一、二実施例に係る半導体記憶装
置の更新動作を示すフローチャートである。
置の更新動作を示すフローチャートである。
【図３】 本発明の第一実施例に係る半導体記憶装置の
更新動作の具体例を示すタイミングチャートである。
更新動作の具体例を示すタイミングチャートである。
【図４】 本発明の第二実施例に係る半導体記憶装置の
更新動作の具体例を示すタイミングチャートである。
更新動作の具体例を示すタイミングチャートである。
【図５】 本発明の一実施形態におけるアドレス生成及
び切り替え回路３０のより具体的な構成例を示すブロッ
ク図である。
び切り替え回路３０のより具体的な構成例を示すブロッ
ク図である。
【図６】 本発明の一実施形態におけるデータセレクタ
５０の関連回路及びメモリ８０のより具体的な構成例を
示すブロック図である。
５０の関連回路及びメモリ８０のより具体的な構成例を
示すブロック図である。
１０ コマンドシーケンサー
２０ データセレクタ
３０ アドレス生成及び切り替え回路
４０ データレジスタ
５０ データレジスタセレクタ
６０ モディファイデータレジスタ
７０ ＥＣＣ回路
８０ メモリ
Claims (14)
- 【請求項１】 それぞれページ単位で区分された複数の
ブロックを有するメモリと、 このメモリに接続され、前記ブロックの読み出しデータ
及び書き込みデータをページ単位で保持するデータレジ
スタと、 外部からデータを更新するコマンドの入力を受け付ける
と、適宜なタイミングで更新データを受領し、この更新
データに基づき該当部分を更新し、この更新済みデータ
を前記ブロックに書き込むまでの一連のデータ更新動作
を実行する制御回路部と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記データ更新動作においては、前記ブ
ロックのうち選択されたページだけを更新対象とするこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記一連の更新動作を実行するにあた
り、該当のブロックの前記選択ページに対しては読み出
し動作を行うことなく受領した前記更新データを書き込
む一方、前記ブロックにおいて選択されていないページ
に対しては当該ブロックの該当ページのデータを一旦読
み出して再度書き込む複写動作を行うことを特徴とする
請求項２に記載の半導体記憶装置。 - 【請求項４】 前記一連の更新動作を実行するにあた
り、前記ブロックの各ページにおける一部又は全体に対
し、同一の前記更新データでもって更新することを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項５】 前記更新データを保持する更新データレ
ジスタを更に備えることを特徴とする請求項４記載の半
導体記憶装置。 - 【請求項６】 前記メモリはディスクドライブを含めた
ファイルメモリであることを特徴とする請求項１乃至５
のいずれかに記載の半導体記憶装置。 - 【請求項７】 前記半導体記憶装置は不揮発性メモリで
あることを特徴とする請求項１乃至６のいずれかに記載
の半導体記憶装置。 - 【請求項８】 それぞれページ単位で区分された複数の
ブロックを有するメモリへのアクセスを制御する制御装
置であって、 このメモリに接続され、前記ブロックの読み出しデータ
及び書き込みデータをページ単位で保持するデータレジ
スタと、 外部からデータを更新するコマンドの入力を受け付ける
と、適宜なタイミングで更新データを受領し、この更新
データに基づき該当部分を更新し、この更新済みデータ
を前記ブロックに書き込むまでの一連のデータ更新動作
を実行する制御回路部と、 を備えたことを特徴とする制御装置。 - 【請求項９】 前記データ更新動作においては、前記ブ
ロックのうち選択されたページだけを更新対象とするこ
とを特徴とする請求項８記載の制御装置。 - 【請求項１０】 前記一連の更新動作を実行するにあた
り、該当のブロックの前記選択ページに対しては読み出
し動作を行うことなく受領した前記更新データを書き込
む一方、前記ブロックにおいて選択されていないページ
に対しては当該ブロックの該当ページのデータを一旦読
み出して再度書き込む複写動作を行うことを特徴とする
請求項９に記載の制御装置。 - 【請求項１１】 前記一連の更新動作を実行するにあた
り、前記ブロックの各ページにおける一部又は全体に対
し、同一の前記更新データでもって更新することを特徴
とする請求項８記載の制御装置。 - 【請求項１２】 前記更新データを保持する更新データ
レジスタを更に備えることを特徴とする請求項１１記載
の制御装置。 - 【請求項１３】 前記メモリはディスクドライブを含め
たファイルメモリであることを特徴とする請求項８乃至
１２のいずれかに記載の制御装置。 - 【請求項１４】 前記半導体記憶装置は不揮発性メモリ
であることを特徴とする請求項８乃至１３のいずれかに
記載の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001380231A JP2003187583A (ja) | 2001-12-13 | 2001-12-13 | 半導体記憶装置及び制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001380231A JP2003187583A (ja) | 2001-12-13 | 2001-12-13 | 半導体記憶装置及び制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003187583A true JP2003187583A (ja) | 2003-07-04 |
Family
ID=27591363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001380231A Withdrawn JP2003187583A (ja) | 2001-12-13 | 2001-12-13 | 半導体記憶装置及び制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003187583A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073141A (ja) * | 2004-09-03 | 2006-03-16 | Toshiba Corp | 記憶システム及びそのデータコピー方法 |
| JP2007164895A (ja) * | 2005-12-14 | 2007-06-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2001
- 2001-12-13 JP JP2001380231A patent/JP2003187583A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073141A (ja) * | 2004-09-03 | 2006-03-16 | Toshiba Corp | 記憶システム及びそのデータコピー方法 |
| JP4504138B2 (ja) * | 2004-09-03 | 2010-07-14 | 株式会社東芝 | 記憶システム及びそのデータコピー方法 |
| JP2007164895A (ja) * | 2005-12-14 | 2007-06-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
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