JPS62235663A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は情報処理システムにおけるメモリ装置に関し
、特に複数のメモリバンクから構成されるメモリ装置に
関するものである。

〔従来の技術〕

第２図は従来の装置を示すブロック図であ勺、図におい
て（１）はＣＰＵ　、　ｆ２１はメモリコントローラ、
（３；はメモリ、（４）はパリティエラー検出回路であ
る。

また（５）はアドレス信号、（６）はデータ信号、（７
）はコントロール信号、（２ａ）はメモリ制御信号、（
２ｂ）はメモリコントローラ（２）から出力されるアド
レス信号、（４ａ）はパリティエラー検出信号である。

説明の便宜上メモリ（３）は６４キロバイトの容量のメ
モリバンクが４バンクで２５６キロバイトのメモリを構
成しているとする。

２５６キロバイトのメモリのうちの任意のデータ（１バ
イトｔ−ｉデータとする）にアクセスするためのアドレ
ス信号としては１８ビツトのアドレス信号が必要である
。したがってＣＰＵ　１１）からメモリコントローラ（
２）へ入力されるアドレス信号（５）は１８ビツトの信
号である。またコントロール信号（７）にはメモリ（３
）からの読出しを行うかメモ１月３１への書込みを行う
かの制御を行うリード／ライトの制御信号を含む、１８
ビツトのアドレス信号のうち最上位の２ビツトは４個の
メモリバンクのどのメモリバンクを選択するかを定め残
シ１６ビツトのうち上位８ビツトは行アドレス、下位８
ビツトは列アドレスとする。

メモリコントローラ（２）はアドレス信号（５１とコン
トロール信号（７）とを入力し、アドレス信号（５）の
うち最上位の２ビツトをデコードして各メモリバンクに
対し、そのメモリバンクを選択するか否かを示す制御信
号とリード／ライトの制御信号とをメモリ制御信号（２
ａ）としてメモリ（３）へ送シ、行アドレスと列アドレ
スとをアドレス信号（２ｂ）としてメモリ（３）へ送る
。アドレス信号（２ｂ）はメモリ（３）内のすべてのメ
モリバンクに差動に供給される。

メモリ制御信号（２ａ）によりて選択されたメモリバン
クからアドレス信号（２ｂ）　Ｋよって指定されるアド
レス位置のデータがデータ信号（６）として読出されＣ
ＰＵ　ｔｌ）へ供給されると同時にパリティエラー検出
回路（４）によりパリティチェックが行われ、パリティ
エラーがあればパリティエラー検出信号（４ａ）がＣＰ
Ｕ　（１１へ入力される。

〔発明が解決しようとする問題点〕

従来の装置は以上のように構成されておシ、メモリ１３
）の読出しにおいてパリティエラーが発生すると、その
メモリ全体が信頼できぬものとしメモリの交換などの処
置をすることが必要となシ、当該メモリ（３１の中に未
使用のメモリバンクがあっても、メモリコントローラ（
２）からのメモリ制御信号（２ａ）によってこの未使用
のメモリバンクを選択することができないという問題点
があった。

この発明は上記のような問題点を解決するためになされ
たもので、パリティエラーが発生した場合はそのパリテ
ィエラーの発生したメモリバンクだけを棄て他のメモリ
バンクを使用することができるメモリ装置を得ることを
目的とする。

〔問題点を解決するための手段〕

この発明の装置ではパリティエラーを発生した場合、そ
れがどのメモリバンクであるかを判別してパリティエラ
ーを発生したメモリバンクを未使用のメモリバンクと自
動的に切換えるようメモリ制御信号（２ａ）の変換を行
なった。すなわち、ＣＰＵ（１）からのアドレス信号（
５）はそのままにしておいても、パリティエラーを発生
したメモリバンクを飛び越えて次のメモリバンクにメモ
リ制御信号が与えられるようメモリ制御信号（２ａ）ｔ
−変換する変換回路を設けた。

〔作用〕

パリティエラーが検出され、そのメモリバンクだけを使
用しない場合でも、ＣＰＵｆｌ＋から出力されるアドレ
ス信号はそのままにして置くことができるので、プログ
ラムを変更せずに残りの健全なメモリバンク全使用する
ことができる。

〔実施例〕

以下この発明の実施例を図面について説明する。

第１図はこの発明の一実施例を示すブロック図で、第１
図において第２図と則−符号は同−又は相当部分を示し
、（８）はメモリコントローラ（２）からのメモリ制御
信号（２ａ）ｔ−変換制御信号（８ａ）に変換する変換
回路で１）、１９１はパリティフラグレジスタで、（９
ａ）はパリティフラグレジスタ＋９）の内容ｔ　ＣＰＵ
（１）へ知らせるフラグ信号である。

メモリ（３）が４個のメモリバンクから構成され、その
うち第０番メモリパンク、第１番メモリバンク、第２番
メモリバンクの３個のメモリバンクが使用され第３番メ
モリバンクだけは未使用であるとする。

アドレス信号（５）の上位２ビツトをメモリコントロー
ラ（２）でデコードしてメモリバンクを選択するメモリ
制御信号（２ａ　）を発生するとし、上記上位２ビツト
が「００」のとき第０番メモリバンク、「０１」のとき
第１番メモリバンク、「１０」のとき＠２番メモリバン
クが選択され、第３番メモリバンクは未使用であるため
、上記上位２ビツトが「１１」となることはないとする
。第０番〜第２番の３個のメモリバンクが全部健全なと
きは変換回路（８）はメモリ制御信号（２１Ｌ）’ｅそ
のまま変換制御（ｌｑ号（８ａ）として出力すればよい
。

今、パリティエラーが検出され、パリティエラー検出信
号（４ａ）が発生されたとし、その時のメモリバンクは
＠０番のメモリバンクが選ばれていたとすると、メモリ
制御信号（２ａ）において第０番のメモリバンクを選択
する信号を変換回路（８）において第３番のメモリバン
ク金選択する変換制御信号（８ａ）に変換して出力すれ
ばよい。このようにすることによってアドレス信号（５
）はその−１ｉＫしておいて、パリティエラーの検出さ
れたメモリバンクを使用することなく、その代シに他の
健全なメモリバンクを使用するよう自動的に変換するこ
とができる。

パリティフラグレジスタ（９）には各メモリバンクに対
応してパリティエラーフラグが設けられ、パリティエラ
ー検出信号（４ａ）によってそのメモリバンクに対する
フラグがセットされ、このパリティフラグレジスタ（９
）の内容はＣＰＵ　ｉｌ＋で読取られ、現時点でパリテ
ィエラーのため使用されてないメモリバンクはどれであ
るかがわか夛必要な処理が行われる。

以上のように、変換回路（８）によるメモリ制御信号の
変換によシアドレス信号（５）をそのままにして、エラ
ーを発生したメモリバンクを除いて他のメモリバンクだ
けを使用することができる。

なお、上記実施例では、メモリ（３）の容量は各６４キ
ロバイトの容量のメモリバンク４個で構成されるものと
して説明したが、この発明は、メモリ（３）を構成する
メモリバンクの数、１個のメモリバンクの容量には限定
されないことは申すまでもない。

〔発明の効果〕

以上のようＫこの発明によれば、変換回路によシメモリ
制御信号の変換を行ったので、ＣＰＵからのアドレス信
号はそのｉｔにして、エラーのあるメモリバンクを自動
的に除去するメモリ装置を構成することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来の装置を示すブロック図。 （１）はＣＰＵ、　１２１はメモリコントローラ、（２
ａ）はメモリ制御信号、（２ｂ）は行アドレス、列アド
レスのアドレス信号、（３）はメモリ、（４）はパリテ
ィエラー検出回路、（４ａ）はパリティエラー検出信号
、（５）はアドレス信号、（６）はデータ信号、（７）
はコントロール信号、（８）は変換回路、　　（８ａ）
は変換制御信号、（９）はパリティフラグレジスタ、（
９ａ）はフラグ信号。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数のメモリバンクから構成されるメモリ装置において
   、 そのメモリ装置にアクセスするためＣＰＵから送出され
   るアドレス信号及びコントロール信号を入力し、上記複
   数のメモリバンク中から当該アドレス信号によって定め
   られる１つのメモリバンクに対するメセリ制御信号と、
   上記複数のメモリバンクに並列に入力される行アドレス
   信号及び列アドレス信号とを出力するメモリコントロー
   ラ、このメモリコントローラからのメモリ制御信号を入
   力し、パリテイエラーの発生したメモリバンクに対する
   メモリ制御信号をパリテイエラーの発生しないメモリバ
   ンクに対するメモリ制御信号に変換して出力する変換回
   路、 この変換回路から出力されるメモリ制御信号の指示する
   メモリバンクから上記行アドレス信号及び列アドレス信
   号によって定められるデータ信号を読出して上記ＣＰＵ
   へ入力する手段、 上記データ信号に対しパリテイチェックを行い、パリテ
   イエラーが検出された場合パリテイエラー検出信号を出
   力するパリテイエラー検出回路、上記パリテイエラー検
   出信号が出力されたメモリバンクの番号を上記変換回路
   に記憶し、かつパリテイフラグレジスタに書込んで、上
   記パリテイフラグレジスタの内容を上記ＣＰＵに入力す
   る手段、を備えたことを特徴とするメモリ装置。