JP3014424B2 - 多ポートメモリの試験方式 - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概 要 産業上の利用分野 従来の技術（第６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作 用 実施例（第２図〜第５図） 発明の効果 〔概 要〕 複数のアドレスポートを有する多ポートメモリの試験
方式に関し、 アドレスポート間の干渉を簡単に検出することを目的
とし、 複数の格納領域と複数のアドレスポートとを有し、入
力される読出指示で指定されるアドレスポートに入力さ
れたアドレスに対応する格納領域のデータを出力する多
ポートメモリと、各ビットが互いの反転論理となってい
るアドレスに対応する一対の格納領域の一方に第１ビッ
トパターンを書き込み、他方に第２ビットパターンを書
き込む書込手段と、各ビットが互いに反転論理となって
いる第１アドレスと第２アドレスとを生成する生成手段
と、切替指示に応じて、複数のアドレスポートを順次に
選択して第１アドレスを入力するとともに多ポートメモ
リに選択したアドレスポートを指定する読出指示を出力
し、他のアドレスポートに第２アドレスを入力する選択
手段と、多ポートメモリから出力されたデータに基づい
て、第１ビットパターンと第２ビットパターンとの競合
が発生したか否かを判定し、多ポートメモリの欠陥を検
出する検出手段とを備えて構成する。

〔産業上の利用分野〕

本発明は、複数のアドレスポートを有する多ポートメ
モリの試験方式に関する。

近年、大規模集積回路（LSI）製造技術の発展に伴
い、RAMの各ワードに複数のワード線を設け、複数のポ
ートを介して独立にかつ同時にRAMからの読出を行うよ
うにした多ポートメモリが実現されている。このような
多ポートメモリは、例えば、算術論理演算ユニット（AL
U）に、２個のソースオペランドを入力する動作と演算
結果の書込動作とを同時に実現する場合などに用いられ
ている。

一方、コンピュータなどの構成するハードウェアに対
しては高い信頼性が要求されるため、このような多ポー
トメモリの欠陥を漏れなく検出するような試験方式が要
望されている。

〔従来の技術〕

多ポートメモリは、第６図に示すように、ｎ個のアド
レスポート610₁,…,610_nと、ｎ個の入力ポート620₁,…,
620_nと、ｎ個の出力ポート630₁,…,630_nと、メモリセル
アレイ640とを備えて構成されている。また、上述した
各アドレスポート610₁,…,610_nに入力されたアドレス
は、それぞれデコーダ611₁,…,611_nに入力されている。
これらのデコーダ611₁,…,611_nのそれぞれは、ｍ本のワ
ード線を介してメモリセルアレイ640の各ワードに接続
されており、入力されるアドレスに対応するワード線に
論理“1"を出力して、該当するワードを指定するように
構成されている。また、メモリセルアレイ640は、出力
が指示されたワードを指定しているアドレスポート610
に対応する出力ポート630に該当するワードのデータを
出力するとともに、入力ポート620を介して入力された
データを、該当するアドレスポート610によって指定さ
れたワードに格納するように構成されている。

従来は、通常のRAMと同様に、各アドレスポート610の
それぞれについて、様々なメモリテストパターンを用い
て、メモリセルアレイ640を構成する各メモリセルの故
障や各アドレスポート610に設けられたデコーダ611の故
障などを検出している。上述したメモリテストパターン
としては、例えば、マーチングパターン，ウォーキング
パターン，ギャロッピングパターンなどがある（『超LS
I総合辞典』；サイエンスフォーラム刊）。

〔発明が解決しようとする課題〕

ところで、多ポートメモリにおいて、２つのアドレス
ポート610（以下、アドレスポートa,bと称する）に対応
するアドレス『ｉ』を指定するワード線を短絡している
場合がある。このとき、アドレスポートａにアドレス
『ｉ』が入力され、アドレスポートｂにアドレス『ｊ』
が入力されると、アドレスポートｂに対応するアドレス
『ｉ』を指定するワード線も論理“1"となってしまう。
このように、他のアドレスポートに入力されたアドレス
に応じて、該当するワード線の状態が変化する現象は、
ポート間干渉と呼ばれている。

しかしながら、上述した従来方式にあっては、各アド
レスポートについての試験を単独で行うため、上述した
ようなポート間干渉を検出することができないという問
題点があった。

上述したようなメモリテストパターンを複数のアドレ
スポートについて適用することも考えられるが、メモリ
テストパターンを複数のアドレスポートに同時に印加す
ることは困難である。

本発明は、ポート間干渉を簡単に検出するようにした
多ポートメモリの試験方式を提供することを目的とす
る。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、多ポートメモリ110は、複数の格納領域1
11と複数のアドレスポート112とを有し、入力される読
出指示で指定されるアドレスポート112に入力されたア
ドレスに対応する格納領域111のデータを出力する。

書込手段121は、複数の格納領域111のそれぞれに所定
の第１ビットパターンを書き込み、当該格納領域111に
対応するアドレスの各ビットを反転したアドレスに対応
する格納領域111に第１ビットパターンの各ビットを反
転した第２ビットパターンを書き込む。

生成手段122は、複数の格納領域111のそれぞれを順次
に指定する第１アドレスとこの第１アドレスの各ビット
を反転した第２アドレスとを生成する。

選択手段123は、切替指示に応じて、複数のアドレス
ポート112を順次に選択して第１アドレスを入力すると
ともに多ポートメモリ110に選択したアドレスポート112
を指定する読出指示を出力し、他のアドレスポート112
に第２アドレスを入力する。

検出手段124は、多ポートメモリ110から出力されたデ
ータに基づいて、第１ビットパターンと第２ビットパタ
ーンとの競合が発生したか否かを判定し、多ポートメモ
リ110の欠陥を検出する。

〔作 用〕

多ポートメモリ110の複数の格納領域111のそれぞれに
は、書込手段121により、所定の第１ビットパターン
が、また、当該格納領域111に対応するアドレスを反転
したアドレスに対応する格納領域111に第１ビットパタ
ーンの各ビットを反転した第２ビットパターンが書き込
まれる。

また、生成手段122により、複数の格納領域111のそれ
ぞれを順次に指定する第１アドレスとこの第１アドレス
の各ビットを反転した第２アドレスとが生成され、選択
手段123に入力される。切替指示に応じて、この選択手
段123により、上述した多ポートメモリ110の複数のアド
レスポート112のいずれかが順次に選択され、上述した
第１アドレスを入力するとともにこのアドレスポート11
2を指定する読出指示を多ポートメモリ110に入力する。

これに応じて、多ポートメモリ110により、該当する
アドレスポート112に入力された第１アドレスに対応す
る格納領域111に格納されたビットパターンが出力され
る。

また、このとき、上述した選択手段123により、上述
した第２アドレスが他のアドレスポート112入力されて
いる。

ここで、通常、アドレスポート112には、デコーダが
備えられており、このデコーダから出力されるワード線
は、上述した格納領域111のそれぞれに接続され、この
ワード線の状態により、アドレスに対応する格納領域が
指定されるようになっている。従って、選択されたアド
レスポート112に対応するワード線と他のアドレスポー
ト112に対応するワード線とが短絡している場合は、上
述した第１アドレスと第２アドレスとが同時に指定され
ることになる。

また、上述したように、第２アドレスは、第１アドレ
スの各ビットを反転したものであるから、第１アドレス
に対応する格納領域111から読み出されたデータと第２
アドレスに対応する格納領域111から読み出されたデー
タとは、必ず競合する。

従って、検出手段124は、上述した多ポートメモリ110
から出力されたデータに上述した競合が現れているか否
かに基づいて、多ポートメモリ110の欠陥を検出すれば
よい。

本発明においては、多ポートメモリ110にポート間干
渉がある場合は、第１アドレスと第２アドレスとのそれ
ぞれに対応する格納領域111から競合するビットパター
ンが読み出される。従って、検出手段124により、この
データの競合を検出することにより、多ポートメモリ11
0のポート間干渉を簡単に検出することが可能となる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に
説明する。

第２図は、本発明の実施例による多ポートメモリの試
験方式を適用した多ポートメモリ試験装置の構成を示
す。

ここで、第１図と実施例との対応関係について説明し
ておく。

多ポートメモリ110は、RAM210に相当する。

格納領域111は、メモリセルアレイ212の各格納領域に
相当する。

アドレスポート112は、RAM210のアドレスポートa,bに
相当する。

書込手段121は、書込処理部220に相当する。

生成手段122は、読出制御部230のアドレス生成部231
に相当する。

選択手段123は、読出制御部230のポート選択部232に
相当する。

検出手段124は、検出部240a,240bに相当する。

以上のような対応関係があるものとして、以下実施例
の構成および動作について説明する。

第２図において、210は２つのアドレスポートa,bと、
これらのアドレスポートa,bに対応する２つの入力ポー
トa,bおよび２つの出力ポートa,bとを有するRAMを示し
ている。

このRAM210において、211a,211bのそれぞれは、上述
した２つのアドレスポートa,bに対応するデコーダを示
しており、212はメモリセルアレイを示している。

このメモリセルアレイ212は、それぞれｎワードの容
量を有する２つの記憶領域に分割されており、これらの
記憶領域の各ワードには、『１』〜『ｎ』のワードアド
レスが付されている。

また、このメモリセルアレイ212と上述したデコーダ2
11a,211bのそれぞれは、ｎ本のワード線を介して接続さ
れており、これらのｎ本のワード線は、上述した２つの
記憶領域のそれぞれの各ワードに対応している。

ここで、上述したデコーダ211a,211bには、アドレス
ポートa,bに入力されるアドレスの最上位ビットを除く
下位部分がワードアドレスとして入力されている。ま
た、最上位ビットは、上述したメモリセルアレイ212の
２つの記憶領域のいずれかを指定するカラムアドレスと
して、アドレスポートa,bに対応して設けられたセレク
タ213a,213bのそれぞれの制御端子Ｓに入力されてい
る。

上述した２つの記憶領域のそれぞれから出力されたデ
ータは、RAM210の読出制御端子R_ea,R_ebに入力される読
出イネーブル信号S_ra,S_rbの状態に応じて、セレクタ213
a,213bのいずれかに入力されるようになっている。ま
た、これらのセレクタ213a,213bのそれぞれは、上述し
たカラムアドレスに応じて、該当する記憶領域からのデ
ータを出力するように構成されており、これらのセレク
タ213a,213bの出力は、出力ポートa,bを介して出力され
るようになっている。

また、入力ポートa,bを介して入力されたデータは、R
AM210の書込制御端子W_ea,W_ebに入力された書込イネーブ
ル信号S_wa,S_wbに応じて、該当するアドレスポートに入
力されたアドレスに応じて、メモリセルアレイ212に書
き込まれるようになっている。

また、多ポートメモリ試験装置は、上述したRAM210に
テストデータを書き込む書込処理部220と、RAM210から
テストデータを読み出す動作を制御する読出制御部230
と、RAM210から読み出されたデータに基づいて、上述し
た２つのアドレスポートa,b間の干渉を検出する検出部2
40a,240bとから構成されている。

読出制御部230は、読み出すデータを指定する読出ア
ドレスとこの読出アドレスの各ビットを反転させた反転
アドレスとを生成するアドレス生成部231と、上述したR
AM210のアドレスポートa,bのいずれか一方を選択し、選
択したアドレスポートに上述した読出アドレスを入力
し、他方に反転アドレスを入力するポート選択部232
と、このポート選択部232によるアドレスポートの選択
動作を制御する選択制御部233とを備えて構成されてい
る。

上述したポート選択部232、選択したアドレスポート
に対応するRAM210の読出制御端子に読出イネーブル信号
として論理“1"を入力し、他方に論理“0"を入力するよ
うに構成されている。

以下、実施例によるRAM210の試験動作について、テス
トデータの書込動作とテストデータの読出動作とに分け
て説明する。

まず、書込処理部220によるテストデータの書込動作
について説明する。

書込処理部220は、例えば、上述したRAM210の書込制
御端子W_eaに書込イネーブル信号S_waとして論理“1"を入
力して、アドレスポートａに入力するアドレスを書込ア
ドレスとして指定する。

また、この書込処理部220は、『１』から順に『2n』
までのアドレスを順次に生成して、アドレスポートａに
入力するとともに、それぞれ１ワードからなり、各ビッ
トが互いの反転論理となっている２つのビットパターン
を交互に出力して、RAM210の入力ポートａに入力する。
例えば、書込処理部220は、上述した２つのビットパタ
ーンとして、ビットパターン“0101…01"とビットパタ
ーン“1010…10"とを交互に出力すればよい。

ここで、上述したように、アドレスの最上位ビットが
カラムアドレスに対応しているから、メモリセルアレイ
212の２つの記憶領域の各ワードには、上述した２つの
ビットパターンが交互に書き込まれる。

このようにして、第３図に示すようなチェッカーパタ
ーンが、テストデータとしてメモリセルアレイ212の全
ての記憶領域に書き込まれる。

次に、読出制御部230による読出動作および検出部240
a,240bによるポート間干渉の検出動作について説明す
る。

読出制御部230のアドレス生成部231は、上述した書込
処理部220と同様にして、読出アドレスとして『１』〜
『2n』のアドレスを順次に生成するとともに、この読出
アドレスの各ビットを反転した反転アドレスを生成し、
順次にポート選択部232に入力する。

例えば、選択制御部233により、アドレスポートａの
選択が指示された場合は、ポート選択部232は、アドレ
ス生成部231から出力される読出アドレスをアドレスポ
ートａに入力するとともに、読出イネーブル信号S_raと
して論理“1"をRAM210の読出制御端子R_eaに入力する。
また、このとき、ポート選択部231は、アドレス生成部2
31から出力された反転アドレスをアドレスポートｂに入
力するとともに、このアドレスポートｂに対応する読出
制御端子R_ebに読出イネーブル信号S_rbとして論理“0"を
入力する。

従って、この場合は、アドレスポートａに対応するデ
コーダ211aの出力に応じて、メモリセルアレイ212の２
つの記憶領域のそれぞれによって、上述した読出アドレ
スの下位部分をワードアドレスとするデータが出力さ
れ、セレクタ213aに入力される。また、このセレクタ21
3aにより、読出アドレスの最上位ビットで指定されるデ
ータが選択されて、出力ポートａを介して出力され、検
出部240aに入力される。

ここで、上述した２つのアドレスポートa,bのそれぞ
れに対応するデコーダ211a,211bとメモリセルアレイ212
とを接続するワード線に短絡などがない場合は、出力ポ
ートａを介して出力されるデータは、上述した２つのビ
ットパターンのいずれかである。

一方、例えば、第４図に示すように、デコーダ211aの
ワードアドレス『ｉ』に対応するワード線とデコーダ21
1bの該当するワード線とが短絡している場合がある。

以下、このような欠陥がある場合に、ポート間干渉を
検出する方法について説明する。

上述したように、反転アドレスの下位部分が上述した
ワードアドレス『ｉ』となる場合には、上述したワード
アドレス『ｉ』の各ビットを反転したワードアドレス
『ｊ』を下位部分とする読出アドレスがアドレスポート
ａに入力されている。従って、この場合は、デコーダ21
1aのワードアドレス『ｉ』に対応するワード線とワード
アドレス『ｊ』に対応するワード線との両方が論理“1"
となる。これに応じて、メモリセルアレイ212は、ワー
ドアドレス『ｉ』（第４図において斜線を付して示す）
に格納されたデータとワードアドレス『ｊ』（第４図に
おいて斜線を付して示す）に格納されたデータとを同時
に出力して、セレクタ213aに入力する。

ここで、上述したように、メモリセルアレイ212の全
ての記憶領域には、チェッカーパターンが書き込まれて
いるので、上述したワードアドレス『ｉ』のデータとワ
ードアドレス『ｊ』のデータとは、必ず異なるビットパ
ターンを有しているので、セレクタ213aにおいて、デー
タの競合が発生する。

従って、検出部240aは、例えば、内部に設けたレジス
タに上述した２つのビットパターンを格納しておき、入
力されたデータがこれらのビットパターンのいずれとも
一致しない場合に、データの競合が発生したと判断し、
ポート間干渉を検出した旨を通知すればよい。

上述したように、書込処理部220によってテストパタ
ーンを書き込み、このテストパターンを読出制御部230
によって読み出したときの読出結果に基づいて、検出部
240a,240bにより、ポート間干渉の検出を行う。

これにより、簡単な手順でポート間干渉を検出するこ
とが可能となり、各アドレスポートについての単独の試
験と併せて上述した試験を行うことにより、多ポートメ
モリの信頼性を向上することができる。

なお、上述した実施例においては、多ポートメモリの
例として、２つのアドレスポートを有するRAMに適用し
た場合について説明したが、アドレスポートの数に制限
はなく、複数のアドレスポートを有するRAMであれば適
用できる。

例えば、ｍ個のアドレスポート1,…,mを有するRAMに
適用する場合は、第５図に示すように、ｍ個の検出部24
0₁,…,240_mを備えて多ポートメモリ試験装置を構成すれ
ばよい。

また、ポート選択部232は、ｍ個のアドレスポート1,
…,mのいずれかに読出アドレスを入力し、他のアドレス
ポートに反転アドレスを入力する。また、選択制御部23
3は、アドレス生成部231によって、読出アドレスとして
『１』〜『2n』が順次に生成されるごとに、ポート選択
部232に対して、ｍ個のアドレスポート1,…,mを順に指
定すればよい。

これにより、ｍ個のアドレスポート1,…,mの相互間の
干渉を検出することができる。

また、RAM210のメモリセルアレイ212に書き込むテス
トデータとしては、チェッカーパターンに限らず、オー
ル“1"のパターンとオール“0"のパターンを交互に並べ
てもよい。要は、各ビットが相互に反転論理となってい
るビットパターンを各ビットが相互に反転論理となって
いるアドレスに格納して、テストデータを作成すればよ
い。

〔発明の効果〕

上述したように、本発明によれば、多ポートメモリに
ポート間干渉がある場合は、多ポートメモリから競合す
る２つのビットパターンが読み出され、このデータの競
合を検出することにより、多ポートメモリのポート間干
渉を簡単に検出することが可能となり、多ポートメモリ
の信頼性の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例による多ポートメモリ試験方
式を適用した多ポートメモリ試験装置の構成図、 第３図は実施例によるテストデータの例を示す図、 第４図はポート間干渉の説明図、 第５図は別実施例による多ポートメモリ試験装置の構成
図、 第６図は多ポートメモリの説明図である。 図において、 110は多ポートメモリ、 111は格納領域、 112はアドレスポート、 121は書込手段、 122は生成手段、 123は選択手段、 124は検出手段、 210はRAM、 211,611はデコーダ、 212,640はメモリセルアレイ、 213はセレクタ、 220は書込処理部、 230は読出制御部、 231はアドレス生成部、 232はポート選択部、 233は選択制御部、 240は検出部、 610はアドレスポート、 620は入力ポート、 630は出力ポートである。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−114621（ＪＰ，Ａ) 特開 平１−196800（ＪＰ，Ａ) 特開 平１−88855（ＪＰ，Ａ) 特開 昭58−14399（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G11C 29/00

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の格納領域（111）と複数のアドレス
   ポート（112）とを有し、入力される読出指示で指定さ
   れるアドレスポート（112）に入力されたアドレスに対
   応する格納領域（111）のデータを出力する多ポートメ
   モリ（110）と、 前記複数の格納領域（111）のそれぞれに所定の第１ビ
   ットパターンを書き込み、当該格納領域（111）に対応
   するアドレスの各ビットを反転したアドレスに対応する
   格納領域（111）に前記第１ビットパターンの各ビット
   を反転した第２ビットパターンを書き込む書込手段（12
   1）と、 前記複数の格納領域（111）のそれぞれを順次に指定す
   る第１アドレスとこの第１アドレスの各ビットを反転し
   た第２アドレスとを生成する生成手段（122）と、 切替指示に応じて、前記複数のアドレスポート（112）
   を順次に選択して前記第１アドレスを入力するとともに
   前記多ポートメモリ（110）に選択したアドレスポート
   （112）を指定する読出指示を出力し、他のアドレスポ
   ート（112）に前記第２アドレスを入力する選択手段（1
   23）と、 前記多ポートメモリ（110）から出力されたデータに基
   づいて、前記第１ビットパターンと前記第２ビットパタ
   ーンとの競合が発生したか否かを判定し、前記多ポート
   メモリ（110）の欠陥を検出する検出手段（124）と、 を備えて構成することを特徴とする多ポートメモリの試
   験方式。