JPH04111143A - 多ポートメモリの試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第６回） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第５図） 発明の効果 ［概　要］ 複数のアドレスポートを有する多ポートメモリの試験方
式に関し、 アドレスポート間の干渉を簡単に検出することを目的と
し、 複数の格納領域と複数のアドレスポートとを有し、入力
される読出指示で指定されるアドレスポートに入力され
たアドレスに対応する格納領域のデータを出力する多ポ
ートメモリと、各ビットが互いの反転論理となっている
アドレスに対応する一対の格納領域の一方に第１ビット
パターンを書き込み、他方に第２ビットパターンを書き
込む書込手段と、各ビットが互いに反転論理となってい
る第１アドレスと第２アドレスとを生成する生成手段と
、切替指示に応じて、複数のアドレスポートを順次に選
択して第１アドレスを入力するとともに多ポートメモリ
に選択したアドレスポートを指定する読出指示を出力し
、他のアドレスポートに第２アドレスを入力する選択手
段と、多ポートメモリから出力されたデータに基づいて
、第１ビットパターンと第２ビットパターンとの競合が
発生したか否かを判定し、多ポートメモリの欠陥を検出
する検出手段とを備えて構成する。

〔産業上の利用分野〕

本発明は、複数のアドレスポートを有する多ポートメモ
リの試験方式に関する。

近年、大規模集積回路（ＬＳＩ）製造技術の発展に伴い
、ＲＡＭの各ワードに複数のワード線を設け、複数のポ
ートを介して独立にかつ同時にＲＡＭからの読出を行う
ようにした多ポートメモリが実現されている。このよう
な多ポートメモリは、例えば、算術論理演算ユニッｌ−
（ＡＬＵ）に、２個のソースオペランドを入力する動作
と演算結果の書込動作とを同時に実現する場合などに用
いられている。

一方、コンピュータなどを構成するハードウェアに対し
ては高い信顛性が要求されるため、このような多ポート
メモリの欠陥を漏れなく検出するような試験方式が要望
されている。

（従来の技術〕 多ポートメモリは、第６図に示すように、ｎ個のアドレ
スポート６１０＋　、−，６１０，ｌと、ｎ個の入力ポ
ートロ２０１　、・・・、６２０．と、ｎ個の出力ポー
トロ３０＋、・・・、６３０．、と、メモリセルアレイ
６４０とを備えて構成されている。また、上述した各ア
ドレスポート６１０＋、　・・・、６１０、に入力され
たアドレスは、それぞれデコーダ６１１＋、・・・、６
１１．、に入力されている。これらのデコーダ６１１＋
、・・・、６１１ｎのそれぞれは、ｍ本のワード線を介
してメモリセルアレイ６４０の各ワードに接続されてお
り、入力されるアドレスに対応するワード線に論理“１
”を出力して、該当するワードを指定するように構成さ
れている。また、メモリセルアレイ６４０は、出力か指
示され１こワードを指定しているアドレスポート６１０
に対応する出カポ−ｈ６３０に該当するワードのデータ
を出力するとともに、入力ポートロ２０を介して入力さ
れたデータを、該当するアドレスポート６１０によって
指定されたワードに格納するように構成されている。

従来は、通常のＲＡＭと同様に、各アドレスポート６１
０のそれぞれについて、様々なメモリテストパターンを
用いて、メモリセルアレイ６４０を構成する各メモリセ
ルの故障や各アドレスポート６１０に設けられたデコー
ダ６１１の故障などを検出している。上述したメモリテ
ストパターンとしては、例えば、マーチングパターン、
ウオーキングパターン　ギヤロッピングパターンなどが
ある（ｌｒ超ＬＳＩ総合辞典ｊ　；サイエンスフォーラ
ム刊）。

〔発明が解決しようとする課題〕

ところで、多ポートメモリにおいて、２つのアドレスポ
ート６１０（以下、アドレスポートａｂと称する）に対
応するアドレス「１」を指定するワード線が短絡してい
る場合がある。このとき、アドレスポートａにアドレス
「ｉ」が入力され、アドレスポートｂにアドレス「ｊｊ
が入力されると、アドレスポートｂに対応するアドレス
「ｉｊを指定するワード線も論理“１“となってしまう
。

このように、他のアドレスポートに入力されたアドレス
に応じて、該当するワード線の状態が変化する現象は、
ポート間干渉と呼ばれている。

しかしなから、上述した従来方式にあっては、各アドレ
スポートについての試験を単独で行うため、上述したよ
うなポート間干渉を検出することができないという問題
点があった。

上述したようなメモリテストパターンを複数のアドレス
ポートについて適用することも考えられるが、メモリテ
ストパターンを複数のアドレスポートに同時に印加する
ことは困難である。

本発明は、ボート間干渉を簡単に検出するようにした多
ポートメモリの試験方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、多ポートメモリ１１０は、複数の格納領域
１１１と複数のアドレスポート１１２とを有し、入力さ
れる読出指示で指定されるアドレスポー１−１１２に入
力されたアドレスに対応する格納領域１１１のデータを
出力する。

書込手段１２１は、複数の格納領域１１１のそれぞれに
所定の第１ビットパターンを書き込み、当該格納領域１
１１に対応するアドレスの各ビットを反転したアドレス
に対応する格納領域１１１に第１ビットパターンの各ビ
ットを反転した第２ビノトバクーンを書き込む。

生成手段１２２は、複数の格納領域１１１のそれぞれを
順次に指定する第１アドレスとこの第１アドレスの各ビ
ットを反転した第２アドレスとを生成する。

選択手段１２３は、切替指示に応じて、複数のアドレス
ポート１１２を順次に選択して第１アドレスを入力する
とともに多ポートメモリ１１０に選択したアドレスポー
ト１１２を指定する読出指示を出力し、他のアドレスポ
ート１１２に第２アドレスを入力する。

検出手段１２４は、多ポートメモリ１１０から出力され
たデータに基づいて、第１ビットパターンと第２ビット
パターンとの競合が発生したか否かを判定し、多ポート
メモリ１１０の欠陥を検出する。

〔作　用］ 多ポートメモリ１１０の複数の格納領域１１１のそれぞ
れには、書込手段１２１により、所定の第１ビットパタ
ーンが、また、当該格納領域１１１に対応するアドレス
を反転したアドレスに対応する格納領域１１１に第１ビ
ットパターンの各ビットを反転した第２ビットパターン
が書き込まれる。

また、生成手段１２２により、複数の格納領域１１１の
それぞれを順次に指定する第１アドレスとこの第１アド
レスの各ビットを反転した第２アドレスとが生成され、
選択手段１２３に入力される。切替指示に応じて、この
選択手段１２３により、上述した多ポートメモリ１１０
の複数のアドレスポート１１２のいずれかが順次に選択
され、上述した第１アドレスを入力するとともにこのア
ドレスポート１１２を指定する読出指示を多ポートメモ
リ１１０に人力する。

これに応じて、多ポートメモリ１１０により、該当する
アドレスポート１１２に入力された第１アドレスに対応
する格納領域１１１に格納されたビットパターンが出力
される。

また、このとき、上述した選択手段１２３により、上述
した第２アドレスが他のアドレスポート１１２人力され
ている。

ここで、通常、アドレスポート１１２には、デコーダが
備えられており、このデコーダから出力されるワード線
は、上述した格納領域１１１のそれぞれに接続され、こ
のワード線の状態により、アドレスに対応する格納領域
が指定されるようになっている。従って、選（Ｒされた
アドレスポート１１２Ｑこ対応するワード線と他のアド
レスポート１１２に対応するワード線とか短絡している
場合は、上述した第１アドレスと第２アドレスとか同時
に指定されること乙こなる。

また、上述したように、第２アドレスは、第１アドレス
の各ビットを反転したものであるから、第１アドレスに
対応する格納領域１１１から読み出されたデータと第２
アドレスに対応する格納領域１１１から読み出されたデ
ータとは、必ず競合する。

従って、検出手段１２４は、上述した多ポートメモリ１
１０から出力されたデータに上述した競合が現れている
か否かに基づいて、多ポートメモリ１１０の欠陥を検出
すればよい。

本発明においては、多ポートメモリ１１０にポート間干
渉がある場合は、第１アドレスと第２アドレスとのそれ
ぞれに対応する格納領域１１１から競合するビットパタ
ーンが読み出される。従って、検出手段１２４により、
このデータの競合を検出することにより、多ポートメモ
リ１１０のボート間干渉を簡単に検出することが可能と
なる。

（実施例〕 以下、回置に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の実施例による多ポートメモリの試験
方式を適用した多ポートメモリ試験装置の構成を示す。

ここで、第１図と実施例との対応関係について説明して
おく。

多ポートメモリ１１０は、ＲＡＭ２１０に相当する。

格納領域１１１は、メモリセルアレイ２１２の各格納領
域に相当する。

アドレスポート１１２は、ＲＡＭ２１０のアドレスポー
トａ、ｂに相当する。

書込手段１２１は、書込処理部２２０に相当する。

生成手段１２２は、読出制御部２３０のアドレス生成部
２３１に相当する。

選択手段１２３は、読出制御部２３０のポート選択部２
３２に相当する。

検出手段１２４は、検出部２４０ａ、２４０ｂに相当す
る。

以上のような対応関係があるものとして、以下実施例の
構成および動作について説明する。

第２図において、２１０は２つのアドレスポートａ、ｂ
と、これらのアドレスポートａ、ｂに対応する２つの入
カポ−）ａ、ｂおよび２つの出力ポートａ　　ｂとを有
するＲＡＭを示している。

このＲ，ＡＭ２１０において、２１１ａ、２１１ｂのそ
れぞれは、上述した２つのアドレスポートａｂに対応す
るデコーダを示しており、２１２はメモリセルアレイを
示している。

このメモリセルアレイ２１２は、それぞれｎワードの容
量を有する２つの記憶領域に分割されており、これらの
記憶領域の各ワードには、ｒｌ」〜「ｎＪのワードアド
レスが付されている。

また、このメモリセルアレイ２１２と上述したデコーダ
２１１ａ、２１１ｂのそれぞれは、０本のワード線を介
して接続されており、これらのｎ木のワード線は、上述
した２つの記憶領域のそれぞれの各ワードに対応してい
る。

ここで、上述したデコーダ２１１ａ、２１１ｂには、ア
ドレスポートａ、ｂに入力されるアドレスの最上位ビッ
トを除く下位部分がワードアドレスとして入力されてい
る。また、最上位ビットは、上述したメモリセルアレイ
２１２の２つの記憶領域のいずれかを指定するカラムア
ドレスとして、アドレスポートａ、ｂに対応して設けら
れたセレクタ２１３ａ、２１３ｂのそれぞれの制御端子
Ｓに入力されている。

上述した２つの記憶領域のそれぞれから出力されたデー
タは、ＲＡＭ２１０の読出制御端子ＲｅａＲｅｂに人力
される読出イネーブル信号Ｓ　ｒａ＋　　Ｓｒｂの状態
に応じて、セレクタ２１３ａ、２１３ｂのいずれかに入
力されるようになっている。また、これらのセレクタ２
１３ａ、２１３ｂのそれぞれは、上述したカラムアドレ
スに応じて、該当する記憶領域からのデータを出力する
ように構成されており、これらのセレクタ２１３ａ、２
１３ｂの出力は、出力ポートａ、ｂを介して出力される
ようになっている。

また、入力ボートａ、ｂを介して入力され１こデータは
、ＲＡＭ２１０の書込制御端子Ｗ　ｅａｔ　Ｗｅｂに入
力された書込イ第−ブル信号Ｓ　Ｗａ　＋　　Ｓ　ｗｂ
に応じて、該当するアドレスボートに入力されたアドレ
スに応じて、メモリセルアレイ２１２に書き込まれるよ
うになっている。

また、多ポートメモリ試験装置は、上述したＲＡＭ２１
０にテストデータを書き込む書込処理部２２０と、ＲＡ
Ｍ２１０からテストデータを読み出す動作を制御する読
出制御部２３０と、ＲＡＭ２１０から読み出されたデー
タに基づいて、上述した２つのアドレスボートａ、ｂ間
の干渉を検出する検出部２４０ａ、２４０ｂとから構成
されている。

読出制御部２３０は、読み出すデータを指定する読出ア
ドレスとこの読出アトしスの各ビットを反転させた反転
アドレスとを生成するアドレス生成部２３１と、−上述
したＲＡＭ２１０の７トレスポートａ、ｂのいずれか一
方を選択Ｌ、選択したアドレスポートに上述した読出ア
ドレスを入力巳、他方に反転アドレスを入力するボート
選択部２３２と、このポート選択部２３２によるアドレ
スポートの選択動作を制御する選択制御部２３３とを備
えて構成されている。

上述したポート選択部２３２は、選択したアドレスポー
トに対応するＲＡＭ２１０の読出制御端子に読出イネー
ブル信号として論理“ビを入力し、他方に論理“０゛を
入力するように構成されている。

以下、実施例によるＲＡＭ２１０の試験動作について、
テストデータの書込動作とテストデータの読出動作とに
分けて説明する。

まず、書込処理部２２０によるテストデータの書込動作
について説明する。

書込処理部２２０は、例えば、上述したＲＡＭ２１０の
書込制御端子Ｗ　ｅ　ａに書込イネーブル信号Ｓ　ｗａ
として論理”　１　”を入力して、アドレスポートａに
人力するアドレスを書込アドレスとして指定する。

また、この書込処理部２２０は、「１．ｌｌから順に「
２ｎＪまでのアドレスを順次に生成して、アドレスポー
トａに入力するとともに、それぞれ１ワードからなり、
各ビットが互いの反転論理となっている２つのビットパ
ターンを交互に出力して、ＲＡＭ２１０の入力ボートａ
に入力する。例えば、書込処理部２２０は、上述した２
つのビットパターンとして、ビットパターン”０１０１
・・・０１″とビ・ントパターン゛’１０１０・・・１
０゛とを交互に出力すればよい。

ここで、上述したように、アドレスの最上位ビットがカ
ラムアドレスに対応しているから、メモリセルアレイ２
１２の２つの記憶領域の各ワードには、上述した２つの
ビットパターンが交互に書き込まれる。

このようＱこして、第３閏に示すようなチエッカ−パタ
ーンが、テストデータとしてメモリセルアレイ２１２の
全ての記憶令頁域に書き込まれる。

次に、読出制御部２３０による読出動作および検出部２
４０ａ、２４０ｂによるポート間干渉の検出動作につい
て説明する。

読出制御部２３０のアドレス生成部２３１は、上述した
書込処理部２２０と同様にして、読出ア）レスとして’
１ｊ＝’２ｎ、Ｈのアドレスを順次に生成するとともに
、この読出アドレスの各ビットを反転した反転アドレス
を生成し、順次にポート選択部２３２に入力する。

例えば、選択制御部２３３により、アドレスポー　トａ
の選択が指示された場合は、ポート選択部２３２は、ア
ドレス生成部２３１から出力される読出アドレスをアド
レスポートａに入力するとともに、読出イネーブル信号
Ｓゎ、として論理”　１　”をＲＡＭ２１０の読出制御
端子Ｒｅａに入力する。

また、このとき、ポート選択部２３１は、アドレス生成
部２３１から出力された反転アドレスをアドレスポー１
−　ｂに入力するとともに、このアドレスポートｂに対
応する読出制御端子Ｒｅｂに読出イヱーブル信号Ｓｒｂ
として論理゛Ｏ゛°を入力する。

従って、この場合は、アドレスポートａに対応するデコ
ーダ２１１ａの出力に応じて、メモリセルアレイ２１２
の２つの記憶領域のそれぞれによって、上述した読出ア
ドレスの下位部分をワードアドレスとするデータが出力
され、セレクタ２１３ａに入力される。また、このセレ
クタ２１３ａにより、読出アドレスの最上位ビットで指
定されるデータが選択されて、出力ポートａを介して出
力され、検出部２４０ａに入力される。

ここで、上述した２つのアドレスポートａ、　　ｂのそ
れぞれに対応するデコーダ２１１ａ、２１１ｂとメモリ
セルアレイ２１２とを接続するワード線に短絡などがな
い場合は、出力ボートａを介して出力されるデータは、
上述した２つのビットパターンのいずれかである。

一方、例えば、第４図に示すように、デコーダ２１１ａ
のワードアドレス「ｌ町に対応するワード線とデコーダ
２１１ｂの該当するワード線とが短絡している場合があ
る。

以下、このような欠陥がある場合に、ポート間干渉を検
出する方法について説明する。

上述したように、反転アドレスの下位部分が上述したワ
ードアドレス「ｉｊとなる場合には、上述したワードア
ドレスＪ、の各ビットを反転したワードアドレスＦｉｘ
を下位部分とする読出アドレスがアドレスポートａに入
力されている。従って、この場合は、デコーダ２１１ａ
のワードアドレス「ｉ」に対応するワード線とワードア
ドレス「ｊ＋＋に対応するワード線との両方が論理パ１
”となる。これに応じて、メモリセルアレイ２１２は、
ワードアドレス［’ｉＪ　（第４図において斜線を付し
て示す）に格納されたデータとワードアドレスｌｒｊ」
　（第４図において斜線を付して示す）に格納されたデ
ータとを同時に出力して、セレクタ２１３ａに入力する
。

ここで、上述したように、メモリセルアレイ２１２の全
ての記憶領域には、チエッカ−パターンが書き込まれて
いるので、上述したワードアドレス１ｒｉｊのデータと
ワードアドレス了ＪＪのブタとは、必ず異なるビットパ
ターンを有しているので、セレクタ２１３ａにおいて、
データの競合か発生する。

従って、検出部２４０ａは、例えば、内部に設けたレジ
スタに上述した２つのビットパターンを格納しておき、
入力されたデータがこれらのビットパターンのいずれと
も一致しない場合に、データの競合が発生したと判断し
、ポート間干渉を検出した旨を通知すればよい。

上述したようにして、書込処理部２２０によってテスト
パターンを書き込み、このテストパターンを読出制御部
２３０によって読み出したときの読出結果に基づいて、
検出部２４０ａ、２４０ｂにより、ポート間干渉の検出
を行う。

これにより、簡単な手順でボート間干渉を検出すること
が可能となり、各アドレスポートについての単独の試験
と併せて上述した試験を行うことにより、多ポートメモ
リの信顛性を向上することができる。

なお、上述した実施例においては、多ポートメモリの例
として、２つのアドレスポートを有するＲＡＭに適用し
た場合について説明したが、アドレスポートの数に制限
はなく、複数のアドレスポートを有するＲＡＭであれば
適用できる。

例えば、ｍ個のアドレスポート１　・・・９ｍを有する
ＲＡＭに適用する場合は、第５図に示すように、ｍ個の
検出部２４０＋、・・・、２４０．を備えて多ポートメ
モリ試験装置を構成すればよい。

また、ポート選択部２３２は、ｍ個のアドレスポート１
．・・・１ｍのいずれかに読出アドレスを入力し、他の
アドレスポートに反転アドレスを入力する。また、選択
制御部２３３は、アドレス生成部２３１によって、読出
アドレスとして「ＩＪ〜１ｒ２ｎｊが順次に生成される
ごとに、ポート選択部２３２に対して、ｍ個のアドレス
ポート１．・・・ｍを順に指定すればよい。

これにより、ｍ個のアドレスポート１．・・・１ｍの相
互間の干渉を検出することができる。

また、ＲＡＭ２１０のメモリセルアレイ２１２に書き込
むテストデータとしては、チエッカ−パターンに限らず
、オール“ビのパターンとオール“０”′のパターンを
交互に並べてもよい。要は、各ビットが相互に反転論理
となっているビットパターンを各ビットが相互に反転論
理となっているアドレスに格納して、テストデータを作
成すればよい。

（発明の効果〕 上述したように、本発明によれば、多ポートメモリにポ
ート間干渉がある場合は、多ポートメモリから競合する
２つのビットパターンが読み出され、このデータの競合
を検出することにより、多ポートメモリのポート間干渉
を簡単に検出することが可能となり、多ポートメモリの
信顛性の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例による多ポートメモリ試験方
式を通用した多ポートメモリ試験装置の構成図、 第３図は実施例によるテストデータの例を示す図、 第４図はボート間干渉の説明図、 第５図は別実流側による多ポートメモリ試験装置の構成
図、 第６図は多ポートメモリの説明図である。 図において、 １０は多ポートメモリ、 １１は格納領域、 １２はアドレスポート、 ２１は書込手段、 ２２は生成手段、 ２３は選択手段、 ２４は検出手段、 ２１０はＲＡＭ、 ２１１．６１１はデコーダ、 ２１２．６４０はメモリセルアレイ、 ２１３はセレクタ、 ２２０は書込処理部、 ２３０は読出制御部、 ２３１はアドレス生成部、 ２３２はポート選択部、 ２３３は選択制御部、 ２４０は検出部、 ６１０はアドレスポート、 ６２０は入力ポート、 ６３０は出力ポートである。

Claims (1)

【特許請求の範囲】
1. （１）複数の格納領域（１１１）と複数のアドレスポー
   ト（１１２）とを有し、入力される読出指示で指定され
   るアドレスポート（１１２）に入力されたアドレスに対
   応する格納領域（１１１）のデータを出力する多ポート
   メモリ（１１０）と、前記複数の格納領域（１１１）の
   それぞれに所定の第１ビットパターンを書き込み、当該
   格納領域（１１１）に対応するアドレスの各ビットを反
   転したアドレスに対応する格納領域（１１１）に前記第
   １ビットパターンの各ビットを反転した第２ビットパタ
   ーンを書き込む書込手段（１２１）と、 前記複数の格納領域（１１１）のそれぞれを順次に指定
   する第１アドレスとこの第１アドレスの各ビットを反転
   した第２アドレスとを生成する生成手段（１２２）と、 切替指示に応じて、前記複数のアドレスポート（１１２
   ）を順次に選択して前記第１アドレスを入力するととも
   に前記多ポートメモリ（１１０）に選択したアドレスポ
   ート（１１２）を指定する読出指示を出力し、他のアド
   レスポート（１１２）に前記第２アドレスを入力する選
   択手段（１２３）と、 前記多ポートメモリ（１１０）から出力されたデータに
   基づいて、前記第１ビットパターンと前記第２ビットパ
   ターンとの競合が発生したか否かを判定し、前記多ポー
   トメモリ（１１０）の欠陥を検出する検出手段（１２４
   ）と、 を備えて構成することを特徴とする多ポートメモリの試
   験方式。