JPH02162599A - 半導体メモリのテストモードにおけるビット間データ可変方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 半導体メモリのテストモードにおけるビット間データ可
変方法に関し、 １個の入力端子を通してデータを人力しながら複数ビッ
トのデータをそのビット間で任意可変にする方法を提供
することを目的とし、 通常モードでは１つのデータ入力端子を通して書込みデ
ータを入力し、それを選択した１つのメモリセルに書込
み、テストモードでは、該データ入力端子より入力した
データを複数メモリセルに同時に書込む、半導体メモリ
のテストモードにおけるビット間データ可変方法におい
て、複数ビットのレジスタを設けてテストモードではデ
ータ入力端子より複数ビットのデータをシリアルに入力
して該レジスタに書込み、また複数個の排他オアゲート
を設けて、テストモードでデータ入力端子に入力したテ
ストビットと前記レジスタデータとの排他オアをとって
、その結果の複数ピントデータを複数メモリセルへの書
込みデータとするよう構成する。

〔産業上の利用分野〕

本発明、半導体メモリのテストモードにおけるビット間
データ可変方法に関する。

近年の半導体メモリのメモリ容量増大に伴ない試験をす
る時間が長くなり、試験時間を短縮する方法が要求され
ている。

試験時間の短縮には複数ビット同時試験が有効であるが
、従来この複数ビットは同じ１またＯであった。本発明
はこれを１と０の任意の組合せにする方法に係るもので
ある。

〔従来の技術〕

半導体メモリは１チツプ１ビツト入／出力が一般的であ
るが、試験時間の短縮を狙って試験時には複数ビット同
時入／出力にしたものがある。第４図は１チツプ４人／
出型のメモリを示し、チップ１０は点線で示すように４
分割され、各領域から各１個のメモリセルＭＣＩ　〜Ｍ
Ｃ４が同時にアクセスされる。ＷＬ　（＋　、２は相互
を区別する添字であり、適宜省略する。他も同様）はワ
ード線、ＢＬはビット線である。本例ではワード線は横
方向に２領域に跨って延び、ビット線は各領域にだけ延
びる。ＤはメモリセルＭＣの書込みデータまたは読出し
データである。

この半導体メモリでも入出力は１ビツトであり、従って
４ビット読出しデータはアドレス信号により１つだけが
選択され、１つの出力端子ＤＯｕｔ（図示しない）に出
てくる。通常モードでの入力（書込み）データは１ビツ
トであるから、１つの入力端子Ｄｉｎ（図示しない）よ
り入力する。試験時には端子Ｄｉｎより入力した１ビツ
トをＤ１〜Ｄ４にして各メモリセルＭＣ，〜ＭＣ４へ書
込み、また各メモリセルより読出したＤ１〜Ｄ４をアン
ドまたはオアゲートを通して１つに纏め、端子Ｄｏｕｔ
より出力する。従って書込みデータは４ビツトとも同じ
１　　（Ｈレベル）またはＯ，（Ｌレベル）であり、こ
れらの読出しデータをＨ書込みのときアンド、Ｌ書込み
のときオア各ゲートを通して出力すれば、その出力デー
タビットがｌかＯかで正常、異常が分る。但し、４ビッ
ト纏めて、である。異常の場合は、４ビツトのうちの１
ビツト以上が異常、ということであり、何ビット異常か
、どのビットが異常かは分らない。

〔発明が解決しようとする課題〕

従来、複数ビット同時試験の回路では該複数ビットのデ
ータは全てＨまたはＬとしてリード／ライトしている。

しかしながらこれでは複数ビットのデータが全て同じで
あるため、ビット間の干渉が試験できない。即ちデータ
バスなどは複数本平行して走っているから相互間に過度
の寄生容量、リークなどがある恐れがあり、ビット線、
メモリセルなども隣接していると同様の恐れがあり、こ
れらは隣接データを一方は１、他方はＯとすることで検
出できるが、全て同じ１または０では検出不可能である
。

試験には任意のデータパターンをメモリセルに書込むも
のがあるが、複数同一ビットではこれができない（制約
を受ける）。これらの結果、従来方式では不良検出率が
低下する。

従って従来のテストモードでは全ての不良がりジエクト
できず、通常の動作モードで試験を行なう部分が多くな
り、結果的に試験時間が長くなる。

本発明はテストモードによる不良の検出率を上げ、試験
時間を短縮しようとするもので、１個の入力端子を通し
てデータを入力しながら複数ビットのデータをそのビッ
ト間で任意可変にする方法を提供することを目的とする
ものである。

〔課題を解決するための手段〕

第１図に示すように本発明では半導体メモリチップ１０
に複数（ｎ）ビットレジスタ１２と、該レジスタへ入力
データＤｉｎを書込む書込み回路１４と、ｎ個の排他オ
アゲート１６を設ける。

これらの排他オアゲート０１〜Ｇｎの一方の入力は共通
に入力データＤｉｎであり、他方の入力はｎビットレジ
スタ１２の各ビットである。これらの排他オアゲートの
出力がメモリセルアレイのｎ本のデータバスへ導かれ、
ｎビット同時書込みに供される。

なおこ＼では端子とそのデータは同じ符号で示しており
、従ってＤｉｎは入力端子ピンまたはその入力データで
ある。

〔作　用〕

本発明では１つの入力端子ピンＤｉｎを通して先ずｎビ
ットのデータをレジスタ１２に書込む。今、ｎ＝４とし
て上記ｎビットデータは０１０１であったとすると、書
込み回路１４よりレジスタ１２に０１０１がセットされ
る。

次に入力端子ピンＤｉｎにデータ１を入力すると、ノア
ゲート０１〜Ｇ４から１０１０が出力され、これが前記
メモリセルＭＣ１〜ＭＣ４への書込みデータになる。こ
うしてｎビット書込みデータを１．０の組合せとするこ
とができ、その組合せは最初レジスタ１２にセットする
ｎビットデータで任意に決めることができる。使用端子
ピンはＤｉｎｌつである。

〔実施例〕

第２図に本発明の実施例を示す。２０はメモリセルアレ
イ、２２はローデコーダ、２４はＩ１０ゲートとコラム
デコーダ、２６．３０はマルチプレクサ、３２はアドレ
スバッファである。外部アドレスＡ□＝Ａｎが入力する
と、アドレスバッファ３２はＡＯ−ＡｎとＡＯ〜Ａｎを
作り、これはマルチプレクサ３０を通してローデコーダ
２２に与えられ、メモリセルアレイのワード線を選択す
る。次に外部Ａ　Ｏ−Ａ　ｎが入力すると、アドレスバ
ッファ３２でＡｏ＝Ａ、ｎとＡｏ”Ａｎが作られ、これ
はマルチプレクサ３０を通してコラムデコーダ２４に与
えられ、メモリセルアレイのビット線を選択する。通常
モードでの続出しならこれで１つのメモリセルの読出し
データが取出され、これはマルチプレクサ２６、出力バ
ッファ３４を通して１ビット読出しデータＤｏｕｔとし
て出力される。

試験モードでは、入力端子ピンＤｉｎよりｎビットデー
タが、書込み回路１４によりレジスタ１２に書込まれ、
次いで１ビツトデータがＤｉｎに入り、これはＥＯＲゲ
ート群１６でレジスタ１２のｎビットとＥＯＲをとられ
、該レジスタのデータで定まる１、０組合せのｎビット
データとなり、マルチプレクサ２８を通してＩ１０ゲー
ト２４に入る。

一方、上記のようにローアドレスＡＯ−Ａｎ、コラムア
ドレスＡＯ〜Ａｎが時分割で入力し、これによりワード
線及びビット線の選択が行なわれる。

選択されるビット線はｎ本であり、これらにマルチプレ
クサ２８からのｎビットデータがのり、選択されたｎ個
のメモリセルに書込まれる。

読出しは同様にローアドレス、コラムアドレスを時分割
で入力し、選択したｎ個のメモリセルの記憶データを読
出し、このｎビット読出しデータとレジスタ１２のｎビ
ットデータとの一致／不−致をマルチプレクサ２６でと
り、かつこれらの結果をオアゲートで纏めて１ビツトの
出力Ｄｏｕｔとする。

第３図にマルチプレクサ２６及びＩ１０ゲート２４部分
の具体例を示す。メモリセルアレイからの読出しデータ
ＲＤはｎビット並列であり、通常モードでは、コラムデ
コーダ２４Ａの出力により開／閉するアンドゲート２４
ａ〜２４ｄで１ビツトのみ選択され、それがスルー状態
（レジスタ１２のビットはオール０）のＥＯＲゲート群
２６を通ってオアゲー）Ｇｆに入り、読出し出力Ｄｏｕ
ｔとなる。試験モードではコラムデコーダ２４Ａの出力
によりアンドゲート２４ａ〜２４ｄは全て開いており、
従ってメモリセルアレイからのｎビット続出しデータＲ
ＤはＥＯＲゲート群２６に入り、レジスタ１２のデコー
ダと一致しておればオール０、不一致なビットがあれば
そのビットのＥＯＲの出力は１となる。従ってオアゲー
トＧｆの出力が０ならｎ個のメモリセル回路は正常、１
ならいずれか１つ以上が不良、である。

レジスタ１２はシフトレジスタとし、端子Ｄｉｎより入
力するｎビットシリアルデコーダを逐次シフトインする
のが簡単である。制御回路３６にはＲＡＳ　（ローアド
レススロープ）、ＣＡＳ（コラムアドレスストローブ）
、およびＷＥ（ライトイネーブル）を人力し、これで書
込みを行なう。例えば通常モードでは最初ＲＡＳが入り
、次いでＣＸ３−が入るが、これを逆にして最初ＣＡＳ
、次いでＲＡＳを入力して、これで試験モードであるこ
とを指示する。またシフトレジスタにはシフトクロツタ
が必要であるが、こればＷＥをＨ，Ｌに繰り返し変えて
これをシフトクロックにする。

通常モードの書込みは端子Ｄｉｎより書込みデータを入
力して行なうが、これはＥＯＲゲート１６は通さず、直
接マルチプレクサ２８に入力して行なう。

〔発明の効果〕

以上説明したように本発明ではビット間データを任意に
変えることができるため、半導体メモリを複数ビット同
時に、任意のデータパターンで試験でき、従来のテスト
モードに比較して不良検出能力を大きくすることができ
る。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の実施例を示すブロック図、第３図は第
２図の一部の具体例を示す回路図、第４図は複数セル同
時アクセス型メモリの説明図である。 第１図でＤｉｎはデータ入力端子、１２はレジスタ、１
４は書込み回路、１６は排他オアゲート群である。

Claims (1)

1. 【特許請求の範囲】 １、通常モードでは１つのデータ入力端子（Ｄｉｎ）を
   通して書込みデータを入力し、それを選択した１つのメ
   モリセルに書込み、テストモードでは、該データ入力端
   子より入力したデータを複数メモリセルに同時に書込む
   、半導体メモリのテストモードにおけるビット間データ
   可変方法において、 複数（ｎ）ビットのレジスタ（１２）を設けてテストモ
   ードではデータ入力端子（Ｄｉｎ）より複数ビットのデ
   ータをシリアルに入力して該レジスタに書込み、 また複数（ｎ）個の排他オアゲートを設けて、テストモ
   ードでデータ入力端子（Ｄｉｎ）に入力したテストビッ
   トと前記レジスタデータとの排他オアをとって、その結
   果の複数（ｎ）ビットデータを複数メモリセルへの書込
   みデータとすることを特徴とするビット間データ可変方
   法。