JPH05314786A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】 行デコーダ２とメモリセルアレイ１との間に
行シフトレジスタ４を設けると共に、列デコーダ３とメ
モリセルアレイ１との間に列シフトレジスタ５を設け、
これら行シフトレジスタ４と列シフトレジスタ５の入出
力とシフト動作を制御するシフトレジスタ制御回路６を
設けた。 【効果】 行シフトレジスタ４と列シフトレジスタ５と
によって任意のパターンの行アドレスや書き込みデータ
を発生させることができるので、効率のよい機能試験を
高速に実行することができるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、内部に機能試験を行う
ための回路を備えた半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は、記憶容量の増
大に伴って機能試験に長時間を要するようになり、これ
が生産性の向上を阻む原因となって来ていた。そこで、
この機能試験に要する時間を短縮するために、半導体記
憶装置の内部に機能試験を行うための回路を内蔵したも
のが従来から開発されている。

【０００３】上記従来の半導体記憶装置としては、例え
ば図４に示すように、並列読出回路８を備えたものがあ
る。この並列読出回路８は、メモリセルアレイ１から読
み出したデータを列デコーダ３が同時に複数選択し、こ
れに対応して複数設けられたデータ線９にそれぞれ並行
して出力させるようにした回路である。そして、メモリ
セルアレイ１内の複数のメモリセルに同一のデータを書
き込んだ後に、列デコーダ３にデータ線９の本数分のピ
ッチで進む列アドレスを順次送るようにすれば、この並
列読出回路８によって、メモリセルアレイ１からのデー
タを並行してデータ線９の本数分ずつ順次読み出すこと
ができる。従って、この半導体記憶装置は、データの読
み出しを高速化することにより機能試験に要する時間を
短縮化することができる。

【０００４】また、上記従来の半導体記憶装置として
は、図５に示すように、比較回路１０を備えたものもあ
った。この比較回路１０は、複数のデータ線９に読み出
されたデータが全て一致するかどうかを検査する回路で
ある。従って、この半導体記憶装置は、先に複数のメモ
リセルに書き込んだ同一のデータを並行してデータ線９
の本数分ずつ順次読み出した際に、比較回路１０によっ
てこれらが全て一致するかどうかを検査してその比較結
果を出力することができるので、機能試験に要する時間
をさらに短縮することができるようになる。

【０００５】

【発明が解決しようとする課題】ところで、半導体記憶
装置の機能試験としては、メモリセルアレイの対角線方
向に配置されたメモリセルにデータを書き込むダイアゴ
ナル系試験パターンを用いた方法が比較的不良検出率の
高いことで知られている。

【０００６】しかしながら、上記従来のデータを並列に
読み出す方法では、各メモリセルをシーケンシャルにし
かアクセスできないため、効率のよいダイアゴナル系試
験パターンによる機能試験を採用することができなかっ
た。また、このダイアゴナル系試験パターンによる機能
試験を行うために、外部からアドレスとデータを供給し
て通常のランダムアクセスを行ったのでは、この機能試
験のための回路を内蔵した意味がなくなり、試験のため
にさらに長い時間を要するようになる。

【０００７】従って、従来の半導体記憶装置では、不良
検出率の高いダイアゴナル系試験パターンによる機能試
験を高速に実行することができないという問題があっ
た。

【０００８】本発明は、上記事情に鑑み、機能試験のた
めの行アドレスや書き込みデータを任意のパターンで高
速に発生することができる半導体記憶装置を提供するこ
とを目的としている。

【０００９】

【課題を解決するための手段】本発明の半導体記憶装置
は、多数のメモリセルを行列状に配置したメモリセルア
レイと、該メモリセルアレイの行方向の選択を行う行デ
コーダと、該メモリセルアレイの列方向の選択を行う列
デコーダとを備えた半導体記憶装置において、該行デコ
ーダと該メモリセルアレイとの間に、該行デコーダの出
力をパラレルに入力すると共に、パラレル出力を該行デ
コーダの出力に代えて該メモリセルアレイに接続するこ
とができ、かつ、入力データをシフトさせることができ
る行シフトレジスタと、該列デコーダと該メモリセルア
レイとの間に、該列デコーダの出力をパラレルに入力す
ると共に、パラレル出力を該列デコーダの出力による選
択に代えて該メモリセルアレイに接続することができ、
かつ、入力データをシフトさせることができる列シフト
レジスタと、該行シフトレジスタと該列シフトレジスタ
の入出力とシフト動作を制御するシフトレジスタ制御回
路とが設けられており、そのことにより上記目的が達成
される。

【００１０】又、本発明の半導体装置は、前記列シフト
レジスタに自身のパラレル出力のデータと前記メモリセ
ルアレイから読み出したデータとを比較する比較回路が
設けられており、そのことにより上記目的が達成され
る。

【００１１】

【作用】請求項１の構成によれば、行シフトレジスタ
は、行デコーダの出力をパラレルに入力することによ
り、任意のデータをセットすることができる。そして、
この行シフトレジスタにセットされたデータは、パラレ
ル出力をメモリセルアレイに接続することにより、対応
する行アドレスへのアクセスとすることができる。した
がって、この行シフトレジスタに適当なデータをセット
し、これを順次シフトさせれば、任意の行アドレスを順
に変更してアクセスすることができるようになる。

【００１２】また、列シフトレジスタも、列デコーダの
出力をパラレルに入力することにより、任意のデータを
セットすることができる。そして、この列シフトレジス
タにセットされたデータは、パラレル出力をメモリセル
アレイに接続することにより、各列アドレスへの書き込
みデータとすることができる。従って、この列シフトレ
ジスタに適当なデータをセットし、これを順次シフトさ
せれば、任意のデータを列アドレスに沿って順に移動さ
せながら、書き込みを行うことができるようになる。

【００１３】シフトレジスタ制御回路は、上記行シフト
レジスタと列シフトレジスタの入出力とシフト動作を制
御することにより、メモリセルアレイの任意のアドレス
に任意のデータを書き込み、また、任意のアドレスのデ
ータを読み出すことができる。そして、特に行シフトレ
ジスタと列シフトレジスタとを同時にシフトさせながら
アクセスを行うことにより、メモリセルアレイの対角線
方向のメモリセルに対して順に書き込みや読み出しを行
うことができるようになる。なお、このシフトレジスタ
制御回路は、行シフトレジスタと列シフトレジスタのシ
フト方向を任意に制御できるようにすることもできる。

【００１４】この結果、請求項１の発明によれば、行デ
コーダと列デコーダの出力を行シフトレジスタと列シフ
トレジスタにセットして適宜シフト動作させるだけで、
行アドレスを変化させながら、また、書き込みデータを
変化させながら、メモリセルアレイへのアクセスを行う
ことができるので、種々パターンの機能試験を高速に実
行することができるようになる。そして、特に行シフト
レジスタと列シフトレジスタを同時にシフト動作させる
ことにより、メモリセルアレイの対角線方向のメモリセ
ルに対して順に書き込みや読み出しを行うダイアゴナル
系試験パターンによる機能試験を高速に実行することが
できるようになる。

【００１５】また、請求項２に示すように、列シフトレ
ジスタに比較回路を設けておけば、この列シフトレジス
タのパラレル出力のデータをメモリセルアレイに書き込
み、同じデータがセットされた状態で再び読み出しを行
ったときに、書き込みデータと読み出しデータとを直ち
に比較することができるようになる。

【００１６】この結果、請求項２の発明によれば、機能
試験の際にメモリセルアレイから読み出したデータを外
部に出力することなく、列シフトレジスタ内で並行して
検査することができるので、この機能試験をさらに高速
に実行することができるようになる。

【００１７】

【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。

【００１８】図１乃至図３は本発明の一実施例を示すも
のであって、図１は半導体記憶装置の構成を示すブロッ
ク図、図２は行シフトレジスタの構成の一部を示す回路
ブロック図、図３は列シフトレジスタの構成の一部を示
す回路ブロック図である。尚、図２では行シフトレジス
タの上側にメモリセルアレイを配している。

【００１９】本実施例の半導体記憶装置は、図１に示す
ように、多数のメモリセルを行列状に配置したメモリセ
ルアレイ１と、このメモリセルアレイ１の行アドレスの
選択を行う行デコーダ２と、このメモリセルアレイ１の
列アドレスの選択を行う列デコーダ３とを備えている。

【００２０】上記メモリセルアレイ１と行デコーダ２と
の間には、行シフトレジスタ４が設けられている。行シ
フトレジスタ４は、図２に示すように、シフトレジスタ
用のフリップフロップ回路４ａをメモリセルアレイ１の
ワード線の本数分備えた回路である。各フリップフロッ
プ回路４ａは、プリセット入力ＰＲが行デコーダ２の各
出力に接続され、ロード信号ＬＤによってこの行デコー
ダ２の出力をそれぞれセットすることができるようにな
っている。また、各フリップフロップ回路４ａは、クロ
ック信号ＣＫによって隣接するフリップフロップ回路４
ａの出力Ｑをデータ入力Ｄに入力しラッチすることによ
りシフト動作を行うようになっている。ただし、この隣
接するフリップフロップ回路４ａとの接続は、行アップ
信号ＵＰRと行ダウン信号ＤＷRのいずれかがＨレベルと
なることによって切り換わるため、シフト方向を制御す
ることができる。なお、行アップ信号ＵＰRと行ダウン
信号ＤＷRが両方ともＬレベルの場合には、隣接するフ
リップフロップ回路４ａとの間が遮断されるので、シフ
ト動作が停止することになる。

【００２１】上記行シフトレジスタ４には、試験信号Ｔ
Ｈによって回路を切り換える切換回路４ｂが設けられて
いる。そして、この試験信号ＴＨがＬレベルの場合に
は、図示のように、行デコーダ２の出力をそのままメモ
リセルアレイ１のワード線にそれぞれ接続するようにな
っている。また、試験信号ＴＨがＨレベルになると、切
換回路４ｂが切り換わり、フリップフロップ回路４ａの
出力Ｑをメモリセルアレイ１の各ワード線に接続するこ
とができる。

【００２２】上記メモリセルアレイ１と列デコーダ３と
の間には、列シフトレジスタ５が設けられている。列シ
フトレジスタ５は、図３に示すように、シフトレジスタ
用のフリップフロップ回路５ａをメモリセルアレイ１の
ビット線の本数分備えた回路である。各フリップフロッ
プ回路５ａは、プリセット入力ＰＲが列デコーダ３の各
出力に接続され、ロード信号ＬＤによってこの列デコー
ダ３の出力をそれぞれセットすることができるようにな
っている。また、各フリップフロップ回路５ａは、クロ
ック信号ＣＫによって隣接するフリップフロップ回路５
ａの出力Ｑをデータ入力Ｄに入力しラッチすることによ
りシフト動作を行うようになっている。ただし、この隣
接するフリップフロップ回路５ａとの接続は、列アップ
信号ＵＰCと列ダウン信号ＤＷCのいずれかがＨレベルと
なることによって切り換わるため、シフト方向を制御す
ることができる。なお、列アップ信号ＵＰCと列ダウン
信号ＤＷCが両方ともＬレベルの場合には、隣接するフ
リップフロップ回路５ａとの間が遮断されるので、シフ
ト動作が停止することになる。

【００２３】上記列シフトレジスタ５には、試験信号Ｔ
Ｈによって回路を切り換える切換回路５ｂが設けられて
いる。そして、この試験信号ＴＨがＬレベルの場合に
は、図示のように、行デコーダ２の出力をそのままトラ
ンスファゲート５ｃに送り、これがアクティブな場合に
メモリセルアレイ１のビット線をデータ線対のいずれか
に接続するようになっている。また、試験信号ＴＨがＨ
レベルになると、切換回路５ｂが切り換わり、常にトラ
ンスファゲート５ｃがフリップフロップ回路５ａの出力
Ｑをメモリセルアレイ１の各ビット線に接続するように
なっている。

【００２４】さらに、上記列シフトレジスタ５には、各
フリップフロップ回路５ａごとに排他的論理和回路５ｄ
が設けられている。排他的論理和回路５ｄは、２入力が
不一致の場合にのみＨレベルを出力する比較回路であ
り、対応するフリップフロップ回路５ａの出力Ｑとメモ
リセルアレイ１のビット線が入力に接続されている。そ
して、この排他的論理和回路５ｄの出力は、いずれか１
個でも排他的論理和回路５ｄが不一致を検出すると、列
シフトレジスタ５の判定出力がＬレベルとなるように接
続されている。

【００２５】上記行シフトレジスタ４と列シフトレジス
タ５は、シフトレジスタ制御回路６からの制御信号によ
って制御されるようになっている。即ち、シフトレジス
タ制御回路６は、これらの行シフトレジスタ４と列シフ
トレジスタ５にそれぞれ試験信号ＴＨとロード信号ＬＤ
とクロック信号ＣＫを送るようになっている。また、こ
のシフトレジスタ制御回路６は、行シフトレジスタ４に
行アップ信号ＵＰRと行ダウン信号ＤＷRを送り、列シフ
トレジスタ５に列アップ信号ＵＰCと列ダウン信号ＤＷC
を送るようになっている。さらに、このシフトレジスタ
制御回路６は、読出書込回路７に書き込み信号ＷＲと読
み出し信号ＲＤを送り、通常の手順に従ってメモリセル
アレイ１のデータの書き込みと読み出しを制御するよう
になっている。

【００２６】上記構成の半導体記憶装置の動作を説明す
る。

【００２７】通常動作時には、シフトレジスタ制御回路
６が試験信号ＴＨをＨレベルとするので、行シフトレジ
スタ４は、行デコーダ２の出力をそのままメモリセルア
レイ１の各ワード線に接続し、列シフトレジスタ５は、
列デコーダ３の出力によって選択されたメモリセルアレ
イ１のビット線のみをデータ線対に接続する。すると、
行デコーダ２と列デコーダ３は、動作速度を損なわれる
ことなく、通常の手順に従ってメモリセルアレイ１への
アクセスを行うことができる。

【００２８】また、機能試験を行う場合には、シフトレ
ジスタ制御回路６が試験信号ＴＨをＬレベルにして、メ
モリセルアレイ１と行デコーダ２及び列デコーダ３との
間を遮断する。そして、行デコーダ２と列デコーダ３に
適当なアドレスを入力しておき、シフトレジスタ制御回
路６からのロード信号ＬＤによってこれらの出力を行シ
フトレジスタ４と列シフトレジスタ５の各フリップフロ
ップ回路４ａ、５ａにそれぞれセットする。

【００２９】上記の状態で読出書込回路７に書き込み信
号ＷＲを送ると、メモリセルアレイ１における行シフト
レジスタ４にセットされたデータによって選択されたワ
ード線上の各メモリセルに、各ビット線を介して列シフ
トレジスタ５にセットされたデータがそれぞれ書き込ま
れる。また、読出書込回路７に読み出し信号ＲＤを送る
と、このワード線上の各メモリセルからビット線上にデ
ータが読み出され、列シフトレジスタ５の各排他的論理
和回路５ｄに送られる。ここで、各排他的論理和回路５
ｄには、対応するフリップフロップ回路５ａの出力Ｑも
入力されるようになっていて、この値は先に書き込んだ
データそのものであるため、読み出しデータの期待値と
なる。そして、各排他的論理和回路５ｄは、この期待値
とメモリセルアレイ１から読み出したデータとを比較
し、いずれか１個でも不一致が検出されると判定出力を
Ｌレベルとする。従って、この列シフトレジスタ５から
出力される判定出力をモニタするだけで、メモリセルの
欠陥を検出することができる。

【００３０】上記のようにしてデータの書き込みと読み
出しによる検査が終わると、シフトレジスタ制御回路６
からクロック信号ＣＫを１パルス出力し、行シフトレジ
スタ４及び列シフトレジスタ５にセットされたデータを
シフトさせる。また、この際、シフトレジスタ制御回路
６は、行アップ信号ＵＰR又は行ダウン信号ＤＷRのいず
れかをＨレベルとし、列アップ信号ＵＰC又は列ダウン
信号ＷＤCのいずれかをＨレベルとすることにより、行
シフトレジスタ４と列シフトレジスタ５のシフト方向を
それぞれ定めておく。すると、行シフトレジスタ４のデ
ータによって選択されるワード線が１本ずれ、また、列
シフトレジスタ５のデータも１ビットずれるため、メモ
リセルアレイ１上のメモリセルに前回とは対角線方向に
ずれたパターンで書き込みを行うことができる。そし
て、このデータを再び読み出して列シフトレジスタ５の
排他的論理和回路５ｄで期待値と比較し、以降この動作
を繰り返すと、ダイアゴナル系試験パターンによる機能
試験を行うことができる。

【００３１】また、本実施例の半導体記憶装置は、シフ
トレジスタ制御回路６による制御方法を変更することに
より、他の様々なパターンによって機能試験を行うこと
ができる。

【００３２】この結果、本実施例の半導体記憶装置は、
内蔵された行シフトレジスタ４と列シフトレジスタ５に
よって各種のパターンによるアドレスとデータを発生さ
せると共に、読み出しデータの検査も並行して行うこと
ができるので、効率のよい機能試験を高速に実行するこ
とができるようになる。

【００３３】

【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、行シフトレジスタと列シフ
トレジスタとによって任意のパターンの行アドレスや書
き込みデータを発生させることができるので、効率のよ
い機能試験を高速に実行することができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すものであって、半導体
記憶装置の構成を示すブロック図である。

【図２】本発明の一実施例を示すものであって、行シフ
トレジスタの構成の一部を示す回路ブロック図である。

【図３】本発明の一実施例を示すものであって、列シフ
トレジスタの構成の一部を示す回路ブロック図である。

【図４】従来例を示すものであって、半導体記憶装置の
構成を示すブロック図である。

【図５】他の従来例を示すものであって、半導体記憶装
置の構成を示すブロック図である。

【符号の説明】

１ メモリセルアレイ ２ 行デコーダ ３ 列デコーダ ４ 行シフトレジスタ ５ 列シフトレジスタ ６ シフトレジスタ制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 多数のメモリセルを行列状に配置したメ
   モリセルアレイと、該メモリセルアレイの行方向の選択
   を行う行デコーダと、該メモリセルアレイの列方向の選
   択を行う列デコーダとを備えた半導体記憶装置におい
   て、 該行デコーダと該メモリセルアレイとの間に、該行デコ
   ーダの出力をパラレルに入力すると共に、パラレル出力
   を該行デコーダの出力に代えて該メモリセルアレイに接
   続することができ、かつ、入力データをシフトさせるこ
   とができる行シフトレジスタと、 該列デコーダと該メモリセルアレイとの間に、該列デコ
   ーダの出力をパラレルに入力すると共に、パラレル出力
   を該列デコーダの出力による選択に代えて該メモリセル
   アレイに接続することができ、かつ、入力データをシフ
   トさせることができる列シフトレジスタと、 該行シフトレジスタと該列シフトレジスタの入出力とシ
   フト動作を制御するシフトレジスタ制御回路とが設けら
   れた半導体記憶装置。
2. 【請求項２】前記列シフトレジスタに自身のパラレル出
   力のデータと前記メモリセルアレイから読み出したデー
   タとを比較する比較回路が設けられたことを特徴とする
   請求項１に記載の半導体記憶装置。