KR100371476B1 - 반도체 집적 회로 - Google Patents

반도체 집적 회로 Download PDF

Info

Publication number
KR100371476B1
KR100371476B1 KR10-2001-0014558A KR20010014558A KR100371476B1 KR 100371476 B1 KR100371476 B1 KR 100371476B1 KR 20010014558 A KR20010014558 A KR 20010014558A KR 100371476 B1 KR100371476 B1 KR 100371476B1
Authority
KR
South Korea
Prior art keywords
dram
circuit
output
control
circuits
Prior art date
Application number
KR10-2001-0014558A
Other languages
English (en)
Other versions
KR20010093672A (ko
Inventor
고우찌도시유끼
스기사와요시노리
호조다께히꼬
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20010093672A publication Critical patent/KR20010093672A/ko
Application granted granted Critical
Publication of KR100371476B1 publication Critical patent/KR100371476B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

LSI에 탑재된 복수의 DRAM 회로를 테스트할 때의 테스트 시간을 단축하거나,복수의 DRAM 회로의 판독 데이터를 고속으로 전송시킨다.
복수의 DRAM 회로(11, 12)와, 테스트 제어 신호 입력을 받아 각 DRAM 회로에 대한 테스트를 병행하여 행하는 기능을 갖는 제어 회로(13)와, 제어 회로에 의해 제어되고, 테스트 시에 DRAM 매크로 신호 입력을 복수의 DRAM 회로에 공급하는 기능을 갖는 입력 셀렉터(14)와, 제어 회로에 의해 제어되며, 테스트 시에 복수의 DRAM 회로의 각 출력 신호를 선택 제어하여 매크로 출력 단자(18)로 출력시키는 기능을 갖는 출력 셀렉터(15)를 구비한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 동일 반도체 칩 상에 복수의 매크로 회로를 탑재한 다수 매크로 탑재 반도체 집적 회로에 관한 것으로, 특히 데이터 전송이나 각 매크로 회로의 테스트 등을 행하기 위한 제어 회로에 관한 것이며, 복수의 DRAM 회로를 탑재한 LSI, 복수의 DRAM 회로와 논리 회로를 혼재한 DRAM 혼재 논리 LSI 등에 사용되는 것이다.
복수의 매크로 회로를 탑재한 다수 매크로 탑재 LSI로서, 복수의 DRAM 회로(매크로 회로)를 탑재한 DRAM이나, DRAM 회로와 다른 종류의 매크로 회로(예를 들면 논리 회로)를 혼재한 DRAM 혼재 논리 LSI 등이 있다.
종래, 복수의 DRAM 회로를 탑재한 LSI에 있어서, 복수의 DRAM 회로를 테스트할 때는 각 DRAM 회로마다 별도로 테스트을 행하고 있다.
도 7 및 도 8은, 예를 들면 동기형의 복수의 DRAM 회로를 탑재한 종래의 LSI 에 있어서 2개의 DRAM 회로를 연속적으로 테스트하는 경우의 액세스의 순서를 설명하기 위해 액세스 패턴을 나타내는 모식도 및 플로우차트이다.
즉, 우선, 제1 DRAM 회로에 대하여, 최초의 로우에 대하여 모든 컬럼의 메모리셀을 순차로 액세스하고, 이러한 액세스를 다음의 로우로부터 최후의 로우까지 반복한다. 다음에, 제2 DRAM 회로에 대하여 상기 제1 DRAM 회로와 마찬가지로 액세스한다.
이 경우, 제1 DRAM 회로에 대하여 로우의 액세스마다, 뱅크 액티브 신호 BACT를 활성화한 후에 로우 선택을 행하여 각 컬럼순으로 리드(READ) 동작을 행하는 액세스 기간 tRAS 및 비트선 프리차지 신호 BPRC에 의해 비트선 프리차지 동작을 행하는 프리차지 기간 tPR을 필요로 하며, 또한 제2 DRAM 회로에 대해서도 로우의 액세스마다 액세스 기간 tRAS 및 프리차지 기간 tPR을 필요로 한다.
그러나, 상기한 바와 같이 각 DRAM 회로를 액세스할 때, 각 DRAM 회로마다 액티브로부터 프리차지까지의 시간 tRAS와, 프리차지로부터 액티브까지의 시간 tRP를 필요로 하는 것은 테스트 시간이 길게 걸린다고 하는 문제가 있다.
도 9는, 예를 들면 동기형의 복수의 DRAM 회로를 탑재한 종래의 LSI에 있어서 2개의 DRAM 회로를 동일하게 제어하여 DRAM 회로 외부로 데이터 전송을 행하는 경우의 액세스의 순서를 나타내는 플로우차트이다.
즉, 우선, 제1 DRAM 회로에 대하여, 최초의 로우에 대해 모든 컬럼의 메모리셀을 순차로 액세스한다. 다음에, 제2 DRAM 회로에 대하여, 최초의 로우에 대해 모든 컬럼의 메모리셀을 순차로 액세스한다. 이와 같이 제1 DRAM 회로에 대한 액세스와 제2 DRAM 회로에 대한 액세스를 교대로 전환하면서, 다음의 로우로부터 최후의 로우까지 액세스를 반복한다.
이 경우, 각 로우의 액세스마다, 뱅크 액티브 신호 BACT를 활성화한 후에 로우 선택을 행하여 각 컬럼 순으로 리드 동작을 행하는 액세스 기간 tRAS 및 비트선 프리차지 신호 BPRC에 의해 비트선 프리차지 동작을 행하고 나서 다른 DRAM 회로의 뱅크 액티브 신호 BACT를 활성화하기까지의 방어 차지 기간 tPR을 필요로 한다.
그러나, 상기한 바와 같이 복수의 DRAM 회로에 교대로 액세스하여 DRAM 회로 로부터 판독한 데이터를 전송시킬 때, 상기한 바와 같이 각 DRAM 회로마다 액티브로부터 프리차지까지의 시간 tRAS와, 프리차지하고 나서 다른 DRAM 회로를 액티브할 때까지의 시간 tRP를 필요로 하는 것은 오버헤드 타임을 필요로 하기 때문에, 고속으로 데이터를 전송시키고 싶을 때 문제가 있다.
도 1O은 DRAM 회로의 뱅크 1개분의 일부를 대표적으로 나타내고 있다.
이 메모리셀 어레이는 로우 방향으로 배치된 워드선 WLi와 직교하는 컬럼 방향으로 배치된 비트선쌍 BLi, /BLi의 각 교차부에 대응하여 배치(매트릭스 배치) 된 1 트랜지스터·1 캐패시터 구성의 메모리셀 MC로 이루어지는 서브 셀 어레이부와, 이 서브 셀 어레이부의 양측에 배치되고, 선택된 로우의 메모리셀 MC로부터 비트선 BLi 혹은 /BLi에 판독된 데이터를 증폭하는 감지 증폭기 S/A군을 구비하며, 컬럼 선택선 CSLi에 의해 선택되는 컬럼 스위치 CS를 통해 데이터의 기입/판독이 행해진다.
상기한 바와 같이 복수의 DRAM 회로를 탑재한 종래의 LSI는 각 DRAM 회로로부터 판독한 데이터를 고속으로 전송시키고 싶을 때 문제가 있다. 또한, 각 DRAM 회로를 테스트할 때의 테스트 시간이 길게 걸린다고 하는 문제가 있었다.
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 복수의 DRAM 회로의 판독 데이터를 고속으로 전송시키는 것이 가능해지는 다수 매크로 탑재 반도체 집적 회로를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은 복수의 DRAM 회로를 테스트할 때의 테스트 시간을 단축할 수 있는 다수 매크로 탑재 반도체 집적 회로를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 복수의 DRAM 회로(매크로 회로)를 동일 반도체 칩 상에 탑재한 DRAM 혼재 LSI의 일부를 나타내는 블록도.
도 2는 도 1의 LSI에 있어서 2개의 DRAM 회로를 병행하여 테스트하는 경우의 액세스의 순서를 설명하기 위해 액세스 패턴을 나타내는 모식도.
도 3은 도 1의 LSI에 있어서 2개의 DRAM 회로를 병행하여 테스트하는 경우의 액세스의 순서를 나타내는 플로우차트.
도 4는 본 발명의 제2 실시예에 따른 DRAM 혼재 논리 LSI의 일부를 나타내는 블록도.
도 5는 본 발명의 제3 실시예에 따른 복수의 DRAM 회로(매크로 회로)와 1개의 논리 회로(매크로 회로)를 동일 반도체 칩 상에 탑재한 DRAM 혼재 논리 LSI의 일부를 나타내는 블록도.
도 6은 도 5의 LSI에 있어서 2개의 DRAM 회로에서 교대로 데이터를 판독하여 외부로 데이터 전송을 행하는 경우의 액세스의 순서를 나타내는 플로우차트.
도 7은 복수의 DRAM 회로를 탑재한 종래의 LSI에 있어서 2개의 DRAM 회로를 연속적으로 테스트하는 경우의 액세스의 순서를 설명하기 위해 액세스 패턴을 나타내는 모식도 및 플로우차트.
도 8은 복수의 DRAM 회로를 탑재한 종래의 LSI에 있어서 2개의 DRAM 회로를 연속적으로 테스트하는 경우의 액세스의 순서를 나타내는 플로우차트.
도 9는 동기형의 복수의 DRAM 회로를 탑재한 종래의 LSI에 있어서 2개의 DRAM 회로를 동일하게 제어하여 DRAM 회로 외부로 데이터 전송을 행하는 경우의 액세스의 순서를 나타내는 플로우차트.
도 10은 DRAM 회로의 뱅크 1개분의 일부를 대표적으로 나타내는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 제1 DRAM 회로
12 : 제2 DRAM 회로
13 : 제어 회로
14 : 입력 셀렉터
15 : 출력 셀렉터
16 : 테스트 제어 입력 단자
17 : 매크로 입력 단자
18 : 매크로 출력 단자
본 발명의 제1 다수 매크로 탑재 반도체 집적 회로는 복수의 DRAM 회로와, 테스트 제어 신호 입력을 받아 상기 각 DRAM 회로에 대한 입출력 제어 및 테스트제어를 병행하여 행하는 기능을 갖는 제어 회로와, 상기 제어 회로에 의해 제어되고, DRAM 매크로 신호 입력을 상기 복수의 DRAM 회로의 임의의 1개에 공급하는 기능을 갖는 입력 셀렉터와, 상기 제어 회로에 의해 제어되며, 통상 동작 시에는 상기 복수의 DRAM 회로의 임의의 1개의 출력 신호를 선택하여 매크로 출력 단자로 출력시키고, 테스트 시에는 상기 복수의 DRAM 회로의 각 출력 신호를 선택 제어하여 매크로 출력 단자로 출력시키는 기능을 갖는 출력 셀렉터를 구비하는 것을 특징으로 한다.
본 발명의 제2 다수 매크로 탑재 반도체 집적 회로는 복수의 DRAM 회로와, 상기 복수의 DRAM 회로에 각각 대응하여 설치되고, 제어 신호 입력을 받아 각각 대응하는 DRAM 회로의 제어를 행하는 기능을 갖는 복수의 제어 회로와, 상기 제어 신호 입력을 받아 제어되며, 통상 동작 시에는 상기 복수의 DRAM 회로의 임의의 1개의 출력 신호를 선택하여 매크로 출력 단자로 출력시키고, 테스트 시에는 상기 복수의 DRAM 회로의 각 출력 신호를 선택 제어하여 매크로 출력 단자로 출력시키는 기능을 갖는 출력 셀렉터를 구비하는 것을 특징으로 한다.
본 발명의 제3 다수 매크로 탑재 반도체 집적 회로는 복수의 DRAM 회로와, 제어 신호 입력을 받아 상기 복수의 DRAM 회로를 동시에 또한 개별로 제어하는 개별 제어 기능을 갖는 개별 제어 회로와, DRAM 매크로 신호 입력을 상기 복수의 DRAM 회로의 임의의 1개에 공급하는 기능을 갖는 입력 셀렉터와, 상기 복수의 DRAM 회로의 임의의 1개의 출력 신호를 선택하여 매크로 출력 단자로 출력시키는 기능을 갖는 출력 셀렉터를 구비하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
〈제1 실시예〉
도 1은 제1 실시예에 따른 복수의 DRAM 회로(매크로 회로)를 동일 반도체 칩 상에 탑재한 LSI의 일부를 나타내는 블록도이다.
이 LSI 칩은 제1 DRAM 회로(11)와, 제2 DRAM 회로(12)와, 테스트 제어 신호 입력을 받아 2개의 DRAM 회로(11, 12)에 대한 각종 제어를 행하는 기능을 갖는 제어 회로(13)와, 입력 셀렉터(14) 및 출력 셀렉터(15)를 구비하고 있다.
LSI 칩 외부에는 테스트 제어 신호 입력용의 제어 입력 단자(16)와, DRAM 매크로 신호 입력용의 매크로 입력 단자(17)와, DRAM 매크로 신호 출력용의 매크로 출력 단자(18)가 설치되어 있다. 그리고, 상기 테스트 제어 입력 단자(16)는 제어 회로(13)에 접속되고, 매크로 입력 단자(17)는 입력 셀렉터(14)에 접속되며, 매크로 출력 단자(18)는 출력 셀렉터(15)에 접속되어 있다.
입력 셀렉터(14)는 어드레스 입력, 데이터 입력 등이 시계열로 입력하는 DRAM 매크로 신호 입력을, 2개의 DRAM 회로(11, 12)의 임의의 한쪽에 공급하는 기능(통상 동작 시)과 양쪽에 공급하는 기능[제어 회로(13)에 의해 제어되는 테스트시]을 갖는다.
출력 셀렉터(15)는 2개의 DRAM 회로(11, 12)의 임의의 한쪽의 출력 신호를 선택 제어하여 매크로 출력 단자(18)로 출력시키는 기능(통상 동작 시)과, 2개의 DRAM 회로(11, 12)의 각 출력 신호를 교대로 선택 제어하여 매크로 출력 단자(18)로 출력시키는 기능(테스트 회로에 의해 제어되는 테스트 시)을 갖는다.
도 2 및 도 3은 도 1의 LSI에 있어서, 예를 들면 동기형의 2개의 DRAM 회로(11, 12)를 병행하여 테스트하는 경우의 액세스의 순서를 설명하기 위해 액세스 패턴을 나타내는 모식도 및 플로우차트이다.
제어 회로(13)는 제어 신호 입력을 받으면, 2개의 DRAM 회로(11, 12)를 병행하여 테스트하기 위해 입력 셀렉터(14)를 제어하여 DRAM 매크로 신호 입력을 2개의 DRAM 회로(11,12)의 양방에 입력시키고, 출력 셀렉터(15)를 제어하여 2개의 DRAM 회로(11 ,12)의 각 출력 신호를 교대로 선택하여 매크로 출력 단자(18)로 출력시키도록 제어한다.
이 때, 2개의 DRAM 회로(11, 12)의 최초의 로우에 대하여 우선, 제1 DRAM 회로(11)의 각 컬럼순으로 메모리셀을 액세스하고, 계속해서, 제2 DRAM 회로(12)에 대하여 각 컬럼순으로 메모리셀을 액세스한다. 이러한 액세스를, 2개의 DRAM 회로(11, 12)의 다음의 로우로부터 최후의 로우까지 반복한다. 여기서, 2개의 DRAM 회로(11, 12)의 하나의 로우를 액세스하는 데 필요한 시간은 뱅크 액티브 신호 BACT를 활성화한 후에 제1 DRAM 회로(11)의 각 컬럼순으로 리드(READ) 동작을 행하는 제1 액세스 기간과, 출력 셀렉터(15)를 제어하여 제1 DRAM 회로(11)의 소정 폭의 데이터를 출력시키는 제1 출력 기간과, 제2 DRAM 회로(12)의 각 컬럼순으로 리드(READ) 동작을 행하는 제2 액세스 기간과, 비트선 프리차지 신호 BPRC에 의해 비트선 프리차지 동작을 행하는 프리차지 기간과, 출력 셀렉터(15)를 제어하여 제2 DRAM 회로(12)의 소정 폭의 데이터를 출력시키는 제2 출력 기간이다. 또, 프리차지 기간과 제2 출력 기간과는 순서를 교체하여도 좋다.
상기한 바와 같이 2개의 DRAM 회로(11, 12)를 동시에 제어하면서 병행하여 테스트를 행함으로써, 종래 예에 비교하여 테스트 시간이 짧게 끝나 테스트 효율 이 좋은 DRAM 혼재 LSI를 실현할 수 있다.
<제2 실시예>
상술한 제1 실시예의 DRAM 혼재 LSI는 2개의 DRAM 회로(11, 12)를 1개의 제어 회로(13)에 의해 공통으로 제어하였지만, 테스트 회로가 부가된 DRAM 회로를 여러개 탑재한 DRAM 혼재 LSI에 대해서도, 제1 실시예에 준하여 실시 가능하며, 그 예를 이하에 설명한다.
도 4는 제2 실시예에 따른 DRAM 혼재 논리 LSI의 일부를 나타내는 블록도이다.
이 LSI 칩은 제1 DRAM 회로(41a)와, 제2 DRAM 회로(42a)와, 테스트 제어 신호 입력을 받아 제1 DRAM 회로(41a)에 대한 각종의 테스트를 행하는 기능을 갖는 제1 테스트 회로(41b)와, 테스트 제어 신호 입력을 받아 제2 DRAM 회로(42a)에 대한 각종 테스트를 행하는 기능을 갖는 제2 테스트 회로(42b)와, 출력 셀렉터(25)를 구비하고 있다.
LSI 칩 외부에는 제어 입력 단자(26)와, DRAM 매크로 신호 입력용의 매크로 입력 단자(27)와, DRAM 매크로 신호 출력용의 매크로 출력 단자(28)가 설치되어 있다. 그리고, 제어 입력 단자(26)는 제1 테스트 회로(41a) 및 제2 테스트 회로(42a)에 공통으로 접속되고, 매크로 입력 단자(27)는 제1 테스트 회로(41b) 및 제2 테스트 회로(42b)에 공통으로 접속되며, 매크로 출력 단자(28)는 출력셀렉터(25)에 접속되어 있다.
어드레스 입력, 데이터 입력 등이 시계열로 입력되는 DRAM 매크로 신호 입력은 제1 테스트 회로(41b)를 통해 제1 DRAM 회로(41a)에 입력되고, 또한 제2 테스트 회로(42b)를 통해 제2 DRAM 회로(42a)에 입력된다.
출력 셀렉터(25)는 제1 DRAM 회로(41a)로부터 제1 테스트 회로(41b)를 통해 출력하는 제1 출력 신호 및 제2 DRAM 회로(42a)로부터 제2 테스트 회로(42b)를 통해 출력하는 제2 출력 신호를 선택하여 매크로 출력 단자(25)로 출력시키는 기능(통상 동작 시)과, 제1 출력 신호 및 제2 출력 신호를 교대로 선택하여 매크로 출력 단자(25)로 출력시키는 기능(테스트 시)을 갖는다.
상기 제2 실시예의 DRAM 혼재 논리 LSI에 있어서도, 예를 들면 동기형의 2개의 DRAM 회로(41a, 42a)를 병행하여 테스트하는 경우에, 제1 실시예의 LSI의 동작에 준하여 액세스하는 것이 가능하기 때문에, 제1 실시예와 마찬가지의 효과가 얻어진다.
또, 필요에 따라, 제1 테스트 회로(41b) 및 제2 테스트 회로(42b)에 출력 데이터 압축(예를 들면 128비트를 8비트로 압축) 기능을 갖게 하여도 좋다.
<제2 실시예의 변형예>
상술한 제2 실시예의 LSI는 DRAM 매크로 신호 입력을 제1 테스트 회로(41b) 및 제2 테스트 회로(42b)에 공통으로 입력하였지만, 도면 중 점선으로 나타낸 바와 같이, 제어 신호에 의해 임의의 한쪽의 테스트 회로를 선택하여 입력하기 위한 입력 셀렉터(24)를 부가하여도 좋다. 이에 따라, 테스트 시에는 제1 테스트회로(41a)에는 모두 "1", 제2 테스트 회로(42a)에 모두 "0"과 같이, 2개의 테스트 회로(41a, 42a)에 다른 데이터를 기입하는 것이 가능하게 된다.
<제3 실시예>
상술한 각 실시예는 복수의 DRAM 회로를 동일하게 제어하여 테스트를 행하는 예를 나타내었지만, 복수의 DRAM 회로를 개별로 제어하여 예를 들면, 데이터 전송을 행하는 예에 대하여 이하에 설명한다.
도 5는 제3 실시예에 따른 복수의 DRAM 회로와 1개의 논리 회로(매크로 회로, 예를 들면 마이크로 컴퓨터)를 동일 반도체 칩 상에 탑재한 DRAM 혼재 논리 LSI의 일부를 나타내는 블록도이다.
이 LSI 칩은 논리 회로(50)와, 제1 DRAM 회로(51)와, 제2 DRAM 회로(52)와, 제어 신호 입력을 받아 각 DRAM 회로(51, 52)를 동시에 또한 개별로 제어하는 개별 제어 기능을 갖는 개별 제어 회로(53)와, 입력 셀렉터(54) 및 출력 셀렉터(55)를 구비하고 있다.
LSI 칩 외부에는 개별 제어 신호 입력용의 제어 입력 단자(56)와, DRAM 매크로 신호 입력용의 매크로 입력 단자(57)와, DRAM 매크로 신호 출력용의 매크로 출력 단자(58)가 설치되어 있다. 그리고, 제어 입력 단자(56)는 개별 제어 회로(53)에 접속되고, 매크로 입력 단자(57)는 입력 셀렉터(54)에 접속되며, 매크로 출력 단자(58)는 출력 셀렉터(55)에 접속되어 있다.
입력 셀렉터(54)는 어드레스 입력, 데이터 입력 등이 시계열로 입력되는 DRAM 매크로 신호 입력을 2개의 DRAM 회로(51, 52)의 임의의 한쪽에 공급하는 기능을 갖는다.
출력 셀렉터(55)는 2개의 DRAM 회로(51, 52)의 임의의 한쪽의 출력 신호를 선택 제어하여 매크로 출력 단자(58)로 출력시키는 기능을 갖는다.
개별 제어 회로(53)는 제어 신호 입력을 받으면, 각 DRAM 회로(51, 52)를 동시에 또한 개별로 제어하고, 예를 들면 각 DRAM 회로(51, 52)로부터 교대로 데이터를 판독하여 외부로 전송하도록 제어한다.
도 6은 도 5의 LSI에 있어서 2개의 DRAM 회로(51, 52)로부터 교대로 액티브로 하여 데이터를 판독하여 DRAM 회로의 외부로 데이터 전송을 행하는 경우의 액세스(인터리브 액세스)의 순서를 나타내는 플로우차트이다.
즉, 제1 DRAM 회로(51)에 뱅크 액티브 신호 BACT를 공급하고, 출력 셀렉터(55)를 제1 DRAM 회로(51)의 출력 신호의 선택이 가능한 상태로 제어하며, 제1 DRAM 회로(51)의 각 컬럼으로부터 순차적으로 데이터를 판독하여 출력한 후, 비트선 프리차지 신호 BPRC를 공급한다. 이 사이에 있어서, 제1 DRAM 회로(51)에 판독 제어 신호 READ를 공급하면서, 제2 DRAM 회로(52)에 뱅크 액티브 신호 BACT를 공급하고, 제1 DRAM 회로(51)에 비트선 프리차지 신호 BPRC를 공급하면서 출력 셀렉터(55)를 제2 DRAM 회로(52)의 출력 신호의 선택이 가능한 상태로 제어하고 있다.
이에 따라, 제1 DRAM 회로(51)로부터 1회분의 데이터의 판독이 완료되면, 즉시, 제2 DRAM 회로(52)의 각 컬럼으로부터 순차적으로 데이터를 판독하여 출력하는 것이 가능하게 된다. 그리고, 제2 DRAM 회로(52)에 판독 제어 신호 READ를 공급하면서 제1 DRAM 회로(51)에 뱅크 액티브 신호 BACT를 공급하고, 제2 DRAM 회로(52)에 비트선 프리차지 신호 BPRC를 공급하면서 출력 셀렉터(55)를 제1 DRAM 회로(51)의 출력 신호의 선택이 가능한 상태로 제어해 놓는다.
이러한 동작을 반복함으로써 각 DRAM 회로(51, 52)로부터 데이터를 교대로 판독할 때의 프리차지로부터 액티브까지의 시간 tRP에 의한 시간적인 제약을 받지 않도록 할 수(외관 상, 시간 tRP를 숨길 수) 있으므로 판독된 데이터를 고속으로 전송하는 것이 가능하게 된다.
상술한 바와 같이, 본 발명의 다수 매크로 탑재 반도체 집적 회로에 따르면, 복수의 DRAM 회로를 테스트할 때의 테스트 시간을 단축할 수 있으며, 또 복수의 DRAM 회로의 판독 데이터를 고속으로 전송시킬 수 있다.

Claims (8)

  1. 반도체 집적 회로에 있어서,
    복수의 DRAM 회로와,
    테스트 제어 신호 입력을 받아 상기 각 DRAM 회로에 대한 입출력 제어 및 테스트 제어를 병행하여 행하는 기능을 갖는 제어 회로와,
    상기 제어 회로에 의해 제어되어, DRAM 매크로 신호 입력을 상기 복수의 DRAM 회로의 임의의 1개에 공급하는 기능을 갖는 입력 셀렉터와,
    상기 제어 회로에 의해 제어되어, 통상 동작 시에는 상기 복수의 DRAM 회로의 임의의 1개의 출력 신호를 선택하여 매크로 출력 단자에 출력시키고, 테스트 시에는 상기 복수의 DRAM 회로의 각 출력 신호를 선택 제어하여 매크로 출력 단자로 출력시키는 기능을 갖는 출력 셀렉터
    를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 제어 회로는 상기 각 DRAM 회로에 대한 테스트를 병행하여 행할 때, 각 DRAM 회로의 최초의 로우에 대하여, 1개의 DRAM 회로의 각 컬럼순으로 메모리셀을 액세스하는 동작을 각 DRAM 회로에 대하여 순차 행하게 하고, 이 후, 각 DRAM 회로의 다음 로우로부터 최후의 로우에 대하여, 상기 최초의 로우에 대한 동작과 마찬가지의 동작을 순차 행하게 하는 것을 특징으로 하는 반도체 집적 회로.
  3. 반도체 집적 회로에 있어서,
    복수의 DRAM 회로와,
    상기 복수의 DRAM 회로에 각각 대응하여 설치되고, 제어 신호 입력을 받아 각각 대응하는 DRAM 회로의 입출력 제어 및 테스트 제어를 행하는 기능을 갖는 복수의 제어 회로와,
    상기 제어 신호 입력을 받아 제어되어, 통상 동작 시에는 상기 복수의 DRAM 회로의 임의의 1개의 출력 신호를 선택하여 매크로 출력 단자로 출력시키고, 테스트 시에는 상기 복수의 DRAM 회로의 각 출력 신호를 선택 제어하여 매크로 출력 단자로 출력시키는 기능을 갖는 출력 셀렉터
    를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서, 상기 제어 회로는 각각 대응하는 DRAM 회로의 테스트를 행할 때, 각각 대응하는 DRAM 회로의 최초의 로우에 대하여 각 컬럼순으로 메모리셀을 액세스하는 동작을 행하게 하고, 이 후, 다음의 로우로부터 최후의 로우에 대하여, 상기 최초의 로우에 대한 동작과 마찬가지의 동작을 순차 행하게 하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제어 회로는 제어 신호 입력 단자에 접속되어 있고, 상기 제어 신호 입력 단자로부터 다른 매크로 회로를 통하지 않고 직접 제어 회로를 제어 가능한 것을 특징으로 하는 반도체 집적 회로.
  6. 반도체 집적 회로에 있어서,
    복수의 DRAM 회로와,
    제어 신호 입력을 받아 상기 복수의 DRAM 회로를 동시에 또한 개별로 제어하는 개별 제어 기능을 갖는 개별 제어 회로와,
    DRAM 매크로 신호 입력을 상기 복수의 DRAM 회로의 임의의 1개에 공급하는 기능을 갖는 입력 셀렉터와,
    상기 복수의 DRAM 회로의 임의의 1개의 출력 신호를 선택하여 매크로 출력 단자로 출력시키는 기능을 갖는 출력 셀렉터
    를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 개별 제어 회로는 제어 신호 입력을 받으면, 각 DRAM 회로로부터 순차 데이터를 판독하여 외부로 전송하는 동작을 반복하도록 제어하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제7항에 있어서, 상기 개별 제어 회로는 1개의 DRAM 회로에 뱅크 액티브 신호 BACT를 공급하고, 상기 출력 셀렉터를 상기 1개의 DRAM 회로의 출력 신호의 선택이 가능한 상태로 제어하며, 상기 1개의 DRAM 회로의 각 컬럼으로부터 순차 데이터를 판독하여 출력한 후, 비트선 프리차지 신호 BPRC를 공급하도록 제어하고,
    또한, 상기 1개의 DRAM 회로에 판독 제어 신호 READ를 공급하고 있는 사이에, 다른 1개의 DRAM 회로에 뱅크 액티브 신호 BACT를 공급하며, 상기 1개의 DRAM 회로에 비트선 프리차지 신호 BPRC를 공급하고 있는 사이에, 상기 출력 셀렉터를 상기 다른 1개의 DRAM 회로의 출력 신호의 선택이 가능한 상태로 제어함으로써, 상기 1개의 DRAM 회로에서 1회분의 데이터의 판독이 완료되면, 즉시, 상기 다른 1개의 DRAM 회로의 각 컬럼으로부터 순차 데이터를 판독하여 출력하는 것을 가능하게 한 것을 특징으로 하는 반도체 집적 회로.
KR10-2001-0014558A 2000-03-28 2001-03-21 반도체 집적 회로 KR100371476B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-088408 2000-03-28
JP2000088408A JP3866478B2 (ja) 2000-03-28 2000-03-28 半導体集積回路

Publications (2)

Publication Number Publication Date
KR20010093672A KR20010093672A (ko) 2001-10-29
KR100371476B1 true KR100371476B1 (ko) 2003-02-07

Family

ID=18604293

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0014558A KR100371476B1 (ko) 2000-03-28 2001-03-21 반도체 집적 회로

Country Status (4)

Country Link
US (1) US6928594B2 (ko)
JP (1) JP3866478B2 (ko)
KR (1) KR100371476B1 (ko)
TW (1) TW591661B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002025292A (ja) * 2000-07-11 2002-01-25 Hitachi Ltd 半導体集積回路
EP1369878A1 (en) * 2002-06-04 2003-12-10 Infineon Technologies AG System for testing a group of functionally independent memories and for replacing failing memory words
KR20060019553A (ko) * 2003-05-22 2006-03-03 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전자 회로 테스트 방법 및 장치
JP5279034B2 (ja) * 2009-11-18 2013-09-04 エヌイーシーコンピュータテクノ株式会社 故障検出回路
JP2013131192A (ja) * 2011-12-22 2013-07-04 Fujitsu Ltd ストレージ装置及びストレージ装置の制御方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993000368A1 (en) * 1991-06-20 1993-01-07 Quantum Chemical Corporation Supported high activity polyolefin catalyst component with regular distribution of magnesium values provided utilizing a controlled drying protocol
JPH10134022A (ja) * 1996-10-31 1998-05-22 Toshiba Corp 半導体集積回路
KR19990036789A (ko) * 1997-10-31 1999-05-25 다니구찌 이찌로오, 기타오카 다카시 반도체 집적 회로 장치
JPH11153650A (ja) * 1997-11-20 1999-06-08 Mitsubishi Electric Corp 半導体集積回路装置
JP2001174510A (ja) * 1999-12-15 2001-06-29 Hitachi Ltd 半導体集積回路装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07260884A (ja) 1994-03-17 1995-10-13 Fujitsu Ltd 半導体集積回路装置
US5790839A (en) 1996-12-20 1998-08-04 International Business Machines Corporation System integration of DRAM macros and logic cores in a single chip architecture
US5991904A (en) * 1997-02-28 1999-11-23 Micron Technology, Inc. Method and apparatus for rapidly testing memory devices
US5913928A (en) * 1997-05-09 1999-06-22 Micron Technology, Inc. Data compression test mode independent of redundancy
US6216240B1 (en) * 1997-06-26 2001-04-10 Samsung Electronics Co., Ltd. Merged memory and logic (MML) integrated circuits including memory test controlling circuits and methods
US6163863A (en) * 1998-05-22 2000-12-19 Micron Technology, Inc. Method and circuit for compressing test data in a memory device
US6072737A (en) * 1998-08-06 2000-06-06 Micron Technology, Inc. Method and apparatus for testing embedded DRAM

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993000368A1 (en) * 1991-06-20 1993-01-07 Quantum Chemical Corporation Supported high activity polyolefin catalyst component with regular distribution of magnesium values provided utilizing a controlled drying protocol
JPH10134022A (ja) * 1996-10-31 1998-05-22 Toshiba Corp 半導体集積回路
KR19990036789A (ko) * 1997-10-31 1999-05-25 다니구찌 이찌로오, 기타오카 다카시 반도체 집적 회로 장치
JPH11153650A (ja) * 1997-11-20 1999-06-08 Mitsubishi Electric Corp 半導体集積回路装置
JP2001174510A (ja) * 1999-12-15 2001-06-29 Hitachi Ltd 半導体集積回路装置

Also Published As

Publication number Publication date
TW591661B (en) 2004-06-11
US20010027546A1 (en) 2001-10-04
KR20010093672A (ko) 2001-10-29
US6928594B2 (en) 2005-08-09
JP3866478B2 (ja) 2007-01-10
JP2001273800A (ja) 2001-10-05

Similar Documents

Publication Publication Date Title
US4757477A (en) Dual-port semiconductor memory device
US5457696A (en) Semiconductor memory having internal test circuit
US5185744A (en) Semiconductor memory device with test circuit
US4916700A (en) Semiconductor storage device
US5928373A (en) High speed test circuit for a semiconductor memory device
US5809038A (en) Method and apparatus for reading compressed test data from memory devices
US5995430A (en) Semiconductor memory device
US20030116763A1 (en) Semiconductor integrated circuit device
US5936975A (en) Semiconductor memory device with switching circuit for controlling internal addresses in parallel test
KR100371476B1 (ko) 반도체 집적 회로
US6728147B2 (en) Method for on-chip testing of memory cells of an integrated memory circuit
US6740929B2 (en) Semiconductor device and method for testing semiconductor device
US7336558B2 (en) Semiconductor memory device with reduced number of pads
US7308622B2 (en) Integrated memory and method for testing the memory
US5668764A (en) Testability apparatus and method for faster data access and silicon die size reduction
US6317373B1 (en) Semiconductor memory device having a test mode and semiconductor testing method utilizing the same
US6288957B1 (en) Semiconductor memory device having test mode and method for testing semiconductor therewith
US5986953A (en) Input/output circuits and methods for testing integrated circuit memory devices
US6781889B2 (en) Method for operating a semiconductor memory and semiconductor memory
KR100307626B1 (ko) 디램과버퍼메모리를갖는메모리로직복합집적회로장치
US6452861B1 (en) Semiconductor memory device allowing simultaneous inputting of N data signals
US6704229B2 (en) Semiconductor test circuit for testing a semiconductor memory device having a write mask function
JP3741225B2 (ja) 半導体記憶装置
JPH04313900A (ja) 半導体記憶装置
JPH08129900A (ja) 半導体メモリのテスト方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120105

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee