JP3866478B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同一半導体チップ上に複数のマクロ回路を搭載した多マクロ搭載半導体集積回路に係り、特にデータ転送や各マクロ回路のテスト等を行うための制御回路に関するもので、複数のDRAM回路を搭載したLSI 、複数のDRAM回路とロジック回路を混載したDRAM混載ロジックLSI などに使用されるものである。
【０００２】
【従来の技術】
複数のマクロ回路を搭載した多マクロ搭載LSI として、複数のDRAM回路（マクロ回路）を搭載したDRAMとか、DRAM回路と他の種類のマクロ回路（例えばロジック回路）を混載したDRAM混載ロジックLSI などがある。
【０００３】
従来、複数のDRAM回路を搭載したLSI において、複数のDRAM回路をテストする際には、各DRAM回路毎に別々にテストを行っている。
【０００４】
図７および図８は、例えば同期型の複数のDRAM回路を搭載した従来のLSI において２個のDRAM回路を連続的にテストする場合のアクセスの順序を説明するためにアクセスパターンを示す模式図およびフローチャートである。
【０００５】
即ち、まず、第１のDRAM回路に対して、最初のロウについて全カラムのメモリセルを順次にアクセスし、このようなアクセスを次のロウから最後のロウまで繰り返す。次に、第２のDRAM回路に対して、上記第１のDRAM回路と同様にアクセスする。
【０００６】
この場合、第１のDRAM回路について、ロウのアクセス毎に、バンクアクティブ信号BACTを活性化した後にロウ選択を行って各カラム順にリード（READ）動作を行うアクセス期間tRASおよびビット線プリチャージ信号BPRCによりビット線プリチャージ動作を行うプリチャージ期間tPR を必要とし、さらに、第２のDRAM回路についても、ロウのアクセス毎にアクセス期間tRASおよびプリチャージ期間tPR を必要とする。
【０００７】
しかし、上記したように各DRAM回路をアクセスする際、各DRAM回路毎にアクティブからプリチャージまでの時間tRASと、プリチャージからアクティブまでの時間tRP を必要とすることは、テスト時間が長くかかるという問題がある。
【０００８】
図９は、例えば同期型の複数のDRAM回路を搭載した従来のLSI において２個のDRAM回路を同様に制御してDRAM回路外部にデータ転送を行う場合のアクセスの順序を示すフローチャートである。
【０００９】
即ち、まず、第１のDRAM回路に対して、最初のロウについて全カラムのメモリセルを順次にアクセスする。次に、第２のDRAM回路に対して、最初のロウについて全カラムのメモリセルを順次にアクセスする。このように第１のDRAM回路に対するアクセスと第２のDRAM回路に対するアクセスとを交互に切り換えながら、次のロウから最後のロウまでアクセスを繰り返す。
【００１０】
この場合、各ロウのアクセス毎に、バンクアクティブ信号BACTを活性化した後にロウ選択を行って各カラム順にリード動作を行うアクセス期間tRASおよびビット線プリチャージ信号BPRCによりビット線プリチャージ動作を行ってから別のDRAM回路のバンクアクティブ信号BACTを活性化するまでのプリチャージ期間tPR を必要とする。
【００１１】
しかし、上記したように複数のDRAM回路に交互にアクセスしてDRAM回路から読み出したデータを転送させる時に、上記したように各DRAM回路毎にアクティブからプリチャージまでの時間tRASと、プリチャージしてから別のDRAM回路をアクティブにするまでの時間tRP を必要とすることは、オーバーヘッドタイムを必要とするので、高速にデータを転送させたい時に問題がある。
【００１２】
図１０は、DRAM回路のバンク１個分の一部を代表的に示している。
【００１３】
このメモリセルアレイは、ロウ方向に配置されたワード線WLi と直交するカラム方向に配置されたビット線対BLi 、/BLiの各交差部に対応して配置（マトリクス配置）された１トランジスタ・１キャパシタ構成のメモリセルMCからなるサブセルアレイ部と、このサブセルアレイ部の両側に配置され、選択されたロウのメモリセルMCからビット線BLi あるいは/BLiに読み出されたデータを増幅するセンスアンプS/A 群を具備し、カラム選択線CSLiにより選択されるカラムスイッチCSを介してデータの書込み／読み出しが行われる。
【００１４】
【発明が解決しようとする課題】
上記したように複数のDRAM回路を搭載した従来のLSI は、各DRAM回路から読み出したデータを高速に転送させたい時に問題がある。また、各DRAM回路をテストする際のテスト時間が長くかかるという問題があった。
【００１５】
本発明は上記の問題点を解決すべくなされたもので、複数のDRAM回路の読み出しデータを高速に転送させることが可能になる多マクロ搭載半導体集積回路を提供することを目的とする。
【００１６】
また、本発明の他の目的は、複数のDRAM回路をテストする際のテスト時間を短縮し得る多マクロ搭載半導体集積回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の多マクロ搭載半導体集積回路は、複数のDRAM回路と、制御信号入力を受けて前記複数のDRAM回路を同時にかつ個別に制御する個別制御機能を有する個別制御回路と、DRAMマクロ信号入力を、前記複数のDRAM回路の任意の一個に供給する機能を有する入力セレクタと、前記複数のDRAM回路の任意の一個の出力信号を選択してマクロ出力端子に出力させる機能を有する出力セレクタとを具備し、前記個別制御回路は、制御信号入力を受けると、各DRAM回路から交互にデータを読み出して外部に転送する動作を繰り返すように制御することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２１】
＜第１の実施の形態＞
図１は、第１の実施の形態に係る複数のDRAM回路（マクロ回路）を同一半導体チップ上に搭載したLSI の一部を示すブロック図である。
【００２２】
このLSI チップは、第１のDRAM回路11と、第２のDRAM回路12と、テスト制御信号入力を受けて２個のDRAM回路11、12に対する各種制御を行う機能を有する制御回路13と、入力セレクタ14および出力セレクタ15を具備している。
【００２３】
LSI チップ外部には、テスト制御信号入力用の制御入力端子16と、DRAMマクロ信号入力用のマクロ入力端子17と、DRAMマクロ信号出力用のマクロ出力端子18が設けられている。そして、上記テスト制御入力端子16は制御回路13に接続され、マクロ入力端子17は入力セレクタ14に接続され、マクロ出力端子18は出力セレクタ15に接続されている。
【００２４】
入力セレクタ14は、アドレス入力、データ入力などが時系列に入力するDRAMマクロ信号入力を、２個のDRAM回路11、12の任意の一方に供給する機能（通常動作時）と両方に供給する機能（制御回路13により制御されるテスト時）を有する。
【００２５】
出力セレクタ15は、２個のDRAM回路11、12の任意の一方の出力信号を選択制御してマクロ出力端子18に出力させる機能（通常動作時）と、２個のDRAM回路11、12の各出力信号を交互に選択制御してマクロ出力端子18に出力させる機能（テスト回路により制御されるテスト時）を有する。
【００２６】
図２および図３は、図１のLSI において例えば同期型の２個のDRAM回路11、12を並行にテストする場合のアクセスの順序を説明するためにアクセスパターンを示す模式図およびフローチャートである。
【００２７】
制御回路13は、制御信号入力を受けると、２個のDRAM回路11、12を並行にテストするために、入力セレクタ14を制御してDRAMマクロ信号入力を２個のDRAM回路11、12の両方に入力させ、出力セレクタ15を制御して２個のDRAM回路11、12の各出力信号を交互に選択してマクロ出力端子18に出力させるように制御する。
【００２８】
この際、２個のDRAM回路11、12の最初のロウについて、まず、第１のDRAM回路11の各カラム順にメモリセルをアクセスし、次いで、第２のDRAM回路12に対して各カラム順にメモリセルをアクセスする。このようなアクセスを、２個のDRAM回路11、12の次のロウから最後のロウまで繰り返す。
【００２９】
ここで、２個のDRAM回路11、12の１つのロウをアクセスするのに必要な時間は、バンクアクティブ信号BACTを活性化した後に第１のDRAM回路11の各カラム順にリード（READ）動作を行う第１のアクセス期間と、出力セレクタ15を制御して第１のDRAM回路11の所定幅のデータを出力させる第１の出力期間と、第２のDRAM回路12の各カラム順にリード（READ）動作を行う第２のアクセス期間と、ビット線プリチャージ信号BPRCによりビット線プリチャージ動作を行うプリチャージ期間と、出力セレクタ15を制御して第２のDRAM回路12の所定幅のデータを出力させる第２の出力期間である。なお、プリチャージ期間と第２の出力期間とは順序を入れ替えてもよい。
【００３０】
上記したように２個のDRAM回路11、12を同時に制御しながら並行にテストを行うことにより、従来例に比べてテスト時間が短くて済み、テスト効率の良いDRAM混載LSI を実現することができる。
【００３１】
＜第２の実施の形態＞
前述した第１の実施の形態のDRAM混載LSI は、２個のDRAM回路11、12を１個の制御回路13により共通に制御したが、テスト回路付きのDRAM回路を複数個搭載したDRAM混載LSI についても、第１の実施の形態に準じて実施可能であり、その例を以下に説明する。
【００３２】
図４は、第２の実施の形態に係るDRAM混載ロジックLSI の一部を示すブロック図である。
【００３３】
このLSI チップは、第１のDRAM回路41a と、第２のDRAM回路42a と、テスト制御信号入力を受けて第１のDRAM回路41a に対する各種のテストを行う機能を有する第１のテスト回路41b と、テスト制御信号入力を受けて第２のDRAM回路42a に対する各種のテストを行う機能を有する第２のテスト回路42b と、出力セレクタ25を具備している。
【００３４】
LSI チップ外部には、制御入力端子26と、DRAMマクロ信号入力用のマクロ入力端子27と、DRAMマクロ信号出力用のマクロ出力端子28が設けられている。そして、制御入力端子26は第１のテスト回路41a および第２のテスト回路42a に共通に接続され、マクロ入力端子27は第１のテスト回路41b および第２のテスト回路42b に共通に接続され、マクロ出力端子28は出力セレクタ25に接続されている。
【００３５】
アドレス入力、データ入力などが時系列に入力するDRAMマクロ信号入力は、第１のテスト回路41b を介して第１のDRAM回路41a に入力し、また、第２のテスト回路42b を介して第２のDRAM回路42a に入力する。
【００３６】
出力セレクタ25は、第１のDRAM回路41a から第１のテスト回路41b を介して出力する第１の出力信号および第２のDRAM回路42a から第２のテスト回路42b を介して出力する第２の出力信号を選択してマクロ出力端子25に出力させる機能（通常動作時）と、第１の出力信号および第２の出力信号を交互に選択してマクロ出力端子25に出力させる機能（テスト時）を有する。
【００３７】
上記第２の実施の形態のDRAM混載ロジックLSI においても、例えば同期型の２個のDRAM回路41a 、42a を並行にテストする場合に、第１の実施の形態のLSI の動作に準じてアクセスすることが可能であるので、第１の実施の形態と同様の効果が得られる。
【００３８】
なお、必要に応じて、第１のテスト回路41b および第２のテスト回路42b に出力データ圧縮（例えば128 ビットを8 ビットに圧縮）機能を持たせてもよい。
【００３９】
＜第２の実施の形態の変形例＞
前述した第２の実施の形態のLSI は、DRAMマクロ信号入力を第１のテスト回路41b および第２のテスト回路42b に共通に入力したが、図中点線で示すように、制御信号により任意の一方のテスト回路を選択して入力するための入力セレクタ24を付加してもよい。これにより、テスト時には、第１のテスト回路41a にはオール"1" 、第２のテスト回路42a にオール"0" のように、２個のテスト回路41a 、42a に別のデータを書き込むことが可能になる。
【００４０】
＜第３の実施の形態＞
前述した各実施の形態は、複数のDRAM回路を同様に制御してテストを行う例を示したが、複数のDRAM回路を個別に制御して例えばデータ転送を行う例について、以下に説明する。
【００４１】
図５は、第３の実施の形態に係る複数のDRAM回路と１個の論理回路（マクロ回路、例えばマイクロコンピュータ）を同一半導体チップ上に搭載したDRAM混載ロジックLSI の一部を示すブロック図である。
【００４２】
このLSI チップは、論理回路部50と、第１のDRAM回路51と、第２のDRAM回路52と、制御信号入力を受けて各DRAM回路51、52を同時にかつ個別に制御する個別制御機能を有する個別制御回路53と、入力セレクタ54および出力セレクタ55を具備している。
【００４３】
LSI チップ外部には、個別制御信号入力用の制御入力端子56と、DRAMマクロ信号入力用のマクロ入力端子57と、DRAMマクロ信号出力用のマクロ出力端子58が設けられている。そして、制御入力端子56は個別制御回路53に接続され、マクロ入力端子57は入力セレクタ54に接続され、マクロ出力端子58は出力セレクタ55に接続されている。
【００４４】
入力セレクタ54は、アドレス入力、データ入力などが時系列に入力するDRAMマクロ信号入力を、２個のDRAM回路51、52の任意の一方に供給する機能を有する。
【００４５】
出力セレクタ55は、２個のDRAM回路51、52の任意の一方の出力信号を選択制御してマクロ出力端子58に出力させる機能を有する。
【００４６】
個別制御回路53は、制御信号入力を受けると、各DRAM回路51、52を同時にかつ個別に制御し、例えば各DRAM回路51、52から交互にデータを読み出して外部に転送するように制御する。
【００４７】
図６は、図５のLSI において２個のDRAM回路51、52から交互にアクティブにしてデータを読み出してDRAM回路の外部にデータ転送を行う場合のアクセス（インターリーブアクセス）の順序を示すフローチャートである。
【００４８】
即ち、第１のDRAM回路51にバンクアクティブ信号BACTを供給し、出力セレクタ55を第１のDRAM回路51の出力信号の選択が可能な状態に制御し、第１のDRAM回路51の各カラムから順次にデータを読み出して出力した後、ビット線プリチャージ信号BPRCを供給する。この間において、第１のDRAM回路51に読み出し制御信号READを供給しつつ、第２のDRAM回路52にバンクアクティブ信号BACTを供給し、第１のDRAM回路51にビット線プリチャージ信号BPRCを供給しつつ、出力セレクタ55を第２のDRAM回路52の出力信号の選択が可能な状態に制御しておく。
【００４９】
これにより、第１のDRAM回路51から１回分のデータの読み出しが完了すると、直ちに、第２のDRAM回路52の各カラムから順次にデータを読み出して出力することが可能になる。そして、第２のDRAM回路52に読み出し制御信号READを供給しつつ、第１のDRAM回路51にバンクアクティブ信号BACTを供給し、第２のDRAM回路52にビット線プリチャージ信号BPRCを供給しつつ、出力セレクタ55を第１のDRAM回路51の出力信号の選択が可能な状態に制御しておく。
【００５０】
このような動作を繰り返すことにより、各DRAM回路51、52からデータを交互に読み出す時のプリチャージからアクティブまでの時間tRP による時間的な制約を受けないようにする（見掛け上、時間tRP を隠す）ことができるので、読み出したデータを高速に転送することが可能になる。
【００５１】
【発明の効果】
上述したように本発明の多マクロ搭載半導体集積回路によれば、複数のDRAM回路をテストする際のテスト時間を短縮することができ、また、複数のDRAM回路の読み出しデータを高速に転送させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る複数のDRAM回路（マクロ回路）を同一半導体チップ上に搭載したDRAM混載LSI の一部を示すブロック図。
【図２】図１のLSI において２個のDRAM回路を並行にテストする場合のアクセスの順序を説明するためにアクセスパターンを示す模式図。
【図３】図１のLSI において２個のDRAM回路を並行にテストする場合のアクセスの順序を示すフローチャート。
【図４】本発明の第２の実施の形態に係るDRAM混載ロジックLSI の一部を示すブロック図。
【図５】本発明の第３の実施の形態に係る複数のDRAM回路（マクロ回路）と１個のロジック回路（マクロ回路）を同一半導体チップ上に搭載したDRAM混載ロジックLSI の一部を示すブロック図。
【図６】図５のLSI において２個のDRAM回路から交互にデータを読み出して外部にデータ転送を行う場合のアクセスの順序を示すフローチャート。
【図７】複数のDRAM回路を搭載した従来のLSI において２個のDRAM回路を連続的にテストする場合のアクセスの順序を説明するためにアクセスパターンを示す模式図およびフローチャート。
【図８】複数のDRAM回路を搭載した従来のLSI において２個のDRAM回路を連続的にテストする場合のアクセスの順序を示すフローチャート。
【図９】同期型の複数のDRAM回路を搭載した従来のLSI において２個のDRAM回路を同様に制御してDRAM回路外部にデータ転送を行う場合のアクセスの順序を示すフローチャート。
【図１０】 DRAM回路のバンク１個分の一部を代表的に示す回路図。
【符号の説明】
11…第１のDRAM回路、
12…第２のDRAM回路、
13…制御回路、
14…入力セレクタ、
15…出力セレクタ、
16…テスト制御入力端子、
17…マクロ入力端子、
18…マクロ出力端子。
【発明の属する技術分野】
本発明は、同一半導体チップ上に複数のマクロ回路を搭載した多マクロ搭載半導体集積回路に係り、特にデータ転送や各マクロ回路のテスト等を行うための制御回路に関するもので、複数のDRAM回路を搭載したLSI 、複数のDRAM回路とロジック回路を混載したDRAM混載ロジックLSI などに使用されるものである。
【０００２】
【従来の技術】
複数のマクロ回路を搭載した多マクロ搭載LSI として、複数のDRAM回路（マクロ回路）を搭載したDRAMとか、DRAM回路と他の種類のマクロ回路（例えばロジック回路）を混載したDRAM混載ロジックLSI などがある。
【０００３】
従来、複数のDRAM回路を搭載したLSI において、複数のDRAM回路をテストする際には、各DRAM回路毎に別々にテストを行っている。
【０００４】
図７および図８は、例えば同期型の複数のDRAM回路を搭載した従来のLSI において２個のDRAM回路を連続的にテストする場合のアクセスの順序を説明するためにアクセスパターンを示す模式図およびフローチャートである。
【０００５】
即ち、まず、第１のDRAM回路に対して、最初のロウについて全カラムのメモリセルを順次にアクセスし、このようなアクセスを次のロウから最後のロウまで繰り返す。次に、第２のDRAM回路に対して、上記第１のDRAM回路と同様にアクセスする。
【０００６】
この場合、第１のDRAM回路について、ロウのアクセス毎に、バンクアクティブ信号BACTを活性化した後にロウ選択を行って各カラム順にリード（READ）動作を行うアクセス期間tRASおよびビット線プリチャージ信号BPRCによりビット線プリチャージ動作を行うプリチャージ期間tPR を必要とし、さらに、第２のDRAM回路についても、ロウのアクセス毎にアクセス期間tRASおよびプリチャージ期間tPR を必要とする。
【０００７】
しかし、上記したように各DRAM回路をアクセスする際、各DRAM回路毎にアクティブからプリチャージまでの時間tRASと、プリチャージからアクティブまでの時間tRP を必要とすることは、テスト時間が長くかかるという問題がある。
【０００８】
図９は、例えば同期型の複数のDRAM回路を搭載した従来のLSI において２個のDRAM回路を同様に制御してDRAM回路外部にデータ転送を行う場合のアクセスの順序を示すフローチャートである。
【０００９】
即ち、まず、第１のDRAM回路に対して、最初のロウについて全カラムのメモリセルを順次にアクセスする。次に、第２のDRAM回路に対して、最初のロウについて全カラムのメモリセルを順次にアクセスする。このように第１のDRAM回路に対するアクセスと第２のDRAM回路に対するアクセスとを交互に切り換えながら、次のロウから最後のロウまでアクセスを繰り返す。
【００１０】
この場合、各ロウのアクセス毎に、バンクアクティブ信号BACTを活性化した後にロウ選択を行って各カラム順にリード動作を行うアクセス期間tRASおよびビット線プリチャージ信号BPRCによりビット線プリチャージ動作を行ってから別のDRAM回路のバンクアクティブ信号BACTを活性化するまでのプリチャージ期間tPR を必要とする。
【００１１】
しかし、上記したように複数のDRAM回路に交互にアクセスしてDRAM回路から読み出したデータを転送させる時に、上記したように各DRAM回路毎にアクティブからプリチャージまでの時間tRASと、プリチャージしてから別のDRAM回路をアクティブにするまでの時間tRP を必要とすることは、オーバーヘッドタイムを必要とするので、高速にデータを転送させたい時に問題がある。
【００１２】
図１０は、DRAM回路のバンク１個分の一部を代表的に示している。
【００１３】
このメモリセルアレイは、ロウ方向に配置されたワード線WLi と直交するカラム方向に配置されたビット線対BLi 、/BLiの各交差部に対応して配置（マトリクス配置）された１トランジスタ・１キャパシタ構成のメモリセルMCからなるサブセルアレイ部と、このサブセルアレイ部の両側に配置され、選択されたロウのメモリセルMCからビット線BLi あるいは/BLiに読み出されたデータを増幅するセンスアンプS/A 群を具備し、カラム選択線CSLiにより選択されるカラムスイッチCSを介してデータの書込み／読み出しが行われる。
【００１４】
【発明が解決しようとする課題】
上記したように複数のDRAM回路を搭載した従来のLSI は、各DRAM回路から読み出したデータを高速に転送させたい時に問題がある。また、各DRAM回路をテストする際のテスト時間が長くかかるという問題があった。
【００１５】
本発明は上記の問題点を解決すべくなされたもので、複数のDRAM回路の読み出しデータを高速に転送させることが可能になる多マクロ搭載半導体集積回路を提供することを目的とする。
【００１６】
また、本発明の他の目的は、複数のDRAM回路をテストする際のテスト時間を短縮し得る多マクロ搭載半導体集積回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の多マクロ搭載半導体集積回路は、複数のDRAM回路と、制御信号入力を受けて前記複数のDRAM回路を同時にかつ個別に制御する個別制御機能を有する個別制御回路と、DRAMマクロ信号入力を、前記複数のDRAM回路の任意の一個に供給する機能を有する入力セレクタと、前記複数のDRAM回路の任意の一個の出力信号を選択してマクロ出力端子に出力させる機能を有する出力セレクタとを具備し、前記個別制御回路は、制御信号入力を受けると、各DRAM回路から交互にデータを読み出して外部に転送する動作を繰り返すように制御することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２１】
＜第１の実施の形態＞
図１は、第１の実施の形態に係る複数のDRAM回路（マクロ回路）を同一半導体チップ上に搭載したLSI の一部を示すブロック図である。
【００２２】
このLSI チップは、第１のDRAM回路11と、第２のDRAM回路12と、テスト制御信号入力を受けて２個のDRAM回路11、12に対する各種制御を行う機能を有する制御回路13と、入力セレクタ14および出力セレクタ15を具備している。
【００２３】
LSI チップ外部には、テスト制御信号入力用の制御入力端子16と、DRAMマクロ信号入力用のマクロ入力端子17と、DRAMマクロ信号出力用のマクロ出力端子18が設けられている。そして、上記テスト制御入力端子16は制御回路13に接続され、マクロ入力端子17は入力セレクタ14に接続され、マクロ出力端子18は出力セレクタ15に接続されている。
【００２４】
入力セレクタ14は、アドレス入力、データ入力などが時系列に入力するDRAMマクロ信号入力を、２個のDRAM回路11、12の任意の一方に供給する機能（通常動作時）と両方に供給する機能（制御回路13により制御されるテスト時）を有する。
【００２５】
出力セレクタ15は、２個のDRAM回路11、12の任意の一方の出力信号を選択制御してマクロ出力端子18に出力させる機能（通常動作時）と、２個のDRAM回路11、12の各出力信号を交互に選択制御してマクロ出力端子18に出力させる機能（テスト回路により制御されるテスト時）を有する。
【００２６】
図２および図３は、図１のLSI において例えば同期型の２個のDRAM回路11、12を並行にテストする場合のアクセスの順序を説明するためにアクセスパターンを示す模式図およびフローチャートである。
【００２７】
制御回路13は、制御信号入力を受けると、２個のDRAM回路11、12を並行にテストするために、入力セレクタ14を制御してDRAMマクロ信号入力を２個のDRAM回路11、12の両方に入力させ、出力セレクタ15を制御して２個のDRAM回路11、12の各出力信号を交互に選択してマクロ出力端子18に出力させるように制御する。
【００２８】
この際、２個のDRAM回路11、12の最初のロウについて、まず、第１のDRAM回路11の各カラム順にメモリセルをアクセスし、次いで、第２のDRAM回路12に対して各カラム順にメモリセルをアクセスする。このようなアクセスを、２個のDRAM回路11、12の次のロウから最後のロウまで繰り返す。
【００２９】
ここで、２個のDRAM回路11、12の１つのロウをアクセスするのに必要な時間は、バンクアクティブ信号BACTを活性化した後に第１のDRAM回路11の各カラム順にリード（READ）動作を行う第１のアクセス期間と、出力セレクタ15を制御して第１のDRAM回路11の所定幅のデータを出力させる第１の出力期間と、第２のDRAM回路12の各カラム順にリード（READ）動作を行う第２のアクセス期間と、ビット線プリチャージ信号BPRCによりビット線プリチャージ動作を行うプリチャージ期間と、出力セレクタ15を制御して第２のDRAM回路12の所定幅のデータを出力させる第２の出力期間である。なお、プリチャージ期間と第２の出力期間とは順序を入れ替えてもよい。
【００３０】
上記したように２個のDRAM回路11、12を同時に制御しながら並行にテストを行うことにより、従来例に比べてテスト時間が短くて済み、テスト効率の良いDRAM混載LSI を実現することができる。
【００３１】
＜第２の実施の形態＞
前述した第１の実施の形態のDRAM混載LSI は、２個のDRAM回路11、12を１個の制御回路13により共通に制御したが、テスト回路付きのDRAM回路を複数個搭載したDRAM混載LSI についても、第１の実施の形態に準じて実施可能であり、その例を以下に説明する。
【００３２】
図４は、第２の実施の形態に係るDRAM混載ロジックLSI の一部を示すブロック図である。
【００３３】
このLSI チップは、第１のDRAM回路41a と、第２のDRAM回路42a と、テスト制御信号入力を受けて第１のDRAM回路41a に対する各種のテストを行う機能を有する第１のテスト回路41b と、テスト制御信号入力を受けて第２のDRAM回路42a に対する各種のテストを行う機能を有する第２のテスト回路42b と、出力セレクタ25を具備している。
【００３４】
LSI チップ外部には、制御入力端子26と、DRAMマクロ信号入力用のマクロ入力端子27と、DRAMマクロ信号出力用のマクロ出力端子28が設けられている。そして、制御入力端子26は第１のテスト回路41a および第２のテスト回路42a に共通に接続され、マクロ入力端子27は第１のテスト回路41b および第２のテスト回路42b に共通に接続され、マクロ出力端子28は出力セレクタ25に接続されている。
【００３５】
アドレス入力、データ入力などが時系列に入力するDRAMマクロ信号入力は、第１のテスト回路41b を介して第１のDRAM回路41a に入力し、また、第２のテスト回路42b を介して第２のDRAM回路42a に入力する。
【００３６】
出力セレクタ25は、第１のDRAM回路41a から第１のテスト回路41b を介して出力する第１の出力信号および第２のDRAM回路42a から第２のテスト回路42b を介して出力する第２の出力信号を選択してマクロ出力端子25に出力させる機能（通常動作時）と、第１の出力信号および第２の出力信号を交互に選択してマクロ出力端子25に出力させる機能（テスト時）を有する。
【００３７】
上記第２の実施の形態のDRAM混載ロジックLSI においても、例えば同期型の２個のDRAM回路41a 、42a を並行にテストする場合に、第１の実施の形態のLSI の動作に準じてアクセスすることが可能であるので、第１の実施の形態と同様の効果が得られる。
【００３８】
なお、必要に応じて、第１のテスト回路41b および第２のテスト回路42b に出力データ圧縮（例えば128 ビットを8 ビットに圧縮）機能を持たせてもよい。
【００３９】
＜第２の実施の形態の変形例＞
前述した第２の実施の形態のLSI は、DRAMマクロ信号入力を第１のテスト回路41b および第２のテスト回路42b に共通に入力したが、図中点線で示すように、制御信号により任意の一方のテスト回路を選択して入力するための入力セレクタ24を付加してもよい。これにより、テスト時には、第１のテスト回路41a にはオール"1" 、第２のテスト回路42a にオール"0" のように、２個のテスト回路41a 、42a に別のデータを書き込むことが可能になる。
【００４０】
＜第３の実施の形態＞
前述した各実施の形態は、複数のDRAM回路を同様に制御してテストを行う例を示したが、複数のDRAM回路を個別に制御して例えばデータ転送を行う例について、以下に説明する。
【００４１】
図５は、第３の実施の形態に係る複数のDRAM回路と１個の論理回路（マクロ回路、例えばマイクロコンピュータ）を同一半導体チップ上に搭載したDRAM混載ロジックLSI の一部を示すブロック図である。
【００４２】
このLSI チップは、論理回路部50と、第１のDRAM回路51と、第２のDRAM回路52と、制御信号入力を受けて各DRAM回路51、52を同時にかつ個別に制御する個別制御機能を有する個別制御回路53と、入力セレクタ54および出力セレクタ55を具備している。
【００４３】
LSI チップ外部には、個別制御信号入力用の制御入力端子56と、DRAMマクロ信号入力用のマクロ入力端子57と、DRAMマクロ信号出力用のマクロ出力端子58が設けられている。そして、制御入力端子56は個別制御回路53に接続され、マクロ入力端子57は入力セレクタ54に接続され、マクロ出力端子58は出力セレクタ55に接続されている。
【００４４】
入力セレクタ54は、アドレス入力、データ入力などが時系列に入力するDRAMマクロ信号入力を、２個のDRAM回路51、52の任意の一方に供給する機能を有する。
【００４５】
出力セレクタ55は、２個のDRAM回路51、52の任意の一方の出力信号を選択制御してマクロ出力端子58に出力させる機能を有する。
【００４６】
個別制御回路53は、制御信号入力を受けると、各DRAM回路51、52を同時にかつ個別に制御し、例えば各DRAM回路51、52から交互にデータを読み出して外部に転送するように制御する。
【００４７】
図６は、図５のLSI において２個のDRAM回路51、52から交互にアクティブにしてデータを読み出してDRAM回路の外部にデータ転送を行う場合のアクセス（インターリーブアクセス）の順序を示すフローチャートである。
【００４８】
即ち、第１のDRAM回路51にバンクアクティブ信号BACTを供給し、出力セレクタ55を第１のDRAM回路51の出力信号の選択が可能な状態に制御し、第１のDRAM回路51の各カラムから順次にデータを読み出して出力した後、ビット線プリチャージ信号BPRCを供給する。この間において、第１のDRAM回路51に読み出し制御信号READを供給しつつ、第２のDRAM回路52にバンクアクティブ信号BACTを供給し、第１のDRAM回路51にビット線プリチャージ信号BPRCを供給しつつ、出力セレクタ55を第２のDRAM回路52の出力信号の選択が可能な状態に制御しておく。
【００４９】
これにより、第１のDRAM回路51から１回分のデータの読み出しが完了すると、直ちに、第２のDRAM回路52の各カラムから順次にデータを読み出して出力することが可能になる。そして、第２のDRAM回路52に読み出し制御信号READを供給しつつ、第１のDRAM回路51にバンクアクティブ信号BACTを供給し、第２のDRAM回路52にビット線プリチャージ信号BPRCを供給しつつ、出力セレクタ55を第１のDRAM回路51の出力信号の選択が可能な状態に制御しておく。
【００５０】
このような動作を繰り返すことにより、各DRAM回路51、52からデータを交互に読み出す時のプリチャージからアクティブまでの時間tRP による時間的な制約を受けないようにする（見掛け上、時間tRP を隠す）ことができるので、読み出したデータを高速に転送することが可能になる。
【００５１】
【発明の効果】
上述したように本発明の多マクロ搭載半導体集積回路によれば、複数のDRAM回路をテストする際のテスト時間を短縮することができ、また、複数のDRAM回路の読み出しデータを高速に転送させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る複数のDRAM回路（マクロ回路）を同一半導体チップ上に搭載したDRAM混載LSI の一部を示すブロック図。
【図２】図１のLSI において２個のDRAM回路を並行にテストする場合のアクセスの順序を説明するためにアクセスパターンを示す模式図。
【図３】図１のLSI において２個のDRAM回路を並行にテストする場合のアクセスの順序を示すフローチャート。
【図４】本発明の第２の実施の形態に係るDRAM混載ロジックLSI の一部を示すブロック図。
【図５】本発明の第３の実施の形態に係る複数のDRAM回路（マクロ回路）と１個のロジック回路（マクロ回路）を同一半導体チップ上に搭載したDRAM混載ロジックLSI の一部を示すブロック図。
【図６】図５のLSI において２個のDRAM回路から交互にデータを読み出して外部にデータ転送を行う場合のアクセスの順序を示すフローチャート。
【図７】複数のDRAM回路を搭載した従来のLSI において２個のDRAM回路を連続的にテストする場合のアクセスの順序を説明するためにアクセスパターンを示す模式図およびフローチャート。
【図８】複数のDRAM回路を搭載した従来のLSI において２個のDRAM回路を連続的にテストする場合のアクセスの順序を示すフローチャート。
【図９】同期型の複数のDRAM回路を搭載した従来のLSI において２個のDRAM回路を同様に制御してDRAM回路外部にデータ転送を行う場合のアクセスの順序を示すフローチャート。
【図１０】 DRAM回路のバンク１個分の一部を代表的に示す回路図。
【符号の説明】
11…第１のDRAM回路、
12…第２のDRAM回路、
13…制御回路、
14…入力セレクタ、
15…出力セレクタ、
16…テスト制御入力端子、
17…マクロ入力端子、
18…マクロ出力端子。
Claims (3)
- 複数のDRAM回路と、
制御信号入力を受けて前記複数のDRAM回路を同時にかつ個別に制御する個別制御機能を有する個別制御回路と、
DRAMマクロ信号入力を、前記複数のDRAM回路の任意の一個に供給する機能を有する入力セレクタと、
前記複数のDRAM回路の任意の一個の出力信号を選択してマクロ出力端子に出力させる機能を有する出力セレクタとを具備し、
前記個別制御回路は、制御信号入力を受けると、各DRAM回路から交互にデータを読み出して外部に転送する動作を繰り返すように制御することを特徴とする半導体集積回路。 - 前記個別制御回路は、制御信号入力端子に接続されており、前記制御信号入力端子から他のマクロ回路を介することなく直接に制御回路を制御可能であることを特徴とする請求項１記載の半導体集積回路。
- 前記個別制御回路は、１個のDRAM回路にバンクアクティブ信号BACTを供給し、前記出力セレクタを前記１個のDRAM回路の出力信号の選択が可能な状態に制御し、前記１個のDRAM回路の各カラムから順次にデータを読み出して出力した後、ビット線プリチャージ信号BPRCを供給するように制御し、
かつ、前記１個のDRAM回路に読み出し制御信号READを供給している間に、別の１個のDRAM回路にバンクアクティブ信号BACTを供給し、前記１個のDRAM回路にビット線プリチャージ信号BPRCを供給している間に、前記出力セレクタを前記別の１個のDRAM回路の出力信号の選択が可能な状態に制御することにより、前記１個のDRAM回路から１回分のデータの読み出しが完了すると、直ちに、前記別の１個のDRAM回路の各カラムから順次にデータを読み出して出力することを可能としたことを特徴とする請求項１記載の半導体集積回路。
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