JPH03181089A - デユアル・ポートｄｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、マルチポート・ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）チップに関し、より具体的
には、ビデオＤＲＡＭ　（ＶＲＡＭ）用の多重化直列ア
ーキテクチャに関する。

Ｂ、従来の技術 ２−３年ごとにメモリ・チップ密度の倍化を目脂してい
るＤＲＡＭ業界の一般的趨勢と歩調を合わせて、ＤＲＡ
Ｍの使い方は、通常のランダム（すなわち並列）アクセ
ス・モードから直列アクセス・モードに拡張されてきた
。並列アクセス・モードでは、各メモリ・アレイ内であ
るワード線が選択され、メモリ・アレイ内であるビット
線（または、たとえば米国再発行特許第ＲＥ３２７０８
号明細書に開示されている折り畳まれたビット線配置の
場合は、ビット線対）が選択されて、すべてのメモリ・
アレイ内の同じメモリ位置が、同時に読出しまたは書込
みのいずれかに利用できるようになる。直列アクセス・
モードでは、あるワード線がアクセスされた後、そのワ
ード線に結合された複数のビット線がアドレスされ、当
該の各情報ビットが直列に読み出される。

１９８０年代に、単一のＤＲＡＭに直列と並列の両方の
アクセス能力をもたせるという一般的構想が初めて現れ
た。そのような配置では、チップは直列出力ポートと並
列出力ポートの２つの出力ポートをもつ。直列ポートは
、１個のシフト・レジスタ・ラッチ（ＳＲＬ）を形成す
るように接続された複数のラッチとインタフェースし、
並列ポートは、従来のＤＲＡＭと同様にデータ線に結合
される。たとえば、米国特許第４５４１０７５号、第４
６３９８９０号、第４Ｅ３４８０７７号、第４６８３５
５５今冬明細書、及びインモト等の論文”Ａ　２５６Ｋ
　Ｄｕａｌ　Ｐｏｒｔ　Ｍｅｍｏｒｙ　、　Ｉｎｔｅｒ
ｎａｔｉｏｎａｌＳｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕ
ｉｔｓ　Ｃｏｎｆｅｒｎｃｅ、　Ｄｉｇｅｓｔ　ｏｆＴ
ｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　（Ｆ　ｅ　ｂ、　　
１９８５）　＋　ｐｐ。

３８−３９を参照されたい。

上記の参照文献に開示されたデュアル・ポート配置では
、メモリ・セルの各アレイは、それ自体複数のセンス増
幅器及びシフト・レジスタ・ラッチをもつ。このような
配置の別の例は、マチイック（Ｍａｔｉｃｋ）等の論文
”＾ＩＩ　Ｐｏ１ｎｔｓ　ＡｄｄｒｅｓｓａｂｌｅＲａ
ｓｔｅｒ　Ｄｉｓｐｌａｙ　Ｍｅｍｏｒｙ、”　ＩＢＭ
　Ｊｏｕｒｎａｌ　ｏｆＲｅｓｅａｒｃｈ　ａｎｃｌ　
Ｄｅｖｅｌｏｐｍｅｎｔ、　Ｖｏ　ｌ　、　２８Ｎ　Ｎ
　ｏ。

４、ＪｕｌＹ　　１９８４、ｐｐ、３７９−３９２に開
示されている。上記の論文では、第５図に示された２つ
のメモリ・セル「アイランド」は、共通センス増幅器を
共用する２つのサブアレイである（これら２つのサブア
レイは、検知を行なうために同じ１組のセンス増幅器に
依存するので、独立したアレイではない。２つの独立し
たアレイが同じセンス増幅器を共用する場合は、そのメ
モリのサイクル・タイムは倍になる）。センス増幅器は
、メモリ・アレイの一部分によってシフト・レジスタ・
アレイから分離されていることに留意されたい。

一般のＤＲＡＭ技術で、１つの機能ブロックが多数の関
連動作を実行できるようにする、多重化方式が出現した
。ＤＲＡＭ技術における多重化の例には、米国特許第４
８８０７３８号明細書（デュアル・ポートＤＲＡＭの２
つのシフト・レジスタ・チエインの１つが、多重化され
た出力動作を選択的にバイパスするために、多重化され
たアドレス選択入力を受は取る）、米国特許第４７７３
０４８号明細書（並列データ転送を可能にするために、
ビット線入出力が直列ポートと並列ポートの間で多重化
される）、米国特許第４７５４４３３号明細書（通常の
ＤＲＡＭのビット線が入出力線上で多重化され、入出力
線がデータ線上で多重化される）などがある。

デュアル・ポートＤＲＡＭ技術では、独立したそれぞれ
のアレイに別々のシフト・レジスタを使用し、それがチ
ップ面積の大部分を占める。したがって、この技術では
、動作モードまたは性能（すなわちアクセス速度）を犠
牲にしないで、シフト・レジスタ・ラッチの個数をでき
るだけ少なくする必要がある。

Ｃ０発明が解決しようとする課題 本発明の目的は、チップ使用面積の少ないデュアル・ポ
ートＤＲＡＭを提供することである。

本発明の別の目的は、直列アクセス・モードを支援する
のに必要なシフト・レジスタ・ラッチの個数が最小のデ
ュアル・ボー）ＤＲＡＭを提供することである。

本発明の別の目的は、ＤＲＡＭメモリの全体的動作また
は性能のいずれにも悪影響を与えないで、シフト・レジ
スタ・ラッチの個数を最小にすることである。

０９課題を解決するための手段 本発明の上記その他の目的は、１個の直列ラッチが、メ
モリ・セルの２つのアレイからの２対の折り畳まれたビ
ット線の間で共用される、デュアル・ボー）ＤＲＡＭに
よって達成される。第１組の多重化デバイスは、各アレ
イからの２対の折り畳まれたビット線のうちの一方の対
を選択し、第２組の多重化デバイスは、折り畳まれたビ
ット線対の他方の対を、並列ポートまたは直列ポートに
アクセスするための直列ラッチに選択的に結合する。こ
の配置により、チップ使用面積が大幅に減る。同時に、
２つの動作サイクルで実行できるコピー・モードの使用
により、無制限の垂直スクローリングが可能になり、マ
スクされた書込みが容易になり、同時にクロッキングの
複雑さが軽減される。

Ｅ、実施例 第１図は、本発明のデュアル・ポートＤＲＡＭ（「ビデ
オＲＡＭＪまたはｒＶＲＡＭＪとも呼ばれる）の全体的
レイアウトを示す一般的ブロック図である。２つのメモ
リ・アレイ１ｏ及び２ｏが、共通な一連の直列アドレス
可能メモリ（ＳＡＭ）ラッチ１００に結合されている。

メモリ・アレイ１０１２０は、どんな密度のものでもよ
いが、本発明では、４メガビットＤＲＡＭのうちの２つ
の１２８にアレイ（それぞれ、５１２ワード線の１２８
ビツト線である）である。したがって、チップ上には、
これらのアレイが３２個ある。これらのアレイは対にな
って、チップ上に１６運のＳＡＭラッチ１００が存在し
、各連は、別々の直列アクセス・ポート６０に結合され
ている。したがって、チップは、１６個の直列アクセス
・ポート（ＳＡＰ）６０と、１６個の並列アクセス・ポ
ー）７０をもつ。

各アレイ１０，２０は、それぞれ関連するセンス増幅器
１２．２２をもつ。したがって、各アレイは機能的に独
立であり、当技術分野で周知のように（かつ、以下でよ
り詳細に記述するように）、各アレイ上の任意のワード
線に通常のＩＲＡＳ−ＣＡＳ　　ＤＲＡＭアクセス・サ
イクルでアクセスすることができる。センス増幅器は、
通常の交差結合型差動ラッチ構造である。この実施例で
は、センス増幅器は、２つの交差結合したｎ型トランジ
スタと２つの交差結合したｐ型トランジスタからなる並
列ラッチで構成されている。本発明では、通常のどのよ
うなりＲＡＭメモリ・セル構造も使用できるが、米国特
許第４８８８０８３号明細書により詳細に記述されてい
る、基板トレンチ・キャパシタ及びｐ型トランスファ・
デバイスからなる構造を利用することが好ましい（前記
特許の教示を引用により本明細書に合体する）。実施に
当たっては、センス増幅器のｎラッチ及びｐラッチをア
レイの片側に配置するが、実際にはメモリ・アレイの同
じ部分に配置することもできる。このメモリ・アレイは
、前述の米国再発行特許ＲＥ第３２７０８号明細書に一
般的に記述されているように、単一のセンス増幅器ラッ
チ対に結合された、折り畳まれたビット線の対から構成
される。

センス増幅器１２．２２は、ビット線多重化ブロック１
４．２４によって、並列ポートと直列ポートの両方に選
択的に結合される。第２図により詳細に示すように、ビ
ット線多重化ブロック１４は、デバイス１４Ａ−１４Ｄ
から構成される。これらのデバイスは、ビット線対１０
Ａ＋１０Ｂ、１０Ｃ＋１０Ｄのうちの１対を、直列／並
列切換えブロック１６に選択的に結合する。２つのビッ
ト線対のこの多重化が、アレイ１０に結合されたＳＡＭ
ラッチ１００のすべてについて繰り返される。

また、同じＳＡＭラッチに結合されるアレイ２０につい
てもこの配置が繰り返されることに留意されたい。この
ように、本発明の特徴は、各ＳＡＭラッチが、４対のビ
ット線から選択的にデータを受は取ることである。

第１図を参照すると、ビット線多重化デバイス１４．２
４は、最上位列アドレス・ビットＡ８によって制御され
る。アドレス信号は、Ｓ／穴　ＳＥＴ信号が立ち上がっ
たとき、ゲート５０によってビット線多重化ブロックに
パスされ、センス増幅器がセットされたことを示す。Ｓ
／穴　　ＳＥＴ信号は、センス増幅器をセットする際の
最悪の場合の遅延をモデル化するダミー・ビット線対に
フックされたセンス増幅器を監視することによって、ま
たはセンス増幅器をセットするセンス増幅器制御信号を
すべてＡＮＤすることによって、発生させることができ
る。したがって、Ｓ／穴　ＳＥＴ信号は、センス増幅器
が起動したことを示し、ゲート５０は、アドレス信号Ａ
８を制御ビット線多重化ブロックにバスする。第２図を
参照すると、アドレス信号Ａ８が低レベルの場合、信号
Ａ８Ｎは高レベルなので、デバイス１４Ａ１１４Ｂ、２
４Ａ、２４Ｂはオンになって、ビット線対１０Ａ＋１０
Ｂ１２０Ａ＋２０Ｂを以下に記述する回路に結合する。

アドレス信号Ａ８が高レベルの場合、信号Ａ８Ｎは低レ
ベルなので、デバイス１４Ｃ１１４Ｄ、２４Ｃ，２４Ｄ
はオンになって、各ビット線対１０Ｃ＋１０Ｄ、２０Ｃ
＋２０Ｄを以下に記述する回路に結合する。

第１図を参照すると、ビット線多重化ブロック１４．２
４は、直列／並列切換えブロック１６．２６に結合され
ている。第２図により詳細に示すように、直列／並列切
換えブロック１６は、４つのデバイス１６Ａ−１８Ｄか
ら構成され、直列／並列切換えブロック２６は、４つの
デバイス２６Ａ−２６Ｄから構成されている。一般に、
デバイスＩＥ３Ａと１６Ｂ及び２ＥｉＡと２６Ｂは、ビ
ット線多重化ブロック１４．２４によって選択されたビ
ット線対をデータ線に結合し、データ線を介して並列入
出カポ−ドア０に結合する働きをする。

逆に、デバイス１６Ｃと１８Ｄ及び２６Ｃと２６Ｄは、
ビット線多重化ブロック１４．２４によって選択された
ビット線対を直列ラッチ１００に結合する。

デバイス１６Ａと１６Ｂ及び２６Ａと２６Ｂは、ビット
・デコーダ８０から送られる信号Ｂ、ＢＮに結合される
。第１図に示したように、ビット・デコーダは、６７列
プリデコーダ３０から列アドレス信号ＡＯ−Ａ７を受は
取る。当該の行及び列アドレス信号は、チップが外部信
号源（たとえば、マイクロプロセッサ）から同じ入力ピ
ン上の時間多重化アドレス信号として受は取る。アドレ
ス信号の状態に応じて、ビット・デコーダ８０は、各ア
レイ上のビット線対のうちの１対を選択する。

このようにして、デバイス１６Ａと１６Ｂ及び２６Ａと
２６Ｂは、選択されたビット線を通常のＤＲＡＭ配置の
データ線に結合する、通常のトランスファ・デバイスと
同じように動作する。本発明では、データ線り、ＤＬＮ
、及びＤＲ，ＤＲＮが、多重化デバイス５２によって並
列アクセス・ポート７０に結合される。多重化デバイス
５２は、最上位行アドレスＡ８によって制御される。八
８が高レベルのとき、データ線ＤＬ１ＤＬＮが並列ボー
）７０に結合される。Ａ８が低レベルのとき、データ線
ＤＲ，ＤＲＮが並列ポート７０に結合される。

デバイス１６Ｇと１６Ｄ及び２６Ｃと２６Ｄは、トラン
スファ信号ＴＲ，ＴＬによって制御される。

信号ＴＲとＴＬは、外部信号ＴＲＧが低レベルで、外部
信号ＲＡＳが立ち下がり、そのサイクル内で直列アクセ
スが実行されることを示すとき、制御ブロック４０によ
って発生される。ＴＲＧが低レベルのとき、行アドレス
信号Ａ８の論理状態は、制御ブロック４０によってラッ
チされる。行アドレス信号Ａ８が低レベルの場合、信号
ＴＲが立ち上がってデバイス２６Ａ、２８Ｂをオンにす
るが、信号ＴＬは低レベルのままで、デバイス１６Ａ１
１６Ｂをオフに維持する。行アドレス信号Ａ８が高レベ
ルの場合、信号ＴＬが立ち上がって、デバイス１６Ａ、
１６Ｂをオンにするが、信号ＴＲは低レベルのままで、
デバイス２６Ａ、２６Ｂをオフに維持する。

このようにして、選択されたビット線対が、直列アクセ
スのためにＳＡＭラッチ１００に結合される。この場合
も、第２図に示したように、ＳＡＭラッチ１０１は、各
アレイから２対ずつ、４対のビット線に結合される。ラ
ッチ１０１は、センス増幅器を構成するのと同じ、並列
なｎ型とｐ型の交差結合デバイスの対で構成される。実
際には、ラッチ１０１のデバイスは、センス・ラッチ１
２及び２２のデバイスより小さくなるように設計できる
。ラッチ１０１の差動出力は、そのラッチを、アドレス
・カウンタ（図示せず）によって発生された受は取られ
るアドレスに応じて、直列アクセス線に結合するデコー
ド・デバイス（図示せず）によって、直列アクセス線５
１８Ｎに結合される。

線５ＳＳＮは、直列出力ポートロ０に直接結合される。

このように、本発明の一般的アーキテクチャでは、単一
の直列ラッチが、４対のビット線対から２対を選択する
第１　ｉｆｆのビット線多重化デバイス、及び残りの２
対のビット線対のうちの１対からのデータ信号を直列ラ
ッチを介して直列ポートに、またはデータ線を介して並
列ポートに送る第２組の直列／並列多重化デバイスによ
って、隣接する各メモリ・アレイから２対ずつ、４対の
折り畳まれたビット線対に選択的に結合される。シリコ
ン面積の点では、本発明は、直列ラッチの個数が、１対
のビット線対ごとに１個の直列ラッチを設ける通常の方
法に比べて４分の１に減少するので、チップ面積を大幅
に減らす。さらに、本発明のアーキテクチャは、いくつ
かの動作モードではさらに別の利点を提供する論理的／
物理的多重化方式を提供する。

本発明の特徴的動作モードについて以下に説明する。

Ａ−並列ポート読出し 並列ポートを介する読出しサイクルは、通常のＤＲＡＭ
の読出しサイクルと同じである。ＲＡＳ信号が立ち下が
ると、（行アドレスを示す）アドレス信号ＡＯ−Ａ８が
ラッチされる。アドレス信号ＡＯ−Ａ７が、メモリ・セ
ル・アレイ１０１２０内のワード線のうちの１本を選択
するため、ワード・デコーダ３２．３４によってデコー
ドされる。

同時に、行アドレス信号Ａ８を使って、データ線対ＤＲ
１ＤＲＮとＤＬｌＤＬＮの間の選択をするように、多重
化デバイス５２を動作させる。読出しサイクルでは、Ｒ
ＡＳが立ち下がると、外部ＷＥ倍信号高レベルになる。

次に、外部ＣＡＳ信号が立ち下がると、（今度はビット
・アドレスを示す）アドレス信号ＡＯ−Ａ８が再びラッ
チされる。アドレス信号ＡＯ−Ａ７が、ビット・デコー
ダ８０によってデコードされる。その結果、デバイス対
１６Ａと１６Ｂ及び２６Ａと２８Ｂが信号Ｂによって選
択される。並列アクセス・モードでは、信号ＴＲＧは、
そのサイクルを通して高レベルであることに留意された
い。その結果、デバイス１６Ｂ１１６Ｇもデバイス２６
Ｃ１２８Ｄもサイクル中のどの時点でもオンにならない
。ビット・アドレス信号がデコードされている間に、選
択されたワード線が立ち上がる。アクセスされたビット
線が電荷移動の際に選択されたセルと結合すると、セン
ス増幅器はオンになって、ビット線の差を増幅する。こ
のとき、Ｓ／ＡＳＥＴ信号が立ち上がり、その結果、ビ
ット線多重化ブロック１４．２４の当該の２対のビット
線の多重化を実行するために、ゲート・デバイス５０か
ら列アドレスＡ８がパスされる。これが起こったとき、
２本の選択されたビット線のうちの１本からのデータが
、ビット・デコーダによって選択されたデバイス対１６
Ａと１８Ｂまたは２６Ａと２６Ｂ中を流れ、その結果生
じるデータが、選択されたデータ線を介して並列ポート
７０に流れる。言い換えると、ビット線多重化がブロッ
ク１４．２４によって完了すると、適切なトランジスタ
が事前にオンになっているので、データが選択／多重化
回路の残りの部分を介して並列ポートに流れる。

例Ｂ−並列ポート書込み この場合も、並列ポート書込みサイクルは、通常のＤＲ
ＡＭ書込みサイクルと一般的に同じである。ＲＡＳが立
ち下がると、ＷＥ信号が低レベルの場合、書込みサイク
ルが示される。すなわち、並列ポート７０に入力された
データは、選択されたデータ線、及び選択された直列／
並列多重化デバイスを介して、選択されたビット線対に
読み出される。この場合、前記の選択は、上記の並列ポ
ート読出しサイクルに関連して述べたのと同様にして実
行される。

例Ｃ−直列ポート読出しく第４図） 一般に、情報は、それをすべてのＳＡＭラッチ１００に
順次読み込み、次いで順次それらのラッチにアクセスす
ることによって読み出す。この場合も、読出しサイクル
は、ＲＡＳが立ち下がったときＷＥが高レベルになるこ
とによって示される。

直列アクセス・サイクルは、ＲＡＳが立ち下がったとき
信号ＴＲＧが低レベルになることによって示される。ビ
ット線多重化動作は、上述の動作モードの場合と同様に
して実行される。ただし、この場合は、ビット・デコー
ダ８０からの信号Ｂは立ち上がらず、行アドレスＡ８の
状態に応じて、ＴＬまたはＴＲのいずれかが立ち上がっ
て、デバイス１ｆ３Ｃと１６０または２６Ｇと２６Ｄの
いずれかをオンにする。このようにして、選択されたビ
ット線対からのデータは、選択信号ＴＲ，ＴＬに応じて
、ビット線多重化デバイス１４によって直列ラッチ１０
１にバスされる。アドレス・カウンタ（図示せず）は、
ラッチ１００が一度に１つずつ直列ポー）８０に結合さ
れて、データを直列ポートに順次提供するように、当該
のＳＡＭラッチに対応する複数の連続するアドレス信号
を発生する。

例り一直列ポート書込み（第５図） 直列ポート書込みは、直列ポート読取りに類似している
。ＴＧＮ信号とＷＥ信号はともに、ＲＡＳ時には低レベ
ルである。直列ボー）６０に提供されるデータは、前述
のようにアドレス・カウンタからのアドレスに応じて、
ラッチ１０１に順次提供される。高次ビット線及びワー
ド線のデコード動作は、データが特定のラッチ１０１で
使用可能になるとき、そのデータが、選択された直列デ
バイス１６Ｃと１６Ｄまたは２６ｃと２６Ｄを介して、
ビット線多重化デバイス１４によって制御される選択さ
れたビット線対に駆動されるように、実行される。

上述の直列読出しサイクル及び書込みサイクルの特徴は
、コピー・モード（このモードでは、１本のワード線か
らのデータが、別のワード線にそっくり書き込まれる）
が、ただ２つのアクセス・サイクルで実行できることで
ある。このため、画面を横切ってデータを垂直にスクロ
ールするビデオ応用分野でのメモリの動作が大幅に改善
される。

第１アクセス・サイクルでは、データが、アレイの１つ
中の選択されたワード線から、それが結合されているす
べてのビット線対を介して、そのアレイに結合されたす
べてのラッチ１０１に読み込まれる。次に、第２アクセ
ス・サイクルで、すべてのラッチ１０１中のデータが、
書き込むべきワード線が結合されているすべてのビット
・スイッチ対に書き込まれる。これを、各アレイがそれ
自体のセンス増幅器及び直列ラッチをもつ状況と比較し
てみる。各アレイの間でラッチが共用されないので、１
本のワード線を別のワード線にコピーするただ１つの方
法は、１本のワード線をそのアレイに関連する直列ラッ
チに読み込み、これらのラッチすべてから順次読み出し
、最初のラッチからのデータを目標のワード線を含むメ
モリ・アレイに関連するラッチに順次書き込み、それら
のラッチから目標のワード線に書き込むものである。こ
のような動作は、きわめて時間がかかる。事実、コピー
・モードは、通常のデュアル・ポートＤＲＡＭ構成を使
用して動作を実行するのにきわめて長時間かかるので、
当技術分野では一般に実行されない。本発明のデュアル
・ポート・アーキテクチャを使用することにより、この
動作が、当技術分野で使用できる程度に高速かつ効率的
に実行できる。

本発明の別の利点は、マスクされた書込み動作を実行で
きることである。多くのＤＲＡＭでは、ＤＱと呼ぶ入出
力パッドが、どの入出力が特定のサイクルで活動状態に
なるかを示す。所定のＤＱパッドが高レベルで、ＲＡＳ
が立ち下がったとき、関連する直列入出力ポートは、そ
のサイクル中に活動状態にならないことがわかっている
。本発明では、Ｉ）Ｑ入力が、ゲート５０に対する制御
入力として使用される。ゲート５０は、ビット線多重化
ブロック１４を制御する列アドレス信号Ａ８をパスする
。このように、ある転送サイクル中にある直列入出力が
非活動状態の場合、高ＤＱ信号は、Ａ８がビット線多電
化ブロック１４を活動化するのを防止する。その結果、
前記ポートは非活動状態になる。この非活動化が実施で
きるのは、ビット線多重化が実行されるときだけ、直列
ポートへのアクセスが行なわれるためであることに留意
されたい。すなわち、追加の非活動化回路なしで、アク
セスがきわめて簡単に拒否できる。この動作は並列ポー
トにも実行できること、さらに、専用入力パッドを設け
る代りに、このマスキング動作を、チップにすでに提供
された信号のある種の論理的組合せによって行なえるこ
とに留意されたい。

この場合も、この柔軟性は、主として、ビット線多重化
デバイスと直列／並列アクセス多重化デバイスを直列に
配列して、どちらのポートへのアクセスも、単にビット
線多重化デバイスを使用不能にすることによって禁止で
きることによって、もたらされる。

もう１つの利点が、本発明のアーキテクチャによって実
現される。ビット線多重化デバイスは主にアクセスを制
御するので、すべてのクリティカルなタイミング依存性
（たとえば、ビット線多重化動作を実行する前にセンス
増幅器が完全にオンになったことを確認すること）が、
ビット線多重化デバイスをオンにする際にわかる。すな
わち、前述のように、他の直列／並列多重化デバイス、
ならびにデータ線の選択が、それらの関連デバイスがい
つオンになるかを正確に知らないでも実行できる。クリ
ティカルなタイミングは、ビット線多重化動作によって
制御される。このため、クリティカル・タイミングに応
じて、通常の配置構成でビット線多重化デバイス及びポ
ートへのアクセスを制御する必要がなくなる。これらの
クリティカル・タイミングをなくすことで、さらに多く
の回路が節減される。

本発明の精神及び範囲から逸脱することなく、上述した
最良の態様の構造及び教示に様々な変更を加えることが
可能なことを理解されたい。たとえば、本発明は、４Ｍ
ｂ　　ＤＲＡＭに関して説明してきたが、任意の密度の
ＤＲＡＭで実施できる。

特定の動作モードを周知のＤＲＡＭ制御信号に関して説
明したが、これらの動作モードは、同じ一般的知能が提
供される限り、他の信号や相異なる信号を用いても等し
く良好に動作するはずである。

外部信号は、オフ・チップ・マイクロプロセッサからく
るものとして説明したが、将来の集積では、これらの信
号がオン・チップ・ソースから提供できるようになるか
もしれない。本発明は、共通の直列ラッチに結合された
４対のビット線を開示したが、実際には、それらの間の
多重化動作を制御するために、適当な信号が使用される
限りもっと多数のビット線を同様に結合することができ
る。

最後に、直列ラッチは、アドレス・カウンタを介して直
列にアクセスされる別々の一連のラッチとして記述した
が、通常のシフト・レジスタ・ラッチ・システム（１個
の直列ラッチの出力が、後続のラッチの入力に送られ、
以下同様にして直列入出力ポートを介して直列に読み出
される）を使用することもできる。

【図面の簡単な説明】

第１図は、本発明によるデュアル・ボー１−ＤＲＡＭの
回路ブロック図である。 第２図は、第１図に示したブロック図の一部分の詳細な
回路図である。 第３図は、本発明のデュアル・ボー）ＤＲＡＭを利用し
て実行される直列読出しサイクルのタイミング図である
。 第４図は、本発明のデュアル・ボー）ＤＲＡＭを利用し
て実行される直列書込みサイクルのタイミング図である
。 １０，２０・・・・メモリ・アレイ、１２．２２・・・
・センス増幅器（Ｓ／Ａ）、１４．２４１１１．ビ、。 ト線多重化ブロック、１４Ａ−１４Ｄ、２４Ａ−２４Ｄ
・・・・ビット線多重化デバイス、１６．・８．直列／
ｆ：列切換えブロック、１６Ａ−Ｄ、２Ｅ３Ａ−Ｄ・・
・・直列／並列切換えデバイス、３０・・・・６７列プ
リデコーダ、３２．３４・・・・ワード・デコーダ、４
０・・・・制御ブロック、５０・・・・ゲート、５２・
・・・多重化デバイス、６０・・・・直列アクセス・ポ
ート、７０・・・・並列アクセス・ポート、１００・・
・・直列アドレス可能メモリ　（ＳＡＭ）ランチ。

Claims (6)

【特許請求の範囲】
1. （１）各アレイが、複数のメモリ・セルに結合された複
   数のワード線と複数のビット線、及び前記の複数のビッ
   ト線に結合された複数のセンス増幅器を含む、メモリ・
   セルの第１及び第２のアレイ、並列入出力ポート、 直列入出力ポート、 前記のメモリ・セルの第１アレイの前記の複数のビット
   線の１組及び前記のメモリ・セルの第２アレイの前記の
   複数のビット線の１組に結合された、メモリ・セルの前
   記の第１アレイ及び第２アレイのそれぞれから前記の複
   数のビット線のうちの少なくとも１本を選択するための
   、第１組のトランジスタ・デバイス、 前記の第１組のトランジスタ・デバイスによって選択さ
   れた前記の複数のビット線のうちの半分を前記の並列入
   出力ポートに結合するための第２組のトランジスタ・デ
   バイス、及び 前記の第１組のトランジスタ・デバイスによって選択さ
   れた前記の複数のビット線のうちの半分を前記の直列入
   出力ポートに結合するための、第３組のトランジスタ・
   デバイス、 を含むデュアル・ポートＤＲＡＭ。
2. （２）各アレイが、前記のセルに結合された複数のワー
   ド線と複数のビット線、及びそれぞれが前記の複数のビ
   ット線のうちの隣接するビット線に結合されて複数のビ
   ット線対を形成する複数のセンス増幅器を含む、メモリ
   ・セルの第１及び第２のアレイ、 並列入出力ポート、 直列入出力ポート、 各直列ラッチが、前記のメモリ・セルの第１及び第２ア
   レイそれぞれの前記の複数のビット線対のうちの少なく
   とも２対に結合された一連の直列ラッチ、及び 前記のＤＲＡＭが並列モードで動作するときは前記のメ
   モリ・セルの第１及び第２アレイのうちの一方からの前
   記のビット線対のうちの１対を前記の並列入出力ポート
   に選択的に結合し、また前記のＤＲＡＭが直列モードで
   動作するときは前記のメモリ・セルの第１及び第２アレ
   イのうちの一方からの前記のビット線対のうちの１対を
   前記の直列ラッチに選択的に結合する、一連の多重化デ
   バイス、 を含む、直列モードまたは並列モードで動作するデュア
   ル・ポートＤＲＡＭ。
3. （３）メモリ・セルに結合された複数のビット線と複数
   のワード線、及びそれぞれが前記のビット線のうちの隣
   接ビット線に結合されて複数のビット線対を形成する複
   数のセンス増幅器を含む、メモリ・セルの第１及び第２
   のアレイ、 並列入出力ポート、 直列入出力ポート、 各直列ラッチが、前記のメモリ・セルの第１及び第２ア
   レイそれぞれの前記の複数のビット線対のうちの２対に
   結合された一連の直列ラッチ、前記のメモリ・セルの第
   １及び第２のアレイそれぞれの前記の複数のビット線対
   のうちの前記２対のうちの１対を選択的にパスするため
   の、第１の複数のトランジスタ・デバイス、及び 前記の第１の複数のトランジスタ・デバイスによってパ
   スされたビット線対のうちの１対を、前記のＤＲＡＭを
   並列方式または直列方式のいずれで動作させるかを示す
   外部信号に応じて、前記の並列入出力ポートまたは前記
   の直列入出力ポートのいずれかに選択的にパスするため
   の、第２の複数のトランジスタ・デバイス を含むデュアル・ポートＤＲＡＭ。
4. （４）複数のワード線と折り畳まれたビット線の複数の
   対とを有するメモリ・セルの第１のアレイ、複数のワー
   ド線と折り畳まれたビット線の複数の対とを有するメモ
   リ・セルの第２のアレイ、直列入出力ポート、並列入出
   力ポート、前記の直列入出力及び並列入出力ポートに対
   するアクセスを制御するための複数の第１の多重化デバ
   イス、及び前記のメモリ・セルの第１及び第２のアレイ
   それぞれの前記の複数の折り畳まれたビット線対と前記
   の複数の第１多重化デバイスとの間のアクセスを制御す
   るための複数の第２の多重化デバイスを有するデュアル
   ・ポートＤＲＡＭを動作させる方法であって、 前記のデュアル・ポートＤＲＡＭを、直列書込みモード
   、直列読出しモード、並列書込みモード、または並列読
   出しモードのいずれで動作させるかを決定する段階、 前記のメモリ・セルの第１及び第２のアレイそれぞれ中
   の前記の複数のワード線のうちの１本を選択する段階、 前記ＤＲＡＭが直列書込みモードまたは直列読出しモー
   ドで動作している場合に限って、前記のメモリ・セルの
   第１及び第２アレイのうちの一方の前記の複数の折り畳
   まれたビット線対のうちの１対が、前記の直列入出力ポ
   ートにアクセスできるように、また前記ＤＲＡＭが並列
   書込みモードまたは並列読出しモードで動作している場
   合に限って、前記の並列入出力ポートにアクセスできる
   ように、前記の第１多重化デバイスを選択する段階、及
   び 前記のメモリ・セルの第１及び第２のアレイそれぞれの
   前記の複数の折り畳まれたビット線対のうちの１対を前
   記の複数の第１多重化デバイスに選択的に結合するため
   に、前記の複数の第２多重化デバイスを選択する段階 を含む前記の方法。
5. （５）複数の読出しビットを発生するために、メモリ・
   セルの第１アレイ内の第１の選択されたワード線から直
   列読出しモードを実行する段階、及び前記の複数の読出
   しビットを記憶するために、メモリ・セルの第２アレイ
   内の第２の選択されたワード線への直列書込みモードを
   実行する段階を実行することによって、ページ・コピー
   ・モードが２つの動作サイクルで実行されるという、請
   求項４に記載のデュアル・ポートＤＲＡＭを動作させる
   方法。
6. （６）複数のワード線と折り畳まれたビット線の複数の
   対とを有するメモリ・セルの第１のアレイ、複数のワー
   ド線と折り畳まれたビット線の複数の対とを有するメモ
   リ・セルの第２のアレイ、直列入出力ポート、並列入出
   力ポート、前記の直列入出力ポート及び並列入出力ポー
   トに対するアクセスを制御するための複数の第１の多重
   化デバイス、及び前記のメモリ・セルの第１及び第２の
   アレイそれぞれの前記の複数の折り畳まれたビット線対
   と前記の複数の第１多重化デバイスとの間のアクセスを
   制御するための複数の第２の多重化デバイスを含む、デ
   ュアル・ポートＤＲＡＭ。