CN1062048A - 视频随机存取存储器的多路串行寄存器结构 - Google Patents

Abstract

双端口DRAM，在其中，由两对叠合位线(来自 两个存储单元阵列)，共用一个单个的串行锁存器。 第一组多路调制器从每一个阵列中选出两对叠合位 线中的一对，第二组多路调制器将余下的折叠位线对 中之一有选择地连接到并行端口，也可以为了访问串 行端口的目的而将其连接到串行锁存器。这种配置 极大地减少了占用芯片的实际面积。同时，通过使用 拷贝模式(它可在两个周期内执行)使得垂直卷动成 为可能，并且提供了屏蔽写，而同时减少了定时的复 杂性。

Description

本发明涉及多端口动态随机存取存储器（DRAM）芯片。具体而言，与用于视频DRAM（VRAM）的多路串行结构有关。

在DRAM工业领域中，存贮芯片的密度每两至三年增加一倍。与这一趋势相一致，DRAM的应用已从传统的随机（即并行）读出方式扩展到了串行读出方式。在并行读出方式中，从每一个存储器阵列中选出一给定的字线，并选出阵列内一给定的位线（或位线对，例如在授予Hitachi的美国专利RE32，708所示出的叠合位线配置的情况）。这样在所有阵列中的相同的存贮单元，同时既能用于读出，又能用于写入。在串行读出方式中，在访问了一给定的字线后，对联接到字线上的多条位线被寻址，并以串行方式读出各自的位信息。

在80年代首先出现了具有串行和并行两种存取能力的单个DRAM的一般观点。在这种配置下，芯片具有两个输出端口，一个是串行的，一个是并行的。串行端口与多个锁存器接口，连接起来构成移位存储器、锁存器（SRL），并行端口按传统DRAM方式连接到数据线上。例如美国专利4，541，075，（授予Dill等，并转让给了IBM）;还可见美国专利USP4，639，890，USP4，648，077，USP4，683，555。（全部转让给了德克萨斯仪器公司），由Ishimoto等人所著文章“256K双端口存储器”国际固态电路会议技术论文选编，1985年二月38-39页。

在上述参考资料中所公开的双端口配置中，每一个存储单元阵列都有自己的多个读出放大器和移位寄存器、锁存器。这种配置的另一个例子见Matick等的文章，名为“所有点可寻址光栅显示存储器”IBM研究与发展期刊，1984年7月28卷4号，379-392页。在这篇论文中，两个存储单元“岛”（见图5）为共用公共读出放大器的两个子阵列。（这两个子阵列并不是独立的阵列，因为他们利用相同的一套读出放大器以提供读出。如果两个独立的阵列共用同一组读出放大器，那么存储器的周期时间就要加倍）。注意，存储器阵列的一部分将读出放大器从移位寄存器阵列中分开。

就一般的DRAM而言，多路复用方案已表明能用一个功能块去完成多种相关的操作。DRAM技术的多路复用的例子，包括美国专利4，680，738（发布给Tam，转让给AMD-双端口DRAM的两个移位寄存器链中的一个接收经过多路调制的地址选择输入，为了有选择地绕过多路输出操作）;美国专利4，773，048（发布给Ogawa，转让给Fujitsu-将位线输入/输出在串行端口和并行端口之间进行多路调制，以便传送并行数据），美国专利4，754，433（发布给Chin等，转让给IBM-传统的DRAM位线多路调制到I/O线，并将它依次调制到数据线上）。

在双通道DRAM技术中，每一个独立的阵列都用了一个分立的移位寄存器，这样就占用了芯片大量的面积。因此，在技术上就需要尽可能地减少移位寄存器锁存器的数量，而同时又不牺牲操作模式或性能（即，存取速度）。

因为，本发明的一个目的是提供一种双端口DRAM，它可减少占用芯片的实际空间。

本发明的另一个目的是提供一种双端口DRAM，它最大限度地减少了需要用来支持串行读出方式的移位寄存器锁存器的数量。

本发明还有一个目的，即最大限度地减少移位寄存器锁存器的数量而对存储器的总体操作，或存储器的性能没有不利的影响。

双端口DRAM实现了前述目的及本发明的其它目的。在这一双端口DRAM中，由两对叠合位线（来自两个阵列存储单元），共用一个单个的串行锁存器。第一组多路调制器从来自每一个阵列中的两对叠合位线中选出一对，第二组多路调制器即可以将余下的一对叠合位线有选择地连接到并行端口或者为了访问串行端口的目的而将其连接到串行锁存器。这种配置极大地减少了占用芯片的实际面积。同时通过使用考贝模式（它可在两个操作周期内执行），使得无限制的垂直卷动成为可能，并且提供了屏蔽写而同时减少了时钟的复杂性。

通过对下面所提供的执行本发明最佳实施例的描述，本发明的前述各项及其它特点将会变得更清楚。在下面的描述中，说明将参照附图一起做出，在其中：

图1为依据本发明的双端口DRAM的电路框图;

图2为图1中所示的框图的一部分的详细电路图;

图3为使用本发明的双端口DRAM执行串行读周期的时序图;

图4为使用本发明的双端口DRAM执行串行写周期的时序图。

实施本发明的最佳模式的描述。

图1为本发明双端口DRAM（也称视频RAM或VRAM）总体布设的总框图。两个存储器阵列10和20连接到一个公用串行可寻址存储器（SAM）锁存器系列100上。虽然存储器阵列10和20可以是任何密度的，但在本发明中它们为四兆位DRAM的两个128K阵列，（每一个为512字线的128位线），那样在芯片中就有32个这样阵列。阵列是成对的，因此在芯片上就有16个系列的SAM锁存器100。每一系列联接到分立的串行存取端口60。这样，芯片就有16个串行存取端口60和16个并行存取端口70。

每一阵列10、20有相应的读出放大器12、22与之相联。因此，每一阵列功能上相对独立，在一个传统的RAS-CAS  DRAM存取周期里，可以访问每一阵列上的任一字线。这一点在本领域内众所周知（并且在下面将给出更多的细节）。读出放大器为传统的交叉耦合差分锁存器结构。在给出的实施例中，读出放大器是由并行锁存器构成的，并行锁存器由两个交叉耦合N型晶体管和两个交叉耦合P型晶体管构成。当然，任何传统的DRAM存储器单元结构都可以用于本发明，但是更倾向于使用基片平板沟道电容器，和P型变换器件结构。具体描述见美国专利4，688，063，发布给Lu并转让给IBM（其教导在此提出以供参考）。实际上，读出放大器的N和P锁存器配置在阵列的两边中任何一边，虽然，实际上，它们可被配置在存储器阵列的同一部分。存储器阵列由叠合位线对组成，（一般描述见前述RE32，708Hitachi专利）连接到单个读出放大器锁存器对。

读出放大器12、22经由位线多路调制块14、24，有选择地连接到并行端口和串行端口。如图2所示细节，位线多路调制器14由元件14A-14D组成。这些元件将位线对10A+10B，10C+10D中的一个连接到并行/串行多路调制器单元16。对于所有连接到阵列10的SAM锁存器100，重复这种两位线对的多路调制。也应注意到，对阵列20也重复这种配置，用于连接到相同的SAM锁存器。这样本发明的特征是：每一个SAM锁存器有选择地从4位线对接收数据。

参考图1，位线多路调制器14、24，由最高列地址位A8控制。当S/A置位信号产生时，地址信号经由门50送到位线多路调制器，表示读出放大器已被置位。S/A置位信号可通过监视一个连接到模拟位线对上的读出放大器来产生，模拟位线对模拟了在置位读出放大器时最坏情况下的延迟。S/A置位信号也可通过将读出放大器的置位控制信号相“与”来产生。这样S/ASET，表示读出放大器已经启动，因此门50传送地址信号A8以控制位线多路调制。参见图2，如果地址信号A8是低电平的，信号A8N就是高电平的，这样，部件14A，14B，及24A，24B打开，将位线对10A+10B，20A+20B连接到下面将要描述的电路上。如果地址信号A8是高电平的，则A8N是低电平的，这样，部件14C14D及24C，24D打开，将相应的位线对10C+10D，20C+20D到连接下面将要描述的电路上。

参见图1，位线多路调制器单元14、24联接到串行/并行开关单元16、26。如图2所示细节，串行/并行开关单元16由四个部件16A-16B组成，串行/并行开关26由四个部件26A-26D组成。一般地，部件16A、16B和26A、26B操作将由位线多路调制单元14、24选出的位线对联接到数据线上，并经由数据线连接到输入/输出端口70上。相反地，部件16C、16D和26C、26D将由位线多路调制器单元14、24选出的位线对连接到串行锁存器100上。

部件16A、16B和26A、26B被连接到由位解码器80送来的信号B，BN上。如图1所示，位解码器接收由行/列预解码器30处送来的列地址信号A₀-A₇。芯片接收外部信号源（即微处理器）送来的相应的行和列的地址信号作为同一输入脚上的时间多路调制的地址信号。作为地址信号特殊状态的函数，位解码器80从每一个阵列上的位线对中选出一对。用这种方法部件16A、16B和26A、26B的操作与传统的传送部件的操作方法相同。将选出的位线以传统的DRAM配置连接到数据线上。在本发明中，由多路调制部件52将数据线DL、DLN及DR、DRN连接到并行存取端口70上。多路调制部件52由最高位的行地址A8控制。当A8为高电平时，数据线DL、DLN被连接到并行端口70上;当A8为低电平时，数据线DR、DRN被连接到并行端口70上。

部件16C、16D及26C、26D由传送信号TR、TL控制。当外部信号TRG为低电平时，当外部信号RAS下降时，信号TR和TL由控制单元40产生，以表明在那个周期正在执行串行存取。当TRG为低电平时，行地址信号A8的逻辑状态被控制单元40锁存。如果行地址信号A8是低电平，信号TR升起打开部件26A、26B，同时信号TL保持在低电平保证部件16A、16B处于断开的位置。如果行地址信号A8是高电平，则信号TL升起，打开元件16A、16B，同时，信号TR保持在低电平保证元件26A、26B处于断开的位置。

这样，所选出的位线对被连接到SAM锁存器100用于串行存取。再有，如图2所示，锁存器101连接到四个位线对上，每一个阵列两对。锁存器101由构成读出放大器的一对并行N型和P型交叉耦合部件构成。这些交叉耦合部件构成了读出放大器。在实际运用中，锁存器101可以设计的此读出寄存器12和22要小。用解码器（未画出）将锁存器101的不同输出连接到串行存取线S、SN。解码元件将锁存器101联接到线路上，这将锁存器作为由一个地址计数器（未示出）所生成的一个接收到的地址函数连接到线上。线S、SN被直接连接到串行输出端口60。

这样，在本发明的总结构中，可将单个的串行锁存器有选择地连接到四对叠合位线上，（每两对来自相邻的每一存储阵列）：用第一组位线多路调制器从四对位线对中选出两对;用第二组串行/并行多路调制器控制数据信号从余下的两对位线对中的一对经由串行锁存器送到串行端口，或经由数据线送到并行端口。从硅的领域立场出发，本发明极大地减少芯片实际所用面积，这是因为串行锁存器的数目与传统的方法（每一对位线需要一个串行锁存器）相比减少了四分之一。还有本发明的结构提供了一个逻辑/物理多路调制方案，它提供了在一定操作模式下附加的优点。

本发明具有特色的操作模式，将在下面进行描述：

例A-并行端口读

通过并行端口的读周期与用于传统DRAM中的读周期一样。当RAS信号下降时，将地址信号A₀-A₈锁存（A₀-A₈指示行地址）。地址信号A₀-A₇由字解码器32、34解码，以从存储器单元阵列10、20中的字线中选出一条。同时，行地址信号A₈用来操作多路调制器52，以便从数据线对DR、DRN和DL、DLN中选出一对，在读周期中，当RAS下降时，外部信号WE是高电平。

然后，当外部信号CAS下降时，地址信号A₀-A₈（现在指示位地址）被再一次锁存。信号A₀-A₇由位解码器80解码，结果，由信号B选择部件对16A、16B和26A、26B。注意，在并行存取模式中，信号TRG在整个周期过程中都是高电平;作为结果，部件16C、16D和26C、26D在整个周期的任何一点均不被打开。当位线地址信号被解码时，所选的字线升起。当被存取的位线与所选中的单元进行电荷传送时，读出放大器打开，放大两位线之间的差值。当进行这一过程时，S/ASET信号升起，并且作为其结果，列地址A₈由门部件50传送在每一个位线多路调制单元14、24中执行多路调制两位线对。注意，在这一过程中，在两个所选位线中，仅有一个的数据通过元件对16A、16B或26A26B。通过哪一对部件由位解码器选择。结果数据通过选出的数据线送到并行端口70。换言之，一旦单元14、24完成了位线多路调制，数据便流过选择/多路调制电路的其余部分送到并行端口，因为相应的晶体管已经事先被打开。

例B-并行端口写

再者，并行端口的写周期大致与传统的DRAM写周期一样。当RAS下降时，如果WE信号是低电平的，则表明为写周期。这样，输入到并行端口70上的数据，将通过所选出的数据线读出，并通过所选出的串行/并行多路调制器送到所选出的位线对上，在这里以相同的方法进行前述的选择。其方式与上面所述的并行端口读周期的方式一样。

例C-串行端口读（图4）

一般来讲，信息是从读信息串行读入所有的SAM锁存器100的，然后，以串行方式访问锁存器。同样，当RAS下降时，WE为高电平，则表明为读周期。当RAS下降时，信号TRG为低电平，指明串行存取周期。位线多路调制操作以上述操作模式一样的方式进行。然而，在这里，从位解码器80来的信号B不升起;而是，作为行地址A₈状态的函数，或是TL或是TR升起，打开部件16C、16D或26C、26D。这样，从所选位线对来的信号，作为所选信号TR、TL的函数。由位线多路调制器14送到串行锁存器101一地址计数器（未示出）提供多个相继的并与各自的SAM锁存器对应的地址信号。这样，每次一个地将寄存器100连接到串行端口60。因此，以串行的方式将数据提供给端口。

例D-串行端口写（图5）

串行端口写与串行端口读类似。在时间RAS、TGN和WE两信号均为低电平。将提供给串行端口60的数据，以串行方式送到锁存器101，如上所述，作为从地址计数器来的地址的函数。进行高位位和字线解码操作，这样，当数据在一个特定的锁存器101中准备好时，它被驱动，通过选出的串行部件16C、16D或26C、26D送到由位线多路调制部件14控制送出的位线对上。

上述串行读和写周期的一个特点是：考贝模式（在这里，从一条字线得到的数据可以完全写入到另一条字线）可仅在两个存取周期内完成。这一点极大地提高了用在视频应用中的存储器的操作。在视频应用中，数据是垂直卷动扫过屏幕。在第一存取周期内，从一个阵列中所选取的字线中读出数据，通过所有的与它相连接的位线对，送到与该阵列相连接的所有的锁存器101;然后，在第二个存取周期，将所有在锁存器101中的数据写入所有的与要写入的字线相连的位开关对。将这一点与每一阵列有自己的读出放大器和串行锁存器的情形相比较。由于，在相应的两个阵列之间没有共用锁存器，从一个字线考贝到另一个字线上的唯一方法是将一个字线读到与那一阵列相关联的串行锁存器之中，串行地读出所有这些锁存器，串行地从第一组锁存器写到与具有目标字线的存储器阵列相关联的锁存器中，并从这些锁存器写入到字线。这样的操作是很费时间的;实际上，在那种技术里，一般并不执行考贝模式，因为使用传统的双端口DRAM配置来执行这种操作所需时间极长。通过使用本发明的双端口结构，可以快速、有效地进行这种操作，以达到可以在现在技术中应用这一点。

本发明另一个优点在于可执行屏蔽写操作。在许多DRAM中，被称作DQ的I/O缓冲器（pads）用以表明哪一个I/O在该特殊的周期里被激活。当一给定的DQ缓冲器为高电平时，当RAS下降时，我们知道在那一周期将不激活相应的串行I/O端口。在本发明中，DQ输入被用来做为到门50的控制输入。列地址信号A₈由门50传送，并用来控制位线多路调制单元14。这样，如果在给定的传送周期内，给定的串行I/O为不激活状态。则高的DQ信号将防止A₈激活位线多路调制单元14。结果，端口将不激活。注意，这一点可以实现，因为，只有当执行位线多路调制时，才有对串行端口的访问;也就是，访问可以非常简单地被拒绝，不需要任何附加的去激活电路。注意，对于并行端口也可以执行这种操作;更进一步，不用专用的输入缓冲器，这种屏蔽操作可由已经提供给芯片的信号的某种逻辑组合来实现。再者，串行的配置位线多路调制及串行/并行存取多路调制器，原则上提供了这种灵活性。因此，只要简单地使位线多路调制器无效，就能使对两个端口中的任一个的访问无效。

本发明的结构实现了另一个优点。因为位线多路调制器基本上控制了存取，在开通位线多路调制器时可计及所有关键性定时依据关系（例如，在执行位线多路调制操作之前，确定读出放大器已全部打开）。也就是，如前所述，其它串行/并行多路调制器及数据线之间的选择可以在不考虑与它们相关联的部件精确地在何时被接通的情况上进行操作。关键性的定时由位线多路调制操作控制。这一点排除了在传统配置中需要控制位线多路调制和作为关键性定时函数的通道存取这两者的作法。消除了这些关键性定时节省了更多的电路。

有一点应当认识到，即：不需要脱离开本发明的精神及范围，即可对上述最佳模式的结构及教导进行各式各样的修改。例如，虽然这里用4MB  DRAM来描述本发明，但它可以用任何密度的DRAM来实施。这里用众所周知的DRAM控制信号来描述特殊操作模式，但它们使用其它的信号或使用不同的信号，也能工作的一样好，只要能提供一样的共同信息。上面描述的外部信号是由芯片外的微处理器产生的，但是进一步的集成化，将能使芯片内的信号源提供这些信号。本发明显示了四位线对连接到一个通用串行锁存器，在实际运用中，更多的位线也可以这样连接，只要使用相应的信号去控制它们之间的多路调制操作。最后，虽然串行锁存器已被描述为一个分离的串行锁存器系列，可以通过地址计数器串行访问它们，但是，也可以使用传统的移位寄存器锁存器系统。（在那里一个串行锁存器的输出被送到下一个锁存器的输入并以此类推，就这样通过串行I/O端口串行读出）。

Claims (6)

1、一种双端口DRAM具有以下特征：

第一和第二阵列存储器单元，每一个包括连接到多个存储单元上的多条字线和多条位线，及连接到上述多条位线上的多个读出放大器；

并行I/O端口；

串行I/O端口

第一组晶体管部件连接到上述存储单元的第一阵列中的上述多条位线中的一组，并连接到上述存储单元的第二阵列中的上述多条位线中的一组，用于从上述存储单元的第一和第二阵列中的每一个里面选出至少一条上述多元位线；

第二组晶体管部件用于将由上述第一组晶体管部件选出的一半数量的上述多条位线连接到上述并行I/O端口上，以及

第三组晶体管部件用于将由上述第一组晶体管部件选出的一半数量的上述多条位线连接到上述串行输出端口上。

2、一种运行在串行或并行模式下的双端口DRAM具有以下特点：

第一和第二阵列的存储器单元，每一个包括连接到上述单元的多条字线多条位线，以及多个读出放大器，每一个读出放大器与上述多条位线中相邻的一对相接，形成多个位线对;

并行I/O端口;

串行I/O端口;

一个串行锁存器系列，每一个串行锁存器至少与上述第一和第二存储器单元阵列中的每一个的上述多个位线对中的两个相连;以及

一个多路调制器系列，它既能在DRAM操作并进行模式时，有选择地将上述位线对中的一对由上述存储单元的第一和第二阵列中的一个上连接到并行I/O端口上;也能在DRAM操作在串行模式时，有选择地将上述位线对中的一对由上述存储单元的第一和第二阵列中的一个连接到上述串行锁存器上。

3、一种双端口DRAM具有以下特征：

第一和第二阵列存储单元，每一个包括连接到上述存储单元的多条位线和多条字线，以及多个读出放大器，每一个读出放大器与上述多条位线中相邻的一对相接，形成多个位线对;

并行I/O端口;

串行I/O端口;

一个串行存储器系列，每一个上述串行锁存器与上述存储单元的第一和第二阵列中的上述多个位线对中的两个相连;

第一组多个晶体管部件用来有选择地导通上述多个位线对（它属于存储单元每一个第一和第二阵列中的上述两对中的一对。

第二组多元晶体管部件用来有选择地将已经通过上述第一个多元晶体管部件的位线对中的一对，作为外部信号的函数，（外部信号指明上述DRAM是操作在并行状态还是操作在串行状态），导通到上述并行I/O端口或上述串行I/O端口。

4、一种操作双端口DRAM的方法，该DRAM具有：带有多条字线和多条叠合位线对的第一存储单元阵列;带有多条字线和多条叠合位线对的第二存储单元阵列;串行I/O端口;并行I/O端口;用于控制访问串行和并行I/O端口的多个第一多路调制器，用于控制访问多个叠合位线对（它属于每一个第一和第二存储单元阵列）与多个第一多路调制器二者之间的存取多个第二多路调制器。其特征为下述：

决定这一双端口DRAM是否操作在串行写模式，串行读模式，并行写模式，或并行读模式：

在上述每一个第一和第二存储单元阵列中的条字线中，选出一条字线;

从上述第一多路调制部件中选出一个，以允许一对上述多个叠合位线对（它属于上述第一和第二存储单元阵列中的一个），当且仅当DRAM操作在串行写模式或串行读模式时，访问串行I/O端口;或当且仅当操作在并行写模式或并行读模式时，访问并行I/O端口以及

从上述多个第二多路调制器中选出一个，以便有选择性地将上述多个叠合位线对（它们属于每一个上述第一和第二存储单元阵列之中）的一对连接到上述多个第一多路调制器上。

5、一种权利要求四中所述的操作双端口DRAM的方法，其特征在于页考贝模式在两个操作周期，以下述步骤执行：

从在第一存储单元阵列中的第一选出字线执行串行读模式;以产生多个读出位;以及

从在第二矩阵存储单元中第二选出字线执行串行写访问。以存储在那里的上述多个读出位。

6、一种双通道DRAM具有下述特征：具有多条字线和多条叠合位线对的第一存储单元阵列;具有多条字线和多条叠合位线对的第二存储单元阵列;串行I/O端口;并行I/O端口;多个第一多路调制器，用于控制访问串行和并行I/O端口;多个第二多路调制器，用于控制多个叠合位线对（它属于每一个第一和第二存储单元阵列）与多个第一多路调制器二者之间的访问。

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