KR960003598B1 - 듀얼-포트메모리 - Google Patents

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KR960003598B1
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오가와 도시유끼
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미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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내용 없음.

Description

듀얼-포트메모리
제1도는 본 발명의 1실시예에 의한 듀얼-포트메모리의 구성을 표시하는 블록도.
제2도는 제1도에 표시되는 듀얼-포트메모리의 특징부분의 구성을 상세하게 표시하는 블록도.
제3도는 제2도의 시어리얼 입출력 버퍼(120)의 구성을 표시하는 회로도.
제4도는 제1도∼제3도에 표시하는 실시예의 시어리얼 리드전송시의 동작을 표시하는 타이밍챠트.
제5도는 제1도∼제3도에 표시하는 실시예의 시어리얼 라이트전송시의 동작을 표시하는 타이밍챠트.
제6도는 듀얼-포트메모리구성의 1예를 표시하는 블록도.
제7도는 제6도에 표시하는 종래의 듀얼-포트메모리의 일부분의 구성을 보다 상세하게 표시하는 블록도.
제8도는 종래의 듀얼-포트메모리의 시어리얼 리드전송시의 동작을 표시하는 타이밍챠트.
제9도는 듀얼-포트메모리의 시어리얼 라이트전송시의 동작을 표시하는 타이밍챠드.
* 도면의 주요부분에 대한 부호의 설명
2 : 어드레스 버퍼 3 : 행디코더
4 : 열디코더 5 : 센스앰프군·입출력제어회로
6 : 메모리셀 어레이 7 : 전송게이트
8 : 데이터 레지스터 9 : 시어리얼 디코더
10 : 어드레스 포인터 11 : 데이터 입출력 버퍼
12 : 시어리얼 입출력 버퍼 13 : 타이밍 제너레이터
본 발명은 일반적으로 듀얼-포트메모리에 관한 것이고, 특히, 제1의 입/출력포트에 접속된 랜덤 액세스 메모리와 제2의 입/출력포트에 접속된 시어리얼 액세스 메모리를 포함하는 듀얼-포트메모리에 관한 것이다.
제6도는, 종래의 듀얼-포트메모리의 구성의 1예를 표시하는 블록도이다.
도면에 있어서, 반도체칩상에는, 어드레스 버퍼(2)와, 행디코더(3)와 열디코더(4)와, 센스앰프군·입출력 제어회로(5)와, 메모리셀 어레이(6)과, 전송게이트(7)과, 데이터 레지스터(8)과, 시어리얼 디코더(9)와, 어드레스 포인터(10)와, 데이터 입출력 버퍼(11)와, 시어리얼 입출력 버퍼(12)와, 타이밍 제너레이터(13)가 설치되어 있다.
타이밍 제너레이터(13)는, 외부에서 제공되는 종종의 제어신호, 예를들면 로우어드에스 스트로브신호, 컬럼어드레스 스트로브신호, 데이터 트랜스퍼 이네이블신호, 시프트제어신호 SC 및 시프트 이네이블신호에 의거하여, 종종의 타이밍신호 øL, øR, øP, øW, øI, 및 øO을 출력한다.
어드레스 버퍼(2)에는, 외부에서 예를들면 9-비트의 어드레스 데이터 AO∼A8이 제공된다.
어드레스 버퍼(2)는, 타이밍 제너레이터(13)에서 제공되는 타이밍신호 øL에 응답하고, 시분할에 입력되는 행어드레스 데이터 및 열어드레스 데이터를 래치한다.
어드레스 버퍼(2)에 의해 래치된 행어드레스 데이터는, 행디코더(3)에 제공된다.
어드레스 버퍼(2)에 의해 래치된 열어드레스 데이터는 열디코더(4)에 제공된다.
또, 어드레스 버퍼(2)에 의해 래치된 열어드레스 데이터가 어드레스 포인터(10)에 제공된다.
메모리셀 어레이(6)는, 복수개의 워드선과, 이들 워드선과 교차하여 배치된 복수개의 비트선과, 워드선 및 비트선의 각 교점에 배치된 복수의 메모리셀을 포함한다.
행디코더(3)는, 어드레스 버퍼(2)에서 제공되는 행어드레스 데이터에 의거하여, 메모리셀 어레이(6)에 있어 복수개의 워드선중에서 1개의 워드선을 선택한다.
센스앰프군·입출력제어회로(5)는 메모리셀 어레이(6)에 있어 각 비트선마다에 설치된 센스앰프 및 입출력 제어게이트를 포함한다.
열디코더(4)는, 어드레스 버퍼(2)에서 제공되는 열어드레스 데이터에 의거하여, 각 입출력 제어게이트의 개폐를 제어한다.
이것에 의해, 비트선 선택이 행하여진다.
센스앰프군, 입출력 제어회로(5)에 있어 각 입출력 제어게이트는, 데이터 입출력 버퍼(11)를 통하여, 제1의 입출력 포트(이하 A포트라 한다)와 접속된다.
상기의 어드레스 버퍼(2), 행디코더(3), 열디코더(4), 센스앰프군·입출력 제어회로(5), 메모리셀 어레이(6) 및 데이터 입출력 버퍼(11)는, 랜덤에 데이터의 기록 및 판독만을 행하는 랜덤 액세스 메모리(이하 RAM이라 칭한다)를 구성하고 있다.
데이터 레지스터(8)는, 메모리셀 어레이(6)에 있어 각 비트선마다 배치된 복수의 래치회로를 구비하고 있다.
각 래치회로는 직렬로 접속되어 소위 시프트 레지스터를 구성하고 있다.
전송게이트(7)는, 타이밍 제너레이터(13)에서 제공되는 타이밍 신호 φR에 응답하고, 메모리셀 어레이(6)와 데이터 레지스터(8)간의 데이터 전송을 제어한다.
시어리얼 디코더(9)는, 어드레스 포인터(10)에서 제공되는 포인터 데이터에 응답하고, 데이터 레지스터(8)의 시프트 동작을 제어한다.
데이터 레지스터(8)는, 시어리얼 입출력 버퍼(12)를 통하여 제2의 입출력 버퍼(이하, B포트라 칭한다)와 접속되어 있다. 시어리얼 입출력 버퍼(12)는, 타이밍 제너레이터(13)에서 제공되는 타이밍신호 øP, øW, øI 및 øO에 응답하고, 데이터 레지스터(8)과 B포트간의 데이터의 입출력을 제어한다.
상기 전송게이트(7), 데이터 레지스터(8), 시어리얼 디코더(9), 어드레스 포인터(10) 및 시어리얼 입출력 버퍼(12)는, 소위 시어리얼 액세스 메모리(이하, SAM이라 칭한다)를 구성하고 있다.
이 SAM은, 메모리셀 어레이(6)에서 일괄적으로 판독된 n행분의 데이터(제6도에 표시하는 듀얼-포드메모리로서는 4행분의 데이터)를 각각 시리얼 데이터에 변환하여 B포트에 출력한다.
또, SAM은, 외부에서 입력되는 4개의 시어리얼 데이터를 병렬적인 n행분의 데이터로 변환하여 메모리셀 어레이(6)에 제공한다.
제6도에 표시하는 듀얼-포트메모리는, x4비트 구성으로 되어 있다.
즉, A포트 및 B포트는, 각각 4개의 데이터 입출력핀을 가진다.
A포트는, 4비트의 데이터 DIO0∼DIO3을 동시에 입출력 가능하다.
B포트는, 4개의 시어리얼 데이터 SIO0∼SIO3을 동시에 입출력 가능하다.
제7도는, 제6도에 표시하는 듀얼-포트메모리의 일부분의 구성, 특히 SAM 부분의 구성을 보다 상세하게 표시하는 블록도이다.
도면에 표시된 것과 같이, 메모리셀 어레이(6)는, 4개의 어레이블록 또는 섹터를 가지고 있다.
따라서, 메모리셀 어레이(6)는, 4비트의 데이터를 동시에 판독 및 기록하는 것이 가능하다.
이것에 대응하여, 전송게이트(7), 데이터 레지스터(8) 및 시어리얼 디코더(9)도, 각각 4조의 회로를 구비하고 있다. 시어리얼 입출력 버퍼(12)는, 시어리얼 프리앰프(121), 시어리얼 메인앰프(122) 및 시어리얼 데이터 인버퍼(123)을 포함한다. 이들 시어리얼 프리앰프(121), 시어리얼 메인앰프(122) 및 시어리얼 데이타인버퍼(123)은, 각각 4조의 회로를 구비하고 있다.
시어리얼 프리앰프(121)은, 타이밍 제너레이터(13)에서 제공되는 타이밍신호 øP 및 øW에 응답하고 그 동작이 제어된다.
시어리얼 메인앰프(122)는, 타이밍 제너레이터(13)에서 제공되는 타이밍신호 øO에 응답하고 그의 동작이 제어된다. 시어리얼 데이터 인버터(123)는, 타이밍 제너레이터(13)에서 제공되는 타이밍신호 øI에 응답하고 그의 동작이 제어된다. 제8도는, 제6도 및 제7도에 표시하는 듀얼-포트메모리의 시어리얼 리드전송시의 동작을 표시하는 타이밍챠트이다.
제9도는, 제6도 및 제7도에 표시하는 듀얼-포트메모리의 시어리얼 라이트전송시의 동작을 표시하는 타이밍챠트이다. 여기서 시어리얼 리드전송이란, RAM의 메모리셀 어레이(6)에서 판독된 4행분의 데이터를 SAM이 4개의 시어리얼 데이터로 변환하여 출력하는 모드를 말한다.
시어리얼 라이트전송은, 외부에서 입력되는 4개의 시어리얼 데이터를 SAM이 4행분의 병렬데이터로 변환하여 메모리셀 어레이(6)에 전송하는 모드를 말한다.
제8도를 참조하여, 시어리얼 리드전송시의 동작을 설명한다. 우선 로우어드레스 스트로브신호가 L레벨에 하강한다. 이것에 응답하고, 타이밍 제너레이터(13)에서 어드레스 버퍼(2)에 제공되는 타이밍신호 øL이 활성화되어, 어드레스 버퍼(2)는 행어드레스 데이터를 래치한다.
어드레스 버퍼(2)에 래치된 행어드레스 데이터는 행디코더에 제공된다.
행디코더(3)는 제공된 행어드레스 데이터를 디코드하여, 메모리셀 어레이(6)의 각 어레이 블록에 있어 대응하는 행을 선택한다.
메모리셀 어레이(6)는, 상기와 같이, 4개의 어레이블록을 가지고 있으므로, 메모리셀 어레이(6) 전체로서는 동시에 4개의 워드선이 선택된다.
선택된 워드선에 속하는 각 메모리셀에 기억된 데이터가 메모리셀 어레이(6)에 있어 각 비트선에 판독된다.
그후, 데이터 트랜스퍼 이네이블신호가 H레벨이 되면, 타이밍신호 øR이 H레벨이 된다.
타이밍신호 øR이 H레벨이 된것에 응답하고, 전송게이트(7)은 메모리셀 어레이(6)에서 판독된 4행분의 데이터를 데이터 레지스터(8)에 전송한다.
다음에 시리얼데코더(9)는, 어드레스 포인터(10)로부터 포인터 데이터를 데코드하여 데이터레지스트(8)에 시프트 동작을 시킨다.
데이터 레지스터(8)는 유지된 4행의 데이터를 시어리얼로 출력한다.
데이터 레지스터(8)는 1행의 데이터를 유지할 수 있는 4개 회로 가지고 있으나, 이들 각 회로의 출력은, 각각 시어리얼 버스 SB0∼SB3에 송출된다.
시어리얼 제어신호 SC에 동기하는 타이밍신호 øP에 응답하고, 시어리얼 프리앰프(121)이 활성화된다. 이때, 시어리얼 프리앰프(121)는, 데이터 레지스터(8)의 시프트동작에 동기하여 활성화되어, 데이터 레지스터(8)에서 시어리얼 출력되는 시어리얼 신호를 증폭한다.
시어리얼 프리앰프(121)에 증폭된 4개의 시어리얼 신호는 내부시어리얼 버스 ISB0∼ISB3를 통하여 시어리얼 메인앰프(122)에 제공된다.
시어리얼 메인앰프(122)는, 시어리얼 제어신호 SC에 동기하는 타이밍신호 øO에 응답하고, 시어리얼 프리앰프(121)에서 제공되는 4개의 시어리얼 신호를 증폭한다.
시어리얼 메인앰프(122)에 의해 증폭된 4개의 시어리얼신호는 시어리얼 데이터 SIO0∼SIO3로서 B포트에 출력된다.
다음은, 제9도를 참조하여, 제6도 및 제7도에 표시하는 종래의 듀얼-포트메모리의 시어리얼 라이트전송시의 동작을 설명한다.
우선 로우어드레스 스트로브신호가 L레벨에 하강된다. 이것에 응답하여, 어드레스 버퍼(2)가 행어 드레스 데이터를 래치한다.
행디코더(3)는 어드레스 버퍼(2)에 래치된 행어드레스 데이터를 디코드하여, 메모리셀 어레이(6)의 각 어레이블록에 있어 대응하는 행의 워드선을 선택한다.
이때 선택된 4개의 워드선에 속하는 각 메모리셀은, SAM에서 전송되어 오는 데이터를 기록가능상태로 되어 있다.
B포트에는, 외부에서 4개의 시어리얼 데이터 SIO0∼SIO3이 제공된다.
시어리얼 데이터 인버터(123)은, 시어리얼 제어신호 SC에 동기하여 타이밍신호 øI에 응답하고, B포트에서 입력되는 4개의 시어리얼신호를 증폭하고, 내부시어리얼버스 ISB0∼ISB3에 출력한다.
이때, 타이밍신호 øO는 L레벨로 되어 있고, 시어리얼 메인앰프(122)는 부능동화되어 있다.
시어리얼 프리앰프(121)은, 시어리얼 제어신호 SC에 동기하는 타이밍신호 øW에 응답하고 동작한다.
이때, 시어리얼 프리앰프(121)은, 타이밍신호 øW가 H레벨일때, 내부시어리얼 버스 ISB0∼ISB3과 시어리얼 버스 SB0∼SB3을 접속한다.
단, 시어리얼 프리앰프(121)은 입력된 시어리얼 신호를 증폭하지 않고 시어리얼버스 SB0∼SB3에 출력한다.
이것은, 데이터의 기록시에 있어, 외부에는 입력된 시어리얼 데이터는 센스앰프군·입출력 제어회로(5)로 증폭된 후에 메모리셀에 기록되므로, 특히 시어리얼 프리앰프(121)로 데이터를 증폭할 필요가 없기 때문이다.
시어리얼 프리앰프(121)에서 출력되는 4개의 시어리얼버스 SB0∼SB3을 통하여 데이터 레지스터(8)에 제공된다. 다음은 데이터 트랜스퍼 이네이블신호가 H레벨로 되고, 타이밍신호 øR이 H레벨에 상승한다.
이것에 의해, 전송게이트(7)가 데이터 레지스터(8)에 유지된 4행분의 데이터를 메모리셀 어레이(6)에 전송한다.
이때, 메모리셀 어레이(6)에서는 각 어레이블록에 있어 4행분의 메모리셀 어레이가 선택되어 있으므로, 제공된 데이터는 이들 4행분의 메모리셀 어레이에 기록된다.
종래의 듀얼-포트메모리는, 이상과 같이 구성되어 있으므로, SAM부에 있어 시어리얼 데이터 입출력핀의 수가 많고, 또 시어리얼 입출력 버퍼(12)의 내부에 있어 시어리얼 메인앰프(122) 및 시어리얼 데이터 인버터(123)의 회로면적이 크다고 하는 문제점이 있었다.
예를들면, 제6도 및 제7도에 표시하는 것과 같은 x4 비트구성의 듀얼-포트메모리에서는, B포트에 4개의 시어리얼 데이터 입출력핀을 설치하지 않으면 안된다.
또, 시어리얼 메인앰프(122) 및 시어리얼 데이터 인버터(123)은, 각각이 4개의 시어리얼 신호를 처리하기 위해, 4조의 회로를 필요로 한다.
그러므로, 이 발명의 목적은, SAM부에 있어 시어리얼 데이터 입출력핀의 수가 작고, 또한 내부회로의 면적이 작은 듀얼-포트메모리를 제공하는 것이다.
이 발명에 관한 듀얼-포트메모리는, 랜덤 액세스 메모리와, 시어리얼 액세스 메모리와 다중분배수단을 구비하고 있다. 랜덤 액세스 메모리는 제1의 입출력 포트에 연결되어, 데이터의 랜덤한 기록 및 판독을 행한다.
시어리얼 액세스 메모리는, 제2의 입출력 포트에 연결되어, 랜덤 액세스 메모리에서 동시에 판독된 n(n은 2이상의 정수) 행분의 병렬데이터를 n개의 시어리얼 데이터에 변환하여 출력하고, 또한 제공의 n개의 시어리얼 데이터를 n행의 병렬데이터에 변환하여 랜덤 액세스 메모리에 제공한다.
다중분배수단은, 시어리얼 액세스 메모리에서 출력되는 n개의 시어리얼 데이터를 m(m＜n)개의 시어리얼 데이터에 다중화하여 제2의 입출력 포트에 출력하고, 또한 제2의 입출력 포트에서 입력되는 다중화된 m개의 시어리얼 데이터를 n개의 시어리얼 데이터에 분배하여 랜덤 액세스 메모리에 제공한다. 이 발명에 있어서는, 시어리얼 액세스 메모리에서 출력되는 n개의 시어리얼 데이터가 m개의 시어리얼 데이터에 다중화되어 제2의 입출력 포트에 출력된다.
또, 제2의 입출력 포트에서 입력되는 다중화된 m개의 시어리얼 데이터가 n개의 시어리얼 데이터에 분배되어 랜덤 액세스 메모리에 제공된다.
그 때문에, 제2의 입출력 포트에 있어 시어리얼 입출력핀의 수가 종래의 듀얼-포트메모리에 있어 n개에서 m개로 삭감된다.
또, 시어리얼 액세스 메모리에 있어 내부회로의 회로면적이 저감되고, 칩면적이 작게된다.
본 발명의 상기 목적, 특성, 태양 그리고 장점은 첨부 도면을 취할때 본 발명의 다음 상세한 설명으로 더욱 명백해진다.
[실시예]
제1도는, 이 발명의 1실시예에 관한 듀얼-포트메모리의 구성을 표시하는 블록도이다.
도면에 있어, 반도체칩(1)상에는, 제6도에 표시하는 종래의 듀얼-포트메모리와 동일하게, 어드레스 버퍼(2)와, 행디코더(3)와, 열디코더(4)와, 센스앰프군·입출력제어회로(5)와, 메모리셀 어레이(6)와, 전송게이트(7)과, 데이터 레지스터(8)과, 시어리얼 디코더(9)와, 어드레스 포인터(10)와, 데이터 입출력 버퍼(11)가 설치된다.
더욱, 제6도에 있어 타이밍 제너레이터(13)에 대체하여 타이밍 제너레이터(130)이 설치되어, 제6도에 있어 시어리얼 입출력 버퍼(12)로 대체하여 시어리얼 입출력 버퍼(120)이 설치된다.
타이밍 제너레이터(130)에는, 외부에서 로우어드레스 스트로브신호와 컬럼어드에스 스트로브신호와 데이터 트랜스퍼 이네이블신호와, 시어리얼 이네이블신호가 제공된다.
더욱, 타이밍 제너레이터(130)에는, 제6도에 있어 시어리얼 제어신호 SC에 대체하여, 논오버랩(non-over lapping)인 시어리얼 제어신호 SCA, SCB가 제공된다.
타이밍 제너레이터(130)는, 외부에서 제공되는 제어신호에 응답하여, 타이밍신호 øL, øR, øP, øW, øA, øB 및 øO를 발생한다.
시어리얼 입출력 버퍼(120)는, 타이밍 제너레이터(130)에서 제공되는 타이밍신호 øP, øW, øA, øB 및 øO에 응답하고 그의 동작이 제어된다.
시어리얼 입출력 버퍼(120)에 접속되는 B포트는, 2개의 시어리얼신호 입출력핀을 포함한다.
한쪽의 시어리얼신호 입출력핀은 시어리얼신호 SIOA를 입출력한다.
다른쪽의 시어리얼신호 입출력핀은 시어리얼신호 SIOB을 입출력한다.
제2도는, 제1도에 표시하는 듀얼포트 메모리의 일부분, 특히, SAM부의 보다 상세한 구성을 표시하는 블록도이다.
도면에 있어서, 메모리셀 어레이(6), 전송게이트(7), 데이터레지스터(8), 시어리얼 디코더(9) 및 어드레스 포인터(10)의 구성은, 제7도에 표시하는 것과 동일하다.
시어리얼 입출력 버퍼(120)에 있어서, 시어리얼 메인앰프(122) 및 시어리얼 데이터 인버퍼(123')은 B포트에 있어 2개의 시어리얼신호 입출력핀에 대응하여, 각각 2조의 회로를 구비하고 있다.
시어리얼 메인앰프(122') 및 시어리얼 데이터 인버터(123')과 시어리얼 프리앰프(121) 사이에는, 다중·분배회로(124)가 설치되어 있다.
다중·분배회로(124)는, 타이밍 제너레이터(130)에서 제공되는 타이밍신호 øA 및 øB에 응답하고 그의 동작이 제어된다. 다중·분배회로(124)는, 시어리얼 프리앰프(121)에서 제공되는 4개의 시어리얼신호를 다중하여 2개의 내부시어리얼버스 ISBA및 ISBB에 출력한다.
또, 다중·분배회로(124)는, 내부데이터버스 ISBA및 ISBB에서 입력되는 다중화된 2조의 시어리얼신호를 4개의 시어리얼신호에 분배하여 시어리얼 프리앰프(121)에 출력한다.
제3도는, 제2도에 있어 시어리얼 입출력버퍼(120)이 보다 상세한 구성을 표시하는 회로도이다.
도면에 있어서, 다중·분배회로(124)는, N채널 MOS트렌지스터 Q0, Q20, Q30, Q10과 P 채널 MOS 트렌지스터 Q1, Q21, Q31,Q11과, 인버터 IV0∼IV3을 구비하고 있다.
트랜지스터 Q0, Q1은 시어리얼버스 SB0과 내부시어리얼버스 ISBA간에 병렬로 개삽되어 있다.
트렌지스터 Q0의 게이트에는 타이밍신호 øA가 제공된다. 트렌지스터 Q1의 게이트에는 인버터 IV0의 출력신호, 즉 타이밍신호 øA의 반전신호가 제공된다.
트렌지스터 Q21, Q22는 시어리얼버스 SB1과 내부시어리얼버스 ISBA간에 병렬로 개삽되어 있다.
트렌지스터 Q20의 게이트에는, 타이밍신호 øB가 제공된다. 트렌지스터 Q21의 게이트에는 인버터 IV1의 출력신호 즉 타이밍신호 øB의 반전신호가 제공된다.
트렌지스터 Q30, Q31은 시어리얼 SB2와 내부시어리얼버스 ISBB사이에 병렬로 개삽되어 있다.
트렌지스터 Q30의 게이트에는, 타이밍신호 øB가 제공된다. 트렌지스터 Q31의 게이트에는, 인버터 IV2의 출력신호 즉 타이밍신호 øB의 반전신호가 제공된다
트렌지스터 Q11, Q10은 시어리얼버스 SB3과 내부시어리얼버스 ISBB사이에 병렬로 개삽되어 있다.
트렌지스터 Q10의 게이트에는 타이밍신호 øA가 제공된다. 트렌지스터 Q11의 게이트에는 인버터 IV3의 출력신호, 즉 타이밍신호 øA의 반전신호가 제공된다.
내부시어리얼버스 ISBA는, 시어리얼 메인앰프 122' 및 시어리얼 데이터인버퍼 123'에 접속된다. 내부시어리얼버스 ISBB는 시어리얼 메인앰프 122' 및 시어리얼 데이터인버퍼 123'에 접속된다.
시어리얼 메인앰프 122'는 B포트에 있어 2개의 시어리얼신호 입출력핀에 접속된다. 시어리얼 데이터인버퍼 123'는 B포트에 있어 2개의 시어리얼신호 입출력핀에 접속된다.
따라서 시어리얼 메이앰프 122' 및 시어리얼 데이터인버퍼 123'는 각각 2조의 회로를 구비하고 있다.
제4도는, 제1도∼제3도에 표시하는 듀얼포트 메모리 시어리얼 리드전송시의 동작을 표시하는 타이밍챠트이다.
제5도는, 제1도∼제4도에 표시하는 듀얼포트 메모리의 시어리얼 라이트전송시의 동작을 표시하는 타이밍챠트이다.
이하, 제4도 및 제5도를 참조하여, 제1도∼제3도에 표시하는 본 실시예의 듀얼포트 메모리의 동작을 설명한다.
제4도를 참조하여 시어리얼 리드전송시의 동작을 설명한다. 로우어드레스 스토브신호가 L레벨에 강하하고, 타이밍 제너레이터(130)에서의 타이팅신호 øL에 응답하고, 어드레스버퍼(2)가 행어드레스 데이터를 래치한다.
행디코더(3)는, 어드레스버퍼(2)에 래치된 행어드레스 데이터를 디코드하여, 메모리셀 어레이(6)에 있어 4개의 어레이블록의 대응하는 행의 워드선을 선택한다.
다음은 데이터 트랜스퍼 이네이블신호가 H레벨에 상승하면, 타이밍신호 øR이 H레벨에 상승한다.
이것에 의해, 전송게이트(7)는, 메모리셀 어레이(6)의 각 어레이블록에 있어 선택된 4행분의 메모리셀 어레이의 데이터를 데이터 레지스터(8)에 전송한다.
시어리얼 디코더(9)는, 어드레스 포인터(10)에서 제공되는 포인터 데이터를 디코드하여, 데이터 레지스터(8)에 쉬프트 동작을 하게 한다.
이것에 의해, 데이터 레지스터(8)에서는 4행분의 리드데이터가 시어리얼버스 SB0∼SB3에 시어리얼로 출력된다.
시어리얼 프리앰프(121)은 타이밍신호 øP에 응답하고, 데이터 레지스터(8)에서 제공되는 4개의 시어리얼신호를 증폭하여 출력한다.
다중ㆍ분배회로(124)는 시어리얼 프리앰프(121)에서 제공되는 4개의 시어리얼신호를, 타이밍신호 øA 및 øB에 응답하고, 2개의 시어리얼신호에 다중화하고, 내부시어리얼버스 ISBA및 ISBB에 출력한다.
보다 상세하게 설명하면, 타이밍신호 øA 및 øB는 시프트 제어신호 SCA 및 SCB에 동기하는 신호이고, 제4도에 표시한 것과 같이 논오버랩 2상 클럭신호로 되어 있다.
타이밍신호 øA가 H레벨일때에는, 제3도에 있어 트렌지스터 Q0, Q1, Q11, Q10이 온상태로 되고, 트렌지스터 Q21, Q20, Q30, Q31이 오프상태로 된다.
따라서, 내부시어리얼버스 ISBA에는 시어리얼 SB0이 신호가 전달되어, 내부시어리얼버스 ISBB에는 시어리얼버스 SB3의 신호가 전달된다.
한편, 타이밍신호가 øB가 H레벨일때에는, 트랜지스터 Q21, Q20, Q30, Q31이 온상태, 트렌지스터 Q0, Q1, Q11, Q10은 오프상태로 된다.
따라서 내부시어리얼버스 ISBA에는 시어리얼버스 SB1의 신호가 전달되어, 내부시어리얼버스 ISBB에는 시어리얼 SB3의 신호가 전달된다.
이와같이 내부시어리얼버스 ISBA에는 시어리얼버스 SB0, SB1의 시어리얼신호가 다중화되어 출력되어, 내부시어리얼버스 ISBB에는 시어리얼버스 SB2, SB3의 시어리얼신호가 다중화되어 출력한다.
시어리얼 메인앰프 122'는, 타이밍신호 øO에 응답하고, 내부시어리얼버스 ISBA및 ISBB에서 입력되는 다중화된 2조의 시어리얼신호를 증폭한후, B포트에 출력한다.
따라서, B포트에서는 제4도에 표시하는 것과 같은 시어리얼신호 10A및 10B가 얻게 된다.
제5도를 참조하여, 시어리얼 라이트 전송시의 동작을 설명한다. 우선 로우어드레스 스트로브신호가 L레벨에 강하한다.
이것에 응답하고, 어드레스버퍼(2)가 행어드레스 데이터를 래치하고, 행디코더(3)가 메모리셀 어레이(6)의 각 어레이블록에 있어 대응하는 4행분의 워드선을 선택한다. 그래서, 메모리셀 어레이(6)에 있어 4행분의 메모리셀이 기록가능상태로 된다.
다음은, 외부에서 B포트에 다중화된 2조의 시어리얼신호가 입력된다. 이때 입력되는 시어리얼신호 SIOA는 2행분의 기록데이터가 다중화되어 있다. 동일하게, 이때 입력되는 시어리얼신호 SIOB도 2행분의 기록데이터가 다중화되어 있다.
시어리얼 데이터 인버퍼 123'는 타이밍신호 øA 및 øB에 응답하고, 이때 입력되는 시어리얼신호 SIOA및 SIOB를 증폭하여 내부시어리얼버스 ISBA및 ISBB에 출력한다. 이때, 타이밍신호 øO는 L레벨로 되어 있고, 그 결과 시어리얼 메인앰프 122'는 불능동화되어 있다.
다중·분배회로(124)는 타이밍신호 øA 및 øB에 응답하고, 내부시어리얼버스 ISBa 및 ISBb에서 제공되는 2조의 시어리얼신호를 4개의 시어리얼신호로 분배하여 출력한다.
즉, 타이밍신호 øA가 H레벨일때는, 트렌지스터 Q0, Q1, Q11, Q10이 온상태로 되어, 내부시어리얼버스 ISBA의 시어리얼신호가 시어리얼버스 SB0에 전달되어, 내부시어리얼버스 ISBB의 시어리얼신호가 시어리얼버스 SB3에 전달된다.
한편, 타이밍신호 øB가 H레벨일때는, 트렌지스터 Q21, Q20, Q30, Q31이 온상태로 되어, 내부시어리얼버스 ISBA의 시어리얼버스 SB1에 전달되어, 내부시어리얼버스 ISBB의 시어리얼신호가 시어리얼버스 SB2에 전달된다.
즉, 내부시어리얼버스 ISBA에 있어 다중화된 시어리얼신호는 2개의 시어리얼버스 SB0, SB1에 분배되어 내부시어리얼버스 ISBB에 있어 다중화된 시어리얼신호 2개의 시어리얼버스 SB2, SB3에 분배된다.
시어리얼 프리앰프(121)는 타이밍신호 øW에 응답하고, 데이터 스루상태로 되어, 분배된 4개의 시어리얼 신호를 데이터 레지스터(8)에 출력한다.
다음은, 데이터 트랜스퍼 이네이블신호가 H레벨에 상승한 것에 응답하고 타이밍신호 øR이 H레벨에 상승하고, 전송게이트(7)가 데이터 레지스터(8)에 유지된 4행분의 기록데이터를 메모리셀 어레이(6)에 전송한다.
이것에 의해, 메모리셀 어레이(6)에 있어 각 어레이블록에서 선택되어 있는 행의 각 메모리셀에 데이터가 기록된다.
제1도∼제3도에 표시하는 실시예의 듀얼포트 메모리에서는, x4비트 구성인데에도 불구하고, B포트측에 설치되는 시어리얼신호 입출력핀수는 2개로서 좋다.
또, 시어리얼 메인앰프 122' 및 시어리얼 데이터인버퍼 123'은, 각각 2조의 회로가 설치되면 좋다.
따라서, 제6도 및 제7도에 표시하는 종래의 듀얼포드 메모리에 비하여, 시어리얼신호 입출력핀의 수를 삭감할 수 있어, 또한 내부회로의 회로면적도 저감될 수 있다. 더욱, 상기 실시예는 x4비트구성으로서 설명되었으나, 이 발명은 복수의 비트구성을 가지는 모든 듀얼포트 메모리에 적용이 가능하다.
또, 상기 실시예에서는, 다중 분배회로(124)는 2조의 타이밍신호 øA 및 øB에 의해 제어되었으나, 더욱 많은 수의 논오버랩된 타이밍신호에 의해 그의 동작이 제어되도록 하여도 좋다.
이 경우, 1개의 내부시어리얼버스에 시분할다중되는 시어리얼신호의 행수가 더욱 많아지므로, 데이터의 전송레이트는 저하하나, 시어리얼 입출력신호핀수 및 내부회로의 회로면적을 보다 더욱 저감할 수 있다.
또, 상기 실시예에서는, 외부에서 제공하는 시프트 제어신호 SCA, SCB에 응답하고 타이밍신호 øA 및 øB를 발생되도록 하였으나, 컬럼 어드레스 스트로브신호에 응답하고 타이밍신호 øA 및 øB를 발생하도록 해도 좋다.
이상과 같이 이 발명에 의하면 시어리얼신호 입출력핀수를 삭감될 수 있는 동시에, 내부회로의 회로면적이 감소하여 칩면적이 작은 듀얼포트 메모리를 얻을 수 있다. 비록 본 발명은 상세히 설명되어 졌으나, 설명과 보기가 같고 그리고 본 발명의 정신과 범위는 청구 범위에 의해서만 제한될 수 있는 것이 명백하게 이해된다.

Claims (3)

  1. 데이터의 랜덤기록과 판독용의 제1의 입출력포트에 접속된 랜덤엑세스 메모리와, 상기 램덤억세스 메모리로부터 동시에 판독된 n(n은 2은 이상의 정수)행분의 병렬데이터를 n개의 시리얼데이터로 변환하여 출력하며, 인가된 n개의 시리얼데이터를 n행의 병렬데이터로 변환하여 상기 랜덤억세스 메모리로 인가하며, m(m＜n)개 시리얼신호 입출력핀을 가지는 제2입출력포트에 접속된 시리얼엑세스 메모리와, 상기 시리얼엑세스 메모리에서 출력되는 n개의 시리얼데이터를 m개의 시리얼데이터로 다중화하여, 상기 제2의 입출력포트로 출력하고, 상기 제2의 입출력포트에서 입력되는 다중화된 m개의 시리얼데이터를 n개 시리얼데이터로 분배하여 상기 랜덤엑세스 메모리로 인가하는 다중분배수단과, 상기 다중분배수단에서 출력되는 m개의 시리얼데이터를 개별로 증폭해서 출력하는 m증폭수단과, 상기 제2입출력포트에서 상기 다중분산수단으로 인가된 m개의 시리얼데이터를 개별로 증폭해서 입력하는 m증폭수단을 구비하는 듀얼포트 메모리.
  2. 제1항에 있어서, 상기 다중분배수단은 서로 다른 위상차를 가지는 복수의 타이밍신호에 응답해서 시리얼데이터를 다중분산하는 듀얼포트 메모리.
  3. 제2항에 있어서, 외부입력제어신호에 의거해서 서로 위상차를 가진 상기 복수의 타이밍신호를 발생하는 타이밍발생기를 더 구비하는 듀얼포트 메모리.
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