JP4641338B2 - 不揮発性半導体記憶装置及びシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置、詳述すればフラッシュメモリに関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置としては、紫外線による一括消去が可能なＥＰＲＯＭから電気的に消去可能なＥＥＰＲＯＭ、さらにフラッシュメモリへと開発が進み、普及し始めている。このフラッシュメモリは、シリアル書込／シリアル読出の高速性に優れるとともに、記憶容量が大きい。また、フラッシュメモリは、加工ルールの微細化と一つのメモリセルに複数ビットのデータを記憶する多値化技術（特開平４−１１９５９４号公報、特開平１０−９２１８６号公報、特開平１０−３３４６７４号公報）の採用によりＤＲＡＭを上回る勢いで大容量化が進んでいる。
【０００３】
この多値化技術について、その概略を説明する。従来、メモリセルが、２つの状態のいずれをとるかによって、それぞれ「１」と「０」の状態に対応させて１ビットのデータを格納していた。この多値化技術では、例えば２ビットの記憶をさせるには、一つのメモリセルが４つの異なるいずれかの状態を取りうるようにする。これによって、４つの状態を「１１」、「１０」、「００」、「０１」に対応させて２ビットのデータを格納する。一つのメモリセルに格納されている２ビットのデータの読み出しにあたっては、図１５に示すように異なる４つの状態の間にある３通りのワード線電圧を印加して読み出しを行う３回のＲＥＡＤ動作を行う必要がある。
【０００４】
また、データ記憶用フラッシュメモリにおいて、シリアル書込／シリアル読出する最小の単位をセクタ（あるいはページ）という。通常、データを読み出す一本のワード線に沿ってアレーをなしている複数のメモリセルが１セクタとなる。このデータ記憶用フラッシュメモリを用いたシステムでは、一般的にフラッシュメモリを制御するコントローラが管理する管理データとユーザデータとをセクタ内に含んでいる。この管理データは、使用されるシステムによっても異なるが、例えば、そのセクタが良セクタであるか、不良セクタであるかを示すフラグ、セクタに有効なデータが書き込まれているか否かを示すフラグ、セクタに何回書き込みが行われたかを示すデータ、それにセクタのユーザデータについてのＥＣＣ(Error Correction Code)データ等である。
【０００５】
フラッシュメモリでは、例えば、６４ＭのＡＮＤ型フラッシュメモリでは、１セクタは５１２Ｂｙｔｅのデータ領域と１６Ｂｙｔｅの管理領域から構成される。ここで、管理データは管理領域に格納される。また、２５６ＭのＡＮＤ型フラッシュメモリでは、１セクタは２０４８Ｂｙｔｅのデータ領域と６４Ｂｙｔｅの管理領域から構成される。このセクタ毎の読み出しには約５０μｓを要し、読み込んだ後のデータ転送には１Ｂｙｔｅ毎に５０ｎｓを要する。
【０００６】
また、メモリセルの密度を上げることによって記憶容量の大容量化が行われている。しかし、メモリセルが近接してくると、隣接するメモリセルを同時に読み出そうとする場合に、近接するビット線間に生じる静電容量のために隣接するビット線から干渉を受けて誤読み出しが生じるという問題がある。これについて、隣接するメモリセルの読み出しを少なくとも２回のフェイズに分けて行う方法が考えられる。これは、一本のワード線に接続されるメモリセルのアレーにおいて、最初のメモリセルを０として、以下、順に１、２、３と番号付けした場合に偶数番目のメモリセルを読み出すフェイズ０（Ｐ０）（図１４（ａ））と、奇数番目のメモリセルを読み出すフェイズ１（Ｐ１）（図１４（ｂ））の２回のフェイズに分けて読み出しを行うものである。このように隣接するメモリセルの読み出しを異なる２回のフェイズに分けて行うことで隣接メモリセル間でのビット線の干渉を防止して誤読み出しを防ぐことができる。
なお、ＮＡＮＤセルユニットにおいて、データの読み出し時に互いに隣接する二本のビット線の一方をプリチャージ電位にプリチャージした後にフローティング状態にし、かつ他方を正電位に設定する手段を備える不揮発性半導体メモリ（特開平１１−１７６９６０号公報）がある。しかし、この不揮発性半導体メモリは、特定の選択セルを読み出す操作に関するものである。
【０００７】
【発明が解決しようとする課題】
ところで、フラッシュメモリでは、１セクタのデータを一括して読み出すが、必要とされるデータだけをできるだけ高速に読み出すことが要求される場合がある。特に、１セクタのメモリセルに関する管理データは、コントローラがまず必要とするデータであり、高速に読み出す必要がある。
【０００８】
また、１セクタのデータは、例えば、論理割付では図１８に示すように、データ領域（Ｙ０００Ｈ〜Ｙ７ＦＦＨ）と管理領域（Ｙ８００Ｈ〜Ｙ８３ＦＨ）がある。この１セクタのデータをメモリセルに記憶させる実際の物理割付では、例えば、図１９に示すようになる。しかし、上述のように隣接するメモリセルを同時に読み出すのではなく、２回のフェイズ（Ｐ０，Ｐ１）に分けて読み出しを行う場合には、図１９に示すように、管理データを読み出すためには２回のフェイズを完了する必要がある。このため、管理データの読み出しにあたって、図２０に示すように、データ領域のデータの読み出しをも行わなければならず、１セクタ分の読み出し時間を要する問題がある。
【０００９】
そこで、本発明の目的は、所望のデータ、例えば、管理データの読み出しを高速に行うことができる電気的に書き換え可能な不揮発性半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、少なくとも２ビット以上を記憶する２次元配列のメモリセルと、複数のワード線と、該ワード線に直交する複数のビット線とを有し、
前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、
少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに特定データを読み出す読み出し手段
を有することを特徴とする。
【００１１】
また、本発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置であって、少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに特定データを書き込む書き込み手段
をさらに有することを特徴とする。
【００１２】
本発明に係る不揮発性半導体記憶装置は、少なくとも２ビット以上を記憶する２次元配列のメモリセルと、複数のワード線と、該ワード線に直交する複数のビット線とを有し、
前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、
少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、所定のメモリセルの前記少なくとも２ビット以上のうち少なくとも一つの特定ビットごとに特定データを読み出す読み出し手段
を有することを特徴とする。
【００１３】
また、本発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置であって、少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、所定のメモリセルの前記少なくとも２ビット以上のうち少なくとも一つの特定ビットごとに特定データを書き込む書き込み手段
をさらに有することを特徴とする。
【００１４】
本発明に係る不揮発性半導体記憶装置は、少なくとも２ビット以上を記憶する２次元配列のメモリセルと、複数のワード線と、該ワード線に直交する複数のビット線とを有し、
前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、
少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、前記少なくとも２ビット以上のうち少なくとも一つの特定ビットごとに特定データを読み出す読み出し手段
を有することを特徴とする。
【００１５】
また、本発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置であって、少なくとも一本の前記ワード線に接続されるメモリセルのアレーにおいて、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、前記少なくとも２ビット以上のうち少なくとも一つの特定ビットごとにデータを書き込む書き込み手段
をさらに有することを特徴とする。
【００１６】
さらに、本発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置であって、前記読み出し手段は、データの読み出しを開始するメモリセルを特定するコマンドが外部から入力される場合に、前記コマンドにしたがって、所定のメモリセルから特定データを読み出すことを特徴とする。
【００１７】
またさらに、本発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置であって、前記特定データは、前記ワード線に接続される前記メモリセルのアレーに関する管理データであることを特徴とする。
【００１８】
本発明に係るシステムは、前記不揮発性半導体記憶装置を用いて外部とのデータの入出力を行うことを特徴とする。
【００１９】
【発明の実施の形態】
以下に、本発明に係る実施の形態について添付図面を用いて説明する。
【００２０】
実施の形態１．
本発明の実施の形態１に係る不揮発性半導体記憶装置の概略図を図１に示す。
この不揮発性半導体記憶装置１は、２次元配列している複数のメモリセル２ａ、２ｂの間にＹデコーダ／センスラッチ５を有し、メモリセル２ａ、２ｂの上下にＹデコーダ／データラッチ７ａ、Ｙデコーダ／データラッチ７ｂ、それにＸデコーダ６ａ，６ｂを有している。また、ワード線３と該ワード線に直交するビット線４があり、各メモリセルはワード線３とビット線４の交点に存在している。さらに、各メモリセルはＸデコーダ６ａから延在するワード線３に沿ってアレーをなしており、各メモリセルはビット線４でＹデコーダ／センスラッチ５やＹデコーダ／データラッチ７ａに接続され、さらにビット線４でＹデコーダ／データラッチ７ｂに接続されている。
【００２１】
この不揮発性半導体記憶装置１の読み出し動作について概説する。読み出しの単位（セクタ）は一本のワード線３に接続される複数のメモリセルのアレーである。一本のワード線３に接続されるメモリセルのアレーについて、１回のフェイズでは一つおきのメモリセルについて読み出し、全部で２回のフェイズに分けて読み出す。具体的には、フェイズ０では偶数番目のメモリセルを読み出し、フェイズ１では奇数番目のメモリセルを読み出す。また、一つのメモリセルに記憶している２ビットのデータを読み出すために３回のＲＥＡＤ動作を行う。各ＲＥＡＤ動作で、各メモリセルから延びているビット線からセンスラッチ５にデータが転送され、上位ビットはデータラッチ７ｂから、下位ビットはデータラッチ７ａからそれぞれ出力される。このうち、ＲＥＡＤ１で上位ビットを確定することができる。
なお、一本のワード線に接続されるメモリセルのアレーを読み出すフェイズは、２回（Ｐ０，Ｐ１）に限られず、ｎ回（ｎは２以上の整数）のフェイズに分けて行ってもよい。この場合、（ｎ−１）個おきのメモリセルごとにデータを読み出す。
【００２２】
また、この不揮発性半導体記憶装置１は、制御用ＣＰＵ８、ＡＬＬ判定回路９、コマンドデコーダ１０、アドレスデコーダ１１、入出力バッファ１２を備えている（図１）。この不揮発性半導体記憶装置１では、外部とのデータの入出力は、入出力バッファ１２を介して行われ、入力されたデータは、アドレスデコーダ１１で指定される所定のアドレスのメモリセルに書き込まれ、記憶される。書き込みが成功したかどうかはＡＬＬ判定回路９によって判断される。また、入力されるコマンドはコマンドデコーダ１０で解読され、制御用ＣＰＵ８でデータの書き込み／読み出しを行うメモリセルの制御が行われる。
【００２３】
ここで、一本のワード線に沿って、４つの異なる状態にあるメモリセルがしきい値電圧の高い順に上から下に並んでいる場合（図１６（ａ））に、これらのメモリセルから２ビット記憶を読み出す場合を考える。
まず、ＲＥＡＤ１では、図１６の（ａ）に示すように、ワード線電圧３．０Ｖで読み出しを行うと、ワード線電圧より低いしきい値の状態にあるメモリセルでは電流が流れるので「０」がセンスラッチにラッチされ、ワード線電圧より高いしきい値のメモリセルでは電流が流れないので「１」がセンスラッチにラッチされる。次いで、ラッチされた値はセンスラッチからデータラッチ２に転送される。このときセンス側とは反対の出力側には反転された値が発生し、上から「０」、「０」、「１」、「１」の値が各メモリセルに記憶している２ビットのうちの上位ビットに対応する（図１６（ａ））。
次に、ＲＥＡＤ２では、図１６の（ｂ）に示すように、ワード線電圧４．０Ｖで読み出しを行うと、ワード線電圧より低いしきい値の３つのメモリセルでは電流が流れるので「０」、最もしきい値の高いメモリセルは「１」がセンスラッチにラッチされる。次いで、ラッチされた値はセンスラッチからデータラッチ１に転送される。
そして、ＲＥＡＤ３では、図１６の（ｃ）に示すように、ワード線電圧２．０Ｖで読み出しを行うと、ワード線電圧より低いしきい値の１つのメモリセルでは電流が流れるので「０」、他の３つのワード線電圧よりしきい値が高いメモリセルは「１」がセンスラッチにラッチされる。
【００２４】
次いで、図１７の（ａ）に示すように、ＲＥＡＤ３でラッチされたセンスラッチの値（「１」、「１」、「１」、「０」）がビット線に転送され、一方、データラッチ１にラッチされている値（「１」、「０」、「０」、「０」）はビット線に反転転送され、これらの２つの値に関するＸＯＲ演算の結果、得られる値（「０」、「１」、「１」、「０」）がデータラッチ１にラッチされる。次いで、データラッチ１からの出力時にそれぞれ反転されて、（「１」、「０」、「０」、「１」）の値が出力される。これが２ビット記憶のうちの下位ビットに相当する。この下位ビットの値は、データラッチ２のデータ（上位ビット）とともにデータ出力される（図１７（ｂ））。上位、下位ビットを連続して表記すると、「０１」、「００」、「１０」、「１１」となり、これがメモリセルの４つの状態に対応する。そこで、各メモリセルに記憶される２ビット記憶は、３回のＲＥＡＤ動作によってこれらのいずれかの値として読み出される。
【００２５】
さらに、この不揮発性半導体記憶装置の１セクタの物理割付を図２に示す。図２では、便宜上、ワード線に沿ったメモリセルのアレーを縦に並べて示している。図２では、各行が一つのメモリセルの下位ビット、上位ビットに記憶される論理アドレスを示している。例えば、管理データ（Ｙ８００Ｈ Ｉ／Ｏ ０、Ｉ／Ｏ ４）は、一つのメモリセルの下位ビット、上位ビットにそれぞれ記憶されている。また、この不揮発性半導体記憶装置では、所定のメモリセルから一つおきの偶数番目のメモリセル（Ｐ０として表示）ごとに管理データ（Ｙ８００Ｈ Ｉ／Ｏ ０〜Ｙ８３ＦＨ Ｉ／Ｏ ７）を記憶している。
なお、この管理データのＹ８００Ｈは、論理アドレスを表わしており、ＹはＹ方向であることを表わし、８００Ｈは１６進（Ｈｅｘａｄｅｃｉｍａｌ）表記（１０進表記では、８×１６×１６＋０×１６＋０×１６＝２０４８）でのＢｙｔｅ数を示している。また、Ｉ／Ｏ ０は、１Ｂｙｔｅを表わす８ビットデータを伝えるＩ／Ｏピンの０から７のうちの一つを表わしている。この論理アドレスの表記方法は上記のものに限られず、任意の方法で表記してもよい。
【００２６】
次に、この不揮発性半導体記憶装置の１セクタにおける読み出し動作を図３に示す。この読み出し動作では、まずＩＯピンにコマンドと上位ビットと下位ビットに分けられたアドレス（ＳＡ（１）、ＳＡ（２））が順次入力されると、読み出されるワード線が決められ、シリアル読み出しが開始される。読み出しにおいて、そのワード線について、ＲＥＡＤ１、ＲＥＡＤ２、ＲＥＡＤ３のフェイズ０のみを行う。この不揮発性半導体記憶装置では、偶数番目のメモリセル（Ｐ０）に管理データを記憶しているので、管理データの読み出しにあたっては、ＲＥＡＤ１、ＲＥＡＤ２、ＲＥＡＤ３のそれぞれのフェイズ０のみを行うことで管理データを読み出すことができる。これによって一つのセクタを読み出す場合の半分の２４μｓで管理データを読み出すことができる。
【００２７】
実施の形態２．
本発明の実施の形態２に係る不揮発性半導体記憶装置の１セクタにおける物理割付を図４に示す。この不揮発性半導体記憶装置は、実施の形態１に係る不揮発性半導体記憶装置と比べると、管理データを上位ビットに記憶させている点で相違する。この不揮発性半導体記憶装置は、多値化技術により複数ビットを格納するメモリセルからデータを読み出す場合に、管理データの読み出しを優先して行う課題を解決するものである。
【００２８】
この多値化技術における読み出しの問題について説明する。多値化技術によって一つのメモリセルに複数ビットのデータを記憶している場合、一つのメモリセルに格納されている複数ビットのデータを読み出すために、例えば、２ビットのデータ（４値）を持つ場合には３回のＲＥＡＤ動作を必要とする。また、３ビットのデータ（８値）を持つ場合には７回のＲＥＡＤ動作を必要とする。２ビット記憶の場合、一つのメモリセルに格納している２ビット分のデータは、３回全てのＲＥＡＤ動作を行わなければ確定しない。また、一回のＲＥＡＤ動作では管理データが格納されているメモリセル以外のメモリセルについてもシリアル読出する。そのため、必要とする管理データを読み出すにあたって、余分のユーザデータ等の読み出しを行う必要があり、結局、１セクタ分の読み出し時間を要するという問題がある。
【００２９】
このような複数ビットからなる格納データを上位ビット側と下位ビット側とに規定して、読み出し時に、上位ビットまたは下位ビットのうちのいずれか一方のビット側データの読み出しを行って出力するとともにその出力中に他方のビット側データの読み出しを行う読み出し手段を有する不揮発性半導体記憶装置（特開平１０−１１９８２号公報、特開平１０−１１９７９号公報）や、複数のビットデータを所定の順番で並べたビットデータ列の先頭ビットに相当するものから順次読み出す半導体メモリ（特開平１０−３３４６７４号公報）がある。しかし、これらの不揮発性半導体記憶装置や半導体メモリは、切れ目なくシリアルアクセスを行うものであって、管理領域の管理データの読み出しを優先させるものではない。
【００３０】
この実施の形態２に係る不揮発性半導体記憶装置は、上述する多値化技術における読み出しの高速化の問題を解決するものである。この不揮発性半導体記憶装置の一つのセクタにおいて、例えば、管理データであるＹ８００Ｈ Ｉ／Ｏ ０〜Ｉ／Ｏ ７は、図４に示すように、連続するメモリセルの上位ビットに記憶されている。その管理データの読み出し操作について図５に示す。読み出し動作では、ＲＥＡＤ１のフェイズ０とフェイズ１を行う。管理データ（Ｙ８００Ｈ Ｉ／Ｏ ０〜Ｙ８３ＦＨ Ｉ／Ｏ ７）は、所定のメモリセルから各メモリセルの上位ビットにのみ記憶されているので、ＲＥＡＤ１の動作のみを行うことにより管理データを読み出すことができる。したがって、これにより１セクタを全て読み出す場合に比べて１／３の時間で読み出すことができる。なお、３ビット記憶の場合には、全ビット確定に必要な７回のＲＥＡＤ動作のうち１回のＲＥＡＤ動作で上位ビットごとの管理データを読み出すことができるので、管理データの読み出しを１／７の時間に高速化できる。
【００３１】
実施の形態３．
本発明の実施の形態３に係る不揮発性半導体記憶装置における１セクタの物理割付を図６に示す。この不揮発性半導体記憶装置は、実施の形態１及び実施の形態２に係る不揮発性半導体記憶装置と比べると、所定のメモリセルから一つおきのメモリセルにおける上位ビットに管理データを記憶している点で相違する。図６では、例えば、管理データ（Ｙ８００Ｈ Ｉ／Ｏ ０〜Ｉ／Ｏ ３）は、偶数番目のメモリセルの上位ビットに記憶されている。その読み出し動作について図７に示す。この不揮発性半導体記憶装置では、所定のメモリセルから偶数番目のメモリセル（Ｐ０）にのみ記憶しているので、フェイズ０のみを行えばよい。しかも、上位ビットにのみ管理データを記憶しているので、ＲＥＡＤ１のみを行えばよい。そこで、ＲＥＡＤ１のフェイス０のみを行うことで管理データを読み出すことができるので、１セクタ分の１／６の読み出し時間に短縮できる。
【００３２】
実施の形態４．
本発明の実施の形態４に係る不揮発性半導体記憶装置における１セクタの物理割付を図８に示す。この不揮発性半導体記憶装置は、実施の形態２に係る不揮発性半導体記憶装置と比べると、管理データのサイズを超える特定データを所定のメモリセルの上位ビットに記憶している点で相違する。図８では、例えば、特定データ（Ｙ０００Ｈ Ｉ／Ｏ ０〜Ｙ４１ＦＨ Ｉ／Ｏ ７）を上位ビットに記憶させている。なお、特定データのサイズは、最大で１セクタの容量の半分である１０５６Ｂｙｔｅである。その読み出し動作について図９に示す。特定データは所定のメモリセルの上位ビットに記憶されているので、上位ビットを確定させるＲＥＡＤ１動作についてフェイズ０、フェイズ１の順に読み出しを行えば読み出すことができる。これによって１セクタ分の１／３の読み出し時間に短縮することができる。
また、さらに所定のメモリセルから一つおきの偶数番目のメモリセル（Ｐ０）における上位ビットに特定データを記憶させる場合には、ＲＥＡＤ１のフェイズ０のみを行うことでこの特定データを読み出すことができるので、１セクタ分の１／６の読み出し時間に短縮できる。なお、この場合の特定データのサイズは、最大で１セクタの容量の１／４である５２８Ｂｙｔｅである。
【００３３】
実施の形態５．
本発明の実施の形態５に係る不揮発性半導体記憶装置における１セクタの物理割付は実施の形態４に係る不揮発性半導体記憶装置における１セクタの物理割付と同一であり、図８に示すものである。この不揮発性半導体記憶装置は、奇数番目のメモリセルの上位ビットに特定データ（Ｙ２１０Ｈ〜Ｙ４１ＦＨ、Ｙ６３０Ｈ〜Ｙ８３ＦＨ）を記憶させている。通常、フェイズ０を読み出した後にフェイズ１を読み出すが、この不揮発性半導体記憶装置は、読み出しの順番を外部から入力するアドレスに応じて変更するものである。この場合、アドレスとして、（Ｙ２１０Ｈ〜Ｙ４１ＦＨ、Ｙ６３０Ｈ〜Ｙ８３ＦＨ）を入力すると、奇数番目のメモリセルを読み出すフェイズ１から読み出しを行う。これによって奇数番目のメモリセルについても高速読み出しが可能となる。この場合、高速読み出しが可能なのは奇数番目のメモリセルなので、１セクタの半分の記憶容量（１０５６Ｂｙｔｅ）までの特定データである。
また、奇数番目のメモリセルの上位ビットに特定データ（Ｙ２１０Ｈ〜Ｙ４１ＦＨ）の読み出しについて、その読み出し動作を図１０に示す。この場合、アドレスとして、（Ｙ２１０Ｈ〜Ｙ４１ＦＨ）を入力すると、ＲＥＡＤ１の動作において、奇数番目のメモリセルを読み出すフェイズ１から読み出しを行う。これによって奇数番目のメモリセルの上位ビットについても高速読み出しが可能となり、外部からの入力アドレスやコマンドによってＲＥＡＤ１のフェイズ１の読み出しを行うことで１セクタ分の読み出しの１／６に読み出し時間を短縮することができる。この場合、高速読み出しが可能なのは奇数番目のメモリセルの上位ビットなので、１セクタの１／４の記憶容量（５２８Ｂｙｔｅ）までの特定データである。
【００３４】
また、外部から入力するコマンドによって、最初にフェイズ１から読み出しを行ってもよい。
さらに、ＲＥＡＤ１で確定できる上位ビットに特定データを記憶させてもよい。この場合、高速読み出しが可能なのはＲＥＡＤ１で確定できる上位ビットのみなので、１セクタの半分の記憶容量までの特定データである。
【００３５】
実施の形態６．
本発明の実施の形態６に係るデータ記憶システムを図１１に示す。このデータ記憶システムには本発明に係る不揮発性半導体記憶装置を用いることができる。
具体的には実施の形態１から実施の形態５に係る不揮発性半導体記憶装置のいずれをも用いることができる。このデータ記憶システム２０は、３つのフラッシュメモリ２１、２２、２３を備え、これらを制御するためのコントローラ２４と、データを一時的に蓄積するバッファ２５とエラー訂正を行うエラー訂正回路２６からなる。また、このデータ記憶システム２０は、コントローラ２４がシステム内で使用するため頻繁にアクセスを必要とする管理データを、システムを構成する不揮発性半導体記憶装置の１セクタごとの管理領域に記憶している（図１２）。
【００３６】
また、この管理データの格納は、上述の実施の形態１から５に係る不揮発性半導体記憶装置における特定データの格納方法を用いることができる。即ち、一本のワード線に接続されるメモリセルのアレーについて、一つおきのメモリセルごとに管理データを記憶させておき、２回のフェイズに分けて読み出す場合に最初のフェイズで一つおきのメモリセルごとに管理データを読み出してもよい。また、所定のメモリセルの上位ビットごとに管理データを記憶させておき、１回のＲＥＡＤ動作で上位ビットごとに管理データを読み出してもよい。さらに、一つおきのメモリセルごとに、上位ビットごとに管理データを読み出してもよい。
【００３７】
なお、通常の管理領域の大きさ（６４Ｂｙｔｅ）を超えるデータをより高速に扱うためにデータを記憶する物理割付のアドレスを種々変更してもよい。例えば、図１３に示すように、コントローラが頻繁に必要とするデータ（＃００００〜＃０４１Ｆ）を１セクタの偶数番目のメモリセル（フェイズ０に対応）の上位ビット（ＲＥＡＤ１に対応）に格納することで、読み出し動作においてＲＥＡＤ１のフェイズ０のみを行うことで読み出すことができ、これらのデータを高速に扱うことができる。
さらに、フェイズ０のみの読み出し動作とする場合には、１セクタの半分までのデータ量について、１セクタ全部を読み出す場合の半分の時間に高速化できる。さらに、２ビット記憶の場合、ＲＥＡＤ１のみで確定できる上位ビットにのみ記憶させる場合には１セクタの１／４までのデータ量について、１セクタ全部を読み出す場合の１／６の時間に高速化できる。このデータ記憶システムとしては、例えば、ＩＣカードとすることができる。
またさらに、本発明に係る不揮発性半導体記憶装置を用いて外部とのデータの入出力を行うシステムとしては、このデータ記憶システムに限られない。この不揮発性半導体装置の他、コントローラ２４、バッファ２５、エラー訂正回路２６等を含む制御部や、さらに、キーボードやポインティングデバイス等の入出力デバイス、画像入出力デバイス、音声入出力デバイス、その他の機器類との接続デバイス等を含んでいてもよい。
【００３８】
【発明の効果】
以上詳述した通り、本発明に係る不揮発性半導体記憶装置によれば、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、例えばｎが２の場合には偶数番目のメモリセルごとに読み出すフェイズ０を行って特定データを読み出す読み出し手段を有しているので、一つのセクタを読み出す場合の半分の時間に高速化できる。
【００３９】
また、本発明に係る不揮発性半導体記憶装置によれば、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、例えばｎが２の場合には偶数番目のメモリセルごとに特定データを書きこむ書き込み手段を有することで、所定のメモリセルから一つおきのメモリセルごとに所望のデータを記憶させることができ、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに特定データを読み出す読み出し手段によって一つのセクタを読み出す場合の半分の時間に高速化できる。
【００４０】
本発明に係る不揮発性半導体記憶装置によれば、所定のメモリセルの少なくとも一つの特定ビットごとに特定データを読み出す読み出し手段、例えば、上位ビットを確定できるＲＥＡＤ動作を行うことによって、所定のメモリセルの上位ビットごとに特定データを読み出すことができる。これによって、例えば、２ビット記憶の場合、２ビット全てを確定させるために必要な３回のＲＥＡＤ動作のうち１回のＲＥＡＤ動作によって特定データを読み出すことができるので、読み出しを一つのセクタを読み出す場合の１／３の時間に高速化できる。さらに３ビット記憶の場合では、全ビット確定に必要な７回のＲＥＡＤ動作のうち１回のＲＥＡＤ動作のみで上位ビットごとに特定データを読み出すことができるので、１つのセクタを読み出す場合の１／７の時間に高速化できる。
【００４１】
また、本発明に係る不揮発性半導体記憶装置によれば、所定のメモリセルの少なくとも一つの特定ビットごとに特定データを書きこむ書き込み手段によって、所定のメモリセルの上位ビットごとに特定データを書きこむことができる。これによって、所定のメモリセルの上位ビットごとに所望のデータを記憶させることができる。読み出しにあたって、上位ビットを確定できるＲＥＡＤ動作を行うことによって、所定のメモリセルの上位ビットごとに特定データを読み出すことができる。２ビット記憶の場合、２ビット全てを確定させるために必要な３回のＲＥＡＤ動作のうち１回のＲＥＡＤ動作によって特定データを読み出すことができるので、読み出しを一つのセクタを読み出す場合の１／３の時間に高速化できる。さらに３ビット記憶の場合では、全ビット確定に必要な７回のＲＥＡＤ動作のうち１回のＲＥＡＤ動作のみで上位ビットごとに特定データを読み出すことができるので、１つのセクタを読み出す場合の１／７の時間に高速化できる。
【００４２】
本発明に係る不揮発性半導体記憶装置によれば、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、例えばｎが２の場合には偶数番目のメモリセルごとに読み出すフェイズ０を行う。それとともに、少なくとも一つの特定ビットごとに特定データを読み出す読み出し手段、例えば、上位ビットを確定できるＲＥＡＤ動作を行うことによって、所定のメモリセルの上位ビットごとに特定データを読み出すことができる。つまり、１回のＲＥＡＤ動作でしかもフェイズ０のみを行うことで特定データを読み出す読み出し手段を有しているので、２ビット記憶の場合、一つのセクタを読み出す場合の１／６の時間に高速化できる。
【００４３】
また、本発明に係る不揮発性半導体記憶装置によれば、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、例えばｎが２の場合には偶数番目のメモリセルごとに、少なくとも一つの特定ビットごとに特定データを書きこむ書き込み手段によって、所定のメモリセルの上位ビットごとに特定データを書きこむことができる。これによって、一つおきのメモリセルの上位ビットごとに所望のデータを記憶させることができる。読み出しにあたって、１回のＲＥＡＤ動作のフェイズ０のみを行うことで特定データを読み出す読み出し手段を有している。これによって、２ビット記憶の場合、一つのセクタを読み出す場合の１／６の時間に高速化できる。
【００４４】
また、本発明に係る不揮発性半導体記憶装置によれば、読み出しを開始するメモリセルを特定するコマンドを外部から入力することによって、特定データを読み出すメモリセルを適宜変更することができる。
【００４５】
さらに、本発明に係る不揮発性半導体記憶装置によれば、コントローラで最初に必要とされる管理データを高速に読み出すことができる。
【００４６】
本発明に係るシステムによれば、前記不揮発性半導体記憶装置を用いて外部とのデータの入出力を行うので、所望のデータ、例えば、管理データを高速に読み出すことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る不揮発性半導体記憶装置の概略図である。
【図２】 本発明の実施の形態１に係る不揮発性半導体記憶装置の１セクタにおける物理割付を示す図である。
【図３】 本発明の実施の形態１に係る不揮発性半導体記憶装置の１セクタにおける管理データの読み出し動作を示す図である。
【図４】 本発明の実施の形態２に係る不揮発性半導体記憶装置の１セクタにおける物理割付を示す図である。
【図５】 本発明の実施の形態２に係る不揮発性半導体記憶装置の１セクタにおける管理データの読み出し動作を示す図である。
【図６】 本発明の実施の形態３に係る不揮発性半導体記憶装置の１セクタにおける物理割付を示す図である。
【図７】 本発明の実施の形態３に係る不揮発性半導体記憶装置の１セクタにおける管理データの読み出し動作を示す図である。
【図８】 本発明の実施の形態４に係る不揮発性半導体記憶装置の１セクタにおける物理割付を示す図である。
【図９】 本発明の実施の形態４に係る不揮発性半導体記憶装置の１セクタにおける管理データの読み出し動作を示す図である。
【図１０】 本発明の実施の形態５に係る不揮発性半導体記憶装置の１セクタにおける管理データの読み出し動作を示す図である。
【図１１】 本発明の実施の形態６に係るデータ記憶システムの概略図である。
【図１２】 本発明の実施の形態６に係るデータ記憶システムの論理割付の一例を示す図である。
【図１３】 本発明の実施の形態６に係るデータ記憶システムの論理割付の別の例を示す図である。
【図１４】 フラッシュメモリのワード線に沿ってアレーをなしているメモリセルの読み出しにあたって、隣接するメモリセルを２回のフェイズ（（ａ）フェイズ０、（ｂ）フェイズ１）で読み出す場合にビット線に印加する電圧条件を示す図である。
【図１５】 ２ビットのデータを読み出す場合に、４つの状態のそれぞれについて、ワード線に印加する電圧と流れる電流との関係から、対応する上位ビットと下位ビットの組み合わせを示す図。
【図１６】 メモリセルから２ビットのデータを読み出す３回のＲＥＡＤ動作（（ａ）ＲＥＡＤ１、（ｂ）ＲＥＡＤ２、（ｃ）ＲＥＡＤ３）でのセンスラッチ、データラッチの値の変化を示す図である。
【図１７】 （ａ）図１６でＲＥＡＤ３の後に下位ビットを確定させるためのＸＯＲ演算の概略を示す図と、（ｂ）各データラッチからの出力と上位・下位ビットの対応を示す図である。
【図１８】 不揮発性半導体記憶装置の１セクタにおける論理割付を示す図である。
【図１９】 不揮発性半導体記憶装置の１セクタにおける物理割付の一例を示す図である。
【図２０】 図１９の不揮発性半導体記憶装置の１セクタにおける読み出し動作を示す図である。
【符号の説明】
Ｐ０ フェイズ０、 Ｐ１ フェイズ１、 １ 不揮発性半導体記憶装置、 ２メモリセル、 ３ ワード線、 ４ センスラッチ、 ５ Ｘデコーダ、 ６ａ Ｙデコーダ／データラッチ１、 ６ｂ Ｙデコーダ／データラッチ２、 ７制御用ＣＰＵ、 ７ａ ステータスレジスタ、 ８ ＡＬＬ判定回路、 ９ コマンドデコーダ、 １０ アドレスデコーダ、 １１ 入出力バッファ、 ２０ データ記憶システム、 ２１、２２、２３ 不揮発性半導体記憶装置、 ２４ コントローラ、 ２５ バッファ、 ２６ エラー訂正回路、 ２７ ホストシステム
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置、詳述すればフラッシュメモリに関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置としては、紫外線による一括消去が可能なＥＰＲＯＭから電気的に消去可能なＥＥＰＲＯＭ、さらにフラッシュメモリへと開発が進み、普及し始めている。このフラッシュメモリは、シリアル書込／シリアル読出の高速性に優れるとともに、記憶容量が大きい。また、フラッシュメモリは、加工ルールの微細化と一つのメモリセルに複数ビットのデータを記憶する多値化技術（特開平４−１１９５９４号公報、特開平１０−９２１８６号公報、特開平１０−３３４６７４号公報）の採用によりＤＲＡＭを上回る勢いで大容量化が進んでいる。
【０００３】
この多値化技術について、その概略を説明する。従来、メモリセルが、２つの状態のいずれをとるかによって、それぞれ「１」と「０」の状態に対応させて１ビットのデータを格納していた。この多値化技術では、例えば２ビットの記憶をさせるには、一つのメモリセルが４つの異なるいずれかの状態を取りうるようにする。これによって、４つの状態を「１１」、「１０」、「００」、「０１」に対応させて２ビットのデータを格納する。一つのメモリセルに格納されている２ビットのデータの読み出しにあたっては、図１５に示すように異なる４つの状態の間にある３通りのワード線電圧を印加して読み出しを行う３回のＲＥＡＤ動作を行う必要がある。
【０００４】
また、データ記憶用フラッシュメモリにおいて、シリアル書込／シリアル読出する最小の単位をセクタ（あるいはページ）という。通常、データを読み出す一本のワード線に沿ってアレーをなしている複数のメモリセルが１セクタとなる。このデータ記憶用フラッシュメモリを用いたシステムでは、一般的にフラッシュメモリを制御するコントローラが管理する管理データとユーザデータとをセクタ内に含んでいる。この管理データは、使用されるシステムによっても異なるが、例えば、そのセクタが良セクタであるか、不良セクタであるかを示すフラグ、セクタに有効なデータが書き込まれているか否かを示すフラグ、セクタに何回書き込みが行われたかを示すデータ、それにセクタのユーザデータについてのＥＣＣ(Error Correction Code)データ等である。
【０００５】
フラッシュメモリでは、例えば、６４ＭのＡＮＤ型フラッシュメモリでは、１セクタは５１２Ｂｙｔｅのデータ領域と１６Ｂｙｔｅの管理領域から構成される。ここで、管理データは管理領域に格納される。また、２５６ＭのＡＮＤ型フラッシュメモリでは、１セクタは２０４８Ｂｙｔｅのデータ領域と６４Ｂｙｔｅの管理領域から構成される。このセクタ毎の読み出しには約５０μｓを要し、読み込んだ後のデータ転送には１Ｂｙｔｅ毎に５０ｎｓを要する。
【０００６】
また、メモリセルの密度を上げることによって記憶容量の大容量化が行われている。しかし、メモリセルが近接してくると、隣接するメモリセルを同時に読み出そうとする場合に、近接するビット線間に生じる静電容量のために隣接するビット線から干渉を受けて誤読み出しが生じるという問題がある。これについて、隣接するメモリセルの読み出しを少なくとも２回のフェイズに分けて行う方法が考えられる。これは、一本のワード線に接続されるメモリセルのアレーにおいて、最初のメモリセルを０として、以下、順に１、２、３と番号付けした場合に偶数番目のメモリセルを読み出すフェイズ０（Ｐ０）（図１４（ａ））と、奇数番目のメモリセルを読み出すフェイズ１（Ｐ１）（図１４（ｂ））の２回のフェイズに分けて読み出しを行うものである。このように隣接するメモリセルの読み出しを異なる２回のフェイズに分けて行うことで隣接メモリセル間でのビット線の干渉を防止して誤読み出しを防ぐことができる。
なお、ＮＡＮＤセルユニットにおいて、データの読み出し時に互いに隣接する二本のビット線の一方をプリチャージ電位にプリチャージした後にフローティング状態にし、かつ他方を正電位に設定する手段を備える不揮発性半導体メモリ（特開平１１−１７６９６０号公報）がある。しかし、この不揮発性半導体メモリは、特定の選択セルを読み出す操作に関するものである。
【０００７】
【発明が解決しようとする課題】
ところで、フラッシュメモリでは、１セクタのデータを一括して読み出すが、必要とされるデータだけをできるだけ高速に読み出すことが要求される場合がある。特に、１セクタのメモリセルに関する管理データは、コントローラがまず必要とするデータであり、高速に読み出す必要がある。
【０００８】
また、１セクタのデータは、例えば、論理割付では図１８に示すように、データ領域（Ｙ０００Ｈ〜Ｙ７ＦＦＨ）と管理領域（Ｙ８００Ｈ〜Ｙ８３ＦＨ）がある。この１セクタのデータをメモリセルに記憶させる実際の物理割付では、例えば、図１９に示すようになる。しかし、上述のように隣接するメモリセルを同時に読み出すのではなく、２回のフェイズ（Ｐ０，Ｐ１）に分けて読み出しを行う場合には、図１９に示すように、管理データを読み出すためには２回のフェイズを完了する必要がある。このため、管理データの読み出しにあたって、図２０に示すように、データ領域のデータの読み出しをも行わなければならず、１セクタ分の読み出し時間を要する問題がある。
【０００９】
そこで、本発明の目的は、所望のデータ、例えば、管理データの読み出しを高速に行うことができる電気的に書き換え可能な不揮発性半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、少なくとも２ビット以上を記憶する２次元配列のメモリセルと、複数のワード線と、該ワード線に直交する複数のビット線とを有し、
前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、
少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに特定データを読み出す読み出し手段
を有することを特徴とする。
【００１１】
また、本発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置であって、少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに特定データを書き込む書き込み手段
をさらに有することを特徴とする。
【００１２】
本発明に係る不揮発性半導体記憶装置は、少なくとも２ビット以上を記憶する２次元配列のメモリセルと、複数のワード線と、該ワード線に直交する複数のビット線とを有し、
前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、
少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、所定のメモリセルの前記少なくとも２ビット以上のうち少なくとも一つの特定ビットごとに特定データを読み出す読み出し手段
を有することを特徴とする。
【００１３】
また、本発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置であって、少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、所定のメモリセルの前記少なくとも２ビット以上のうち少なくとも一つの特定ビットごとに特定データを書き込む書き込み手段
をさらに有することを特徴とする。
【００１４】
本発明に係る不揮発性半導体記憶装置は、少なくとも２ビット以上を記憶する２次元配列のメモリセルと、複数のワード線と、該ワード線に直交する複数のビット線とを有し、
前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、
少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、前記少なくとも２ビット以上のうち少なくとも一つの特定ビットごとに特定データを読み出す読み出し手段
を有することを特徴とする。
【００１５】
また、本発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置であって、少なくとも一本の前記ワード線に接続されるメモリセルのアレーにおいて、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、前記少なくとも２ビット以上のうち少なくとも一つの特定ビットごとにデータを書き込む書き込み手段
をさらに有することを特徴とする。
【００１６】
さらに、本発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置であって、前記読み出し手段は、データの読み出しを開始するメモリセルを特定するコマンドが外部から入力される場合に、前記コマンドにしたがって、所定のメモリセルから特定データを読み出すことを特徴とする。
【００１７】
またさらに、本発明に係る不揮発性半導体記憶装置は、前記不揮発性半導体記憶装置であって、前記特定データは、前記ワード線に接続される前記メモリセルのアレーに関する管理データであることを特徴とする。
【００１８】
本発明に係るシステムは、前記不揮発性半導体記憶装置を用いて外部とのデータの入出力を行うことを特徴とする。
【００１９】
【発明の実施の形態】
以下に、本発明に係る実施の形態について添付図面を用いて説明する。
【００２０】
実施の形態１．
本発明の実施の形態１に係る不揮発性半導体記憶装置の概略図を図１に示す。
この不揮発性半導体記憶装置１は、２次元配列している複数のメモリセル２ａ、２ｂの間にＹデコーダ／センスラッチ５を有し、メモリセル２ａ、２ｂの上下にＹデコーダ／データラッチ７ａ、Ｙデコーダ／データラッチ７ｂ、それにＸデコーダ６ａ，６ｂを有している。また、ワード線３と該ワード線に直交するビット線４があり、各メモリセルはワード線３とビット線４の交点に存在している。さらに、各メモリセルはＸデコーダ６ａから延在するワード線３に沿ってアレーをなしており、各メモリセルはビット線４でＹデコーダ／センスラッチ５やＹデコーダ／データラッチ７ａに接続され、さらにビット線４でＹデコーダ／データラッチ７ｂに接続されている。
【００２１】
この不揮発性半導体記憶装置１の読み出し動作について概説する。読み出しの単位（セクタ）は一本のワード線３に接続される複数のメモリセルのアレーである。一本のワード線３に接続されるメモリセルのアレーについて、１回のフェイズでは一つおきのメモリセルについて読み出し、全部で２回のフェイズに分けて読み出す。具体的には、フェイズ０では偶数番目のメモリセルを読み出し、フェイズ１では奇数番目のメモリセルを読み出す。また、一つのメモリセルに記憶している２ビットのデータを読み出すために３回のＲＥＡＤ動作を行う。各ＲＥＡＤ動作で、各メモリセルから延びているビット線からセンスラッチ５にデータが転送され、上位ビットはデータラッチ７ｂから、下位ビットはデータラッチ７ａからそれぞれ出力される。このうち、ＲＥＡＤ１で上位ビットを確定することができる。
なお、一本のワード線に接続されるメモリセルのアレーを読み出すフェイズは、２回（Ｐ０，Ｐ１）に限られず、ｎ回（ｎは２以上の整数）のフェイズに分けて行ってもよい。この場合、（ｎ−１）個おきのメモリセルごとにデータを読み出す。
【００２２】
また、この不揮発性半導体記憶装置１は、制御用ＣＰＵ８、ＡＬＬ判定回路９、コマンドデコーダ１０、アドレスデコーダ１１、入出力バッファ１２を備えている（図１）。この不揮発性半導体記憶装置１では、外部とのデータの入出力は、入出力バッファ１２を介して行われ、入力されたデータは、アドレスデコーダ１１で指定される所定のアドレスのメモリセルに書き込まれ、記憶される。書き込みが成功したかどうかはＡＬＬ判定回路９によって判断される。また、入力されるコマンドはコマンドデコーダ１０で解読され、制御用ＣＰＵ８でデータの書き込み／読み出しを行うメモリセルの制御が行われる。
【００２３】
ここで、一本のワード線に沿って、４つの異なる状態にあるメモリセルがしきい値電圧の高い順に上から下に並んでいる場合（図１６（ａ））に、これらのメモリセルから２ビット記憶を読み出す場合を考える。
まず、ＲＥＡＤ１では、図１６の（ａ）に示すように、ワード線電圧３．０Ｖで読み出しを行うと、ワード線電圧より低いしきい値の状態にあるメモリセルでは電流が流れるので「０」がセンスラッチにラッチされ、ワード線電圧より高いしきい値のメモリセルでは電流が流れないので「１」がセンスラッチにラッチされる。次いで、ラッチされた値はセンスラッチからデータラッチ２に転送される。このときセンス側とは反対の出力側には反転された値が発生し、上から「０」、「０」、「１」、「１」の値が各メモリセルに記憶している２ビットのうちの上位ビットに対応する（図１６（ａ））。
次に、ＲＥＡＤ２では、図１６の（ｂ）に示すように、ワード線電圧４．０Ｖで読み出しを行うと、ワード線電圧より低いしきい値の３つのメモリセルでは電流が流れるので「０」、最もしきい値の高いメモリセルは「１」がセンスラッチにラッチされる。次いで、ラッチされた値はセンスラッチからデータラッチ１に転送される。
そして、ＲＥＡＤ３では、図１６の（ｃ）に示すように、ワード線電圧２．０Ｖで読み出しを行うと、ワード線電圧より低いしきい値の１つのメモリセルでは電流が流れるので「０」、他の３つのワード線電圧よりしきい値が高いメモリセルは「１」がセンスラッチにラッチされる。
【００２４】
次いで、図１７の（ａ）に示すように、ＲＥＡＤ３でラッチされたセンスラッチの値（「１」、「１」、「１」、「０」）がビット線に転送され、一方、データラッチ１にラッチされている値（「１」、「０」、「０」、「０」）はビット線に反転転送され、これらの２つの値に関するＸＯＲ演算の結果、得られる値（「０」、「１」、「１」、「０」）がデータラッチ１にラッチされる。次いで、データラッチ１からの出力時にそれぞれ反転されて、（「１」、「０」、「０」、「１」）の値が出力される。これが２ビット記憶のうちの下位ビットに相当する。この下位ビットの値は、データラッチ２のデータ（上位ビット）とともにデータ出力される（図１７（ｂ））。上位、下位ビットを連続して表記すると、「０１」、「００」、「１０」、「１１」となり、これがメモリセルの４つの状態に対応する。そこで、各メモリセルに記憶される２ビット記憶は、３回のＲＥＡＤ動作によってこれらのいずれかの値として読み出される。
【００２５】
さらに、この不揮発性半導体記憶装置の１セクタの物理割付を図２に示す。図２では、便宜上、ワード線に沿ったメモリセルのアレーを縦に並べて示している。図２では、各行が一つのメモリセルの下位ビット、上位ビットに記憶される論理アドレスを示している。例えば、管理データ（Ｙ８００Ｈ Ｉ／Ｏ ０、Ｉ／Ｏ ４）は、一つのメモリセルの下位ビット、上位ビットにそれぞれ記憶されている。また、この不揮発性半導体記憶装置では、所定のメモリセルから一つおきの偶数番目のメモリセル（Ｐ０として表示）ごとに管理データ（Ｙ８００Ｈ Ｉ／Ｏ ０〜Ｙ８３ＦＨ Ｉ／Ｏ ７）を記憶している。
なお、この管理データのＹ８００Ｈは、論理アドレスを表わしており、ＹはＹ方向であることを表わし、８００Ｈは１６進（Ｈｅｘａｄｅｃｉｍａｌ）表記（１０進表記では、８×１６×１６＋０×１６＋０×１６＝２０４８）でのＢｙｔｅ数を示している。また、Ｉ／Ｏ ０は、１Ｂｙｔｅを表わす８ビットデータを伝えるＩ／Ｏピンの０から７のうちの一つを表わしている。この論理アドレスの表記方法は上記のものに限られず、任意の方法で表記してもよい。
【００２６】
次に、この不揮発性半導体記憶装置の１セクタにおける読み出し動作を図３に示す。この読み出し動作では、まずＩＯピンにコマンドと上位ビットと下位ビットに分けられたアドレス（ＳＡ（１）、ＳＡ（２））が順次入力されると、読み出されるワード線が決められ、シリアル読み出しが開始される。読み出しにおいて、そのワード線について、ＲＥＡＤ１、ＲＥＡＤ２、ＲＥＡＤ３のフェイズ０のみを行う。この不揮発性半導体記憶装置では、偶数番目のメモリセル（Ｐ０）に管理データを記憶しているので、管理データの読み出しにあたっては、ＲＥＡＤ１、ＲＥＡＤ２、ＲＥＡＤ３のそれぞれのフェイズ０のみを行うことで管理データを読み出すことができる。これによって一つのセクタを読み出す場合の半分の２４μｓで管理データを読み出すことができる。
【００２７】
実施の形態２．
本発明の実施の形態２に係る不揮発性半導体記憶装置の１セクタにおける物理割付を図４に示す。この不揮発性半導体記憶装置は、実施の形態１に係る不揮発性半導体記憶装置と比べると、管理データを上位ビットに記憶させている点で相違する。この不揮発性半導体記憶装置は、多値化技術により複数ビットを格納するメモリセルからデータを読み出す場合に、管理データの読み出しを優先して行う課題を解決するものである。
【００２８】
この多値化技術における読み出しの問題について説明する。多値化技術によって一つのメモリセルに複数ビットのデータを記憶している場合、一つのメモリセルに格納されている複数ビットのデータを読み出すために、例えば、２ビットのデータ（４値）を持つ場合には３回のＲＥＡＤ動作を必要とする。また、３ビットのデータ（８値）を持つ場合には７回のＲＥＡＤ動作を必要とする。２ビット記憶の場合、一つのメモリセルに格納している２ビット分のデータは、３回全てのＲＥＡＤ動作を行わなければ確定しない。また、一回のＲＥＡＤ動作では管理データが格納されているメモリセル以外のメモリセルについてもシリアル読出する。そのため、必要とする管理データを読み出すにあたって、余分のユーザデータ等の読み出しを行う必要があり、結局、１セクタ分の読み出し時間を要するという問題がある。
【００２９】
このような複数ビットからなる格納データを上位ビット側と下位ビット側とに規定して、読み出し時に、上位ビットまたは下位ビットのうちのいずれか一方のビット側データの読み出しを行って出力するとともにその出力中に他方のビット側データの読み出しを行う読み出し手段を有する不揮発性半導体記憶装置（特開平１０−１１９８２号公報、特開平１０−１１９７９号公報）や、複数のビットデータを所定の順番で並べたビットデータ列の先頭ビットに相当するものから順次読み出す半導体メモリ（特開平１０−３３４６７４号公報）がある。しかし、これらの不揮発性半導体記憶装置や半導体メモリは、切れ目なくシリアルアクセスを行うものであって、管理領域の管理データの読み出しを優先させるものではない。
【００３０】
この実施の形態２に係る不揮発性半導体記憶装置は、上述する多値化技術における読み出しの高速化の問題を解決するものである。この不揮発性半導体記憶装置の一つのセクタにおいて、例えば、管理データであるＹ８００Ｈ Ｉ／Ｏ ０〜Ｉ／Ｏ ７は、図４に示すように、連続するメモリセルの上位ビットに記憶されている。その管理データの読み出し操作について図５に示す。読み出し動作では、ＲＥＡＤ１のフェイズ０とフェイズ１を行う。管理データ（Ｙ８００Ｈ Ｉ／Ｏ ０〜Ｙ８３ＦＨ Ｉ／Ｏ ７）は、所定のメモリセルから各メモリセルの上位ビットにのみ記憶されているので、ＲＥＡＤ１の動作のみを行うことにより管理データを読み出すことができる。したがって、これにより１セクタを全て読み出す場合に比べて１／３の時間で読み出すことができる。なお、３ビット記憶の場合には、全ビット確定に必要な７回のＲＥＡＤ動作のうち１回のＲＥＡＤ動作で上位ビットごとの管理データを読み出すことができるので、管理データの読み出しを１／７の時間に高速化できる。
【００３１】
実施の形態３．
本発明の実施の形態３に係る不揮発性半導体記憶装置における１セクタの物理割付を図６に示す。この不揮発性半導体記憶装置は、実施の形態１及び実施の形態２に係る不揮発性半導体記憶装置と比べると、所定のメモリセルから一つおきのメモリセルにおける上位ビットに管理データを記憶している点で相違する。図６では、例えば、管理データ（Ｙ８００Ｈ Ｉ／Ｏ ０〜Ｉ／Ｏ ３）は、偶数番目のメモリセルの上位ビットに記憶されている。その読み出し動作について図７に示す。この不揮発性半導体記憶装置では、所定のメモリセルから偶数番目のメモリセル（Ｐ０）にのみ記憶しているので、フェイズ０のみを行えばよい。しかも、上位ビットにのみ管理データを記憶しているので、ＲＥＡＤ１のみを行えばよい。そこで、ＲＥＡＤ１のフェイス０のみを行うことで管理データを読み出すことができるので、１セクタ分の１／６の読み出し時間に短縮できる。
【００３２】
実施の形態４．
本発明の実施の形態４に係る不揮発性半導体記憶装置における１セクタの物理割付を図８に示す。この不揮発性半導体記憶装置は、実施の形態２に係る不揮発性半導体記憶装置と比べると、管理データのサイズを超える特定データを所定のメモリセルの上位ビットに記憶している点で相違する。図８では、例えば、特定データ（Ｙ０００Ｈ Ｉ／Ｏ ０〜Ｙ４１ＦＨ Ｉ／Ｏ ７）を上位ビットに記憶させている。なお、特定データのサイズは、最大で１セクタの容量の半分である１０５６Ｂｙｔｅである。その読み出し動作について図９に示す。特定データは所定のメモリセルの上位ビットに記憶されているので、上位ビットを確定させるＲＥＡＤ１動作についてフェイズ０、フェイズ１の順に読み出しを行えば読み出すことができる。これによって１セクタ分の１／３の読み出し時間に短縮することができる。
また、さらに所定のメモリセルから一つおきの偶数番目のメモリセル（Ｐ０）における上位ビットに特定データを記憶させる場合には、ＲＥＡＤ１のフェイズ０のみを行うことでこの特定データを読み出すことができるので、１セクタ分の１／６の読み出し時間に短縮できる。なお、この場合の特定データのサイズは、最大で１セクタの容量の１／４である５２８Ｂｙｔｅである。
【００３３】
実施の形態５．
本発明の実施の形態５に係る不揮発性半導体記憶装置における１セクタの物理割付は実施の形態４に係る不揮発性半導体記憶装置における１セクタの物理割付と同一であり、図８に示すものである。この不揮発性半導体記憶装置は、奇数番目のメモリセルの上位ビットに特定データ（Ｙ２１０Ｈ〜Ｙ４１ＦＨ、Ｙ６３０Ｈ〜Ｙ８３ＦＨ）を記憶させている。通常、フェイズ０を読み出した後にフェイズ１を読み出すが、この不揮発性半導体記憶装置は、読み出しの順番を外部から入力するアドレスに応じて変更するものである。この場合、アドレスとして、（Ｙ２１０Ｈ〜Ｙ４１ＦＨ、Ｙ６３０Ｈ〜Ｙ８３ＦＨ）を入力すると、奇数番目のメモリセルを読み出すフェイズ１から読み出しを行う。これによって奇数番目のメモリセルについても高速読み出しが可能となる。この場合、高速読み出しが可能なのは奇数番目のメモリセルなので、１セクタの半分の記憶容量（１０５６Ｂｙｔｅ）までの特定データである。
また、奇数番目のメモリセルの上位ビットに特定データ（Ｙ２１０Ｈ〜Ｙ４１ＦＨ）の読み出しについて、その読み出し動作を図１０に示す。この場合、アドレスとして、（Ｙ２１０Ｈ〜Ｙ４１ＦＨ）を入力すると、ＲＥＡＤ１の動作において、奇数番目のメモリセルを読み出すフェイズ１から読み出しを行う。これによって奇数番目のメモリセルの上位ビットについても高速読み出しが可能となり、外部からの入力アドレスやコマンドによってＲＥＡＤ１のフェイズ１の読み出しを行うことで１セクタ分の読み出しの１／６に読み出し時間を短縮することができる。この場合、高速読み出しが可能なのは奇数番目のメモリセルの上位ビットなので、１セクタの１／４の記憶容量（５２８Ｂｙｔｅ）までの特定データである。
【００３４】
また、外部から入力するコマンドによって、最初にフェイズ１から読み出しを行ってもよい。
さらに、ＲＥＡＤ１で確定できる上位ビットに特定データを記憶させてもよい。この場合、高速読み出しが可能なのはＲＥＡＤ１で確定できる上位ビットのみなので、１セクタの半分の記憶容量までの特定データである。
【００３５】
実施の形態６．
本発明の実施の形態６に係るデータ記憶システムを図１１に示す。このデータ記憶システムには本発明に係る不揮発性半導体記憶装置を用いることができる。
具体的には実施の形態１から実施の形態５に係る不揮発性半導体記憶装置のいずれをも用いることができる。このデータ記憶システム２０は、３つのフラッシュメモリ２１、２２、２３を備え、これらを制御するためのコントローラ２４と、データを一時的に蓄積するバッファ２５とエラー訂正を行うエラー訂正回路２６からなる。また、このデータ記憶システム２０は、コントローラ２４がシステム内で使用するため頻繁にアクセスを必要とする管理データを、システムを構成する不揮発性半導体記憶装置の１セクタごとの管理領域に記憶している（図１２）。
【００３６】
また、この管理データの格納は、上述の実施の形態１から５に係る不揮発性半導体記憶装置における特定データの格納方法を用いることができる。即ち、一本のワード線に接続されるメモリセルのアレーについて、一つおきのメモリセルごとに管理データを記憶させておき、２回のフェイズに分けて読み出す場合に最初のフェイズで一つおきのメモリセルごとに管理データを読み出してもよい。また、所定のメモリセルの上位ビットごとに管理データを記憶させておき、１回のＲＥＡＤ動作で上位ビットごとに管理データを読み出してもよい。さらに、一つおきのメモリセルごとに、上位ビットごとに管理データを読み出してもよい。
【００３７】
なお、通常の管理領域の大きさ（６４Ｂｙｔｅ）を超えるデータをより高速に扱うためにデータを記憶する物理割付のアドレスを種々変更してもよい。例えば、図１３に示すように、コントローラが頻繁に必要とするデータ（＃００００〜＃０４１Ｆ）を１セクタの偶数番目のメモリセル（フェイズ０に対応）の上位ビット（ＲＥＡＤ１に対応）に格納することで、読み出し動作においてＲＥＡＤ１のフェイズ０のみを行うことで読み出すことができ、これらのデータを高速に扱うことができる。
さらに、フェイズ０のみの読み出し動作とする場合には、１セクタの半分までのデータ量について、１セクタ全部を読み出す場合の半分の時間に高速化できる。さらに、２ビット記憶の場合、ＲＥＡＤ１のみで確定できる上位ビットにのみ記憶させる場合には１セクタの１／４までのデータ量について、１セクタ全部を読み出す場合の１／６の時間に高速化できる。このデータ記憶システムとしては、例えば、ＩＣカードとすることができる。
またさらに、本発明に係る不揮発性半導体記憶装置を用いて外部とのデータの入出力を行うシステムとしては、このデータ記憶システムに限られない。この不揮発性半導体装置の他、コントローラ２４、バッファ２５、エラー訂正回路２６等を含む制御部や、さらに、キーボードやポインティングデバイス等の入出力デバイス、画像入出力デバイス、音声入出力デバイス、その他の機器類との接続デバイス等を含んでいてもよい。
【００３８】
【発明の効果】
以上詳述した通り、本発明に係る不揮発性半導体記憶装置によれば、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、例えばｎが２の場合には偶数番目のメモリセルごとに読み出すフェイズ０を行って特定データを読み出す読み出し手段を有しているので、一つのセクタを読み出す場合の半分の時間に高速化できる。
【００３９】
また、本発明に係る不揮発性半導体記憶装置によれば、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、例えばｎが２の場合には偶数番目のメモリセルごとに特定データを書きこむ書き込み手段を有することで、所定のメモリセルから一つおきのメモリセルごとに所望のデータを記憶させることができ、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに特定データを読み出す読み出し手段によって一つのセクタを読み出す場合の半分の時間に高速化できる。
【００４０】
本発明に係る不揮発性半導体記憶装置によれば、所定のメモリセルの少なくとも一つの特定ビットごとに特定データを読み出す読み出し手段、例えば、上位ビットを確定できるＲＥＡＤ動作を行うことによって、所定のメモリセルの上位ビットごとに特定データを読み出すことができる。これによって、例えば、２ビット記憶の場合、２ビット全てを確定させるために必要な３回のＲＥＡＤ動作のうち１回のＲＥＡＤ動作によって特定データを読み出すことができるので、読み出しを一つのセクタを読み出す場合の１／３の時間に高速化できる。さらに３ビット記憶の場合では、全ビット確定に必要な７回のＲＥＡＤ動作のうち１回のＲＥＡＤ動作のみで上位ビットごとに特定データを読み出すことができるので、１つのセクタを読み出す場合の１／７の時間に高速化できる。
【００４１】
また、本発明に係る不揮発性半導体記憶装置によれば、所定のメモリセルの少なくとも一つの特定ビットごとに特定データを書きこむ書き込み手段によって、所定のメモリセルの上位ビットごとに特定データを書きこむことができる。これによって、所定のメモリセルの上位ビットごとに所望のデータを記憶させることができる。読み出しにあたって、上位ビットを確定できるＲＥＡＤ動作を行うことによって、所定のメモリセルの上位ビットごとに特定データを読み出すことができる。２ビット記憶の場合、２ビット全てを確定させるために必要な３回のＲＥＡＤ動作のうち１回のＲＥＡＤ動作によって特定データを読み出すことができるので、読み出しを一つのセクタを読み出す場合の１／３の時間に高速化できる。さらに３ビット記憶の場合では、全ビット確定に必要な７回のＲＥＡＤ動作のうち１回のＲＥＡＤ動作のみで上位ビットごとに特定データを読み出すことができるので、１つのセクタを読み出す場合の１／７の時間に高速化できる。
【００４２】
本発明に係る不揮発性半導体記憶装置によれば、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、例えばｎが２の場合には偶数番目のメモリセルごとに読み出すフェイズ０を行う。それとともに、少なくとも一つの特定ビットごとに特定データを読み出す読み出し手段、例えば、上位ビットを確定できるＲＥＡＤ動作を行うことによって、所定のメモリセルの上位ビットごとに特定データを読み出すことができる。つまり、１回のＲＥＡＤ動作でしかもフェイズ０のみを行うことで特定データを読み出す読み出し手段を有しているので、２ビット記憶の場合、一つのセクタを読み出す場合の１／６の時間に高速化できる。
【００４３】
また、本発明に係る不揮発性半導体記憶装置によれば、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに、例えばｎが２の場合には偶数番目のメモリセルごとに、少なくとも一つの特定ビットごとに特定データを書きこむ書き込み手段によって、所定のメモリセルの上位ビットごとに特定データを書きこむことができる。これによって、一つおきのメモリセルの上位ビットごとに所望のデータを記憶させることができる。読み出しにあたって、１回のＲＥＡＤ動作のフェイズ０のみを行うことで特定データを読み出す読み出し手段を有している。これによって、２ビット記憶の場合、一つのセクタを読み出す場合の１／６の時間に高速化できる。
【００４４】
また、本発明に係る不揮発性半導体記憶装置によれば、読み出しを開始するメモリセルを特定するコマンドを外部から入力することによって、特定データを読み出すメモリセルを適宜変更することができる。
【００４５】
さらに、本発明に係る不揮発性半導体記憶装置によれば、コントローラで最初に必要とされる管理データを高速に読み出すことができる。
【００４６】
本発明に係るシステムによれば、前記不揮発性半導体記憶装置を用いて外部とのデータの入出力を行うので、所望のデータ、例えば、管理データを高速に読み出すことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る不揮発性半導体記憶装置の概略図である。
【図２】 本発明の実施の形態１に係る不揮発性半導体記憶装置の１セクタにおける物理割付を示す図である。
【図３】 本発明の実施の形態１に係る不揮発性半導体記憶装置の１セクタにおける管理データの読み出し動作を示す図である。
【図４】 本発明の実施の形態２に係る不揮発性半導体記憶装置の１セクタにおける物理割付を示す図である。
【図５】 本発明の実施の形態２に係る不揮発性半導体記憶装置の１セクタにおける管理データの読み出し動作を示す図である。
【図６】 本発明の実施の形態３に係る不揮発性半導体記憶装置の１セクタにおける物理割付を示す図である。
【図７】 本発明の実施の形態３に係る不揮発性半導体記憶装置の１セクタにおける管理データの読み出し動作を示す図である。
【図８】 本発明の実施の形態４に係る不揮発性半導体記憶装置の１セクタにおける物理割付を示す図である。
【図９】 本発明の実施の形態４に係る不揮発性半導体記憶装置の１セクタにおける管理データの読み出し動作を示す図である。
【図１０】 本発明の実施の形態５に係る不揮発性半導体記憶装置の１セクタにおける管理データの読み出し動作を示す図である。
【図１１】 本発明の実施の形態６に係るデータ記憶システムの概略図である。
【図１２】 本発明の実施の形態６に係るデータ記憶システムの論理割付の一例を示す図である。
【図１３】 本発明の実施の形態６に係るデータ記憶システムの論理割付の別の例を示す図である。
【図１４】 フラッシュメモリのワード線に沿ってアレーをなしているメモリセルの読み出しにあたって、隣接するメモリセルを２回のフェイズ（（ａ）フェイズ０、（ｂ）フェイズ１）で読み出す場合にビット線に印加する電圧条件を示す図である。
【図１５】 ２ビットのデータを読み出す場合に、４つの状態のそれぞれについて、ワード線に印加する電圧と流れる電流との関係から、対応する上位ビットと下位ビットの組み合わせを示す図。
【図１６】 メモリセルから２ビットのデータを読み出す３回のＲＥＡＤ動作（（ａ）ＲＥＡＤ１、（ｂ）ＲＥＡＤ２、（ｃ）ＲＥＡＤ３）でのセンスラッチ、データラッチの値の変化を示す図である。
【図１７】 （ａ）図１６でＲＥＡＤ３の後に下位ビットを確定させるためのＸＯＲ演算の概略を示す図と、（ｂ）各データラッチからの出力と上位・下位ビットの対応を示す図である。
【図１８】 不揮発性半導体記憶装置の１セクタにおける論理割付を示す図である。
【図１９】 不揮発性半導体記憶装置の１セクタにおける物理割付の一例を示す図である。
【図２０】 図１９の不揮発性半導体記憶装置の１セクタにおける読み出し動作を示す図である。
【符号の説明】
Ｐ０ フェイズ０、 Ｐ１ フェイズ１、 １ 不揮発性半導体記憶装置、 ２メモリセル、 ３ ワード線、 ４ センスラッチ、 ５ Ｘデコーダ、 ６ａ Ｙデコーダ／データラッチ１、 ６ｂ Ｙデコーダ／データラッチ２、 ７制御用ＣＰＵ、 ７ａ ステータスレジスタ、 ８ ＡＬＬ判定回路、 ９ コマンドデコーダ、 １０ アドレスデコーダ、 １１ 入出力バッファ、 ２０ データ記憶システム、 ２１、２２、２３ 不揮発性半導体記憶装置、 ２４ コントローラ、 ２５ バッファ、 ２６ エラー訂正回路、 ２７ ホストシステム
Claims (4)
- 不揮発性半導体装置であって、
前記不揮発性半導体装置は、
複数のワード線と、該ワード線に直交する複数のビット線と、前記ワード線と前記ビット線の交点に存在する少なくとも２ビット以上を記憶する２次元配列のメモリセルと、
少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとにデータをｎ回のフェイズに分けて読み出す読み出し手段と、
を備え、
前記読み出し手段は、前記不揮発性半導体装置を制御するコントローラが管理する管理データを、前記ｎ回のフェイズの内の最初のフェイズに読み出すことを特徴とする不揮発性半導体記憶装置。 - 少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、（ｎ−１）個（ｎは２以上の整数）おきのメモリセルごとに前記管理データを書き込む書き込み手段をさらに備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記読み出し手段は、前記不揮発性半導体装置を制御するコントローラが管理する管理データの読み出しを開始するメモリセルを特定するコマンドが外部から入力される場合に、前記コマンドにしたがって、所定のメモリセルから前記管理データを読み出すことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
- 請求項１から３のいずれか一項に記載の前記不揮発性半導体記憶装置を用いて外部とのデータの入出力を行うことを特徴とするシステム。
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