JP2010165454A - 不揮発性半導体記憶装置及びデータ記憶システム - Google Patents
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Abstract
【解決手段】少なくとも2ビット以上を記憶する2次元配列のメモリセルと、複数のワード線と、該ワード線に直交する複数のビット線とを有し、前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、少なくとも一本の前記ワード線に接続される複数の前記メモリセルは、前記不揮発性半導体装置を管理するコントローラが管理するデータと、ユーザデータとを含み、一本の前記ワード線に接続される複数の前記メモリセルのデータの読み出し時、前記コントローラが管理するデータを読み出した後に、前記ユーザデータを読み出す読み出し手段を有する。
【選択図】図1
Description
なお、NANDセルユニットにおいて、データの読み出し時に互いに隣接する二本のビット線の一方をプリチャージ電位にプリチャージした後にフローティング状態にし、かつ他方を正電位に設定する手段を備える不揮発性半導体メモリ(特開平11−176960号公報)がある。しかし、この不揮発性半導体メモリは、特定の選択セルを読み出す操作に関するものである。
前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、
少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、(n−1)個(nは2以上の整数)おきのメモリセルごとに特定データを読み出す読み出し手段
を有することを特徴とする。
をさらに有することを特徴とする。
前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、
少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、所定のメモリセルの前記少なくとも2ビット以上のうち少なくとも一つの特定ビットごとに特定データを読み出す読み出し手段
を有することを特徴とする。
をさらに有することを特徴とする。
前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、
少なくとも一本の前記ワード線に接続される前記メモリセルのアレーにおいて、(n−1)個(nは2以上の整数)おきのメモリセルごとに、前記少なくとも2ビット以上のうち少なくとも一つの特定ビットごとに特定データを読み出す読み出し手段
を有することを特徴とする。
をさらに有することを特徴とする。
本発明の実施の形態1に係る不揮発性半導体記憶装置の概略図を図1に示す。この不揮発性半導体記憶装置1は、2次元配列している複数のメモリセル2a、2bの間にYデコーダ/センスラッチ5を有し、メモリセル2a、2bの上下にYデコーダ/データラッチ7a、Yデコーダ/データラッチ7b、それにXデコーダ6a,6bを有している。また、ワード線3と該ワード線に直交するビット線4があり、各メモリセルはワード線3とビット線4の交点に存在している。さらに、各メモリセルはXデコーダ6aから延在するワード線3に沿ってアレーをなしており、各メモリセルはビット線4でYデコーダ/センスラッチ5やYデコーダ/データラッチ7aに接続され、さらにビット線4でYデコーダ/データラッチ7bに接続されている。
なお、一本のワード線に接続されるメモリセルのアレーを読み出すフェイズは、2回(P0,P1)に限られず、n回(nは2以上の整数)のフェイズに分けて行ってもよい。この場合、(n−1)個おきのメモリセルごとにデータを読み出す。
まず、READ1では、図16の(a)に示すように、ワード線電圧3.0Vで読み出しを行うと、ワード線電圧より低いしきい値の状態にあるメモリセルでは電流が流れるので「0」がセンスラッチにラッチされ、ワード線電圧より高いしきい値のメモリセルでは電流が流れないので「1」がセンスラッチにラッチされる。次いで、ラッチされた値はセンスラッチからデータラッチ2に転送される。このときセンス側とは反対の出力側には反転された値が発生し、上から「0」、「0」、「1」、「1」の値が各メモリセルに記憶している2ビットのうちの上位ビットに対応する(図16(a))。
次に、READ2では、図16の(b)に示すように、ワード線電圧4.0Vで読み出しを行うと、ワード線電圧より低いしきい値の3つのメモリセルでは電流が流れるので「0」、最もしきい値の高いメモリセルは「1」がセンスラッチにラッチされる。次いで、ラッチされた値はセンスラッチからデータラッチ1に転送される。
そして、READ3では、図16の(c)に示すように、ワード線電圧2.0Vで読み出しを行うと、ワード線電圧より低いしきい値の1つのメモリセルでは電流が流れるので「0」、他の3つのワード線電圧よりしきい値が高いメモリセルは「1」がセンスラッチにラッチされる。
なお、この管理データのY800Hは、論理アドレスを表わしており、YはY方向であることを表わし、800Hは16進(Hexadecimal)表記(10進表記では、8×16×16+0×16+0×16=2048)でのByte数を示している。また、I/O 0は、1Byteを表わす8ビットデータを伝えるI/Oピンの0から7のうちの一つを表わしている。この論理アドレスの表記方法は上記のものに限られず、任意の方法で表記してもよい。
本発明の実施の形態2に係る不揮発性半導体記憶装置の1セクタにおける物理割付を図4に示す。この不揮発性半導体記憶装置は、実施の形態1に係る不揮発性半導体記憶装置と比べると、管理データを上位ビットに記憶させている点で相違する。この不揮発性半導体記憶装置は、多値化技術により複数ビットを格納するメモリセルからデータを読み出す場合に、管理データの読み出しを優先して行う課題を解決するものである。
本発明の実施の形態3に係る不揮発性半導体記憶装置における1セクタの物理割付を図6に示す。この不揮発性半導体記憶装置は、実施の形態1及び実施の形態2に係る不揮発性半導体記憶装置と比べると、所定のメモリセルから一つおきのメモリセルにおける上位ビットに管理データを記憶している点で相違する。図6では、例えば、管理データ(Y800H I/O 0〜I/O 3)は、偶数番目のメモリセルの上位ビットに記憶されている。その読み出し動作について図7に示す。この不揮発性半導体記憶装置では、所定のメモリセルから偶数番目のメモリセル(P0)にのみ記憶しているので、フェイズ0のみを行えばよい。しかも、上位ビットにのみ管理データを記憶しているので、READ1のみを行えばよい。そこで、READ1のフェイス0のみを行うことで管理データを読み出すことができるので、1セクタ分の1/6の読み出し時間に短縮できる。
本発明の実施の形態4に係る不揮発性半導体記憶装置における1セクタの物理割付を図8に示す。この不揮発性半導体記憶装置は、実施の形態2に係る不揮発性半導体記憶装置と比べると、管理データのサイズを超える特定データを所定のメモリセルの上位ビットに記憶している点で相違する。図8では、例えば、特定データ(Y000H I/O 0〜Y41FH I/O 7)を上位ビットに記憶させている。なお、特定データのサイズは、最大で1セクタの容量の半分である1056Byteである。その読み出し動作について図9に示す。特定データは所定のメモリセルの上位ビットに記憶されているので、上位ビットを確定させるREAD1動作についてフェイズ0、フェイズ1の順に読み出しを行えば読み出すことができる。これによって1セクタ分の1/3の読み出し時間に短縮することができる。
また、さらに所定のメモリセルから一つおきの偶数番目のメモリセル(P0)における上位ビットに特定データを記憶させる場合には、READ1のフェイズ0のみを行うことでこの特定データを読み出すことができるので、1セクタ分の1/6の読み出し時間に短縮できる。なお、この場合の特定データのサイズは、最大で1セクタの容量の1/4である528Byteである。
本発明の実施の形態5に係る不揮発性半導体記憶装置における1セクタの物理割付は実施の形態4に係る不揮発性半導体記憶装置における1セクタの物理割付と同一であり、図8に示すものである。この不揮発性半導体記憶装置は、奇数番目のメモリセルの上位ビットに特定データ(Y210H〜Y41FH、Y630H〜Y83FH)を記憶させている。通常、フェイズ0を読み出した後にフェイズ1を読み出すが、この不揮発性半導体記憶装置は、読み出しの順番を外部から入力するアドレスに応じて変更するものである。この場合、アドレスとして、(Y210H〜Y41FH、Y630H〜Y83FH)を入力すると、奇数番目のメモリセルを読み出すフェイズ1から読み出しを行う。これによって奇数番目のメモリセルについても高速読み出しが可能となる。この場合、高速読み出しが可能なのは奇数番目のメモリセルなので、1セクタの半分の記憶容量(1056Byte)までの特定データである。
また、奇数番目のメモリセルの上位ビットに特定データ(Y210H〜Y41FH)の読み出しについて、その読み出し動作を図10に示す。この場合、アドレスとして、(Y210H〜Y41FH)を入力すると、READ1の動作において、奇数番目のメモリセルを読み出すフェイズ1から読み出しを行う。これによって奇数番目のメモリセルの上位ビットについても高速読み出しが可能となり、外部からの入力アドレスやコマンドによってREAD1のフェイズ1の読み出しを行うことで1セクタ分の読み出しの1/6に読み出し時間を短縮することができる。この場合、高速読み出しが可能なのは奇数番目のメモリセルの上位ビットなので、1セクタの1/4の記憶容量(528Byte)までの特定データである。
さらに、READ1で確定できる上位ビットに特定データを記憶させてもよい。この場合、高速読み出しが可能なのはREAD1で確定できる上位ビットのみなので、1セクタの半分の記憶容量までの特定データである。
本発明の実施の形態6に係るデータ記憶システムを図11に示す。このデータ記憶システムには本発明に係る不揮発性半導体記憶装置を用いることができる。具体的には実施の形態1から実施の形態5に係る不揮発性半導体記憶装置のいずれをも用いることができる。このデータ記憶システム20は、3つのフラッシュメモリ21、22、23を備え、これらを制御するためのコントローラ24と、データを一時的に蓄積するバッファ25とエラー訂正を行うエラー訂正回路26からなる。また、このデータ記憶システム20は、コントローラ24がシステム内で使用するため頻繁にアクセスを必要とする管理データを、システムを構成する不揮発性半導体記憶装置の1セクタごとの管理領域に記憶している(図12)。
さらに、フェイズ0のみの読み出し動作とする場合には、1セクタの半分までのデータ量について、1セクタ全部を読み出す場合の半分の時間に高速化できる。さらに、2ビット記憶の場合、READ1のみで確定できる上位ビットにのみ記憶させる場合には1セクタの1/4までのデータ量について、1セクタ全部を読み出す場合の1/6の時間に高速化できる。このデータ記憶システムとしては、例えば、ICカードとすることができる。
またさらに、本発明に係る不揮発性半導体記憶装置を用いて外部とのデータの入出力を行うシステムとしては、このデータ記憶システムに限られない。この不揮発性半導体装置の他、コントローラ24、バッファ25、エラー訂正回路26等を含む制御部や、さらに、キーボードやポインティングデバイス等の入出力デバイス、画像入出力デバイス、音声入出力デバイス、その他の機器類との接続デバイス等を含んでいてもよい。
Claims (3)
- 少なくとも2ビット以上を記憶する2次元配列のメモリセルと、複数のワード線と、該ワード線に直交する複数のビット線とを有し、
前記メモリセルは、前記ワード線と前記ビット線の交点に存在すると共に、前記ワード線と前記ビット線に所定電圧を印加してデータの書き込みと読み出しを行う不揮発性半導体記憶装置であって、
少なくとも一本の前記ワード線に接続される複数の前記メモリセルは、前記不揮発性半導体装置を管理するコントローラが管理するデータと、ユーザデータとを含み、
一本の前記ワード線に接続される複数の前記メモリセルのデータの読み出し時、前記コントローラが管理するデータを読み出した後に、前記ユーザデータを読み出す読み出し手段を有することを特徴とする不揮発性半導体記憶装置。 - 前記読み出し手段は、データの読み出しを開始するメモリセルを特定するコマンドが外部から入力される場合、前記コマンド入力後、最初に前記メモリセルから前記コントローラが管理するデータを読み出した後、前記ユーザデータを読み出すことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 複数の請求項1又は2に記載の前記不揮発性半導体記憶装置と、
前記複数の不揮発性半導体装置を制御するコントローラと、
を備えるデータ記憶システム。
Priority Applications (1)
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JP2010095038A JP2010165454A (ja) | 2010-04-16 | 2010-04-16 | 不揮発性半導体記憶装置及びデータ記憶システム |
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CN113327637A (zh) * | 2020-02-28 | 2021-08-31 | 西部数据技术公司 | 通过避免线放电而具有改进读取性能的数据存储 |
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JPH07302175A (ja) * | 1994-05-09 | 1995-11-14 | Toshiba Corp | 半導体ディスク装置 |
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JPH11120075A (ja) * | 1997-10-20 | 1999-04-30 | Toshiba Corp | 半導体記憶装置及び半導体記憶システム |
-
2010
- 2010-04-16 JP JP2010095038A patent/JP2010165454A/ja active Pending
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