JP3843486B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリセルに少なくとも3値以上のデータを記録する多値型の不揮発性半導体記憶装置に関するものである。
【0002】
【従来の技術】
従来、EPROM、フラッシュメモリ等の半導体不揮発性記憶装置においては、1個のメモリセルトランジスタに「0」、「1」の2つの値をとるデータを記録する2値型のメモリセル構造が通常である。
しかし、最近の不揮発性半導体記憶装置の大容量化の要望に伴い、1個のメモリセルトランジスタに少なくとも3値以上のデータを記録する、いわゆる、多値型の不揮発性半導体記憶装置が提案されている(たとえば、「A Multi−Level 32Mb Flash Memory」’95 ISSCC p132〜 参照)。
【0003】
図9はDINOR型フラッシュメモリにおいて、1個のメモリトランジスタに2ビットからなり4値をとるデータを記録する場合の、しきい値電圧Vthレベルとデータ内容との関係を示す図である。
【0004】
図9において、縦軸はメモリトランジスタのしきい値電圧Vthを、横軸はメモリトランジスタの分布頻度をそれぞれ表している。
また、1個のメモリトランジスタに記録するデータを構成する2ビットデータの内容は、〔D2,D1〕で表され、〔D2,D1〕=〔1,1〕,〔1,0〕,〔0,1〕,〔0,0〕の4状態が存在する。すなわち、データ「0」、データ「1」、データ「2」、データ「3」の4状態が存在する。
【0005】
そして、NAND型やDINOR(DIvided NOR) 型等のフラッシュメモリにおいては、データの書き換えおよび読み出しはページ単位で行われる。
一般的なNAND型やDINOR型フラッシュメモリの場合、消去状態(データ「3」)から第1のプログラム状態(データ「2」)、第2のプログラム状態(データ「1」)、第3のプログラム状態(データ「0」)にメモリセルトランジスタをプログラムするためには、ワード線の電圧(ゲート電圧VG )を一定の電圧、たとえば−10Vに設定した状態で、書き込みデータが〔1,0〕,〔0,1〕,〔0,0〕のセルに対し書き込み、具体的にはたとえばビット線電圧(ドレイン電圧VD )を6V(ゲート電圧VG =−10V)に設定して書き込みを行い、しきい値電圧Vthを分布10に遷移させる。このとき書き込みデータが〔1,1〕のセルには、ドレイン電圧VD =0V(ゲート電圧VG =−10V)が加わるが、電荷が不十分なため、しきい値電圧Vthは遷移しない(分布11のまま)。
次に、書き込みデータが〔0,1〕,〔0,0〕のセルに対して書き込みを行う。そして、最後に、書き込みデータが〔0,0〕にセルに対して書き込みを行い、多値書き込みを終了する。なお、書き込み動作は、書き込みベリファイで行われる。
【0006】
読み出し時は、同一アドレスの2端子(I/O)部のデータを1メモリセルに格納していることから、まずワード線電圧をVWL0 に設定して読み出しを行い、次にVWL1 に設定して読み出しを行い、最後にVWL2 に設定して読み出しを行う。そして、3回行った読み出しデータにおけるハイレベルの個数をカウントし、そのカウント値(2進数)をIOm+1(D2)、IOm(D1)のデータとする。
たとえば、読み出しの結果、ハイレベルが2回読み出された場合、“2”は2進数で“10”であるため分布10と判定され、IOm+1のデータは“1”、IOmデータは“0”が出力される。
このように、従来の読み出し動作においては、4値(2ビット/cell)の場合3回読み出しを行った後にデータ出力が行われる。
【0007】
【発明が解決しようとする課題】
ところで、フラッシュメモリの用途の一つとして、ハードディスクの置換が挙げられるが、NAND型やDINOR型等ページ単位で書き換えを行う多値のフラッシュメモリの場合、ハードディスクの置換は最適の用途である。
このような用途に使用されるフラッシュメモリに期待される仕様としては、次の2つを挙げることができる。
▲1▼ランダムアクセスは高速である必要はない。
▲2▼シリアルアクセスは高速である必要がある。
【0008】
しかしながら、上述した多値型のフラッシュメモリでは、読み出し時に3回読み出しを行った後でないとデータが出力されず、2値型のフラッシュメモリに比べてシリアルアクセスの最初のアドレスのアクセス時間が長くなってしまい、2値型のフラッシュメモリに比べて使い勝手が悪くなる。
【0009】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、シリアルアクセスの最初のアドレスのデータの読み出し速度の高速化を図れる不揮発性半導体記憶装置を提供することにある。
【0010】
【課題を解決するための手段】
上記目的を達成するため、本発明は、3値以上の多値データをメモリセルに格納する不揮発性半導体記憶装置であって、多値データを異なるアドレスの複数ビットのデータとして1つのメモリセルに格納する書き込み手段と、上記複数ビットからなる格納データを上位ビット側と下位ビット側とに規定して、読み出し時に、上位ビットまたは下位ビットのうちいずれか一方のビット側データの読み出しを行って出力するとともに、当該出力期間中に、他方のビット側データの読み出しを行う読み出し手段と、を有し、上記上位ビット側が低アドレス側であり、上記読み出し手段は、上記上位ビット側データと上記下位ビット側データを共通の出力ラインに出力する。
【0011】
本発明の不揮発性半導体記憶装置によれば、書き込み手段により多値データが異なるアドレスの複数ビットのデータとして1つのメモリセルに格納される。
そして、読み出し時には、たとえば上位ビット側を低アドレス側として、上位ビットの読み出しを行った後、そのデータをシリアル出力している間に、下位ビット側の読み出しが行われ、上位ビット側の出力が終了した後に、下位ビットの出力が行われる。
これにより、シリアル読み出しの最初のデータの出力までの時間を短くすることができる。
【0012】
【発明の実施の形態】
図1は、本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図である。図1は、折り返しビット線方式を採用したDINOR型フラッシュメモリ1の回路例を示し、かつ説明および図面の簡単化のため、1カラム分の詳細な構成のみを示し、他のカラムの詳細な構成については同様の構成であることから省略している。
【0013】
このDINOR型フラッシュメモリ1は、プリチャージ回路10、nチャネルMOS(NMOS)トランジスタからなるプリチャージ用転送ゲート11L,11R、DINOR型メモリセルブロック20L,20R、ダミーメモリセルブロック21L,21R、NMOSトランジスタからなるスイッチングゲート30L,30R、31L,31R、32L,32R、第1センスアンプ40(SA1 0),41(SA1 1),42(SA1 2)、NMOSトランジスタからなるスイッチングゲート50L,50R、51L,51R、52L,52R、供給接続線60L,60R、61L,61R、62L,62R、第2センスアンプ70(SA2 0),71(SA2 1),72(SA2 2)、4値/2ビット変換回路80、および制御回路90により構成されている。
【0014】
BLLおよびBLRは、対をなすビット線を示し、メモリセルブロック20Lおよびダミーメモリセルブロック21Lがビット線BLLに接続され、メモリセルブロック20Rおよびダミーメモリセルブロック21Rがビット線BLRに接続されている。
ビット線BLL,BLRの一端側は、それぞれゲートがビット線プリチャージ信号PCBLの供給線に接続された転送ゲート11L、11Rを介してプリチャージ回路10に接続されている。
ビット線BLLの他端側は3本の分岐ビット線BL0L,BL1L,BL2Lに分岐され、ビット線BLRの他端側は3本の分岐ビット線BL0R,BL1R,BL2Rに分岐されている。
【0015】
分岐ビット線BL0LおよびBL0Rは、それぞれゲート電極が信号SBL0L,SBL0Rの供給線に接続されたスイッチングゲート30L,30Rを介して第1センスアンプ40に接続されている。
分岐ビット線BL1LおよびBL1Rは、それぞれゲート電極が信号SBL1L,SBL1Rの供給線に接続されたスイッチングゲート31L,31Rを介して第1センスアンプ41に接続されている。
分岐ビット線BL2LおよびBL2Rは、それぞれゲート電極が信号SBL2L,SBL2Rの供給線に接続されたスイッチングゲート32L,32Rを介して第1センスアンプ42に接続されている。
【0016】
第1センスアンプ40の2出力線40L,40Rは、ゲート電極が信号Y1 00の供給線に共通に接続されたスイッチングゲート50L,50Rを介し、第2センスアンプ70の2入力線に接続された接続線60L,60Rに接続されている。
第1センスアンプ41の2出力線41L,41Rは、ゲート電極が信号Y1 10の供給線に共通に接続されたスイッチングゲート51L,51Rを介し、第2センスアンプ71の2入力線に接続された接続線61L,61Rに接続されている。
第2センスアンプ40の2出力線42L,42Rは、ゲート電極が信号Y1 00の供給線に共通に接続されたスイッチングゲート52L,52Rを介し、第2センスアンプ72の2入力線に接続された接続線62L,62Rに接続されている。
そして、第2センスアンプ70,71,72の出力線70OUT ,71OUT ,72OUT は4値/2ビット変換回路80の入力端子SA0,SA1,SA2にそれぞれ接続されている。
【0017】
メモリセルブロック20L,20Rおよびダミーメモリセルブロック21L,21Rは、たとえば図2に示すように構成される。
すなわち、メモリセルブロック20Lは、エンハンスメント型トランジスタETとデプレッション型トランジスタDTとが直列接続され、エンハンスメント型トランジスタETのドレインがビット線BLLに接続された選択ゲート20LSと、選択ゲート20LSに縦続接続され、かつ副ビット線SBLLに接続された4個のメモリセルトランジスタ(以下、メモリセル)M21L〜M24Lにより構成されている。
メモリセルブロック20Rは、デプレッション型トランジスタDTとエンハンスメント型トランジスタETとが直列接続され、デプレッション型トランジスタDTとのドレインがビット線BLRに接続された選択ゲート20RSと、選択ゲート20RSに縦続接続され、かつ副ビット線SBLRに接続された4個のメモリセルM21R〜M24Rにより構成されている。
【0018】
メモリセルブロック20Lの選択ゲート20LSと、メモリセルブロック20Rの選択ゲート20RSとは共通の選択信号供給線SG1A,SG1Bに接続されている。
具体的には、一方のエンハンスメント型トランジスタETと他方のデプレッション型トランジスタDTのゲートが共通の選択信号供給線に接続されている。
【0019】
また、メモリセルブロック20LのメモリセルM21Lのゲートはメモリセルブロック20RのメモリセルM21Rのゲートと共に共通のワード線WL1に接続され、メモリセルM22LのゲートはメモリセルM22Rのゲートと共に共通のワード線WL2に接続され、メモリセルM23LのゲートはメモリセルM23Rのゲートと共に共通のワード線WL3に接続され、メモリセルM24LのゲートはメモリセルM24Rのゲートと共に共通のワード線WL4に接続されている。
【0020】
ダミーメモリセルブロック21L,21Rは、メモリセルブロック20L,20Rと同様に構成される。
すなわち、ダミーメモリセルブロック21Lは、エンハンスメント型トランジスタETとデプレッション型トランジスタDTとが直列接続され、エンハンスメント型トランジスタETのドレインがビット線BLLに接続された選択ゲート21LSDと、選択ゲート21LSDに縦続接続され、かつ副ビット線SBLLDに接続された4個のダミーメモリセルM21LD〜M24LDにより構成されている。
ダミーメモリセルブロック21Rは、デプレッション型トランジスタDTとエンハンスメント型トランジスタETとが直列接続され、デプレッション型トランジスタDTのドレインがビット線BLRに接続された選択ゲート21RSDと、選択ゲート21RSDに縦続接続され、かつ副ビット線SBLRDに接続された4個のダミーメモリセルM21RD〜M24RDにより構成されている。
【0021】
そして、ダミーメモリセルブロック21Lの選択ゲート21LSDと、メモリセルブロック21Rの選択ゲート21RSDとは共通のダミー選択信号供給線DSG1A,DSG1Bに接続されている。
具体的には、一方のエンハンスメント型トランジスタETと他方のデプレッション型トランジスタDTのゲートが共通のダミー選択信号供給線に接続されている。
【0022】
さらに、ダミーメモリセルブロック21LのダミーメモリセルM21LDのゲートはダミーメモリセルブロック21RのダミーメモリセルM21RDのゲートと共に共通のダミーワード線DWL1に接続され、ダミーメモリセルM22LDのゲートはダミーメモリセルM22RDのゲートと共に共通のダミーワード線DWL2に接続され、ダミーメモリセルM23LDのゲートはダミーメモリセルM23RDのゲートと共に共通のダミーワード線DWL3に接続され、ダミーメモリセルM24LDのゲートはダミーメモリセルM24RDのゲートと共に共通のワード線DWL4に接続されている。
【0023】
各メモリセルM21L〜M24L、M21R〜M24Rには、制御回路90により異なるアドレスのnビットの多値データが格納される。
本実施形態では、2アドレスのデータを多値化して格納される。
すなわち、多値化するデータは図9の場合と同様であり、2アドレスのデータを多値化し、ページ内アドレスの下位側のアドレスのデータはVWL1 より大か小かで定義され、ページ内アドレスの上位側のアドレスのデータはVWL0 より大か小か、またはVWL2 より大か小かで定義される。
たとえば、1ページが2m Col×x bitで、選択されたページの先頭アドレスがAnとすると、各セルに格納されたデータは“An+i(i:0≦i<m)とAn+m+i”となる。
【0024】
なお、ビット線BLLに接続されたメモリセルブロック20Lのメモリセルをアクセスする場合には、ビット線BLRに接続されたダミーメモリセルブロック21R側が選択されてリファレンスとして用いられ、ビット線BLRに接続されたメモリセルブロック20Rのメモリセルをアクセスする場合には、ビット線BLLに接続されたダミーメモリセルブロック21L側が選択されてリファレンスとして用いられる。
【0025】
第1センスアンプ40,41,42は、図3に示すように、いわゆるCMOSインバータI1,I2の入出力同士を交差結合してなるラッチ(フリップフロップ)型のものから構成されている。各センスアンプ40〜42のpチャネルMOS(PMOS)トランジスタP1,P2のソース同士の接続中点は共通の駆動信号供給線VSAH0(〜2)にそれぞれ接続され、NMOSトランジスタN1,N2のソース同士の接続中点は共通の駆動信号供給線VSAL0(〜2)にそれぞれ接続されている。
各センスアンプ40〜42の出力である2つの記憶ノードND1,ND2は、分岐ビット線対BL0(〜2)L,BL0(〜2)Rおよび40(〜42)L,40(〜42)Rに接続されている。
【0026】
第2センスアンプ70,71,72としては、たとえばカレントミラータイプのものが用いられる。
【0027】
図4は、第2センスアンプ70(71,72)の具体的な構成例を示す回路図である。
図4に示すように、この第2センスアンプ70は、NMOSトランジスタNT1〜NT4およびPMOSトランジスタPT1〜PT3により構成されている。
【0028】
PMOSトランジスタPT1,PT2のソースは電源電圧VCCの供給線に接続され、PMOSトランジスタPT1のドレインはNMOSトランジスタNT1のドレインに接続され、その接続点はPMOSトランジスタPT1,PT2のゲートおよびNMOSトランジスタNT3のゲートに接続されている。
NMOSトランジスタNT1,NT2のソース同士が接続され、その接続点と接地との間にNMOSトランジスタNT3,NT4が直列に接続されている。
また、PMOSトランジスタPT2のドレインがNMOSトランジスタNT2のドレインと接続され、その接続点が出力線70OUT に接続されている。
そして、NMOSトランジスタNT1のゲートが接続線60Lに接続され、NMOSトランジスタNT2のゲートが接続線60Rに接続されている。
さらに、接続線60Lと60Rとの間にイコライズ用PMOSトランジスタPT3が接続され、このPMOSトランジスタPT3のゲートおよびNMOSトランジスタNT4のゲートが信号Y2n(0〜2)の供給線に接続されている。
本回路では、PMOSトランジスタPT1,PT2によりカレントミラー回路が構成され、PMOSトランジスタPT1,PT2およびNMOSトランジスタNT1〜NT4により差動型アンプAMPが構成されている。
【0029】
このような構成を有する第2センスアンプ70では、まず、信号Y2nが非アクティブのローレベルに設定される。これにより、差動型アンプAMPの入力端子としてのNMOSトランジスタNT1,NT2のゲートレベルがイコライズされる。
第2センスアンプ70を活性化させる場合、信号Y2nがアクティブのハイレベルに設定される。これにより、NMOSトランジスタNT4が導通状態となる。
その結果、差動型アンプAMPで2つの入力信号が差動増幅され、差動型アンプAMPから所定のレベルをとる信号が出力線70OUT を介して4値/2ビット変換回路80に出力される。
【0030】
4値/2ビット変換回路80は、データ読み出し時に、制御回路90による信号SAmulがローレベルで入力されているときは、第2センスアンプ71の出力信号であるアドレス指定されたメモリセルに格納されている読み出し多値データの下位側のデータを出力し、信号SAmulがハイレベルで入力されているときは、第2センスアンプ70、72から順次に出力される信号から多値データの上位側のデータを確定させて出力する。
なお、本実施形態では2アドレスを多値化しているので、後述するようにワード線電圧VWL1 で1回目の読み出しを行った後では、下位側のアドレスのデータは確定している。したがって、4値/2ビット変換回路80は、信号SAmulがローレベルで入力されているときは、第2センスアンプ71の出力信号であるアドレス指定されたメモリセルに格納されている読み出し多値データの下位側のデータをそのまま出力する。
【0031】
図5は、4値/2ビット変換回路80の構成例を示す回路図である。
図5に示すように、この4値/2ビット変換回路80は、2入力オアゲート801,802,803、2入力ナンドゲート804、インバータ805、およびPMOSトランジスタとNMOSトランジスタのソース・ドレイン同士を接続してなる転送ゲート806,807により構成されている。
【0032】
オアゲート801の一方の入力端子は第2センスアンプ70の出力線70OUT に接続された入力端子SA0に接続され、他方の入力端子がナンドゲート804の出力端子に接続されている。ナンドゲート804およびノアゲート803の2入力端子はそれぞれ第2センスアンプ71の出力線71OUT に接続された入力端子SA1、第2センスアンプ72の出力線72OUT に接続された入力端子SA2に接続されている。オアゲート802の一方の入力端子はオアゲート801の出力端子に接続され、他方の入力端子はオアゲート803の出力端子に接続され、出力端子は転送ゲート806の一方の入出力端子に接続されている。転送ゲート807の一方の入出力端子は入力端子SA1に接続されている。そして、転送ゲート806,807の他方の入出力端子は出力端子IOiに接続されている。さらに、入力端子Amulがインバータ805の入力端子、転送ゲート806のNMOSトランジスタN806のゲート、並びに転送ゲート807のPMOSトランジスタP807のゲートに接続されている。そして、インバータ805の出力端子が転送ゲート806のPMOSトランジスタP806のゲート、並びに転送ゲート807のNMOSトランジスタN807のゲートに接続されている。
【0033】
この4値/2ビット変換回路80では、信号SAmulがローレベルで入力されると、転送ゲート807が導通状態、転送ゲート806が非導通状態に保持される。その結果、入力端子SA1に入力された第2センスアンプ71の出力信号が転送ゲート807を介してそのまま出力端子IOiに伝達される。
一方、信号SAmulがハイレベルで入力されると、転送ゲート806が導通状態、転送ゲート807が非導通状態に保持される。その結果、入力端子SA0に入力された第2センスアンプ70の出力信号、入力端子SA2に入力された第2センスアンプ72の出力信号とは、ナンドゲート804、オアゲート801,803での論理演算の結果として、転送ゲート806を介して出力端子IOiに伝達される。
【0034】
図6に、4値/2ビット変換回路80の入力と出力結果としての10進数表示および2進数表示との対応関係を示す。
図6に示すように、入力端子SA0,SA1,SA2の入力が「000」の場合、多値データは2進数で「00」、「001」の場合は2進数で「01」、「011」の場合は2進数で「10」、「111」の場合は2進数で「11」となる。
【0035】
制御回路90は、各メモリセルに異なるアドレスのnビットの多値データの書き込み、およびアドレス指定されたメモリセルに格納されている多値データの読み出しを行うため、ワード線WL(図2の選択信号供給線等も含む)、第1センスアンプ40〜42の駆動信号供給線VSAH0〜VSAH2、VSAL0〜VSAL2のレベルおよびタイミング制御、第2センスアンプ70〜72用信号Y2n(0〜2)のレベルおよびタイミング制御、スイッチングゲート30L〜32L、30R〜32R用信号SBL0L〜SBL2L、SBL0R〜SBL2R、50L〜52L、50R〜52R用信号Y1 10〜Y1 1n、Y1 00〜Y1 0nのレベルおよびタイミング制御、並びに信号SAmulのレベルおよびタイミング制御を行う。
【0036】
そして、書き込み時のデータのしきい値電圧Vthの設定は、まず、低アドレスAn+iのデータを図9に示す電圧VWL1 より上か下かを決定する。その後でAn+iとAn+m+iのデータにより電圧VWL0 またはVWL2 より上か下かを決定する。
たとえば、An+iのデータが“1”、An+m+iのデータが“0”の場合、制御回路90は、分布10となるように電圧等の制御を行う。
【0037】
また、読み出し時は、まずアドレス指定されたワード線電圧をVWL1 に設定して読み出しを行い、読み出しデータを第1センスアンプ41に入力させる。次いで第2センスアンプ71を通して4値/2ビット変換回路80に入力させる。このときセンスアンプに読み出されたデータはアドレスAn〜An+m−1のデータであり、この時点でデータのシリアル出力が可能である。このとき信号SAmulをローレベルに設定する。
そして、シリアル出力している間にワード線電圧をVWL0 、VWL2 と順次に設定しての各々読み出しを行った後、信号SAmulをハイレベルに設定して4値/2ビット変換回路80に先ほどのワード線電圧がVWL1 の時の読み出し結果も含めて“1”の個数をカウントさせる。この場合、その下位1ビットがアドレスAn+m〜An+2m−1に相当する。
通常の構成(ページが1K以上)では、An〜An+m−1のデータを出力している間にAn+m〜An+2m−1のデータの内部での読み出しは十分間に合い、An〜An+2m−1までのデータの切れ目のないシリアル出力が可能である。
【0038】
図7に、多値データ(1ページ分)とワード線電圧VWL1 ,VWL0 ,VWL2 および信号SAmulとの関係を示す。
なお、4値/2ビット変換回路80で、Amulはページ内の最上位アドレスである。
【0039】
次に、上記構成によるデータ読み出し動作について、図8のタイミングチャートを参照しつつ説明する。
【0040】
たとえば、ビット線BLL側に接続されるメモリセルブロック20LのメモリセルM21Lに記憶されたデータを読み出す場合、まず、プリチャージ信号PCBLが一定期間ハイレベルに設定される。これにより、転送ゲート11Lおよび11Rが導通状態となり、プリチャージ回路10によりビット線BLLおよびビット線BLRがVCC/2程度にプリチャージされる。
【0041】
その後、選択信号供給線SG1Bがハイレベルに設定され、ワード線WL1の電圧がVWL1 に設定される。これにより、ビット線BLLに接続されるメモリセルM21Lが選択される。同時に、ダミー選択信号供給線DSG1A、ダミーワード線DWL1がハイレベルに設定されて、ビット線BLRに接続されるダミーセルM21RDが選択される。また、ワード線電圧をVWL1 に設定する同じタイミングで、信号SBL1L,SBL1Rがハイレベルに設定され、スイッチングゲート31L,31Rが導通状態に保持される。
ワード線電圧がVWL1 に設定されてから所定時間は、センスアンプ駆動用信号線VSAH0〜2、VSAL0〜2は共にVCC/2程度のレベルに保持されているが、所定時間経過後に、VSAH1が電源電圧VCCに、VSAL1が接地レベルGNDとなる。このようにして、メモリセルM21Lからビット線BLLに読み出したデータが第1センスアンプ41に入力されて、ビット線BLL,BLRの電位に応じたレベルに相補的にラッチされ増幅される。
この第1センスアンプ41に読み出されたデータは1ページのうち低アドレス側のデータである。
【0042】
次に、ワード線WL1および信号SBL1L,SBL1Rのレベルがローレベルに設定された後、信号Y1 10がハイレベルに設定され、スイッチングゲート51L,51Rが導通状態に保持される。これにより、第1センスアンプ41でラッチされた相補データが第2センスアンプ71に入力される。
そして、信号Y2 1が第2センスアンプ71に入力されて、第2センスアンプ71で入力データが増幅されて4値/2ビット変換回路80に出力される。
このとき、信号SAmulはローレベルに設定されており、4値/2ビット変換回路80からは第2センスアンプ71の出力データがそのまま出力端子IOiからシリアル出力される。
【0043】
すなわち、このワード線電圧VWL1 での読み出し後のデータ出力に関する動作では、外部よりカラムアドレス(ページ内アドレス) Col Adrを順次変化させて、それに伴って、信号Y1−1j(0≦j≦m−1)が順次変化して同時に第2センスアンプ71が活性化されて4値/2ビット変換回路80を通ってデータが順次出力されていく。
【0044】
そして、この期間、内部ではワード線電圧がVWL1 からローレベルに切り換えられた後、プリチャージ信号PCBLが一定期間ハイレベルに設定されて、ビット線BLL,BLRのプリチャージが行われ、ワード線電圧VWL0 でのデータの読み出しが行われる。この場合、上述したと同様に、スイッチングゲート30L,30Rが導通状態に制御されて第1センスアンプ40に読み出しデータが格納される。
次いで、ワード線電圧がVWL0 からローレベルに切り換えられた後、プリチャージ信号PCBLが一定期間ハイレベルに設定されて、ビット線BLL,BLRのプリチャージが行われ、ワード線電圧VWL2 でのデータの読み出しが行われる。この場合、スイッチングゲート32L,32Rが導通状態に制御されて第1センスアンプ42に読み出しデータが格納される。
そして、ページ内アドレスの下位側でのデータ出力が終了したタイミングで、信号SAmulがハイレベルに切り換えられ、カラムアドレスY1 1n,Y1 0nが切り換えられる。このとき、カラムアドレスで選択された第1センスアンプ40〜42にラッチされているデータが第2センスアンプ70〜72を通して、4値/2ビット変換回路80に入力されて、その都度演算処理が行われて、上位側のデータが出力端子IOiから出力される。
【0045】
このように、1回目のアクセスで1ページ内の低アドレス側を読んでラッチした後、そのデータをシリアルに出力している間に、2回の読み出しを行うことにより最初のデータが出力されるまでの時間が1回の読み出し時間でなおかつ、切れ目なく1ページ分のシリアルアクセスが可能となる。
【0046】
たとえば、容量が64Mビットでビット線が8K本の場合、読み出し系(3個のセンスアンプ(S/A)のグループ)は4K個あり、電圧VWL1 での読み出し後のデータは4K個ある。
IO構成が×8構成の場合、これを出力するのに要する時間はシリアルアクセスタイムを25nsすると25ns×4K/8=12.8μsであり、この間に2回の読み出しが終了すれば続けて上位側のデータが出力できる。
もし、下位側のアドレスのデータ出力に要する時間が2回の読み出しに要する時間より短いようであれば第1アクセス時間(1st Access Time)を1回の読み出し時間より長くすれば1ページ分のデータの連続出力が可能となる。
【0047】
以上説明したように、本実施形態によれば、2アドレスを多値化して格納し、読み出しは、ワード線電圧VWL1 で1回目の読み出しを行った後ではページ内のアドレスのうち下位側のアドレスのデータは確定しているので、外部に対して4値/2ビット変換回路80からデータをそのままシリアル出力し、そして、外部に対しては下位側のデータを出力しつつ、内部ではワード線電圧VWL0 ,VWL2 でデータの読み出しを行い、ページ内アドレスの上位側のデータを確定し、下位側のアドレスのデータ出力が終了した段階で上位側アドレスのデータを出力するようにしたので、見かけ上の第1アクセス時間を速くでき、データの読み出し速度の高速化を図れる利点がある。
【0048】
また、本発明を本実施形態のように、ページ単位で読み出し/書き込みを行うDINOR等のフラッシュメモリに適用した場合、NOR型はNAND型よりセル電流が多く高速である(といってもμsオーダー)ため、1回目の読み出し後、データをシリアル出力している間に2回の読み出しは終了してしまい、連続して出力可能である。すなわち、1回目の読み出し後、待ち時間なくデータ出力が可能である。
【0049】
【発明の効果】
以上説明したように、本発明によれば、見かけ上の第1アクセス時間を速くでき、データの読み出し速度の高速化を図れる利点がある。
【図面の簡単な説明】
【図1】本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図である。
【図2】本発明に係るメモリセルブロックおよびダミーセルブロックの構成例を示す回路図である。
【図3】本発明に係る第1センスアンプの構成例を示す回路図である。
【図4】本発明に係る第2センスアンプの構成例を示す回路図である。
【図5】本発明に係る4値/2ビット変換回路の構成例を示す回路図である。
【図6】本発明に係る4値/2ビット変換回路の入力と出力結果としての10進数表示および2進数表示との対応関係を示す図である。
【図7】多値データ(1ページ分)とワード線電圧VWL1 ,VWL0 ,VWL2 および信号SAmulとの関係を示す図である。
【図8】図1の回路の動作を説明するためのタイミングチャートである。
【図9】NAND型フラッシュメモリにおいて、1個のメモリトランジスタに2ビットからなり4値をとるデータを記録する場合の、しきい値電圧Vthレベルとデータ内容との関係を示す図である。
【符号の説明】
1…DINOR型フラッシュメモリ、10…プリチャージ回路、11L,11R…プリチャージ用転送ゲート、20L,20R…DINOR型メモリセルブロック、21L,21R…ダミーメモリセルブロック、30L,30R、31L,31R、32L,32R…スイッチングゲート、40(SA1 0),41(SA1 1),42(SA1 2)…第1センスアンプ、50L,50R、51L,51R、52L,52R…スイッチングゲート、70(SA2 0),71(SA2 1),72(SA2 2)…第2センスアンプ、80…4値/2ビット変換回路、90…制御回路。
Claims (3)
- 3値以上の多値データをメモリセルに格納する不揮発性半導体記憶装置であって、
多値データを異なるアドレスの複数ビットのデータとして1つのメモリセルに格納する書き込み手段と、
上記複数ビットからなる格納データを上位ビット側と下位ビット側とに規定して、読み出し時に、上位ビットまたは下位ビットのうちいずれか一方のビット側データの読み出しを行って出力するとともに、当該出力期間中に、他方のビット側データの読み出しを行う読み出し手段と、を有し、
上記上位ビット側が低アドレス側であり、
上記読み出し手段は、上記上位ビット側データと上記下位ビット側データを共通の出力ラインに出力する
不揮発性半導体記憶装置。 - 上記メモリセルは、ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、読み出し時には、ワード線電圧と蓄積電荷量に基づくデータをビット線に出力するトランジスタからなり、
上記読み出し手段は、上位ビット側と下位ビット側とでそれぞれ上記しきい値電圧に応じた異なるワード線電圧を設定し、設定電圧を順次にワード線に印加して、メモリセルトランジスタのデータをビット線に出力させる
請求項1記載の不揮発性半導体記憶装置。 - 3値以上の多値データをメモリセルに格納する不揮発性半導体記憶装置であって、
多値データを異なるアドレスの複数ビットのデータとして1つのメモリセルに格納する書き込み手段と、
上記複数ビットからなる格納データを上位ビット側と下位ビット側とに規定して、読み出し時に、上位ビットまたは下位ビットのうちいずれか一方のビット側データの読み出しを行って出力するとともに、当該出力期間中に、他方のビット側データの読み出しを行う読み出し手段と、を有し、
メモリセルに書き込みまたは当該メモリセルから読み出すデータが伝搬されるビット線は、2本を対として配線され、当該2本のビット線のうち一方のビット線が選択される
不揮発性半導体記憶装置。
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