JPS60242582A - 半導体記憶装置のセンス増幅器 - Google Patents
半導体記憶装置のセンス増幅器Info
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- JPS60242582A JPS60242582A JP59097835A JP9783584A JPS60242582A JP S60242582 A JPS60242582 A JP S60242582A JP 59097835 A JP59097835 A JP 59097835A JP 9783584 A JP9783584 A JP 9783584A JP S60242582 A JPS60242582 A JP S60242582A
- Authority
- JP
- Japan
- Prior art keywords
- sense
- sense amplifier
- bit lines
- switching element
- turned
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置における情報読み出し用のセ
ンス増幅器に係シ、特にメモリセルアレイの各列の１本
のビット線を通じて情報を読み出すセンス増幅器に関す
る。
ンス増幅器に係シ、特にメモリセルアレイの各列の１本
のビット線を通じて情報を読み出すセンス増幅器に関す
る。
第１図は、ＣＭＯＳ（相補性絶縁ダート型トランジスタ
）を用いた従来のスタティック型メモリの一部を示して
おｐ、ＢＬおよびＢＬはメモリセルアレイにおける一列
分の相補的なビット線、１０はゾリｉヤージ用のＭＯＳ
｝ランジスタ、１１は上記ビット線ＢＬ，ＢＬ対との
間でデータの授受を行なうスタティック型のメモリセル
、１２は上記メモリセル１ノの選択を行なうための行選
択線（ワード線）、１３は上記ビット線ＢＬ。
）を用いた従来のスタティック型メモリの一部を示して
おｐ、ＢＬおよびＢＬはメモリセルアレイにおける一列
分の相補的なビット線、１０はゾリｉヤージ用のＭＯＳ
｝ランジスタ、１１は上記ビット線ＢＬ，ＢＬ対との
間でデータの授受を行なうスタティック型のメモリセル
、１２は上記メモリセル１ノの選択を行なうための行選
択線（ワード線）、１３は上記ビット線ＢＬ。
ＢＬ対に接続されてデータの読み出しを行なうためのセ
ンス増幅器である。
ンス増幅器である。
上記メモリの読み出し動作における各部信号のタイミン
グは第２図に示すようなものである〇即ち、時刻ｔ１で
プリチャージ信号φ，をＬ″′（ロウ）レベルにしてプ
リチャージ用トランジスタ１０をオンにし、ビット線Ｂ
Ｌ．ＢＬをプリチャージする。仁のプリチャージの終了
後、時刻ｔ２でワード線選択信号ＷＬをＨ″（ハイ）レ
ベルにしてメモリセル１１の選択を行なう。これに伴っ
て、選択されたメモリセル１１内の記憶データがｉ ”
（Ｈ）レベルまたは“０”（Ｌ）レベルに応じてビソ
｝＃ＢＬ，ＢＬのいずれか一方の電圧がプリチャージ電
圧よシ低下し始める。そして、ビット線ＢＬ．ＢＬ間に
所定の電位差が生じた時刻ｔ３でセンス増幅器１３に′
Ｈ”レベルのセンスラッチ信号ＳＬを印加する。これに
よシ、センス増幅器１３は上記ビット線ＢＬ 、ＢＬ間
の電位差を増幅し、ビット線ＢＬ，ＢＬの電圧を一方は
接地電位Ｖｌ］８（”Ｌ”レベル）、他方は電源電位Ｖ
ＤＤ （“Ｈ”レベル）にラッチする。
グは第２図に示すようなものである〇即ち、時刻ｔ１で
プリチャージ信号φ，をＬ″′（ロウ）レベルにしてプ
リチャージ用トランジスタ１０をオンにし、ビット線Ｂ
Ｌ．ＢＬをプリチャージする。仁のプリチャージの終了
後、時刻ｔ２でワード線選択信号ＷＬをＨ″（ハイ）レ
ベルにしてメモリセル１１の選択を行なう。これに伴っ
て、選択されたメモリセル１１内の記憶データがｉ ”
（Ｈ）レベルまたは“０”（Ｌ）レベルに応じてビソ
｝＃ＢＬ，ＢＬのいずれか一方の電圧がプリチャージ電
圧よシ低下し始める。そして、ビット線ＢＬ．ＢＬ間に
所定の電位差が生じた時刻ｔ３でセンス増幅器１３に′
Ｈ”レベルのセンスラッチ信号ＳＬを印加する。これに
よシ、センス増幅器１３は上記ビット線ＢＬ 、ＢＬ間
の電位差を増幅し、ビット線ＢＬ，ＢＬの電圧を一方は
接地電位Ｖｌ］８（”Ｌ”レベル）、他方は電源電位Ｖ
ＤＤ （“Ｈ”レベル）にラッチする。
上記メモリは、メモリセル１ノおよびセンス増幅器１３
がそれぞれ２本のビット線Ｂ Ｌ、ＢＬに接続されてい
るので、高集積化が困難である。
がそれぞれ２本のビット線Ｂ Ｌ、ＢＬに接続されてい
るので、高集積化が困難である。
そこで、本願出願人は、特願昭５８−２４２６２２号に
よって、メモリセル、センス増幅器ともそれぞれ１本の
ビット線に接続するだけでよく、大幅な高集積化を可能
としたメモリを既に提案している。第３図は、上記メモ
リの一部を示しておシ、ＢＬはメモリセルアレイにおけ
る１列分のビット線、２０は上記ビット線ＢＬに接続さ
れたプリチャージ用トランジスタ、２ノは上記ビット線
ＢＬに接続されたメモリセル、２２は上記メモリセル２
１に接続されたワード線、２３は上記ビット線ＢＬに接
続されたセンス増幅器である。上記メモリセル２１は、
一端がビット線ＢＬに接続されると共にダートがワード
線２２に接続されたトランスファゲート２４と、このト
ランスファゲート２４の他端に入力端が接続されたイン
バータ２５と、このインバータ２５に対して互いの入力
端と出力端とが相互に接続されたインバータ２６とから
なり、上記インバータ２５．２６はフリッゾフロップ回
路を形成している。また、前記センス増幅器２３は、Ｐ
チャネルトランジスタＰ、およびＮチャネルトランジス
タＮ１からなる第１のＣＭＯＳインバータエ、と、Ｐチ
ャネルトランジスタＰ２およびＮチャネルトランジスタ
Ｎ２からなる第２のＣＭＯＳインバータ１１と、この２
個のインバータｘ、、Ｉ、のＮチャネルトランジスタＮ
□ 、Ｎ２の各ソースと所定電源（たとえばＶ８Ｓ電位
）との間に共通に挿入接続されると共にダートにセンス
ラッチ信号ＳＬが与えられるセンスラッチ用のＮチャネ
ルトラン・ゾスタＮ３と、前記２個のインパータエ□
ＩＩ２の各出力端間に挿入接続されると共にダートにイ
コライズ信号ＥＱが与えられるイコライズ用のＰチャネ
ルトランジスタＰ３と、前記第２のインバータＩ２の出
力端と前記ビット線Ｂ’Ｌとの間に挿入接続されると共
にデートにセンスダート信号ＳＧが与えられる七ンスｒ
−ト用のＰチャネルトランジスタＰ４とを具備し、上記
２個のインバータ１１ 、Ｉ２は互いに一方の入力端と
他方の出力端とが接続されてフリッデフロッゾ回路を形
成している。
よって、メモリセル、センス増幅器ともそれぞれ１本の
ビット線に接続するだけでよく、大幅な高集積化を可能
としたメモリを既に提案している。第３図は、上記メモ
リの一部を示しておシ、ＢＬはメモリセルアレイにおけ
る１列分のビット線、２０は上記ビット線ＢＬに接続さ
れたプリチャージ用トランジスタ、２ノは上記ビット線
ＢＬに接続されたメモリセル、２２は上記メモリセル２
１に接続されたワード線、２３は上記ビット線ＢＬに接
続されたセンス増幅器である。上記メモリセル２１は、
一端がビット線ＢＬに接続されると共にダートがワード
線２２に接続されたトランスファゲート２４と、このト
ランスファゲート２４の他端に入力端が接続されたイン
バータ２５と、このインバータ２５に対して互いの入力
端と出力端とが相互に接続されたインバータ２６とから
なり、上記インバータ２５．２６はフリッゾフロップ回
路を形成している。また、前記センス増幅器２３は、Ｐ
チャネルトランジスタＰ、およびＮチャネルトランジス
タＮ１からなる第１のＣＭＯＳインバータエ、と、Ｐチ
ャネルトランジスタＰ２およびＮチャネルトランジスタ
Ｎ２からなる第２のＣＭＯＳインバータ１１と、この２
個のインバータｘ、、Ｉ、のＮチャネルトランジスタＮ
□ 、Ｎ２の各ソースと所定電源（たとえばＶ８Ｓ電位
）との間に共通に挿入接続されると共にダートにセンス
ラッチ信号ＳＬが与えられるセンスラッチ用のＮチャネ
ルトラン・ゾスタＮ３と、前記２個のインパータエ□
ＩＩ２の各出力端間に挿入接続されると共にダートにイ
コライズ信号ＥＱが与えられるイコライズ用のＰチャネ
ルトランジスタＰ３と、前記第２のインバータＩ２の出
力端と前記ビット線Ｂ’Ｌとの間に挿入接続されると共
にデートにセンスダート信号ＳＧが与えられる七ンスｒ
−ト用のＰチャネルトランジスタＰ４とを具備し、上記
２個のインバータ１１ 、Ｉ２は互いに一方の入力端と
他方の出力端とが接続されてフリッデフロッゾ回路を形
成している。
次に、上記メモリの読み出し動作について第４図を参照
して説明する。行アドレスが定まった後の時刻ｔ１で、
たとえば内部（あるいは外部）クロックに同期してプリ
チャージ信号φＰ１ワード線選択信号ＷＬ、イコライズ
信号ＥＱ。
して説明する。行アドレスが定まった後の時刻ｔ１で、
たとえば内部（あるいは外部）クロックに同期してプリ
チャージ信号φＰ１ワード線選択信号ＷＬ、イコライズ
信号ＥＱ。
センスラッチ信号ＳＬおよびセンスダート信号ＳＧをそ
れぞれ＠ Ｌ ＩＩレベルにする。これにより、プリチ
ャージ用トランジスタ２０がオンになり、ビット線ＢＬ
はＶＤＤ電源電圧（“Ｈ”レベル）にプリチャージされ
、これと共にセンスダート用トランジスタＰ４およびイ
コライズ用トランジスタＰ３もそれぞれオンになるので
２個のインバータ１１ 、Ｉ、の各出力端（センスノー
ドＳＤ、ＳＤ）もそれぞれプリチャージされる。このと
き、センスラッチ用トランゾスタＮ３はオフであシ、イ
ンバータＩ、、Ｉ、はそれぞれ不活性状態となっている
。次に、時刻ｔ、でプリチャージ信号石、ワード線選択
信号ＷＬおよびイコライズ信号ＥＱをｎ ＨＮレベルに
して、プリチャージ用トランジスタ２σおよびイコライ
ズ用トランジスタＰ３をそれぞれオフにする。この場合
、選択されたメモリセル２ノの記憶ノード２７のデータ
が１■”レベルであったならば、トランスファｊ” −
ト２４はオフでお９、ビット線ＢＬおよび前記センスノ
ードＳＤ、ＳＤはそれぞれプリチャージ電位ＶＤＤに保
持される。これに対して、選択されたメモリセル２１の
記憶ノード２７のデータが′Ｌ”レベルであったならば
、トランスファゲート２４がオンになシ、ビット線ＢＬ
の電位が上記メモリセル２ノによって引き下げられる。
れぞれ＠ Ｌ ＩＩレベルにする。これにより、プリチ
ャージ用トランジスタ２０がオンになり、ビット線ＢＬ
はＶＤＤ電源電圧（“Ｈ”レベル）にプリチャージされ
、これと共にセンスダート用トランジスタＰ４およびイ
コライズ用トランジスタＰ３もそれぞれオンになるので
２個のインバータ１１ 、Ｉ、の各出力端（センスノー
ドＳＤ、ＳＤ）もそれぞれプリチャージされる。このと
き、センスラッチ用トランゾスタＮ３はオフであシ、イ
ンバータＩ、、Ｉ、はそれぞれ不活性状態となっている
。次に、時刻ｔ、でプリチャージ信号石、ワード線選択
信号ＷＬおよびイコライズ信号ＥＱをｎ ＨＮレベルに
して、プリチャージ用トランジスタ２σおよびイコライ
ズ用トランジスタＰ３をそれぞれオフにする。この場合
、選択されたメモリセル２ノの記憶ノード２７のデータ
が１■”レベルであったならば、トランスファｊ” −
ト２４はオフでお９、ビット線ＢＬおよび前記センスノ
ードＳＤ、ＳＤはそれぞれプリチャージ電位ＶＤＤに保
持される。これに対して、選択されたメモリセル２１の
記憶ノード２７のデータが′Ｌ”レベルであったならば
、トランスファゲート２４がオンになシ、ビット線ＢＬ
の電位が上記メモリセル２ノによって引き下げられる。
これに追随して、センスダート用トランジスタＰ４がオ
ンになり、センスノードＳＤの電位が低下し始め、オン
状態にあるＮチャネルトランジスタＮ１．Ｎ２ｆ介して
センスノードＳＤの電位も低下し始めるが、この間は常
にＳＤ電位〈面電位の関係が成り立っている。次に、上
記時刻ｔ２から一定時間ｔｄ経過後の時刻ｔ３でセンス
ラッチ信号ＳＬおよびセンスノート信号ＳＧをそれぞれ
ＨＩＩレベルにする。これによシ、センスラッチ用トラ
ンジスタＮ３はオン、センスダート用トランジスタＰ４
はオフになり、２個のインバータ１１ 、Ｉ２は活性化
状態となる。
ンになり、センスノードＳＤの電位が低下し始め、オン
状態にあるＮチャネルトランジスタＮ１．Ｎ２ｆ介して
センスノードＳＤの電位も低下し始めるが、この間は常
にＳＤ電位〈面電位の関係が成り立っている。次に、上
記時刻ｔ２から一定時間ｔｄ経過後の時刻ｔ３でセンス
ラッチ信号ＳＬおよびセンスノート信号ＳＧをそれぞれ
ＨＩＩレベルにする。これによシ、センスラッチ用トラ
ンジスタＮ３はオン、センスダート用トランジスタＰ４
はオフになり、２個のインバータ１１ 、Ｉ２は活性化
状態となる。
したがって、センスノードＳＤ、ＳＤに前述した関係で
電位差が発生している場合（記憶データがＬ”レベルで
あった場合）には、センスノードＳＤ 、ＳＤは各対応
して第４図中実線で示すように″Ｌ＃レベル、“Ｈｊｊ
レベルとなるようにラッチされ、″′０″データが正し
く読み出されたことになる。これに対して、選択メモリ
セルの記憶データが“Ｈ”レベルであった場合には、イ
コライズ時からセンスラッチまでの期間はセンスノード
ＳＤ 、ＳＤは同じＶＤＤ電圧レベルであるが、センス
ノードＳＤ、ＳＤの負荷容量ＣＯＤ ＋ Ｃ３ＤがＣ５
Ｄ） Ｃ８Ｄの如く容量差を有しているので、センスラ
ッチ動作によシセンスノードＳＤ 、ＳＤは各対応して
第４図中点線で示すように” Ｈ”レベル ＠ Ｌ ｊ
ｌレベルとなるようにラッチされ ＠ １ ｐｒデータ
が正しく読み出されたことになる。
電位差が発生している場合（記憶データがＬ”レベルで
あった場合）には、センスノードＳＤ 、ＳＤは各対応
して第４図中実線で示すように″Ｌ＃レベル、“Ｈｊｊ
レベルとなるようにラッチされ、″′０″データが正し
く読み出されたことになる。これに対して、選択メモリ
セルの記憶データが“Ｈ”レベルであった場合には、イ
コライズ時からセンスラッチまでの期間はセンスノード
ＳＤ 、ＳＤは同じＶＤＤ電圧レベルであるが、センス
ノードＳＤ、ＳＤの負荷容量ＣＯＤ ＋ Ｃ３ＤがＣ５
Ｄ） Ｃ８Ｄの如く容量差を有しているので、センスラ
ッチ動作によシセンスノードＳＤ 、ＳＤは各対応して
第４図中点線で示すように” Ｈ”レベル ＠ Ｌ ｊ
ｌレベルとなるようにラッチされ ＠ １ ｐｒデータ
が正しく読み出されたことになる。
上記センス増幅器によれば、センスラッチ動作時にセン
スダート用トランジスタＰ４はセンスラッチ用トランジ
スタＮ３のオン動作に同期してオフになるのでビット線
ＢＬの大きな容量を駆動する必要がなくなり、センスラ
ッチ動作は非常に高速になる。さらに、センスラッチ動
作終了後、センスダート用トランジスタＰ４はオフのま
まであシ、センスノー１’ｓＤ、ＳＤはＶＤＤ電位又は
Ｖ８Ｂ電位にラッチされているので、センス増幅器２３
での電力消費は全くなく、低消費電力化に著しく有効で
ある。
スダート用トランジスタＰ４はセンスラッチ用トランジ
スタＮ３のオン動作に同期してオフになるのでビット線
ＢＬの大きな容量を駆動する必要がなくなり、センスラ
ッチ動作は非常に高速になる。さらに、センスラッチ動
作終了後、センスダート用トランジスタＰ４はオフのま
まであシ、センスノー１’ｓＤ、ＳＤはＶＤＤ電位又は
Ｖ８Ｂ電位にラッチされているので、センス増幅器２３
での電力消費は全くなく、低消費電力化に著しく有効で
ある。
しかし、上述した第３図のメモリに使用されているセン
ス増幅器は、メモリセルアレイの各列に対して１個づつ
設けるような構成であシ、高集積化に伴なってメモリセ
ルサイズが縮少されて列ピツチが短かくなると、メモリ
のパターンレイアウト上、センス増幅器の配置が非常に
制約される。換言すれば、上記センス増幅器の素子サイ
ズおよびノ臂ターンレイアウト上の自由度が非常に小さ
く、回路設計が困難になる。
ス増幅器は、メモリセルアレイの各列に対して１個づつ
設けるような構成であシ、高集積化に伴なってメモリセ
ルサイズが縮少されて列ピツチが短かくなると、メモリ
のパターンレイアウト上、センス増幅器の配置が非常に
制約される。換言すれば、上記センス増幅器の素子サイ
ズおよびノ臂ターンレイアウト上の自由度が非常に小さ
く、回路設計が困難になる。
本発明は上記の事情に鑑みてなされたもので、半導体記
憶装置におけるツクターンレイアウト上の制約が著しく
緩和され、回路設計が容易になる半導体記憶装置のセン
ス増幅器を提供するものである。
憶装置におけるツクターンレイアウト上の制約が著しく
緩和され、回路設計が容易になる半導体記憶装置のセン
ス増幅器を提供するものである。
即ち、本発明は、メモリセルアレイにおける各列の１本
のビット線を通じて各列のメモリセルの記憶データを読
み出す半導体記憶装置のセンス増幅器において、複数列
のビット線のうち半分のビット線をそれぞれセンスダー
ト用スイッチング素子を通じて１個のセンス増幅器内の
一方のセンスノードに共通に接続し、同様に残シ半分の
ビット線をそれぞれセンスダート用スイッチング素子を
通じて上記センス増幅器内の他方のセンスノードに共通
に接続し、上記複数のセンスダート用スイッチング素子
のうち選択されるビット線に接続されているもののみを
センス増幅器動作時に開くように制御するようにしたこ
とを特徴とするものである。
のビット線を通じて各列のメモリセルの記憶データを読
み出す半導体記憶装置のセンス増幅器において、複数列
のビット線のうち半分のビット線をそれぞれセンスダー
ト用スイッチング素子を通じて１個のセンス増幅器内の
一方のセンスノードに共通に接続し、同様に残シ半分の
ビット線をそれぞれセンスダート用スイッチング素子を
通じて上記センス増幅器内の他方のセンスノードに共通
に接続し、上記複数のセンスダート用スイッチング素子
のうち選択されるビット線に接続されているもののみを
センス増幅器動作時に開くように制御するようにしたこ
とを特徴とするものである。
したがって、センス増幅器の高速性、低消費電力特性を
全く損なうことなく、１個のセンス増幅器に接続される
カラムの個数のピッチ内に１個のセンス増幅器をパター
ン化して実現でき、パターンレイアウト上の制約が著し
く緩和される。
全く損なうことなく、１個のセンス増幅器に接続される
カラムの個数のピッチ内に１個のセンス増幅器をパター
ン化して実現でき、パターンレイアウト上の制約が著し
く緩和される。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第５図は半導体メモリの一部を示すもので、メモリ
セルアレイにおける各メモリセル５１・・・は第３図を
参照して前述したメモリセル２１と同様に構成されてお
り、それぞれ単一のビット線ＢＬｉ〜ＢＬｊ 、 ＢＬ
ｋ−ＢＬｔに接続されている。５０・・・は上記各ビッ
ト線ＢＬ１〜ＢＬｎに接続されたプリチャージ用のＰチ
ャネルトランジスタ、５２・・・は上記各メモリセル５
１・・・に接続されたワーＰ線であって行デコーダ（図
示せず）により択一的に選択駆動されるものである。５
３はメモリセルアレイにおける複数列（カラム）分のビ
ット線、たとえばＢＬ、〜ＢＬｔの情報読み出し用に共
用されるセンス増幅器であって、第３図を参照して前述
したセンス増幅器２３に比べて後述する点が異なり、そ
の他は同じであるので同一符号を付している。上記セン
ス増幅器５３が前記センス増幅器２３と異なる点は次の
通シである。（イ）一方のセンスノードＳＤＬと前記複
数列のビット線ＢＬｉ −ＢＬＡのうちの片側半分（第
１群）のｎ本（ｎは正の整数）のビット線ＢＬｉ〜ＢＬ
ｊとの間に各対応してセンスデ−ト信号Ｐチャネルトラ
ンジスタＰｉ〜Ｐｊが挿入接続され、他方のヒンスノー
ドＳＤＲと上記複数列のビット線ＢＬＩ −ＢＬ７．の
うちの残シの片側半分（第２群）のｎ本のビット線ＢＬ
ｋ〜ＢＬｔとの間に各対応してセンスｒ−）用のＰチャ
ネルトランジスタＰｋ ”’−” ＰＬが挿入接続され
、このトランジスタＰ１〜Ｐｊ 、 Ｐｋ ”’−Ｐｔ
は情報読み出しのために選択されるカラムのビット線に
接続されている１個だけ所定の期間開き、選択されない
カラムのビット線に接続されている残りのものは閉じて
いるようにセンスデート信号ＳＧＩ 〜Ｓ（ｇ 、蓋ｊ
−守ηによシｆ−）制御される。（ロ）センスノードＳ
ＤＬ ｒ ＳＤＢに各対応して容量付加用のＰチャネル
トランジスタＰＬ ＊ ＰＲの各一端が接続され、この
トランジスタＰＬ＋ Ｐｎは第１群のビット線ＢＬ１−
ＢＬＪおよび第２群のビット線ＢＬＩ（−ＢＬ／＝の
うち情報読み出しのために選択されるビット線の属する
群に対応する一方が少なくともセンスラッチ動作時を含
む一定期間オン状態になり、そうでない他方はオフ状態
の１まであるように容量差形成用信号ＣＤＬ ＋ＣＤＲ
によシグート制御される。上記オン状態のトランジスタ
はダート電極下の基板表面に反転層が形成されることに
よってＭＯＳキャノ２シタとして機能するので、このオ
ン状態のトランジスタが接続されている一方のセンスノ
ードは上記ＭＯＳキャｉ４シタが付加されることによっ
て他方のセンスノードに比べて負荷容量が大きくなる。
る。第５図は半導体メモリの一部を示すもので、メモリ
セルアレイにおける各メモリセル５１・・・は第３図を
参照して前述したメモリセル２１と同様に構成されてお
り、それぞれ単一のビット線ＢＬｉ〜ＢＬｊ 、 ＢＬ
ｋ−ＢＬｔに接続されている。５０・・・は上記各ビッ
ト線ＢＬ１〜ＢＬｎに接続されたプリチャージ用のＰチ
ャネルトランジスタ、５２・・・は上記各メモリセル５
１・・・に接続されたワーＰ線であって行デコーダ（図
示せず）により択一的に選択駆動されるものである。５
３はメモリセルアレイにおける複数列（カラム）分のビ
ット線、たとえばＢＬ、〜ＢＬｔの情報読み出し用に共
用されるセンス増幅器であって、第３図を参照して前述
したセンス増幅器２３に比べて後述する点が異なり、そ
の他は同じであるので同一符号を付している。上記セン
ス増幅器５３が前記センス増幅器２３と異なる点は次の
通シである。（イ）一方のセンスノードＳＤＬと前記複
数列のビット線ＢＬｉ −ＢＬＡのうちの片側半分（第
１群）のｎ本（ｎは正の整数）のビット線ＢＬｉ〜ＢＬ
ｊとの間に各対応してセンスデ−ト信号Ｐチャネルトラ
ンジスタＰｉ〜Ｐｊが挿入接続され、他方のヒンスノー
ドＳＤＲと上記複数列のビット線ＢＬＩ −ＢＬ７．の
うちの残シの片側半分（第２群）のｎ本のビット線ＢＬ
ｋ〜ＢＬｔとの間に各対応してセンスｒ−）用のＰチャ
ネルトランジスタＰｋ ”’−” ＰＬが挿入接続され
、このトランジスタＰ１〜Ｐｊ 、 Ｐｋ ”’−Ｐｔ
は情報読み出しのために選択されるカラムのビット線に
接続されている１個だけ所定の期間開き、選択されない
カラムのビット線に接続されている残りのものは閉じて
いるようにセンスデート信号ＳＧＩ 〜Ｓ（ｇ 、蓋ｊ
−守ηによシｆ−）制御される。（ロ）センスノードＳ
ＤＬ ｒ ＳＤＢに各対応して容量付加用のＰチャネル
トランジスタＰＬ ＊ ＰＲの各一端が接続され、この
トランジスタＰＬ＋ Ｐｎは第１群のビット線ＢＬ１−
ＢＬＪおよび第２群のビット線ＢＬＩ（−ＢＬ／＝の
うち情報読み出しのために選択されるビット線の属する
群に対応する一方が少なくともセンスラッチ動作時を含
む一定期間オン状態になり、そうでない他方はオフ状態
の１まであるように容量差形成用信号ＣＤＬ ＋ＣＤＲ
によシグート制御される。上記オン状態のトランジスタ
はダート電極下の基板表面に反転層が形成されることに
よってＭＯＳキャノ２シタとして機能するので、このオ
ン状態のトランジスタが接続されている一方のセンスノ
ードは上記ＭＯＳキャｉ４シタが付加されることによっ
て他方のセンスノードに比べて負荷容量が大きくなる。
上記メモリにおけるセンス増幅器にあっては、センスゲ
ート用トランジスタＰ１ ＝ Ｐｊ、 Ｐｋ〜ｐｚが選
択的にオン制御されると共に、このオン制御されるトラ
ンジスタが接続されているセンスノードの負荷容量が増
大するように容量付加用のトランジスタＰＬ ＋ ＰＢ
が選択的にオン制御される点を除いて第４図を参照して
前述した動作と同様の動作が行なわれ、従来例と同様に
センスラッチ動作が高速に行なわれ、センスラッチ動作
終了後の電力消費が全くない。
ート用トランジスタＰ１ ＝ Ｐｊ、 Ｐｋ〜ｐｚが選
択的にオン制御されると共に、このオン制御されるトラ
ンジスタが接続されているセンスノードの負荷容量が増
大するように容量付加用のトランジスタＰＬ ＋ ＰＢ
が選択的にオン制御される点を除いて第４図を参照して
前述した動作と同様の動作が行なわれ、従来例と同様に
センスラッチ動作が高速に行なわれ、センスラッチ動作
終了後の電力消費が全くない。
また、前述したようにセンスノード５Ｉ）Ｌ、ＳＤＲの
負荷容量Ｃ３ＤＬ、Ｃ３ＤＲに差を形成する機能を有す
る理由は、従来例の動作説明でも述べたように選択メモ
リセルからの６１”データを正しく読み出すためであり
、たとえば第１群のビット線ＢＬｉ −ＢＬｊのどれか
が選ばれて選択メモリセルから“１”データを読み出す
場合にはセンスノード５ＤＬｒ ＳＤＲを各対応して“
Ｈ″、″′Ｌ″レベルに正しくラッチするため゛にＣ３
ＤＬ ＞ Ｃ３ＤＲの関係を実現し、逆に第２群のビッ
ト線ＢＬｋ〜ＢＬｔのどれかが選ばれて選択メモリセル
から“１″データを読み出す場合にはセンスノードＳＤ
Ｒｒ ＳＤｔ、を各対応して′Ｈ”、Ｌ”レベルに正し
くラッチするためにＣ３ＤＲ＞ Ｃ３ＤＬの関係を実現
する。なお、第６図は上記メモリの読み出し動作におけ
る各部信号のタイミングを示しておシ、ここではビット
線ＢＬｉに接続されているメモリセルが′Ｈ”レベルデ
ータを記憶している場合とビット線ＢＬｋに接続されて
いるメモリセルが″′Ｌ″レベルデータを記憶している
場合とを例示している。
負荷容量Ｃ３ＤＬ、Ｃ３ＤＲに差を形成する機能を有す
る理由は、従来例の動作説明でも述べたように選択メモ
リセルからの６１”データを正しく読み出すためであり
、たとえば第１群のビット線ＢＬｉ −ＢＬｊのどれか
が選ばれて選択メモリセルから“１”データを読み出す
場合にはセンスノード５ＤＬｒ ＳＤＲを各対応して“
Ｈ″、″′Ｌ″レベルに正しくラッチするため゛にＣ３
ＤＬ ＞ Ｃ３ＤＲの関係を実現し、逆に第２群のビッ
ト線ＢＬｋ〜ＢＬｔのどれかが選ばれて選択メモリセル
から“１″データを読み出す場合にはセンスノードＳＤ
Ｒｒ ＳＤｔ、を各対応して′Ｈ”、Ｌ”レベルに正し
くラッチするためにＣ３ＤＲ＞ Ｃ３ＤＬの関係を実現
する。なお、第６図は上記メモリの読み出し動作におけ
る各部信号のタイミングを示しておシ、ここではビット
線ＢＬｉに接続されているメモリセルが′Ｈ”レベルデ
ータを記憶している場合とビット線ＢＬｋに接続されて
いるメモリセルが″′Ｌ″レベルデータを記憶している
場合とを例示している。
なお、上記実施例では、選択されるビット線に対応する
側の一方のセンスノードの負荷容量を他方のセンスノー
ドのそれよりも増大させるようにしたが、これとは逆に
、選択されるビット線に対応する側の一方のセンスノー
ドの負荷容量よｐも他方のセンスノードのそれを減少さ
せるようにしてもよい。そのための−例としては、第５
図における負荷容量用のＰチャネルトランジスタＰＬ
＋ ＰＲに代えてそれぞれＮチャネルトランジスタＮｔ
、 ＋ ＮＲ（図示せず）を用い、その各ダートに逆対
応して前記容量差形成用信号ＣＤＬ ＋ ＣＤＲを与え
るものである。そうすると、通常はＣＤ Ｌ Ｉ ＣＤ
ｎ信号がＨｐ＋ｌレベルあって上記両トランジスタＮ
Ｌ 、 ＮＲがオンであるが、センスノードＳＤＬ側の
ビット線を選択する場合には他方のセンスノードＳＤＲ
に接続されているトランジスタＮＲがオフになるので、
センスノードＳＤＲの負荷容量がセンスノードＳＤＬの
それよシも減少する。同様に、センスノードＳＤＲ側の
ビット線を選択する場合には他方のセンスノードＳＤＬ
に接続されているトランジスタＮＬがオフになるので、
センスノードＳＤＬの負荷容量がセンスノードＳＤＲの
それよｐも減少する。
側の一方のセンスノードの負荷容量を他方のセンスノー
ドのそれよりも増大させるようにしたが、これとは逆に
、選択されるビット線に対応する側の一方のセンスノー
ドの負荷容量よｐも他方のセンスノードのそれを減少さ
せるようにしてもよい。そのための−例としては、第５
図における負荷容量用のＰチャネルトランジスタＰＬ
＋ ＰＲに代えてそれぞれＮチャネルトランジスタＮｔ
、 ＋ ＮＲ（図示せず）を用い、その各ダートに逆対
応して前記容量差形成用信号ＣＤＬ ＋ ＣＤＲを与え
るものである。そうすると、通常はＣＤ Ｌ Ｉ ＣＤ
ｎ信号がＨｐ＋ｌレベルあって上記両トランジスタＮ
Ｌ 、 ＮＲがオンであるが、センスノードＳＤＬ側の
ビット線を選択する場合には他方のセンスノードＳＤＲ
に接続されているトランジスタＮＲがオフになるので、
センスノードＳＤＲの負荷容量がセンスノードＳＤＬの
それよシも減少する。同様に、センスノードＳＤＲ側の
ビット線を選択する場合には他方のセンスノードＳＤＬ
に接続されているトランジスタＮＬがオフになるので、
センスノードＳＤＬの負荷容量がセンスノードＳＤＲの
それよｐも減少する。
第７図は、本発明の他の実施例によるセンス増幅器を示
しておシ、第５図を参照して前述したセンス増幅器に比
べて、センスゲート用トランジスタＰｉ〜Ｐ、４に各対
応してＮチャネルトランジスタＮｉ〜Ｎｔを並列接続す
ると共にその各ダートに対応してセンスゲート信号ＳＧ
ｉ −ＳＧ、／。
しておシ、第５図を参照して前述したセンス増幅器に比
べて、センスゲート用トランジスタＰｉ〜Ｐ、４に各対
応してＮチャネルトランジスタＮｉ〜Ｎｔを並列接続す
ると共にその各ダートに対応してセンスゲート信号ＳＧ
ｉ −ＳＧ、／。
をインバータＩｉ −ＩＬにより反転して得た反転信号
を与えるものとし、同様にイコライズ用トランジスタＰ
１にＮチャネルトランジスタＮ８′を並列接続すると共
にそのダートにイコライズ信号ＥＱをインパータエ、に
より反転して得た反転信号を与えるものとし、さらに２
個のインバータ１１＋１２のＰチャネルトランジスタＰ
１＋Ｐ２の各ソースとＶＤＤ電源との間に共通にセンス
ラッチ用のＰチャネルトランクスタＰ５を挿入接続する
と共にそのダートにセンスラッチ信号ＳＬをインバータ
Ｉ、により反転して得た反転信号を与えるものとした点
が異なり、その他は同じであるので第５図中と同一符号
を付している。
を与えるものとし、同様にイコライズ用トランジスタＰ
１にＮチャネルトランジスタＮ８′を並列接続すると共
にそのダートにイコライズ信号ＥＱをインパータエ、に
より反転して得た反転信号を与えるものとし、さらに２
個のインバータ１１＋１２のＰチャネルトランジスタＰ
１＋Ｐ２の各ソースとＶＤＤ電源との間に共通にセンス
ラッチ用のＰチャネルトランクスタＰ５を挿入接続する
と共にそのダートにセンスラッチ信号ＳＬをインバータ
Ｉ、により反転して得た反転信号を与えるものとした点
が異なり、その他は同じであるので第５図中と同一符号
を付している。
上記構成のセンス増幅器によれば、前述したようなセン
スラッチ動作の高速性、センスラッチ動作後の低消費電
力特性を有すると共に、センスデート用およびイコライ
ズゲート用の各スイッチング素子がそれぞれＣＭＯＳト
ランスミッションゲートとなっているので、ビット線プ
リチャーゾ電圧がＨ）ｌレベルの場合だけでなく” Ｌ
”レベルの場合でも上記ＣＭＯ８） ランスミッション
ゲートが完全にオンになって所要の電位転送が行なわれ
る。したがって、プリチャージ電圧のレベル選択の自由
度が増す。また、イコライズゲートがオンのとき（イコ
ライズ動作時）には、センスラッチ用の各スイッチング
素子（トランジスタＮＢ 、Ｐ ６ ）がそれぞれオフ
であり、ＣＭＯＳインバータＩ、、Ｉ２のＮチャネルト
ランジスタＮ１ 、Ｎ２の各ソースおよびＰチャネルト
ランジスタＰ１＋Ｐ２の各ソースはそれぞれ浮遊状態に
なっていてｖｓｓ ｌ ｖｐｎ電源から分離されている
ので、センスノードＳＤＬ ＋ＳＤＲに対するイコライ
ズ動作に際して上記Ｖ８Ｓ＋ＶＤＤ電源単位による影響
を受けなくなっており、イコライズ動作が確実に行なわ
れる。
スラッチ動作の高速性、センスラッチ動作後の低消費電
力特性を有すると共に、センスデート用およびイコライ
ズゲート用の各スイッチング素子がそれぞれＣＭＯＳト
ランスミッションゲートとなっているので、ビット線プ
リチャーゾ電圧がＨ）ｌレベルの場合だけでなく” Ｌ
”レベルの場合でも上記ＣＭＯ８） ランスミッション
ゲートが完全にオンになって所要の電位転送が行なわれ
る。したがって、プリチャージ電圧のレベル選択の自由
度が増す。また、イコライズゲートがオンのとき（イコ
ライズ動作時）には、センスラッチ用の各スイッチング
素子（トランジスタＮＢ 、Ｐ ６ ）がそれぞれオフ
であり、ＣＭＯＳインバータＩ、、Ｉ２のＮチャネルト
ランジスタＮ１ 、Ｎ２の各ソースおよびＰチャネルト
ランジスタＰ１＋Ｐ２の各ソースはそれぞれ浮遊状態に
なっていてｖｓｓ ｌ ｖｐｎ電源から分離されている
ので、センスノードＳＤＬ ＋ＳＤＲに対するイコライ
ズ動作に際して上記Ｖ８Ｓ＋ＶＤＤ電源単位による影響
を受けなくなっており、イコライズ動作が確実に行なわ
れる。
まブζ、さらに第８図に他の本発明による単一ビット線
用ＣＭＯＳセン玉アンプの回路例を示す。
用ＣＭＯＳセン玉アンプの回路例を示す。
また、その読み出し動作における信号波形を第９図に示
す。この場合の読み出し動作は、まずプ１）チャージお
よびイコライズ動作でのビット線のプリチャージレベル
が１およびＯ読み時のビット線レベルの中間に設定され
る。その時、同時にセンスアンプのＳおよび百ノード電
位は、ビット線プリチャーゾレベルにイコライズされる
。次に、セルが活性化され、セルデータに二ってビット
線電位はプリチャージレベル７５為ら上昇または下降す
る。Ｓノード電位はビット線電位の変化に伴なって変化
するため、セルデータと同時にラッチ用スイッチトラン
ジスタをオンさせ、Ｓ、Ｓ間の電位差を増幅、ラッチす
る。
す。この場合の読み出し動作は、まずプ１）チャージお
よびイコライズ動作でのビット線のプリチャージレベル
が１およびＯ読み時のビット線レベルの中間に設定され
る。その時、同時にセンスアンプのＳおよび百ノード電
位は、ビット線プリチャーゾレベルにイコライズされる
。次に、セルが活性化され、セルデータに二ってビット
線電位はプリチャージレベル７５為ら上昇または下降す
る。Ｓノード電位はビット線電位の変化に伴なって変化
するため、セルデータと同時にラッチ用スイッチトラン
ジスタをオンさせ、Ｓ、Ｓ間の電位差を増幅、ラッチす
る。
したがって、この第８図の回路によれば、８１８間Ｃ＋
負荷容量のアン・９ランス（Δｃ）は必要なく、１読み
、Ｏ読み共にＳ−Ｓ間の電位差ΔＶをセンス増幅するた
め動作マーシンカぶ太幅に向上する。
負荷容量のアン・９ランス（Δｃ）は必要なく、１読み
、Ｏ読み共にＳ−Ｓ間の電位差ΔＶをセンス増幅するた
め動作マーシンカぶ太幅に向上する。
また、イコライズはＢＬと負荷容量の小さい丁ノードと
の間で行なうため、非常に高速なイコライズが可能であ
る。また、前述した様にＢＬプリチャージレベルは１．
０読み出し時ＢＬレベルの間にあればよいため、さらに
プリチャージ時間の短縮も達成できる。
の間で行なうため、非常に高速なイコライズが可能であ
る。また、前述した様にＢＬプリチャージレベルは１．
０読み出し時ＢＬレベルの間にあればよいため、さらに
プリチャージ時間の短縮も達成できる。
次に、第８図のセンスアンプをＬＳＩメモリにて応用し
た場合の例を第１０図に示す。センスゲートトランジス
タのダート信号にカラムデコード信号を含める事によっ
て、数カラムに１個のセンスアンプの配置が可能となり
、パターンレイアウト上の自由度が著しく向上する。第
１０図の例では４カラムに１個のセンスアンプの配置の
例を示した。
た場合の例を第１０図に示す。センスゲートトランジス
タのダート信号にカラムデコード信号を含める事によっ
て、数カラムに１個のセンスアンプの配置が可能となり
、パターンレイアウト上の自由度が著しく向上する。第
１０図の例では４カラムに１個のセンスアンプの配置の
例を示した。
なお、本発明はスタティック型メモリだけでなく、ダイ
ナミック型メモリ、プログラマブルメモリなどにも適用
可能でおる。
ナミック型メモリ、プログラマブルメモリなどにも適用
可能でおる。
上述したように、本発明のセンス増幅器によれば、１個
のセンス増幅器に共通に接続される複数列のビット線分
のピッチ内に１個のセンス増幅器をパターン化して実現
すればよいので、パターンレイアウト上の制約が著しく
緩和される。したがって、センス増幅器の素子サイズお
よヒバターンレイアウト上の自由度が非常に大きくなり
、回路設計が容易になる。
のセンス増幅器に共通に接続される複数列のビット線分
のピッチ内に１個のセンス増幅器をパターン化して実現
すればよいので、パターンレイアウト上の制約が著しく
緩和される。したがって、センス増幅器の素子サイズお
よヒバターンレイアウト上の自由度が非常に大きくなり
、回路設計が容易になる。
第１図は従来の半導体記憶装置のセンス増幅器を示す回
路図、第２図は第１図の動作説明のために示す信号クイ
ミング図、第３図は現在提案されている半導体記憶装置
のセンス増幅器を示す回路図、第４図は第３図の動作説
明のために示す信号タイミング図、第５図は本発明に係
る半導体記憶装置のセンス増幅器の一実施例を示す回路
図、第６図は第５図の動作説明のために示す信号タイミ
ング図、第７図、第８図、第１０図は本発明の他の実施
例を示す回路図、第 □９図は第８図の動作説明のため
に示す信号タイミング図である。 ＢＬｉ〜ＢＬｊ 、 ＢＬｋ−ＢＬｔ・・・ビット線、
５１・・・モリセル、５３・・・センス増幅器、１１
、ｌ２Ｉ３ 、Ｉｓ 、Ｉｉ〜Ｉｊ、Ｉｋ−Ｉｔ・・・
イン・々−Ｎ１１Ｎ２・・・Ｎチャネルトランジスタ、
ＰＩＰ２・・・Ｐチャネルトランジスタ％ Ｎ３ ＋
Ｐ Ｂセンスラッチ用トランジスタ、ｐ３ 、Ｎ３’・
・コライズ用トランジスタ、ＳＤＬ ＋ ＳＤＢ・・・
センノード、ＰＬ ｒ Ｐｊ・・・負荷容量用トランジ
スチ出願人代理人 弁理士 鈴 江 武 彦メ 第１図
第２図 り、 警 ・イ ス Ｌ ＋ −ｗ 第３図 第４図 第７図 第８囚 工 Ｑ 第９図 第１０図 Ｄｅ ｃ ｏｄｅ 手続補正書（方側 、、 ５Ｑ、８，３０ 特許庁長官 志 賀 学 殿 １、事件の表示 特願昭５９−９７８３５号 ２、発明の名称 半導体記憶装置のセンス増幅器 ３、補正をする者 事件と。関係 特ＦＦ出Ｍ人 （３０７）株式会社 東芝 ４、代理人 昭和５９年７月３１日 ６、補正の対象 図面 ７、補正の内容 図面の第１０図を別紙の通り訂正する。 日
路図、第２図は第１図の動作説明のために示す信号クイ
ミング図、第３図は現在提案されている半導体記憶装置
のセンス増幅器を示す回路図、第４図は第３図の動作説
明のために示す信号タイミング図、第５図は本発明に係
る半導体記憶装置のセンス増幅器の一実施例を示す回路
図、第６図は第５図の動作説明のために示す信号タイミ
ング図、第７図、第８図、第１０図は本発明の他の実施
例を示す回路図、第 □９図は第８図の動作説明のため
に示す信号タイミング図である。 ＢＬｉ〜ＢＬｊ 、 ＢＬｋ−ＢＬｔ・・・ビット線、
５１・・・モリセル、５３・・・センス増幅器、１１
、ｌ２Ｉ３ 、Ｉｓ 、Ｉｉ〜Ｉｊ、Ｉｋ−Ｉｔ・・・
イン・々−Ｎ１１Ｎ２・・・Ｎチャネルトランジスタ、
ＰＩＰ２・・・Ｐチャネルトランジスタ％ Ｎ３ ＋
Ｐ Ｂセンスラッチ用トランジスタ、ｐ３ 、Ｎ３’・
・コライズ用トランジスタ、ＳＤＬ ＋ ＳＤＢ・・・
センノード、ＰＬ ｒ Ｐｊ・・・負荷容量用トランジ
スチ出願人代理人 弁理士 鈴 江 武 彦メ 第１図
第２図 り、 警 ・イ ス Ｌ ＋ −ｗ 第３図 第４図 第７図 第８囚 工 Ｑ 第９図 第１０図 Ｄｅ ｃ ｏｄｅ 手続補正書（方側 、、 ５Ｑ、８，３０ 特許庁長官 志 賀 学 殿 １、事件の表示 特願昭５９−９７８３５号 ２、発明の名称 半導体記憶装置のセンス増幅器 ３、補正をする者 事件と。関係 特ＦＦ出Ｍ人 （３０７）株式会社 東芝 ４、代理人 昭和５９年７月３１日 ６、補正の対象 図面 ７、補正の内容 図面の第１０図を別紙の通り訂正する。 日
Claims (6)
- （１） メモリセルアレイにおける各列の１本のビット
線を通じて各列のメモリセルの記憶データを読み出す半
導体記憶装置のセンス増幅器において、互いの入力端と
出力端とが交叉接続され奪２個のＣＭＯＳインバータと
、これらのＣＭＯＳインバータの各出力端間に接続され
て上記両端子のイコライズ動作時にオン状態に制御され
るイコライズ用スイッチング素子と、前記２個のＣＭＯ
ＳインバータにおけるＰチャネルトランジスタの各ソー
スと第１電源との間およびＮチャネルトランジスタの各
ソースと第２電源との間の少なくとも一方に接続され、
前記イコライズ用スイッチング素子のオフ動作時から一
定時間経過後にオン状態に制御されるセンスラッチ用ス
イッチング素子と、前記２個のＣＭＯＳインバータの各
出力端とそれぞれｎ（正の整数）列のビット線との間に
各対応して接続され、選択されるビット線に接続されて
いるものは所定タイミングでオン状態に制御されたのち
前記センスラッチ用スイッチング素子のオン制御に同期
してオフ状態に制御され、選択されないビット線に接続
されている残りのものはオフ状態に制御される２ｎ個の
七ンスグート用スイッチング素子と前記２個のＣＭＯＳ
インバータの各出力端のうちどちらが選択されるビット
線に接続されるかに応じて上記両出力端それぞれの負荷
容量の大小関係が設定制御する容量差形成回路とを具備
することを特徴とする半導体記憶装置のセンス増幅器。 - （２）前記容量差形成回路は、選択されるビット線に接
続されている七ンスグート用スイッチング素子側のＣＭ
ＯＳインバータの出力端の負荷容量をセンス増幅動作時
に増大させるようにしてなることを特徴とする特許 項記載の半導体記憶装置のセンス増幅器。 - （３）前記容量差形成回路は、選択されるビット線に接
続されているセンスゲート用スイッチング素子側とは逆
側のＣＭＯＳインバータの出力端の負荷容量をセンス増
幅動作時に減少させるようにしてなることを特徴とする
特許 範囲第１項記載の半導体記憶装置のセンス増幅器。 - （４） 前記各スイッチング素子はＤＯＳ ｝ランジス
タであることを特徴とする前記特許請求の範囲第１項乃
至第３項のいずれかに記載の半導体記憶装置のセンス増
幅器。 - （５）前記イコライズ用スイッチング素子およびセンス
ブート用スイッチング素子は、ＰチャンネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳ ｝ランジスタとが並列接
続されてなるＣＭＯＳ ｝ランスミッションブートであ
ることを特徴とする前記特許請求の範囲第１項乃至第３
項記載の半導体記憶装置のセンス増幅器。 - （６） メモリセルアレイにおける各列の１本のビット
線を通じて各列のメモリセルの記憶データを読み出す半
導体記憶装置のセンス増幅器において、互いの入力端と
出力端とが交叉接続された２個のＣＭＯ Ｓインバータ
と、これらのＣＭＯＳインバータの各出力端間に接続さ
れて上記両端子のイコライズ動作時にオン状態に制御さ
れるイコライズ用スイッチング素子と、前記２個のＣＭ
ＯＳインパ〜タにおけるＰチャネルトランジスタの各ソ
ースと第１電源との間およびＮチャネルトランジスタの
各ソースと第２電源との間の少なくとも一方に接続され
、前記イコライズ用スイッチング素子のオフ動作時から
一定時間経過後にオン状態に制御されるセンスラッチ用
スイッチング素子と、前記２個のＣＭＯＳインバータの
各出力端とそれぞれｎ（正の整数）列のビット線との間
に各対応して接続され、選択されるビット線に接続され
ているものは所定タイミングでオン状態に制御されたの
ち前記センスラッチ用スイッチング素子のオン制御に同
期してオフ状態に制御され、選択されないビット線に接
続されている残ｐのものはオフ状態に制御される２ｎ個
のセンスブート用スイッチング素子とを具備することを
特徴とする半導体記憶装置のセンス増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097835A JPS60242582A (ja) | 1984-05-16 | 1984-05-16 | 半導体記憶装置のセンス増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097835A JPS60242582A (ja) | 1984-05-16 | 1984-05-16 | 半導体記憶装置のセンス増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242582A true JPS60242582A (ja) | 1985-12-02 |
| JPH0510760B2 JPH0510760B2 (ja) | 1993-02-10 |
Family
ID=14202772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097835A Granted JPS60242582A (ja) | 1984-05-16 | 1984-05-16 | 半導体記憶装置のセンス増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242582A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0386997A (ja) * | 1989-06-26 | 1991-04-11 | Nec Corp | 半導体メモリ |
| JPH04368694A (ja) * | 1991-06-17 | 1992-12-21 | Nec Corp | 感知増幅器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131545A (ja) * | 1973-04-06 | 1974-12-17 | ||
| JPS53108739A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
-
1984
- 1984-05-16 JP JP59097835A patent/JPS60242582A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131545A (ja) * | 1973-04-06 | 1974-12-17 | ||
| JPS53108739A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0386997A (ja) * | 1989-06-26 | 1991-04-11 | Nec Corp | 半導体メモリ |
| JPH04368694A (ja) * | 1991-06-17 | 1992-12-21 | Nec Corp | 感知増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0510760B2 (ja) | 1993-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |