JP2591010B2 - シリアルアクセスメモリ装置 - Google Patents

シリアルアクセスメモリ装置

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JP2591010B2
JP2591010B2 JP63020279A JP2027988A JP2591010B2 JP 2591010 B2 JP2591010 B2 JP 2591010B2 JP 63020279 A JP63020279 A JP 63020279A JP 2027988 A JP2027988 A JP 2027988A JP 2591010 B2 JP2591010 B2 JP 2591010B2
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Japan
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serial
memory device
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博士 渡部
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Nippon Electric Co Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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  • Multimedia (AREA)
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はシリアルアクセス可能なメモリ装置に関し、
特にシリアルアクセスの開始番地を任意に指定すること
が可能なメモリ装置に関する。
［従来の技術およびその問題点］ 従来、シリアルアクセス可能なメモリ装置としてはテ
レビ画面用のフィールドメモリ、CRT用のデュアルポー
トメモリがあげられる。特にデュアルポートメモリでは
シリアルの読み出しの開始番地を任意に指定することが
可能となっていた。シリアルアクセスの特徴は第２図に
示すように、１メモリサイクルで読み出した１ワード分
のデータの全部あるいは一部を、信号φＧに応答させて
スイッチ回路５を選択的にオンさせ、レジスタ６にそれ
らのデータを一旦蓄える。その後選択手段７に選択信号
φＳを順次転送することにより選択ゲート８を順次オン
させてレジスタ６内のデータを入出力バス対9,9′へ読
み出し、シリアルアクセスデータとしている。こうする
ことによって１メモリアクセスは遅くともシリアルのア
クセス及びサイクルを高速化するようにしている。
シリアルデータは画面の表示に使用されデータの連続
性が要求され第３図に示すように、活性化信号RASで指
定された行アドレスROWでワード線と指定し、列活性化C
ASで指定された列アドレスCOLの番地から転送サイクル
を支持する転送信号DTにより転送信号DTの立ち上がり時
以降のシリアル信号SCによる出力が出力OUTに転送され
るようになっている。
このシリアル出力の切換はシリアルクロックSCのサイ
クルが通常40msと高速であるため転送信号DTとシリアル
信号SCの精度が要求されて非常に使用しにくいものにな
っている。この欠点を補うため従来では第４図に示すよ
うに１つのビット線対2,2′に対してスイッチ回路5a,5
b、レジスタ6a,6b、選択回路7a,7b、選択ゲート8a,8bを
各２組持ち、一方のレジスタ群例えばａ組をシリアル読
み出し中に他方ｂ組のレジスタへの転送サイクルを実行
しａ組の読み出しが完了するとｂ組のレジスタ群を読み
出すことによって前述の転送時制限を大幅に減らすこと
ができる。しかしこの手段では１ビットの線対2,2′に
対してレジスタ群を２組必要とし、短いビット線対のピ
ッチにこの２組のレジスタ群を配管することは非常に困
難であった。これを避けるために他の手段として第５図
に示すようにビット線対を２組a,bに分け各々にスイッ
チ回路5a,5b、レジスタ6a,6b、選択ゲート8a,8b、選択
手段7a、7bを設ける。このようにすると一方の読み出し
中に他方への転送サイクルを実行することができ、しか
もビット線対１組に対し各レジスタは１個存在すればよ
いので第２図の従来例と比較して面積的なディメリット
は少ない。しかしこの方法では常にａ組からｂ組へある
いはその逆の転送のみしかできず第２図、第４図の従来
例では任意のアドレスが選択できたが第５図の従来例は
その選択が必ず２組の間でしかできず自由度に欠ける。
［問題点を解決するための手段］ 本発明のシリアルアクセスメモリはシリアルアクセス
データを記憶する複数のレジスタ手段と、複数のビット
線対を選択するビット線選択スイッチ回路と、複数のレ
ジスタを選択するレジスタ選択スイッチ回路とを有し、
複数のビット線対の内の１つのビット線のデータを複数
のレジスタ手段の内の一つのデータの転送を可能にした
ことである。
［実施例］ 以下本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
図中、従来例と同一構成には同一符号を付してある。ス
イッチ回路5a,5bはビット線対の選択スイッチ信号φGa,
φGbにより２組のビット線対2a,2a′;2b,2b′の内の一
方を撰対し、かつ選択後の正補の出力を対応する組を接
続し、レジスタ選択スイッチ信号φSa,φSbによりレジ
スタ群6a,6bの一方へそのデータを転送する。
上記実施例ではシリアルの読み出しサイクルについて
のみ説明したが書込サイクルも同様に可能である。また
ビット線対を２組レジスタ組を２組としたがもっとも多
くのビット線対やレジスタ群を同様の方法で選択するこ
とも可能である。又、シリアルのアクセスが書き込みの
み読み出しのみであるならば実施例で示して選択スイッ
チ回路5a,5bは必ずしも双方向性スイッチ回路である必
要はない。
［発明の効果］ 以上説明したように本発明はビット線対とレジスタ群
の間に２段階の選択スイッチ回路を設けることにより、
２組のビット線対2a,2a′,2b,2b′の任意のデータが２
組のレジスタ群6a,6bへ転送することができ、任意の番
地のデータをシリアル出力中に任意の番地のデータを他
のレジスタへ転送することができ、かつレジスタ群をビ
ット線対の数よりも多くすることなくレジスタ転送サイ
クルの制限をゆるめることができる。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第2,4,5図は
それぞれ従来例を示すブロック図、第３図はシリアル読
み出し中の信号波形を示す波形図である。 1,1a,1b……センスアンプ、 2,2′,2a,2a′,2b,2b′……ビット線対、 5,5a,5b……選択スイッチ回路、 6,6a,6b……レジスタ、 7,7a,7b……シリアル選択回路、 8,8a,8b……選択ゲート、 9,9′……シリアル入出力バス、 10,10b……レジスタ選択スイッチ回路。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】第１及び第２のビット線対と、第１及び第
    ２のレジスタと、共通信号線対と、第１の制御信号に応
    答して前記第１のビット線対と前記共通信号線対とを接
    続し、第２の制御信号に応答して前記第２のビット線対
    と前記共通信号線対とを接続する第１の選択回路と、第
    ３の制御信号に応答して前記共通信号線対と前記第１の
    レジスタとを接続し、第４の制御信号に応答して前記共
    通信号線対と前記第２のレジスタとを接続する第２の選
    択回路とを備えるシリアルアクセスメモリ装置。
  2. 【請求項２】前記第１及び第２のレジスタは、データバ
    スに共通に接続されていることを特徴とする請求項１記
    載のシリアルアクセスメモリ装置。
JP63020279A 1988-01-29 1988-01-29 シリアルアクセスメモリ装置 Expired - Lifetime JP2591010B2 (ja)

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US07/303,492 US5029134A (en) 1988-01-29 1989-01-27 Memory circuit with improved serial access circuit arrangement
DE89101480T DE68909960D1 (de) 1988-01-29 1989-01-27 Speicherschaltung mit einer Anordnung zum verbesserten seriellen Zugriff.
EP89101480A EP0326172B1 (en) 1988-01-29 1989-01-27 Memory circuit with improved serial access circuit arrangement

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JPH01195554A JPH01195554A (ja) 1989-08-07
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