KR940008882B1 - 집적 회로의 랜덤 액세스 메모리 - Google Patents

집적 회로의 랜덤 액세스 메모리 Download PDF

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Abstract

내용 없음.

Description

집적 회로의 랜덤 액세스 메모리
제1도는 전형적인 동적 랜덤 액세스 메모리 어레이 및 이와 결합된 디코더를 도시한 도면.
제2도는 제1도의 메모리에 대한 시간 함수로서 전형적인 제어 및 데이타 신호 전압을 도시한 도면.
제3도는 단일 데이타 버스에 접속된 다수의 메모리를 도시한 도면.
제4도는 본 발명의 기술에 대한 시간 함수로서 전형적인 제어 및 데이타 신호 전압을 도시한 도면.
제5도는 본 발명의 기술을 실행하는데 적합한 논리 회로도.
제6도는 할당 어드레스 "무관심(don't care)" 시간 대 싸이클 시간(cycle time)의 견지에서 본 기술의 장점을 도시한 도면.
발명의 배경
1. 발명의 분야
본 발명은 공통행을 따라 위치한 메모리 셀을 액세스하는 개선된 능력을 갖고 있는 동적 랜덤 액세스 메모리에 관한 것이다.
2. 종래 기술의 설명
동적 랜덤 액세스 메모리(DRAM)는 행과 열의 어레이(array)로 배열된 "셀(cells)"이라 불리우는 개별적인 메모리 위치를 포함한다. 소정의 메모리 셀은 행 콘덕터(row conductor)와 열 콘덕터(colum conductor)의 교차점 부근에 위치되어 있다. 상기 셀은 대응하는 행 및 열 콘덕터가 활성화될때 데이타 판독 또는 기록 동작을 수행하기 위해 "액세스(accessed)"된다.
제1도를 참조해 보면, 공지된 DRAM설계는 소정의 행에 전압을 가하므로써 소정의 행을 선택하기 위해 행 디코더를 사용하며, 상기 전압은 n-채널 전계 효과 액세스 트랜지스터의 경우에 양극성이다. 상기 행 콘덕터 전압은 선택된 행내의 모든 액세스 트랜지스터가 정보 기억 용량과 각각의 선택 셀과 결합된 열 콘덕터 사이에 전하를 전도하게 된다. 유사하게, 열 디코더는 데이타 출력(DQ 및 DQ)라인에 접속하기 위한 메모리 셀의 소정의 열을 선택하는데 사용된다.
예컨대, 만약 행 R1및 열 콘덕터 C1이 선택되면, 데이타는 액세스 트랜지스터(M11)를 통해 도통 상태(conduction)로서 캐패시터(11)로부터 기록(기억) 또는 판독(검색)된다. 소정의 열 콘덕터(예컨대, C1)는 소정의 열에 대해서도 선택되는 보수 열 콘덕터(예컨대 C1)와 전형적으로 관련되어 있음을 주목한다. 선택된 메모리 셀에 "1"이라고 하는 고전압이 기억되는지 아니면, "0"이라고 하는 저전압이 기억되는지의 여부를 선택된 열의 감지 증폭기(예컨대, 감지 증폭기 1)가 신속히 결정할 수 있도록 판독 동작 동안 보수 열콘덕터는 기준 전압을 제공한다. 열함수(column functions)는 소정의 셀(예컨대, M21-21)을 판독하는데 C1이 선택될 수 있도록 서로 교체 가능한 결과, C1은 행 콘덕터 R2가 선택될때 처럼, 그 자체의 보수 콘덕터로서 작용하게 된다. 선택된 행 콘덕터(예컨대 C1)는 데이타를 DQ라인에 전송하고, 선택된 보수 열 콘덕터(예컨대 C1)는 보수 데이타를 DQ라인에 전송한다. 그 다음 Q버퍼가 스트로브 신호(strobe signal : CQL)가 존재할때 유효 데이타 출력을 제공하는데, 이때 이 Q버퍼는 CE 또는 클럭 초기 기록(CEW) 신호의 하이 레벨로 인해 "3상태(tristate)" 조건에 놓여있지 않다고 가정한다.
요구된 행과 열을 선택하기 위하여, 어드레스 비트가 행과 열 디코더에 공급된다. 예를 들어, 256행중에서 한 행을 선택하기 위하여, 28은 256이기 때문에 8개의 어드레스 비트(A1…A8)가 행 디코더에 공급된다. 유사하게, 256열중 1열을 선택하기 위하여, 8개의 다른 어드레스 비트(A9…A16)가 열 디코더에 공급된다. 상기는 256×256=65,536 메모리 셀중 어느 하나로의 액세스를 제공한다. 다른 어레이 크기도 다수의 어드레스 비트를 사용하므로써 준비될 수 있다.
전형적인 DRAMs에서, 어드레스 비트는 어드레스 단자에 먼저 행 어드레스 비트가 공급된 다음 열 어드레스 비트가 공급되도록, 2개의 그룹으로 시간다중화(time multiplexed)된다. 이처럼, 직접 회로 단자의 수는 감소될 수 있다. 예컨대, 제1도의 전형적인 어레이가 이와 같이 다중화될때, 16개의 어드레스 단자 대신에 단지 8개의 어드레스 단자만을 필요로 한다. 상기 어드레스 다중화 함수를 성취하기 위하여, 8개의 비트(행 비트 A1…A8)의 제1그룹은 메모리 액세스를 요청하는 회로에 의해 어드레스 단자상에 배치된다음 본 분야에서 "행 액세스 스트로브(row access strobe)" 즉 RAS라고도하는 "행 인에이블(row enable)"신호 즉 RE에 의해 행 디코더에 래치된다. 다음에, 열 비트(A9 내지 A16)는 어드레스 단자상에 배치된 다음, 본 분야에서 "열 액세스 스트로브(column access strobe)" 즉 CAS라고 알려진 "열 인에이블(column enable)" 신호 즉 CE에 의해 열 디코더에 래치된다. "액세스 시간(access time)" 즉 TACC라고 하는 단시간 지연후에, 요구된 메모리 셀이 선택되고, 판독 동작의 경우에, 기억된 데이타가 DQ라인(및 DE라인상의 자체의 보수)상에 나타난다. 상기 동작의 순서는 제2도에 예시되어 있다. 행과 열 어드레스 비트는 "ADR"그래프상에 표시된 시간 동안 유효하게 유지되고, 유사하게 "Q"그래프상의 데이타 비트에 대하여도 유효하게 유지된다.
메모리 동작에 대한 종래의 한 모드에서, 그 다음의 메모리 데이타 비트(예컨대, 데이타 비트 2)가 판독 동작동안 액세스 될때, CE신호에 뒤이어, RE신호가 다시 인가(예컨대, 하이 상태에서 로우 상태로의 천이)된다. 상기 데이타 비트(2)는 유효 데이타 시간의 제2주기(period)동안, 선택된 위치에서 "1"이 기억되는지 아니면, "0"이 기억되는지의 여부에 따라서, 하이 또는 로우 전압 레벨을 취한다. 그런, 데이타 출력이 유효하지 않을때, 제1 및 제2유효 데이타 주기가 최소 기간 간격 TINV만큼 분리된다는 것을 주목한다. 이는 Q버퍼의 Q출력이 "3상태(tristate)" 조건이라고 하는 고임피던스 상태를 취함으로써 성취된다. 3상태 조건은 메모리 어레이 정보로부터 Q출력 및 메모리 데이타 입력/출력(I/O) 단자를 효과적으로 분리시킨다.
3상태 간격의 목적은 분리 집적 회로 칩상에서 전형적으로 실행되는 2개 이상의 메모리 어레이가 제3도에서 볼수 있듯이 "데이타 버스"라 불리우는 공통 입력/출력 콘덕터를 통해 접속하기 위해서이다. 다음에, 메모리중 하나, 예를 들어, 메모리(1)가 액세스 요청에 응답하여 유효 데이타 출력을 제공할때 버스(메모리 2…N)에 접속된 다른 메모리가 3상태 조건에 있다. 이것은 이들 다른 메모리가 액세스된 메모리를 간섭하지 못함을 확고히 한다. 예를 들어 메모리(1)가 "1" 데이타 비트를 데이타 버스에 제공하는 경우와, 메모리 중 또 하나가 "0" 데이타 비트를 제공하는 경우에, 이런 간섭이 발생할 수 있다. 그 다음의 메모리 싸이클 동안에, 메모리중 또다른 하나, 즉 메모리(2)는 데이타 출력을 제공하기 위해 선택될 수 있으며, 그 다음 다른 메모리는 3상태 조건에 놓이게 된다. 어느 메모리가 유효 데이타를 제공하고 어느 다른 메모리가 3상태 조건에 있게 되는지는 전형적인 메모리 설계에서 하이 CE신호가 소정의 메모리를 3상태 조건에서 놓이게 하므로서 메모리에 인가되는 개별 CE신호에 의해 제어될 수 있다는 것을 주목한다.
메모리 동작의 다른 모드는 요구된 메모리 위치를 액세스하는 시간을 줄이려고 일반적으로 사용되어 왔다. 예를 들어, 상술된 어드레스 다중 기법은 열 및 행 어드레스 비트가 대개의 정적 메모리 설계에서와 같이 메모리에 동시에 존재하였을 때보다 필요한 어드레스 비트를 입력시키는데 2배의 시간이 필요하다. 여러 가지의 기법은 이런 시간의 불이익을 줄이는데 사용되어 왔다. 특히, "페이즈 모드(page mode)"기법은 각각의 데이타 액세스 요청에 대한 메모리에 요구된 열 어드레스 및 CE신호를 공급하므로써 임의의 메모리셀이 선택된 행을 따라 액세스 하게 된다. 즉, 행 어드레스와 RE신호는 소망의 메모리 셀이 선택된 열에 위치되는 대로 단지 한번만 공급된다. 그러므로, 상당한 시간 절약이 이루어진다. 그러나, 종래 기술의 페이지 모드 기법은 유효 데이타 출력 주기 사이의 3상태 주기를 보유하고 있다.
좀더 최근의 "정적 열(static column)"기술은 선택된 행을 따라 위치한 셀이 액세스될때 열 인에이블(CE) 신호가 불필요한것 외에는 페이지 모드와 거의 유사하다. 열 어드레스 비트(예로, A9 내지 A16)는 천이 검출기에 의해 검출된 다음, 상기 천이 검출기는 이들 비트가 변화할때 새로운 열을 선택한다. 상기 기술이 3상태 주기를 제어하는 이유는 새로운 셀이 새로운 어드레스에 의해 선택되자마자(불가피한 천이 주기동안 할당하는) 유효 출력 데이타를 제공하기 때문이다. 그러나, 열 어드레스 비트는 적어도 유효 출력 데이타가 요구되는 동안은 어드레스 단자상에서 유효하게 유지되어야만 한다.
"리플 모드(ripple mode)"라 불리우는 또다른 기술은 페이지 모드와 유사하며, 하나의 중요한 차이점은 CE신호가 하이(high) 상태로 될때 열 어드레스 비트가(정적) 열 디코더 내로 흐르기 시작한다는 것이다. 그 다음 상기 어드레스 CE가 로우(low) 상태로 될때 어드레스 버퍼에 래치된다. 상기 기술은 RE로우와 CE로우 신호 사이의 유효 시간 대에서 다소 큰 범위를 갖는다. 즉 모센등이 쓴 1984년 6월 14일자 "일렉트로닉스"의 138쪽 내지 143쪽의 "마이크로 와트상의 광대역 출력 스탠드를 갖는 C-MOS 256-K RAM"을 참조한다(대조적으로, 페이지 모드에서 열 어드레스 비트는 CE가 로우 상태로 될때와 그후에 고정된 홀드 시간 동안은 유효해야만 한다. 이것은 열 디코더 시간을 할당해서 열 어드레스를 샘플하고 래치한다).
"니블(nibble) 모드"라 하는 또다른 어드레싱 기술은 소정의 메모리 위치가 지정될때 4개의 데이타 출력 비트를 제공한다. 상기 4개의 비트는 단일 I/O단자상으로 시간 다중화 되며, 그 데이타는 4-비트 출력 주기동안(천이 시간을 제외하면) 유효하게 유지된다. 그러나, 그 출력은 새로운 위치가 지정될때 3상태가 된다. 또한, 상기 4개의 데이타 비트가 전형적으로 액세스 요청마다 동일 행의 메모리 셀로부터 모두 획득되지 않는다.
발명의 개요
본 발명의 목적은 공통행을 따라 위치한 메모리 셀을 액세스하는 개선된 능력을 갖고 있는 동적 랜덤 액세스 메모리를 제공하는데 있다. 상기 메모리 셀은 전형적으로 동적 형태이다. 시간다중 행과 열 어드레스를 구비하는 다른 메모리 형태도 가능하다. 본 발명의 메모리는 소정의 선택행을 따라 위치한 메모리 셀을 액세스할때 열 인에이블 신호의 적용 사이에 유효한 데이타를 보유하는 수단을 포함한다. 2개 이상의 메모리를 공통 입력/출력(I/O)라인에 접속하는 수단을 제공하고 있다.
상세한 설명
다음의 상세한 설명은 데이타 판독 동작에 대하여 개선된 액세스 능력을 갖고 있는 동적 랜덤 액세스 메모리에 관한 것이다. 본 기술은 여러 경우에 실제 시스템 적용시에 그들의 유용성을 제한하는 다양한 종래 기술의 부적당한 점을 감안하여 개발되었다. 특히, 본 기술이 어드레스 정보를 메모리에 적용시 비교적 많은 시간폭을 할당하고 있는 반면에 공통행을 따라 위치한 메모리 셀을 고속으로 액세스하는 능력을 종래와 마찬가지로 얻게된다. 따라서 메모리로부터의 데이타 판독 속도가 전체적으로 증가할 수 있게 된다.
제4도를 참조하면, 판독 동작 동안의 제어 신호전압, 어드레스 상태 및 출력 라인 상태의 관점에서 본 기술이 설명되어 있다. 판독 싸이클은 CE가 하이 상태라고 가정하여, RE가 로우 상태로 될때 시작된다. 상기 천이 시간 T0에서, 행 어드레스 정보(예를들면, 비트 A1 내지 A8)는 메모리에 대하여 다중화된 어드레스 입력 단자에서 유효해질 것과, 또한 최소 홀드 시간 TADR동안 유효하게 남을 것이 요구된다. 이런 RE의 천이는 열 디코더가 이와 같이 지정된 메모리 셀의 열의 선택을 시작하게 된다. 다음에, 어드레스 입력 단자는 열 어드레스 정보(예컨대 비트 A9 내지 A16)로서 공급되고, 열 인에이블 신호 CE는 시간 T1에서 로우 천이에 의해 열 디코딩 처리를 시작한다. TADR동안, 열 어드레스 비트는 열 어드레스 디코더에 의해 샘플된 다음 래치된다. T1후의 고정된 액세스 시간(TACC)과, 선택된 셀로부터의 유효 데이타 출력 신호가 Q라인상에 나타난다. 상기 데이타는 유효한다. 즉, 도시된 바와 같이, CE가 로우 상태로 남아 있는 나머지 기간(time period)동안 내내, 또한 RE가 로우 상태로 남아 있는 경우 그 다음 CE하이 주기동안 내내 "1" 또는 "0"논리 레벨에 있다. 이후에, 시간 T2에서, 그 다음의 CE로우 천이는 어드레스 입력 단자상에서 유효한 열 어드레스 비트에 의해 지정된 그 다음 열에 대한 열 디코더 선택을 시작한다. 디코딩 지연후에, 유효 데이타 출력 신호는 Q출력상에 나타난다. 선택된 열 사이의 천이 시간(TTR; 일실시예에서 전형적으로 약 5[nsec])을 제외하면, 데이타 출력은 유효하게 남는다는 것을 유의하자. 즉, Q출력은 소정의 선택된 행의 선택된 열 사이에서 3상태(하이 임피던스) 조건에 놓여있지 않다. 소정의 선택된 열에 대한 데이타 비트(예를들면, 데이타 1)는 그 다음의 열 선택이 시작(예를들면, T2에서) 된후에 어느 정해진 기간 동안 유효하게 남아 있다는 것도 주목한다.
상술한 기술은 종래의 기술과 비교하여 상당한 장점을 갖고 있다. 첫째로, 상술한 기술은 소정의 행을 따르는 선택된 열 사이의 3상태 조건에 기인하는 시간 낭비를 없애주며, 메모리 판독 동안 데이타 속도의 효율을 더 한층 높여준다. 이런 장점은 공통행을 따라 위치한 셀을 판독할때 메모리 사용되는 전형적인 시스템이 몇개의 메모리(제3도) 사이의 I/O라인을 공유할 필요가 없다라는 확인의 결과이다. 몇개의 칩 중에서 인터리브된 메모리 요청은 흔히 불필요할만큼, 소정의 행을 따라 기억된 데이타는 소정의 메모리 칩에 대개 순차적으로 배열될 수 있으며, 그 결과 3상태 조건도 이 시간동안은 불필요하다.
그러나, 본 기술은 3상태 조건에 들어가는 선택을 보유하고 있다. 다시 제4도를 참조하면, Q출력상에서 3상태 조건이며 이에따라 I/O라인은 RE 및 CE신호가 모두 하이 상태에 있을때 선택된다. 이것은 예를 들어, 공통 I/O버스를 통해 접속된 2개 이상의 메모리 칩에있는 메모리 셀의 여러행에 대해서 메모리 요청을 인터리빙할 수 있게 한다. 따라서, 본 기술의 급진전이 소정의 칩의 공통행을 따라 선택된 메모리 셀의 경우에 획득되는 반면에, I/O라인을 따라 여러 칩을 사용하므로써 확대된 메모리 공간을 허용한다. 다른 기술도 3상태 조건을 선택하는데 사용될 수 있다. 예를 들어, 본 분야에서 QE 또는 G라고 하는 분리된 "출력 인에이블" 단자는 요구시에 3상태를 선택하는데 사용될 수 있다.
본 기술의 두번째 장점은 열 어드레스 입력 단자상에 유효하게 남아 있도록 어드레스 정보에 대해 요구되는 시간(TADR)에 관한 것이다. 어떤 종래 기술과 달리, 이 시간은 열 디코더에 의해서 열 어드레스 비트를 알맞게 샘플링을 하는데 필요한 최소 시간으로 결정된 고정 시간이다. 제4도에 도시된 바와 같이, 이 시간은 데이타가 소정의 열 선택 동안 Q라인상에 유효하게 남아 있는 시간보다 짧다. 실제로, TADR은 한 실시예에서 15[nsec]만큼 짧을 수 있다. 어드레스 비트는 대응 열을 선택하는 CE의 로우 천이후에 상기 고정된 최소 시간 동안만 유효하게 남아 있어야만 한다는 것을 주목한다. 상기 어드레스는 그 다음의 셀 선택의 준비로 새로운 상태로 자유자재로 변화시킬 수 있는 반면에, I/O라인상에 유효 데이타 출력을 유지시킨다. 달리 말해서 유효하게 남아 있도록 어드레스(입력) 정보에 대해 요구되는 시간은 최소가 되는 반면에, 유효하게 남아 있게 하기 위하여 메모리 데이타(출력)에 대해 할당된 시간은 본 기술에 의해 임의의 소정 싸이클 시간동안에 최대가 된다.
또한, 제4도를 참조하면, 소정의 데이타 비트(예를들면, 데이타 1)가 그 다음의 CE주기로 고정된 시간동안 유효하게 남아 있음을 알수 있다. 즉, 소정의 데이타 비트는 그 다음의 열 인에이블 신호가 인가된 후 고정 시간(예를들면 T2에서)까지 그 다음의 데이타 비트(예를들면, 데이타 2)로 변화하지 않는다(일실시예에서, 상기 고정된 시간은 약 10[nsec]이다).
상기 소정의 데이타 비트가 변화하지 않는 것은 CE주기 즉, T1과 T2사이의 시간차이가 열 액세스 시간(TACC)과 동일한 것으로서 알수 있다. 본 기술은 메모리가 고속 싸이클 레이트로 액세스되더라도 상기 고정된 시간에 대한 다중 판독 동작동안 유효 데이타가 I/O라인상에 남아 있을 것이 확실시 된다.
상술한 장점들은 본 발명의 메모리를 사용하는 시스템에 대하여 중요한 의미를 갖는다. 즉, 종래의 DRAMs을 사용하고 있는 하나의 제한인자는 메모리의 어드레스 입력단자상에서 유효해지도록 최초 및 최종 어드레스 비트 사이의 시간 차이이다. "어드레스 스큐(address skew)"라고 하는 상기 조건은 메모리 어드레스 비트를 제공하는 것과 관련된 지연(delay)에서 여러가지 시간 차이의 결과일 수 있다. 이들 차이는 여러 어드레스 비트 및 요청 회로와 메모리 사이의 경로지연 차이(differential path delays)를 명확히 하는데 필요한 계산상의 시간 차이를 포함할 수 있다. 본 기술은 시스템 설계자에게 소정의 출력 데이타 유효시간에 대한 어드레스 스큐(address skew)가 감안된 시간의 증가를 제공함으로써, 시스템 타이밍 문제가 해결되면서 시스템 성능이 증가하게 된다. 더군다나, 상기에서 주목된 바와 같이, 출력 데이타는 공통 열을 따라 선택된 셀의 메모리 싸이클 동안 가능한 최대의 시간으로 유효하게 남아 있는다. 이는 시스템 설계를 간소화하며, 또한 요청 회로부의 추가 시간이 요청된 데이타에 응답하도록 함으로서, 성능이 증가된다. 또한, 본 기술은 열 인에이블(CE) 신호가 고속 데이타 전송 레이트에서도 50퍼센트 듀티 싸이클(50 percent duty cycle)로서 동작하게 한다. 즉, CE하이 및 로우 시간은 공통열을 따르는 다중 메모리 액세스 동안에 동일할 수 있다. 이는 CE신호를 공급하는 회로에 최소 가능한 대역폭을 제공한다. 이는 CE가 마스터(master) 클럭 신호로부터 쉽게 유도되는 것과 같이, 마스터 클럭으로부터 동작하는 시스템에 있어서 매우 편리하다.
본 기술에 의해 얻은 성능상의 개선점이 전형적인 종래 기술의 메모리와 본 발명의 메모리를 비교하여 나타냄으로써 알수 있다. 제6도를 참조하면, 그래프는 두 종래 기술의 메모리(라인 A 및 B)와 본 발명의 메모리(라인 C)에 대한 열 어드레스 "무관심(don't care)" 시간 대 메모리 싸이클 시간(cycle time)을 도시하고 있다. 어드레스 무관심 시간은 일단 소정의 행이 선택되어지면 필요한 열 어드레스 정보를 입력시키기 위해서 소정의 메모리가 사용자에게 제공되는 시간이다. 무관심 시간은 어드레스 비트가 선행 어드레스 상태로부터 전압 레벨을 변화시키는 동안의 천이 시간과, 또한 스큐 시간(skew time)을 포함하는데, 상기 스큐시간은 상기에서 주지한 바와 같이 메모리 어드레스 단자에서 최초 및 최종 어드레스 비트의 도달간의 시간차이다. 싸이클 시간은 CE로우 천이후에 요청된 메모리 셀에 기억된 데이타를 공급하는데 필요한 액세스 시간이며, 또한 이 시간은 데이타가 I/O라인상에 유효하게 남아 있도록 하기 위한 기간을 포함한다. 액세스 시간은 라인 B 및 C에 의해 표시된 메모리에 대해서 50[nsec]이며, 라인 A의 메모리에 대해서는 55[nsec]이다.
제6도의 라인 A는 열 선택을 시작하도록 어드레스 천이를 이용하며, 또한 데이타 출력이 유효하게 남을 동안의 최소 주기, 즉 상기 데이타 유효 주기가 라인 A에 대해 15[nsec]로 할당되는 경우에 어드레스 비트가 유효하게 남게 하는 부수 필요조건을 사용하는 "정적열(static column)"의 종래 기술 메모리를 나타내고 있다. 라인 B는 종래의 리플 모드로 동작하는 또 다른 종래 기술의 메모리를 나타낸다. 또한 이것은 라인 B에 대한 값을 계산하기 위해 15[nsec]의 데이타 유효 시간이 할당되며, CE가 액세스마다 35[nsec]동안 하이 상태로 남아 있다고 가정한 것이다. 끝으로 라인 C는 데이타 유효 시간이 30[nsec]의 값으로 할당되는 경우의 본 발명에 따른 메모리를 나타낸다. 비록 데이타 출력이 대표적인 종래기술의 메모리(라인 A 및 B)에 대해서 본 발명의 메모리(라인 C)가 2배로 오랫동안 유효하게 남아 있더라도 본 발명의 메모리는 임의의 소정 싸이클 시간에 대해 상당히 긴 어드레스 무관심 시간을 제공하는 것을 알수 있다. 예를 들어, 100[nsec] 싸이클 시간에서, 본 발명의 메모리는 어드레스 무관심 시간에 대해 85[nsec]를 할당하는 것에 비해, 라인 B 및 C의 메모리에 대해서 제각기 55[nsec] 및 32[nsec]를 할당한다. 상기 그래프를 설명하는 대안적인 방법은 소정의 어드레스 무관심 시간(예컨대, 55[nsec])에 대하여 본 발명의 메모리가 다른 메모리(100[nsec] 및 122[nsec])보다 훨씬 짧은 싸이클 시간(70[nsec])을 제공한다는 것이다. CE하이 시간이 가정된 값으로부터 감소되면, 라인 B의 리플 모드 메모리는 라인 C의 성능에 훨씬 더 가깝게 접근한다. 그러나, 그것은 CE신호를 제공하는 회로상에 필요한 대역폭을 증가시킨다. 그러므로, 시스템은 본 발명의 메모리를 사용하여 상당히 높은 데이타 판독 속도로 동작하도록 설계될 수 있다.
메모리는 제5도에 나타낸 바와 같이 본 기술에 따라 실행될 수 있으며, 그리고 다른 기법도 가능하다. "Q"로 표기된 데이타 출력 라인은 도시된 바와 같이 논리 입력을 갖는 3상태 버퍼(60)에 의해 제어된다. 메모리 어레이(제1도)로부터의 DQ 및 DQ라인은 상기 버퍼로 입력된다. 스트로브(CQL) 입력은 전형적으로 CE입력(제1도)을 수신하는 열 디코더 제어 논리로부터 유도된 신호에 의해 DQ라인으로부터의 데이타를 버퍼내로 래치한다. 또한 RE 및 CE신호는 논리 회로(61)에 인가되며, 상기 논리 회로의 출력은 OR게이트(62)에 인가된다. 동작시에, 제어 논리(61)는 RE와 CE가 하이 상태일때 제어 논리 회로(61)의 출력이 하이 상태가 되게한다. 그러므로, 게이트(62)의 출력은 하이 상태이며, 버퍼(60)는 데이타 출력 라인(Q)을 3상태(하이 임퍼던스) 조건에 놓이게 된다. 제어 논리(61)는 CE가 먼저 RE로우 천이에 따라 로우 상태로 될때마다 로우 출력을 제공한다. 그러므로, 버퍼(60)는 CEW가 로우 상태라고 가정하여, 라인 Q상에 유효 데이타 출력을 할당한다. 또한, 제어 논리 출력은 로우 상태로 남아 있으므로, 1이상의 다음 열 어드레스가 선택된 행을 따라 메모리 위치를 선택할때 1이상의 연속 CE가 하이 상태에서 로우 상태로 천이하는 동안, Q버퍼는 유효 데이타를 Q출력에 제공한다. 상기 상태는 Q출력과 관련된 I/O라인이 3상태 조건으로 놓이면, RE 및 CE 양쪽이 하이 상태가 될때까지 계속된다. 또한 클럭 초기 기록(CEW)신호는 OR게이트(62)로의 입력이라는 것을 주목한다. 메모리로의 기록 동작동안 CEW가 하이 상태일때, 버퍼(60)는 또한 3상태 조건으로 출력 라인 Q를 세트시킨다. 다른 시간에서 CEW가 로우 상태일때, 버퍼는 주지된 바와 같이 RE와 CE에 응답하게 된다. 상술한 바와 같이, 집적 회로의 입력 단자로부터 3상태 제어를 제공하기 위해 게이트(62)의 부가 입력(도시되어 있지 않음)에 부가 입력 단자(G 또는 OE)가 접속될 수 있다.
본 기술에 따른 메모리는 페이지 모드 동작을 위해 선택적으로 제공된다. 이것은 예를들면, 제어 논리(61)의 RE입력을 페이지 모드 동작이 요구되는 지속기간동안 하이 레벨로 세팅시키므로써 성취된다. 이것은 개개의 페이지 모드 입력 제어단자에 의해서, 또는 소정의 칩에 대한 금속 마스크 레벨로서 영구 와이어링 선택에 의해서 성취될 수 있다. 지금것과 다른 제어 선택도 가능하다.
본 기술에 따른 메모리는 I/O단자의 대응하는 수로 동시에 판독되도록 다중 메모리 위치(예를들면 4, 8 또는 16비트 등)를 제공한다. 필요하다면, 각 I/O단자는 메모리 셀의 각 선택된 행과 결합될 수 있고, 또는 대안으로 단일 선택된 행의 다른 부분과 결합될 수 있다. 어느 경우이든, 본 발명의 기술은 선택된 행을 따라 다중 열 선택동안 각 I/O단자상에서 획득될 유효 출력 데이타를 고려하고 있다.
각각의 행 및 열 디코더가 제1도에 도시하고 있는 반면에, 본 분야에 공지되어 있는 바와 같이, 이들 기능은 단일 시간 다중화된 디코더에 결합할 수 있다는 것을 주목한다. 또한 행 디코더는 메모리 어레이의 중앙에 놓여지며, 이때 상기 행은 디코더의 어느 한쪽으로부터 연장된다. 본 기술에 따른 메모리가 단자를 통해 다른 회로들과 통신하는 불연속적인 집적 회로 칩으로서 실행될 수 있는 반면에, 본 메모리를 웨이퍼 스케일(wafer scale) 집적회로 형태로서 실행할 수도 있다.
공통 I/O버스는 다수의 본 발명의 메모리 모두를 단일 웨이퍼상에 접속하는데 사용될 수 있으며, 상기 단일 웨이퍼는 계산 회로도 포함할 수 있다. 끝으로, 본 기술이 동적 랜덤 액세스 메모리로써 유리하게 사용되는 반면에, 상기 메모리는 다른 형태일 수도 있다. 예를들어, 정적 셀형, 판독 전용 메모리(ROM)형, 프로그램 가능한 판독 전용 메모리(PROM)형 등을 메모리가 입력단자의 공동 세트에 전형적으로 인가되는 시간 다중화된 행 및 열 어드레스 비트를 사용하는 경우라면 본 기술을 유익하게 사용할 수 있다.

Claims (6)

  1. 행과 열로 배열된 메모리 셀(M11…M22) 어레이(array)와, 행 인에이블 신호(AE)가 인가될때 행 콘덕터(R1…R256)에 전압을 인가시켜 메모리 셀의 소정의 행을 선택하도록 채용된 행 디코딩 수단과, 열 인에이블 신호(CE)가 인가될때마다 데이타 출력 라인(DQ,DQ)에 접속하기 위해, 열 어드레스(A9…A16)를 수신함과 동시에 메모리 셀의 지정된 열을 선택하도록 채용된 열 디코딩 수단을 포함하는 집적 회로의 랜덤 액세스 메모리(integrated circuit random access memory)에 있어서, 상기 데이타 출력 라인(DQ,DQ)으로부터 데이타를 수신하기 위해 결합된 데이타 입력과, 소정의 선택된 행에 순차적으로 위치한 선택 메모리 셀로부터 출력 라인(Q)에 데이타를 제공하는 출력과, 추가로 고임피던스 상태로 상기 출력 라인(Q)을 위치시키는 3상태 입력을 더 구비하는 3상태 출력 버퍼(60)와 ; 상기 출력 버퍼가 행 인에이블 신호 (RE)에 뒤이어 상기 제1열 인에이블 신호(CE)를 개시해서, 상기 행 인에이블 신호(RE)와 열 인에이블 신호(CE)가 종료될때 끝나는 상기 출력 라인(Q)에 유효 출력 데이타를 제공하며, 또한 상기 유효 출력 데이타를 제공할때와 다른 시간에 상기 출력 버퍼에 의해 고임피던스 상태로 상기 출력 라인이 놓이도록 하기 위하여, 상기 열 인에이블 신호(CE) 및 상기 행 인에이블 신호(RE)를 수신하기 위해 결합된 입력과, 상기 출력 버퍼의 상기 3상태 입력에 결합된 출력을 구비하는 제어 논리(61)를 포함하는 것을 특징으로 하는 집적 회로의 랜덤 액세스 메모리.
  2. 제1항에 있어서, 하나의 메모리 셀이 각각의 열 인에이블 신호(CE)에 의해 소정의 행으로부터 선택되는 것을 특징으로 하는 집적 회로의 랜덤 액세스 메모리.
  3. 제1항에 있어서, 메모리 셀이 다중 행으로부터 선택되거나, 각각의 열 인에이블 신호에 대해 단일 행의 다른 부분들로부터 택일적으로 선택되며, 이 경우 분리 3상태 출력 버퍼(60)는 각각의 열 인에이블 신호에 의해 선택된 각각의 셀의 데이타 출력에 제공되는 것을 특징으로 하는 집적 회로의 랜덤 액세스 메모리.
  4. 제1항에 있어서, 상기 제어 논리는 소정 열 인에이블 신호(CE)에 응답하여 상기 데이타 판독이 차기열 인에이블 신호후에 소정 기간 동안 유효하게 남도록 하기 위해 상기 3상태 출력 버퍼를 야기하는 것을 특징으로 하는 집적 회로의 랜덤 액세스 메모리.
  5. 제1항에 있어서, 상기 논리 회로(61)는 클럭 초기 기록(CEW) 신호에 접속된 입력을 구비하는 OR게이트(62)에 의하여 상기 3상태 출력 버퍼(60)에 결합되는 것을 특징으로 하는 집적 회로의 랜덤 액세스 메모리.
  6. 제5항에 있어서, 상기 출력 라인(Q)을 고임피던스 상태로 놓이도록 상기 OR게이트(62)에 부가 입력(G)이 제공되는 것을 특징으로 하는 집적 회로의 랜덤 액세스 메모리.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4725945A (en) * 1984-09-18 1988-02-16 International Business Machines Corp. Distributed cache in dynamic rams
JP2569554B2 (ja) * 1987-05-13 1997-01-08 三菱電機株式会社 ダイナミツクｒａｍ
US4825410A (en) * 1987-10-26 1989-04-25 International Business Machines Corporation Sense amplifier control circuit
US6112287A (en) * 1993-03-01 2000-08-29 Busless Computers Sarl Shared memory multiprocessor system using a set of serial links as processors-memory switch
US5034917A (en) * 1988-05-26 1991-07-23 Bland Patrick M Computer system including a page mode memory with decreased access time and method of operation thereof
US5325330A (en) * 1993-02-11 1994-06-28 Micron Semiconductor, Inc. Memory circuit with foreshortened data output signal
US5729503A (en) * 1994-12-23 1998-03-17 Micron Technology, Inc. Address transition detection on a synchronous design
US5668773A (en) * 1994-12-23 1997-09-16 Micron Technology, Inc. Synchronous burst extended data out DRAM
US5682354A (en) * 1995-11-06 1997-10-28 Micron Technology, Inc. CAS recognition in burst extended data out DRAM
US5640364A (en) * 1994-12-23 1997-06-17 Micron Technology, Inc. Self-enabling pulse trapping circuit
US5610864A (en) * 1994-12-23 1997-03-11 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5598376A (en) * 1994-12-23 1997-01-28 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5675549A (en) * 1994-12-23 1997-10-07 Micron Technology, Inc. Burst EDO memory device address counter
US6525971B2 (en) 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5721859A (en) * 1994-12-23 1998-02-24 Micron Technology, Inc. Counter control circuit in a burst memory
US5652724A (en) * 1994-12-23 1997-07-29 Micron Technology, Inc. Burst EDO memory device having pipelined output buffer
US6804760B2 (en) 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
US5526320A (en) * 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US5717654A (en) * 1995-02-10 1998-02-10 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5850368A (en) * 1995-06-01 1998-12-15 Micron Technology, Inc. Burst EDO memory address counter
JPH0973775A (ja) * 1995-09-01 1997-03-18 Mitsubishi Electric Corp 半導体記憶装置
US5729504A (en) * 1995-12-14 1998-03-17 Micron Technology, Inc. Continuous burst edo memory device
US5966724A (en) * 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
US7681005B1 (en) 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
US6209071B1 (en) 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
US6401186B1 (en) 1996-07-03 2002-06-04 Micron Technology, Inc. Continuous burst memory which anticipates a next requested start address
US6981126B1 (en) 1996-07-03 2005-12-27 Micron Technology, Inc. Continuous interleave burst access
US6266379B1 (en) 1997-06-20 2001-07-24 Massachusetts Institute Of Technology Digital transmitter with equalization
US6263448B1 (en) 1997-10-10 2001-07-17 Rambus Inc. Power control system for synchronous memory device
US7103742B1 (en) 1997-12-03 2006-09-05 Micron Technology, Inc. Burst/pipelined edo memory device
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US8149643B2 (en) 2008-10-23 2012-04-03 Cypress Semiconductor Corporation Memory device and method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58222479A (ja) * 1982-06-18 1983-12-24 Hitachi Ltd 半導体メモリのデ−タ読み出し方式
JPS60117492A (ja) * 1983-11-29 1985-06-24 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
EP0214180A1 (en) 1987-03-18
CA1241445A (en) 1988-08-30
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KR880700420A (ko) 1988-03-15
US4649522A (en) 1987-03-10
JPS62501808A (ja) 1987-07-16
EP0214180B1 (en) 1990-06-13
DE3672006D1 (de) 1990-07-19

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