JP2000132970A - データ転送回路 - Google Patents

Abstract

(57)【要約】 【課題】 データ転送レートの低下を防ぐデータ転送回
路を提供する。 【解決手段】 入出力線ＩＯ１，／ＩＯ１およびＩＯ
２，／ＩＯ２は、それぞれ互いに相補的なデータ信号を
伝送する。選択回路ＳＬＡ，ＳＬＢは、信号転送線ＤＬ
１−ＤＬ３の中から、前回のデータ転送のときに選択さ
れた２つの信号転送線のうち前回選択されていない信号
転送線の電位と同じ電位の信号転送線と、前回選択され
ていない信号転送線とを選択し、それらの一端をそれぞ
れ入出力線ＩＯ１，／ＩＯ１に接続し、他端を入出力線
ＩＯ２，／ＩＯ２に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はデータ転送回路に
関し、さらに詳しくは、２本の信号転送線によって相補
データ信号を転送するデータ転送回路に関する。

【０００２】

【従来の技術】半導体装置内部におけるデータ信号の転
送方法として、信号転送線の電圧を変化させる方法が広
く用いられている。この方法のひとつとして、単線の信
号転送線の電圧を変化させることによってデータ信号を
転送する方法がある。しかし、この方法においては、信
号転送線に重畳されるノイズの影響のために、データ信
号を受ける側ではノイズレベル以上の電圧振幅が得られ
るまで送られたデータ信号を判断することができないと
いう問題がある。

【０００３】この問題を防ぐ方法として、図２６に示す
ように、ほぼ平行に配置した２本の信号転送線ＤＬ０
１，ＤＬ０２と、この２本の信号転送線間の電位差を比
較して増幅する差動アンプＡＭＰ０１とを設けて信号転
送線ＤＬ０１，ＤＬ０２間の電位差を比較してデータ信
号を判断するデータ転送方法がある。この方法では、２
本の信号転送線ＤＬ０１，ＤＬ０２の各々に重畳される
ノイズの影響がほぼ同じであるため、ノイズの影響を相
殺することができる。

【０００４】この回路の動作を図２７を参照しつつ説明
する。なお、図中の符号Ｚ１，Ｚ２はそれぞれ信号転送
線ＤＬ０１，ＤＬ０２の電圧を表わしている。

【０００５】データ転送前、すなわち時刻ｔ０以前にお
いては、プリチャージ信号ＰｃはＬレベルであり、これ
により３つのＰチャネルＭＯＳトランジスタＰＴ０１，
ＰＴ０２，ＰＴ０３からなるプリチャージ回路ＰＣＧ０
１が動作して信号転送線ＤＬ０１，ＤＬ０２がともに電
圧Ｖｄｄにプリチャージされる。このときドライバＤＶ
１，ＤＶ２からの出力はともにＨレベルである。

【０００６】時刻ｔ１において、プリチャージ信号Ｐｃ
がＨレベルとなりプリチャージ回路ＰＣＧが非活性とな
る。これによりデータ転送ができる状態となる。

【０００７】時刻ｔ２において、転送するデータに応じ
てドライバＤＶ１，ＤＶ２のいずれかよりＬレベルの信
号が出力される。ここでは、信号Ｓ１をＨレベルとして
ドライバＤＶ１からの出力をＬレベルにする。これに応
じて信号転送線ＤＬ０１の電圧Ｚ１はＨレベルからＬレ
ベルに変化し始めるが、ここで信号転送線ＤＬ０１が長
い場合には、信号転送線ＤＬ０１の配線容量と抵抗のた
め図２７に示すように、電圧Ｚ１の変化は遅くなる。

【０００８】時刻ｔ３において、電圧Ｚ１およびＺ２の
電位差が、差動アンプＡＭＰ０１が信号を検出し増幅で
きる電位差になると、制御信号ＳＥがＨレベルになり差
動アンプＡＭＰ０１が動作する。

【０００９】データ転送が終了すると、改めて信号転送
線ＤＬ０１，ＤＬ０２を電圧Ｖｄｄにプリチャージして
次のデータ転送に備える。

【００１０】この例ではプリチャージ電圧をＶｄｄとし
たが、この電圧は使用される場合に応じてＶｄｄやＶｓ
ｓ、１／２Ｖｃｃなどに決められ、その電圧に応じたデ
ータ送信回路、差動アンプ、プリチャージ回路が使われ
る。いずれの場合も２本の信号転送線の電圧は、データ
を転送する直前には等しく、また、データ転送後は互い
に異なっている。したがって、データ転送終了後、次の
データを送るために２本の信号転送線を同じ電圧にプリ
チャージする必要がある。このため、時刻ｔ４にプリチ
ャージを開始してから信号転送線ＤＬ０１の電位Ｚ１が
完全にプリチャージ電圧Ｖｄｄに達する時刻ｔ５までの
間は次のデータを送ることができない。

【００１１】

【発明が解決しようとする課題】信号転送線ＤＬ０１，
ＤＬ０２が長くなると配線抵抗や容量が増加するため、
プリチャージにかかる時間はさらに長くなる。このた
め、データ転送レートが低下してしまうという問題があ
る。

【００１２】この発明は以上のような問題を解決するた
めになされたもので、その目的は、データ転送レートの
低下を防ぐことができるデータ転送回路を提供すること
である。

【００１３】

【課題を解決するための手段】この発明の１つの局面に
従ったデータ転送回路は、第１および第２のノードと、
第３および第４のノードと、第１から第３の信号転送線
と、選択手段とを備える。第１および第２のノードは、
互いに相補的なデータ信号を受ける。第３および第４の
ノードは、互いに相補的なデータ信号を送出する。選択
手段は、第１から第３の信号転送線の中から、前回選択
された２つの信号転送線のうち前回選択されていない信
号転送線の電位と同じ電位の信号転送線と、前回選択さ
れていない信号転送線とを選択し、それらの一端をそれ
ぞれ第１および第２のノードに接続しかつそれらの他端
をそれぞれ第３および第４のノードに接続する。

【００１４】上記データ転送回路においては、今回転送
される互いに相補的なデータ信号は、第１および第２の
ノードから、前回選択された２つの信号転送線のうち前
回選択されていない信号転送線の電位と同じ電位の信号
転送線および前回選択されていない信号転送線を通じて
第３および第４のノードへと転送される。このときに、
第１から第３の信号転送線の中から今回のデータ信号の
転送用に選択された２本の信号転送線、すなわち、前回
選択された２つの信号転送線のうち前回選択されていな
い信号転送線の電位と同じ電位の信号転送線および前回
選択されていない信号転送線の電位を等しくするための
プリチャージを行なう必要がない。これにより、信号転
送線が長くなることによるデータ転送レートの低下を防
ぐことができる。

【００１５】好ましくは、上記第３および第４のノード
は、互いに相補的なデータ信号を受け、上記第１および
第２のノードは、互いに相補的なデータ信号を送出す
る。

【００１６】上記データ転送回路においては、今回転送
される互いに相補的なデータ信号を、第１および第２の
ノードから、選択された２本の信号転送線を通じて第３
および第４のノードへ転送することも、第３および第４
のノードから、選択された２本の信号転送線を通じて第
１および第２のノードへ転送することもできる。

【００１７】好ましくは、上記選択手段は、保持手段を
含む。保持手段は、第１から第３の信号転送線のうち選
択されない信号転送線の電位を保持する。

【００１８】上記データ転送回路においては、保持手段
によって、選択されない信号転送線の電位が保持手段に
よって保持されるため、選択されない信号転送線の電位
が変動することなく一定に維持される。

【００１９】好ましくは、上記選択手段は、プリチャー
ジ回路を含む。プリチャージ回路は、第１から第３の信
号転送線のうち選択されない信号転送線を論理ハイレベ
ルにプリチャージする。

【００２０】上記データ転送回路においては、今回のデ
ータ信号の転送用に選択された２本の信号転送線、すな
わち、前回選択された２つの信号転送線のうち前回選択
されていない信号転送線の電位と同じ電位の信号転送線
および前回選択されていない信号転送線の電位はともに
論理ハイレベルとなる。

【００２１】好ましくは、上記選択手段は、制御回路
と、第１から第８のトランジスタとを含む。制御回路
は、クロック信号に応答して第１から第４の制御信号を
生成する。第１のトランジスタは、第１のノードと第１
の信号転送線との間に接続され、第１の制御信号に応答
してオン／オフする。第２のトランジスタは、第１のノ
ードと第２の信号転送線との間に接続され、第２の制御
信号に応答してオン／オフする。第３のトランジスタ
は、第２のノードと第２の信号転送線との間に接続さ
れ、第３の制御信号に応答してオン／オフする。第４の
トランジスタは、第２のノードと第３の信号転送線との
間に接続され、第４の制御信号に応答してオン／オフす
る。第５のトランジスタは、第３のノードと第１の信号
転送線との間に接続され、第１の制御信号に応答してオ
ン／オフする。第６のトランジスタは、第３のノードと
第２の信号転送線との間に接続され、第２の制御信号に
応答してオン／オフする。第７のトランジスタは、第４
のノードと第２の信号転送線との間に接続され、第３の
制御信号に応答してオン／オフする。第８のトランジス
タは、第４のノードと第３の信号転送線との間に接続さ
れ、第４の制御信号に応答してオン／オフする。

【００２２】この発明のもう１つの局面に従ったデータ
転送回路は、第１および第２のノードと、第３および第
４のノードと、第１から第３の信号転送線と、選択手段
と、プリチャージ手段とを備える。第１および第２のノ
ードは、互いに相補的なデータ信号を受ける。第３およ
び第４のノードは、互いに相補的なデータ信号を送出す
る。選択手段は、第２の信号転送線と、第１および第３
の信号転送線のうち前回選択されていない信号転送線と
を選択してそれらの一端をそれぞれ第１および第２のノ
ードに接続しかつそれらの他端をそれぞれ第３および第
４のノードに接続する。プリチャージ手段は、第１およ
び第３の信号選択線のうち選択されない信号転送線を第
２の信号転送線の電位と同じ電位にプリチャージする。

【００２３】上記データ転送回路においては、今回転送
される互いに相補的なデータ信号は、第１および第２の
ノードから、第２の信号転送線および第１および第３の
信号転送線のうち前回選択されていない信号転送線を通
じて第３および第４のノードへと転送される。前回選択
されていない信号転送線は、前回のデータ信号の転送時
に第２の信号転送線の電位と同じ電位にあらかじめプリ
チャージされている。この結果、データ転送レートの低
下を防ぐことができる。

【００２４】好ましくは、上記第３および第４のノード
はさらに、互いに相補的なデータ信号を受け、上記第１
および第２のノードはさらに、互いに相補的なデータ信
号を送出する。

【００２５】好ましくは、上記選択手段は、第１から第
８のトランジスタを含む。第１のトランジスタは、第１
の信号転送線と第１のノードとの間に接続される。第２
のトランジスタは、第２の信号転送線と第２のノードと
の間に接続され、第１のトランジスタと同時にオン／オ
フする。第３のトランジスタは、第２の信号転送線と第
１のノードとの間に接続され、第１および第２のトラン
ジスタと相補的にオン／オフする。第４のトランジスタ
は、第３の信号転送線と第２のノードとの間に接続さ
れ、第１および第２のトランジスタと相補的にオン／オ
フする。第５のトランジスタは、第１の信号転送線と第
３のノードとの間に接続される。第６のトランジスタ
は、第２の信号転送線と第４のノードとの間に接続さ
れ、第５のトランジスタと同時にオン／オフする、。第
７のトランジスタは、第２の信号転送線と第３のノード
との間に接続され、第５および第６のトランジスタと相
補的にオン／オフする。第８のトランジスタは、第３の
信号転送線と第４のノードとの間に接続され、第５およ
び第６のトランジスタと相補的にオン／オフする。

【００２６】好ましくは、上記プリチャージ手段は、第
９および第１０のトランジスタを含む。第９のトランジ
スタは、第１の信号転送線と第２の信号転送線との間に
接続され、第１および第２のトランジスタと相補的にオ
ン／オフする。第１０のトランジスタは、第２の信号転
送線と第３の信号転送線との間に接続され、第３および
第４のトランジスタと相補的にオン／オフする。

【００２７】この発明のさらにもう１つの局面にしたが
ったデータ転送回路は、互いに相補的なデータ信号を受
ける第１および第２のノードと、互いに相補的なデータ
信号を送出する第３および第４のノードと、第１から第
４の信号転送線と、第１の選択手段と、第２の選択手段
と、第１から第８の接続手段と、第１から第４のプリチ
ャージ手段とを備える。

【００２８】第１の選択手段は、クロック信号に応答し
て第１および第２の信号転送線と第３および第４の信号
転送線とを交互に選択しその選択した２本の信号転送線
の一端をそれぞれ第１および第２のノードに接続する。
第２の選択手段は、第１の選択手段により選択された２
本の信号転送線の他端をそれぞれ第３および第４のノー
ドに接続する。

【００２９】第１の接続手段は、第３の信号転送線が前
回論理ローレベルでありかつ第１の信号転送線が今回論
理ローレベルの信号を転送するとき第１の信号転送線と
第３の信号転送線とを接続する。第２の接続手段は、第
１の信号転送線が前回論理ローレベルでありかつ第３の
信号転送線が今回論理ローレベルの信号を転送するとき
第１の信号転送線と第３の信号転送線とを接続する。第
３の接続手段は、第４の信号転送線が前回論理ローレベ
ルでありかつ第１の信号転送線が今回論理ローレベルの
信号を転送するとき第１の信号転送線と第４の信号転送
線とを接続する。第４の接続手段は、第１の信号転送線
が前回論理ローレベルでありかつ第４の信号転送線が今
回論理ローレベルの信号を転送するとき第１の信号転送
線と第４の信号転送線とを接続する。第５の接続手段
は、第３の信号転送線が前回論理ローレベルでありかつ
第２の信号転送線が今回論理ローレベルの信号を転送す
るとき第２の信号転送線と第３の信号転送線とを接続す
る。第６の接続手段は、第２の信号転送線が前回論理ロ
ーレベルでありかつ第３の信号転送線が今回論理ローレ
ベルの信号を転送するとき第２の信号転送線と第３の信
号転送線とを接続する。第７の接続手段は、第４の信号
転送線が前回論理ローレベルでありかつ第２の信号転送
線が今回論理ローレベルの信号を転送するとき第２の信
号転送線と第４の信号転送線とを接続する。第８の接続
手段は、第２の信号転送線が前回論理ローレベルであり
かつ第４の信号転送線が今回論理ローレベルの信号を転
送するとき第２の信号転送線と第４の信号転送線とを接
続する。

【００３０】第１のプリチャージ手段は、第２または第
４の接続手段による接続が行われてから所定時間後に第
１の信号転送線を論理ハイレベルにプリチャージする。
第２のプリチャージ手段は、第６または第８の接続手段
による接続が行われてから所定時間後に第２の信号転送
線を論理ハイレベルにプリチャージする。第３のプリチ
ャージ手段は、第１または第５の接続手段による接続が
行われてから所定時間後に第３の信号転送線を論理ハイ
レベルにプリチャージする。第４のプリチャージ手段
は、第３または第７の接続手段による接続が行われてか
ら所定時間後に第４の信号転送線を論理ハイレベルにプ
リチャージする。

【００３１】上記データ転送回路においては、前回選択
された２本の信号転送線のうち論理ローレベルのデータ
信号を転送した信号転送線と、今回選択された２本の信
号転送線のうち論理ローレベルのデータ信号を転送する
信号転送線とが対応する接続手段によって接続される。
これにより、今回選択された２本の信号転送線のうち論
理ローレベルのデータ信号を転送する信号転送線の電荷
が、前回選択された２本の信号転送線のうち論理ローレ
ベルのデータ信号を転送した信号転送線へ供給される。
この結果、今回選択された２本の信号転送線のうち論理
ローレベルのデータ信号を転送する信号転送線の電圧は
論理ハイレベルよりも低くなり、前回選択された２本の
信号転送線のうち論理ローレベルのデータ信号を転送し
た信号転送線の電圧は論理ローレベルよりも高くなる。
これにより、前回選択された２本の信号転送線のうち論
理ローレベルのデータ信号を転送した信号転送線をプリ
チャージするための消費電力を低減することができる。

【００３２】好ましくは、第１の接続手段は、第１およ
び第２のトランジスタを含む。第１のトランジスタは、
第１の信号転送線と第３の信号転送線との間に接続さ
れ、その第１の信号転送線における接続点と第１の選択
手段との間の第１の信号転送線に接続されたゲートを有
する。第２のトランジスタは、第１のトランジスタと第
３の信号転送線との間に接続され、第３の信号転送線に
接続されたゲートを有する。第２の接続手段は、第３お
よび第４のトランジスタを含む。第３のトランジスタ
は、第１の信号転送線と第３の信号転送線との間に接続
され、その第３の信号転送線における接続点と第１の選
択手段との間の第３の信号転送線に接続されたゲートを
有する。第４のトランジスタは、第３のトランジスタと
第１の信号転送線との間に接続され、第１の信号転送線
に接続されたゲートを有する。第３の接続手段は、第５
および第６のトランジスタを含む。第５のトランジスタ
は、第１の信号転送線と第４の信号転送線との間に接続
され、その第１の信号転送線における接続点と第１の選
択手段との間の第１の信号転送線に接続されたゲートを
有する。第６のトランジスタは、第５のトランジスタと
第４の信号転送線との間に接続され、第４の信号転送線
に接続されたゲートを有する。第４の接続手段は、第７
および第８のトランジスタを含む。第７のトランジスタ
は、第１の信号転送線と第４の信号転送線との間に接続
され、その第４の信号転送線における接続点と第１の選
択手段との間の第４の信号転送線に接続されたゲートを
有する。第８のトランジスタは、第７のトランジスタと
第１の信号転送線との間に接続され、第１の信号転送線
に接続されたゲートを有する。第５の接続手段は、第９
および第１０のトランジスタを含む。第９のトランジス
タは、第２の信号転送線と第３の信号転送線との間に接
続され、その第２の信号転送線における接続点と第１の
選択手段との間の第２の信号転送線に接続されたゲート
を有する。第１０のトランジスタは、第９のトランジス
タと第３の信号転送線との間に接続され、第３の信号転
送線に接続される。第６の接続手段は、第１１および１
２のトランジスタを含む。第１１のトランジスタは、第
２の信号転送線と第３の信号転送線との間に接続され、
その第３の信号転送線における接続点と第１の選択手段
との間の第３の信号転送線に接続されたゲートを有す
る。第１２のトランジスタは、第１１のトランジスタと
第２の信号転送線との間に接続され、第２の信号転送線
に接続されたゲートを有する。第７の接続手段は、第１
３および１４のトランジスタを含む。第１３のトランジ
スタは、第２の信号転送線と第４の信号転送線との間に
接続され、その第２の信号転送線における接続点と第１
の選択手段との間の第２の信号転送線に接続されたゲー
トを有する。第１４のトランジスタは、第１３のトラン
ジスタと第４の信号転送線との間に接続され、第４の信
号転送線に接続されたゲートを有する。第８の接続手段
は、第１５および１６のトランジスタを含む。第１５の
トランジスタは、第２の信号転送線と第４の信号転送線
との間に接続され、その第４の信号転送線における接続
点と第１の選択手段との間の第４の信号転送線に接続さ
れたゲートを有する。第１６のトランジスタは、第１５
のトランジスタと第２の信号転送線との間に接続され、
第２の信号転送線に接続されたゲートを有する。

【００３３】好ましくは、第１の接続手段は、第１のト
ランジスタと、第１の論理和回路とを含む。第１のトラ
ンジスタは、第１の信号転送線と第３の信号転送線との
間に接続される。第１の論理和回路は、第１の入力ノー
ドと、第２の入力ノードとを有する。第１の入力ノード
は、第１のトランジスタと第１の信号転送線との接続点
と第１の選択手段との間の第１の信号転送線に接続され
る。第２の入力ノードは、第３の信号転送線に接続され
る。第２の接続手段は、第２のトランジスタと、第２の
論理輪回路とを含む。第２のトランジスタは、第１の信
号転送線と第３の信号転送線との間に接続される。第２
の論理輪回路は、第１の入力ノードと、第２の入力ノー
ドとを有する。第１の入力ノードは、第２のトランジス
タと第３の信号転送線との接続点と第１の選択手段との
間の第３の信号転送線に接続される。第２の入力ノード
は、第１の信号転送線に接続される。第３の接続手段
は、第３のトランジスタと、第３の論理和回路とを含
む。第３のトランジスタは、第１の信号転送線と第４の
信号転送線との間に接続される。第３の論理和回路は、
第１の入力ノードと、第２の入力ノードとを有する。第
１の入力ノードは、第３のトランジスタと第１の信号転
送線との接続点と第１の選択手段との間の第１の信号転
送線に接続される。第２の入力ノードは、第４の信号転
送線に接続される。第４の接続手段は、第４のトランジ
スタと、第４の論理和回路とを含む。第４のトランジス
タは、第１の信号転送線と第４の信号転送線との間に接
続される。第３の論理和回路は、第１の入力ノードと、
第２の入力ノードとを有する。第１の入力ノードは、第
４のトランジスタと第４の信号転送線との接続点と第１
の選択手段との間の第４の信号転送線に接続される。第
２の入力ノードは、第１の信号転送線に接続される。第
５の接続手段は、第５のトランジスタと、第５の論理和
回路とを含む。第５のトランジスタは、第２の信号転送
線と第３の信号転送線との間に接続される。第５の論理
和回路は、第１の入力ノードと、第２の入力ノードとを
有する。第１の入力ノードは、第５のトランジスタと第
２の信号転送線との接続点と第１の選択手段との間の第
２の信号転送線に接続される。第２の入力ノードは、第
３の信号転送線に接続される。第６の接続手段は、第６
のトランジスタと、第６の論理和回路とを含む。第６の
トランジスタは、第２の信号転送線と第３の信号転送線
との間に接続される。第６の論理和回路は、第１の入力
ノードと、第２の入力ノードとを有する。第１の入力ノ
ードは、第６のトランジスタと第３の信号転送線との接
続点と第１の選択手段との間の第３の信号転送線に接続
される。第２の入力ノードは、第２の信号転送線に接続
される。第７の接続手段は、第７のトランジスタと、第
７の論理和回路とを含む。第７のトランジスタは、第２
の信号転送線と第４の信号転送線との間に接続される。
第７の論理和回路は、第１の入力ノードと、第２の入力
ノードとを有する。第１の入力ノードは、第７のトラン
ジスタと第２の信号転送線との接続点と第１の選択手段
との間の第２の信号転送線に接続される。第２の入力ノ
ードは、第４の信号転送線に接続される。第８の接続手
段は、第８のトランジスタと、第８の論理和回路とを含
む。第８のトランジスタは、第２の信号転送線と第４の
信号転送線との間に接続される。第８の論理和回路は、
第１の入力ノードと、第２の入力ノードとを有する。第
１の入力ノードは、第８のトランジスタと第４の信号転
送線との接続点と第１の選択手段との間の第４の信号転
送線に接続さる。第２の入力ノードは、第２の信号転送
線に接続される。上記第１から第８のトランジスタは、
それぞれ第１から第８の論理和回路からの出力に応答し
てオン／オフする。

【００３４】好ましくは、上記第１の接続手段は、第１
および第２のトランジスタと、第１の否定論理積回路
と、第２の否定論理積回路とを含む。第１および第２の
トランジスタは、第１の信号転送線と第３の信号転送線
との間に直列に接続される。第１の否定論理積回路は、
第１および第２の入力ノードを含む。第１の入力ノード
は、第１のトランジスタと第１の信号転送線との接続点
と第１の選択手段との間の第１の信号転送線に接続され
る。第２の入力ノードは、電源ノードに接続される。第
２の否定論理積回路は、第１および第２の入力ノードを
含む。第１の入力ノードは、第３の信号転送線に接続さ
れる。第２の入力ノードは、電源ノードに接続される。
第２の接続手段は、第３および第４のトランジスタと、
第３の否定論理積回路と、第４の否定論理積回路とを含
む。第３および第４のトランジスタは、第３の信号転送
線と第１の信号転送線との間に直列に接続される。第３
の否定論理積回路は、第１および第２の入力ノードを含
む。第１の入力ノードは、第３のトランジスタと第３の
信号転送線との接続点と第１の選択手段との間の第３の
信号転送線に接続される。第２の入力ノードは、電源ノ
ードに接続される。第４の否定論理積回路は、第１およ
び第２の入力ノードを含む。第１の入力ノードは、第１
の信号転送線に接続される。第２の入力ノードは、電源
ノードに接続される。第３の接続手段は、第５および第
６のトランジスタと、第５の否定論理積回路と、第６の
否定論理積回路とを含む。第５および第６のトランジス
タは、第１の信号転送線と第４の信号転送線との間に直
列に接続される。第５の否定論理積回路は、第１および
第２の入力ノードを含む。第１の入力ノードは、第５の
トランジスタと第１の信号転送線との接続点と第１の選
択手段との間の第１の信号転送線に接続される。第２の
入力ノードは、電源ノードに接続される。第６の否定論
理積回路は、第１および第２の入力ノードを含む。第１
の入力ノードは、第４の信号転送線に接続される。第２
の入力ノードは、電源ノードに接続される。第４の接続
手段は、第７および第８のトランジスタと、第７の否定
論理積回路と、第８の否定論理積回路とを含む。第７お
よび第８のトランジスタは、第４の信号転送線と第１の
信号転送線との間に直列に接続される。第７の否定論理
積回路は、第１および第２の入力ノードを含む。第１の
入力ノードは、第７のトランジスタと第４の信号転送線
との接続点と第１の選択手段との間の第４の信号転送線
に接続される。第２の入力ノードは、電源ノードに接続
される。第８の否定論理積回路は、第１および第２の入
力ノードを含む。第１の入力ノードは、第１の信号転送
線に接続される。第２の入力ノードは、電源ノードに接
続される。第５の接続手段は、第９および第１０のトラ
ンジスタと、第９の否定論理積回路と、第１０の否定論
理積回路とを含む。第９および第１０のトランジスタ
は、第２の信号転送線と第３の信号転送線との間に直列
に接続される。第９の否定論理積回路は、第１および第
２の入力ノードを含む。第１の入力ノードは、第９のト
ランジスタと第２の信号転送線との接続点と第１の選択
手段との間の第２の信号転送線に接続される。第２の入
力ノードは、電源ノードに接続される。第１０の否定論
理積回路は、第１および第２の入力ノードを含む。第１
の入力ノードは、第３の信号転送線に接続される。第２
の入力ノードは、電源ノードに接続される。第６の接続
手段は、第１１および第１２のトランジスタと、第１１
の否定論理積回路と、第１２の否定論理積回路とを含
む。第１１および第１２のトランジスタは、第３の信号
転送線と第２の信号転送線との間に直列に接続される。
第１１の否定論理積回路は、第１および第２の入力ノー
ドを含む。第１の入力ノードは、第１１のトランジスタ
と第３の信号転送線との接続点と第１の選択手段との間
の第３の信号転送線に接続される。第２の入力ノード
は、電源ノードに接続される。第１２の否定論理積回路
は、第１および第２の入力ノードを含む。第１の入力ノ
ードは、第２の信号転送線に接続される。第２の入力ノ
ードは、電源ノードに接続される。第７の接続手段は、
第１３および第１４のトランジスタと、第１３の否定論
理積回路と、第１４の否定論理積回路とを含む。第１３
および第１４のトランジスタは、第２の信号転送線と第
４の信号転送線との間に直列に接続される。第１３の否
定論理積回路は、第１および第２の入力ノードを含む。
第１の入力ノードは、第１３のトランジスタと第２の信
号転送線との接続点と第１の選択手段との間の第２の信
号転送線に接続される。第２の入力ノードは、電源ノー
ドに接続される。第１４の否定論理積回路は、第１およ
び第２の入力ノードを含む。第１の入力ノードは、第４
の信号転送線に接続される。第２の入力ノードは、電源
ノードに接続される。第８の接続手段は、第１５および
第１６のトランジスタと、第１５の否定論理積回路と、
第１６の否定論理積回路とを含む。第１５および第１６
のトランジスタは、第４の信号転送線と第２の信号転送
線との間に直列に接続される。第１５の否定論理積回路
は、第１および第２の入力ノードを含む。第１の入力ノ
ードは、第１５のトランジスタと第４の信号転送線との
接続点と第１の選択手段との間の第４の信号転送線に接
続される。第２の入力ノードは、電源ノードに接続され
る。第１６の否定論理積回路は、第１および第２の入力
ノードを含む。第１の入力ノードは、第２の信号転送線
に接続される。第２の入力ノードは、電源ノードに接続
される。上記第１から第１６のトランジスタは、対応す
る第１から第１６の否定論理和回路からの出力をゲート
に受ける。

【００３５】好ましくは、上記データ転送回路はさら
に、第１から第６の接続手段を備える。第１の接続手段
は、第２の信号転送線が前回選択されておらずかつ第１
の信号転送線が今回論理ローレベルの信号を転送すると
き第１の信号転送線と第２の信号転送線とを接続する。
第２の接続手段は、第１の信号転送線が前回選択されて
おらずかつ第２の信号転送線が今回論理ローレベルの信
号を転送するとき第１の信号転送線と第２の信号転送線
とを接続する。第３の接続手段は、第３の信号転送線が
前回選択されておらずかつ第１の信号転送線が今回論理
ローレベルの信号を転送するとき第１の信号転送線と第
３の信号転送線とを接続する。第４の接続手段は、第１
の信号転送線が前回選択されておらずかつ第３の信号転
送線が今回論理ローレベルの信号を転送するとき第１の
信号転送線と第３の信号転送線とを接続する。第５の接
続手段は、第３の信号転送線が前回選択されておらずか
つ第２の信号転送線が今回論理ローレベルの信号を転送
するとき第２の信号転送線と第３の信号転送線とを接続
する。第６の接続手段は、第２の信号転送線が前回選択
されておらずかつ第３の信号転送線が今回論理ローレベ
ルの信号を転送するとき第２の信号転送線と第３の信号
転送線とを接続する。さらに上記プリチャージ手段は、
第１から第６の接続手段による接続から所定時間後に選
択されない信号転送線を論理ハイレベルにプリチャージ
する。

【００３６】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。

【００３７】［実施の形態１］図１は、この発明の実施
の形態１によるデータ転送回路を適用したＤＲＡＭの全
体構成を示すブロック図である。図１を参照して、この
ＤＲＡＭは、メモリセルアレイＭＣＡと、行デコーダＲ
Ｄと、列デコーダＣＤと、センスアンプＳＡと、入出力
線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２と、選択回路Ｓ
ＬＡ，ＳＬＢと、信号転送線ＤＬ１−ＤＬ３と、データ
入力バッファＩＢと、データ出力バッファＯＢと、デー
タ入出力ピンＤＱとを備える。なお、入出力線ＩＯ１，
／ＩＯ１，ＩＯ２，／ＩＯ２と、選択回路ＳＬＡ，ＳＬ
Ｂと、信号転送線ＤＬ１−ＤＬ３とでデータ転送回路が
構成される。

【００３８】メモリセルアレイＭＣＡは、行および列に
配置された複数のメモリセル（図示せず）と、行に配置
された複数のワード線（図示せず）と、列に配置された
複数のビット線対（図示せず）とを含む。行デコーダＲ
Ｄは、行アドレス信号に応答してワード線を選択的に活
性化する。列デコーダＣＤは、列アドレス信号に応答し
てビット線対を選択する。センスアンプＳＡは、メモリ
セルアレイＭＣＡ中のメモリセル（図示せず）からビッ
ト線対上に読出されたデータ信号を増幅する。入出力線
ＩＯ１および入出力線／ＩＯ１は、互いに相補的なデー
タ信号を伝送する。同様に、入出力線ＩＯ２，／ＩＯ２
は、互いに相補的なデータ信号を伝送する。選択回路Ｓ
ＬＡは、信号転送線ＤＬ１−ＤＬ３の中から、前回のデ
ータ転送のときに選択された２つの信号転送線のうち前
回選択されていない信号転送線の電位と同じ電位の信号
転送線と、前回選択されていない信号転送線とを選択
し、それらの一端をそれぞれ入出力線ＩＯ１，／ＩＯ１
に接続する。選択回路ＳＬＢは、信号転送線ＤＬ１−Ｄ
Ｌ３の中から、前回のデータ転送のときに選択された２
つの信号転送線のうち前回選択されていない信号転送線
の電位と同じ電位の信号転送線と、前回選択されていな
い信号転送線とを選択し、それらの他端をそれぞれ入出
力線ＩＯ２，／ＩＯ２に接続する。データ入力バッファ
ＩＢは、活性化信号ＩＥに応答してデータ入出力ピンＤ
Ｑからの外部データ信号を入出力線ＩＯ２，／ＩＯ２へ
出力する。データ出力バッファＯＢは、活性化信号ＯＥ
に応答して入出力線ＩＯ２，／ＩＯ２からのデータ信号
をデータ入出力ピンＤＱへ出力する。

【００３９】図２は、図１に示された選択回路ＳＬＡの
全体構成を示すブロック図である。図２を参照して、選
択回路ＳＬＡは、制御回路ＣＴＬと、ＮチャネルＭＯＳ
トランジスタＱＮ１−ＱＮ４とを含む。

【００４０】制御回路ＣＴＬは、クロック信号ＣＬＫ、
リセット信号ＲＳＴ、信号転送線ＤＬ１−ＤＬ３の電圧
に応答して制御信号Ｃ１−Ｃ４を生成する。Ｎチャネル
ＭＯＳトランジスタＱＮ１は、入出力線ＩＯ１と信号転
送線ＤＬ１との間に接続され、制御信号Ｃ１に応答して
オン／オフする。ＮチャネルＭＯＳトランジスタＱＮ２
は、入出力線ＩＯ１と信号転送線ＤＬ２との間に接続さ
れ、制御信号Ｃ２に応答してオン／オフする。Ｎチャネ
ルＭＯＳトランジスタＱＮ３は、入出力線／ＩＯ１と信
号転送線ＤＬ２との間に接続され、制御信号Ｃ３に応答
してオン／オフする。ＮチャネルＭＯＳトランジスタＱ
Ｎ４は、入出力線／ＩＯ１と信号転送線ＤＬ３との間に
接続され、制御信号Ｃ４に応答してオン／オフする。

【００４１】選択回路ＳＬＢは、図２に示された入出力
線ＩＯ１，／ＩＯ１に代えて入出力線ＩＯ２，／ＩＯ２
を備え、その他の構成を選択回路ＳＬＡと同じくする。

【００４２】図３は、図２に示された制御回路ＣＴＬの
構成を示すブロック図である。図３を参照して、制御回
路ＣＴＬは、インバータＩＶ１−ＩＶ３と、ＮＯＲ回路
ＮＲ１−ＮＲ３と、ＥＸ−ＮＯＲ（Ｅｘｃｌｕｓｉｖｅ
−ＮＯＲ）回路ＥＮＲ１−ＥＮＲ３と、フリップフロッ
プ回路ＦＦ１−ＦＦ３と、レベル保持回路ＬＫ１−ＬＫ
３とを含む。ＮＯＲ回路ＮＲ１は、制御信号Ｃ２，Ｃ３
のＮＯＲを出力する。インバータＩＶ１は、ＮＯＲ回路
ＮＲ１からの出力を反転する。

【００４３】レベル保持回路ＬＫ１は、クロック入力Ｃ
ＬＫに制御信号Ｃ１を受け、セット入力ＳＥＴにリセッ
ト信号ＲＳＴ１を受け、制御信号Ｃ１がL レベルのとき
信号転送線ＤＬ１の電圧Ｚ１を保持する。レベル保持回
路ＬＫ２は、クロック入力ＣＬＫにインバータＩＶ１の
出力を受け、セット入力ＳＥＴにリセット信号ＲＳＴ１
を受け、インバータＩＶ１の出力がL レベルのとき信号
転送線ＤＬ２の電圧Ｚ２を保持する。レベル保持回路Ｌ
Ｋ３は、クロック入力ＣＬＫに制御信号Ｃ４を受け、セ
ット入力ＳＥＴにリセット信号ＲＳＴ１を受け、制御信
号Ｃ４がL レベルのとき信号転送線ＤＬ３の電圧Ｚ３を
保持する。

【００４４】フリップフロップ回路ＦＦ１は、クロック
入力ＣＬＫに受けるクロック信号ＣＬＫ１、およびセッ
ト入力ＳＥＴに受けるリセット信号ＲＳＴ１に応答し
て、入力Ｄに受ける信号転送線ＤＬ１の電圧Ｚ１を所定
時間保持した後出力する。フリップフロップ回路ＦＦ２
は、クロック入力ＣＬＫに受けるクロック信号ＣＬＫ
１、およびリセット入力ＲＳＴにより受けるリセット信
号ＲＳＴ１に応答して、入力Ｄにより受ける信号転送線
ＤＬ２の電圧Ｚ２を所定時間保持した後出力する。フリ
ップフロップ回路ＦＦ３は、クロック入力ＣＬＫにより
受けるクロック信号ＣＬＫ１、およびセット入力ＳＥＴ
により受けるリセット信号ＲＳＴ１に応答して、入力Ｄ
により受ける信号転送線ＤＬ３の電圧Ｚ３を所定時間保
持した後出力する。

【００４５】ＥＸ−ＮＯＲ回路ＥＮＲ１は、フリップフ
ロップ回路ＦＦ１からの出力とフリップフロップ回路Ｆ
Ｆ２からの出力とのＥＸ−ＮＯＲを出力する。ＥＸ−Ｎ
ＯＲ回路ＥＮＲ１からの出力が制御信号Ｃ３となる。Ｅ
Ｘ−ＮＯＲ回路ＥＮＲ２は、フリップフロップ回路ＦＦ
１からの出力とフリップフロップ回路ＦＦ３からの出力
とのＥＸ−ＮＯＲを出力する。ＥＸ−ＮＯＲ回路ＥＮＲ
３は、フリップフロップ回路ＦＦ２からの出力とフリッ
プフロップ回路ＦＦ３とのＥＸ−ＮＯＲを出力する。Ｅ
Ｘ−ＮＯＲ回路ＥＮＲ３からの出力が制御信号Ｃ２とな
る。ＮＯＲ回路ＮＲ２は、ＥＸ−ＮＯＲ回路ＥＮＲ１と
ＥＸ−ＮＯＲ回路ＥＮＲ２とのＮＯＲを出力する。ＮＯ
Ｒ回路ＮＲ３は、ＥＸ−ＮＯＲ回路ＥＮＲ２とＥＸ−Ｎ
ＯＲ回路ＥＮＲ３とのＮＯＲを出力する。インバータＩ
Ｖ２は、ＮＯＲ回路ＮＲ２からの出力を反転する。イン
バータＩＶ２からの出力が制御信号Ｃ１となる。インバ
ータＩＶ３は、ＮＯＲ回路ＮＲ３からの出力を反転す
る。インバータＩＶ３からの出力が制御信号Ｃ４とな
る。

【００４６】図４は、図３に示されたフリップフロップ
回路ＦＦ１およびＦＦ３の構成を示すブロック図であ
る。図４を参照して、フリップフロップ回路ＦＦ１，Ｆ
Ｆ３は、インバータＩＶ１１−ＩＶ１５と、トランスフ
ァゲートＴＧ１１−ＴＧ１４と、ＮＡＮＤ回路ＮＤ１
１，ＮＤ１２とを含む。

【００４７】セット入力ＳＥＴに供給されるリセット信
号ＲＳＴ１は、セット信号ＳＥＴとしてＮＡＮＤ回路Ｎ
Ｄ１１，ＮＤ１２へ入力される。インバータＩＶ１１
は、クロック入力ＣＬＫに供給されるクロック信号ＣＬ
Ｋ１を反転する。インバータＩＶ１１からの出力が制御
信号ＴＣとなる。インバータＩＶ１２は、インバータＩ
Ｖ１１からの出力を反転する。インバータＩＶ１２から
の出力が制御信号Ｔ１となる。

【００４８】トランスファゲートＴＧ１１は、Ｐチャネ
ルＭＯＳトランジスタＰＴ１１と、ＮチャネルＭＯＳト
ランジスタＮＴ１１とを含む。ＰチャネルＭＯＳトラン
ジスタＰＴ１１は、入力ＤとノードＮ１１との間に接続
され、制御信号ＴＣに応答してオン／オフする。Ｎチャ
ネルＭＯＳトランジスタＮＴ１１は、入力ＤとノードＮ
１１との間にＰチャネルＭＯＳトランジスタＰＴ１１と
並列に接続され、制御信号Ｔ１に応答してオン／オフす
る。

【００４９】トランスファゲートＴＧ１２は、Ｐチャネ
ルＭＯＳトランジスタＰＴ１２と、ＮチャネルＭＯＳト
ランジスタＮＴ１２とを含む。ＰチャネルＭＯＳトラン
ジスタＰＴ１２は、ノードＮ１１とＮＡＮＤ回路ＮＤ１
１の出力との間に接続され、制御信号Ｔ１に応答してオ
ン／オフする。ＮチャネルＭＯＳトランジスタＮＴ１２
は、ノードＮ１１とＮＡＮＤ回路ＮＤ１１の出力との間
にＰチャネルＭＯＳトランジスタＰＴ１２と並列に接続
され、制御信号ＴＣに応答してオン／オフする。

【００５０】トランスファゲートＴＧ１３は、Ｐチャネ
ルＭＯＳトランジスタＰＴ１３と、ＮチャネルＭＯＳト
ランジスタＮＴ１３とを含む。ＰチャネルＭＯＳトラン
ジスタＰＴ１３は、ノードＮ１２とノードＮ１３との間
に接続され、制御信号Ｔ１に応答してオン／オフする。
ＮチャネルＭＯＳトランジスタＮＴ１３は、ノードＮ１
２とノードＮ１３との間にＰチャネルＭＯＳトランジス
タＰＴ１３と並列に接続され、制御信号ＴＣに応答して
オン／オフする。

【００５１】トランスファゲートＴＧ１４は、Ｐチャネ
ルＭＯＳトランジスタＰＴ１４と、ＮチャネルＭＯＳト
ランジスタＮＴ１４とを含む。ＰチャネルＭＯＳトラン
ジスタＰＴ１４は、ノードＮ１３とインバータＩＶ１４
の出力との間に接続され、制御信号ＴＣに応答してオン
／オフする。ＮチャネルＭＯＳトランジスタＮＴ１４
は、ノードＮ１３とインバータＩＶ１４の出力との間に
ＰチャネルＭＯＳトランジスタＰＴ１４と並列に接続さ
れ、制御信号Ｔ１に応答してオン／オフする。

【００５２】インバータＩＶ１３は、ノードＮ１１の電
圧を反転する。ＮＡＮＤ回路ＮＤ１１は、ノードＮ１２
の電圧とセット信号ＳＥＴとのＮＡＮＤを出力する。Ｎ
ＡＮＤ回路ＮＤ１２は、ノードＮ１３の電圧とセット信
号ＳＥＴとのＮＡＮＤを出力する。インバータＩＶ１４
は、ＮＡＮＤ回路ＮＤ１２の出力を反転する。インバー
タＩＶ１５は、ノードＮ１３の電圧を反転する。インバ
ータＩＶ１５の出力が、フリップフロップ回路ＦＦ１，
ＦＦ３の出力Ｑとなる。

【００５３】次に、以上のように構成されたフリップフ
ロップ回路ＦＦ１，ＦＦ３の動作について、セット入力
ＳＥＴに供給されるリセット信号ＲＳＴ１がＬレベルの
ときとＨレベルのときとに分けて説明する。

【００５４】（１）リセット信号ＲＳＴ１がＬレベルの
とき このときセット信号ＳＥＴはＬレベルとなり、これを受
けるＮＡＮＤ回路ＮＤ１１，ＮＤ１２の出力はＨレベル
となる。

【００５５】クロック入力ＣＬＫに供給されるクロック
信号ＣＬＫ１がＬレベルのとき、制御信号Ｔ１，ＴＣが
それぞれＬレベル、Ｈレベルとなる。これにより、トラ
ンスファゲートＴＧ１１，ＴＧ１４がオフになり、トラ
ンスファゲートＴＧ１２，ＴＧ１３がオンになる。この
結果、ＨレベルのＮＡＮＤ回路ＮＤ１１の出力がインバ
ータＩＶ１３，ＩＶ１５で反転されて、フリップフロッ
プ回路ＦＦ１，ＦＦ３の出力ＱはＨレベルとなる。

【００５６】クロック入力ＣＬＫに供給されるクロック
信号ＣＬＫ１がＨレベルのとき、制御信号Ｔ１，ＴＣが
それぞれＨレベル、Ｌレベルとなる。これにより、トラ
ンスファゲートＴＧ１１，ＴＧ１４がオンになり、トラ
ンスファゲートＴＧ１２，ＴＧ１３がオフになる。この
結果、ＨレベルのＮＡＮＤ回路ＮＤ１２の出力がインバ
ータＩＶ１４，ＩＶ１５で反転されて、フリップフロッ
プ回路ＦＦ１，ＦＦ３の出力ＱはＨレベルとなる。ま
た、入力Ｄの電圧がインバータＩＶ１３により反転され
てノードＮ１２に供給される。

【００５７】以上のように、リセット信号ＲＳＴ１がＬ
レベルのときは、クロック信号ＣＬＫ１にかかわらず、
フリップフロップ回路ＦＦ１，ＦＦ３の出力ＱはＨレベ
ルとなる。

【００５８】（２）リセット信号ＲＳＴ１がＨレベルの
とき このときセット信号ＳＥＴはＨレベルとなり、これを受
けるＮＡＮＤ回路ＮＤ１１は、ノードＮ１２の電圧を反
転して出力するインバータと等価となり、ＮＡＮＤ回路
ＮＤ１２は、ノードＮ１３の電圧を反転して出力するイ
ンバータと等価となる。

【００５９】クロック入力ＣＬＫに供給されるクロック
信号ＣＬＫ１がＨレベルのとき、制御信号Ｔ１，ＴＣが
それぞれＨレベル、Ｌレベルとなる。これにより、トラ
ンスファゲートＴＧ１１，ＴＧ１４がオンになり、トラ
ンスファゲートＴＧ１２，ＴＧ１３がオフになる。この
結果、ノードＮ１３の電圧がインバータＩＶ１５で反転
されて出力Ｑから出力される。また、ノードＮ１３の電
圧は、ＮＡＮＤ回路ＮＤ１２およびインバータＩＶ１４
により構成されるラッチ回路によって保持される。一
方、入力Ｄの電圧がインバータＩＶ１３により反転され
てノードＮ１２に供給される。

【００６０】ここで、クロック信号ＣＬＫ１がＨレベル
からＬレベルになると、制御信号Ｔ１，ＴＣがそれぞれ
Ｌレベル、Ｈレベルとなり、トランスファゲートＴＧ１
１，ＴＧ１４がオフになり、トランスファゲートＴＧ１
２，ＴＧ１３がオンになる。この結果、ノードＮ１２の
電圧がインバータＩＶ１５で反転されて出力Ｑから出力
される。また、ノードＮ１２の電圧は、ＮＡＮＤ回路Ｎ
Ｄ１１およびインバータＩＶ１３により構成されるラッ
チ回路によって保持される。

【００６１】さらにクロック信号ＣＬＫ１がＬレベルか
らＨレベルになると、制御信号Ｔ１，ＴＣがそれぞれＨ
レベル、Ｌレベルとなり、トランスファゲートＴＧ１
１，ＴＧ１４がオンになり、トランスファゲートＴＧ１
２，ＴＧ１３がオフになる。この結果、入力Ｄの電圧が
インバータＩＶ１３により反転されてノードＮ１２に供
給される。一方、ノードＮ１３の電圧は、ＮＡＮＤ回路
ＮＤ１２およびインバータＩＶ１４により構成されるラ
ッチ回路によって保持され、インバータＩＶ１５で反転
されて出力Ｑから出力される。

【００６２】図５は、図３に示されたフリップフロップ
回路ＦＦ２の構成を示すブロック図である。図５を参照
して、フリップフロップ回路ＦＦ２は、インバータＩＶ
２１−ＩＶ２５と、トランスファゲートＴＧ２１−ＴＧ
２４と、ＮＡＮＤ回路ＮＤ２１，ＮＤ２２とを含む。

【００６３】リセット入力ＲＳＴに供給されるリセット
信号ＲＳＴ１は、リセット信号ＲＳＴとしてＮＡＮＤ回
路ＮＤ２１，ＮＤ２２へ入力される。インバータＩＶ２
１は、クロック入力ＣＬＫに供給されるクロック信号Ｃ
ＬＫ１を反転する。インバータＩＶ２１からの出力が制
御信号ＴＣとなる。インバータＩＶ２２は、インバータ
ＩＶ２１からの出力を反転する。インバータＩＶ２２か
らの出力が制御信号Ｔ１となる。

【００６４】トランスファゲートＴＧ２１は、Ｐチャネ
ルＭＯＳトランジスタＰＴ２１と、ＮチャネルＭＯＳト
ランジスタＮＴ２１とを含む。ＰチャネルＭＯＳトラン
ジスタＰＴ２１は、入力ＤとノードＮ２１との間に接続
され、制御信号ＴＣに応答してオン／オフする。Ｎチャ
ネルＭＯＳトランジスタＮＴ２１は、入力ＤとノードＮ
２１との間にＰチャネルＭＯＳトランジスタＰＴ２１と
並列に接続され、制御信号Ｔ１に応答してオン／オフす
る。

【００６５】トランスファゲートＴＧ２２は、Ｐチャネ
ルＭＯＳトランジスタＰＴ２２と、ＮチャネルＭＯＳト
ランジスタＮＴ２２とを含む。ＰチャネルＭＯＳトラン
ジスタＰＴ２２は、ノードＮ２１とインバータＩＶ２３
の出力との間に接続され、制御信号Ｔ１に応答してオン
／オフする。ＮチャネルＭＯＳトランジスタＮＴ２２
は、ノードＮ２１とインバータＩＶ２３の出力との間に
ＰチャネルＭＯＳトランジスタＰＴ２２と並列に接続さ
れ、制御信号ＴＣに応答してオン／オフする。

【００６６】トランスファゲートＴＧ２３は、Ｐチャネ
ルＭＯＳトランジスタＰＴ２３と、ＮチャネルＭＯＳト
ランジスタＮＴ２３とを含む。ＰチャネルＭＯＳトラン
ジスタＰＴ２３は、ノードＮ２２とノードＮ２３との間
に接続され、制御信号Ｔ１に応答してオン／オフする。
ＮチャネルＭＯＳトランジスタＮＴ２３は、ノードＮ２
２とノードＮ２３との間にＰチャネルＭＯＳトランジス
タＰＴ２３と並列に接続され、制御信号ＴＣに応答して
オン／オフする。

【００６７】トランスファゲートＴＧ２４は、Ｐチャネ
ルＭＯＳトランジスタＰＴ２４と、ＮチャネルＭＯＳト
ランジスタＮＴ２４とを含む。ＰチャネルＭＯＳトラン
ジスタＰＴ２４は、ノードＮ２３とＮＡＮＤ回路ＮＤ２
２の出力との間に接続され、制御信号ＴＣに応答してオ
ン／オフする。ＮチャネルＭＯＳトランジスタＮＴ２４
は、ノードＮ２３とＮＡＮＤ回路ＮＤ２２の出力との間
にＰチャネルＭＯＳトランジスタＰＴ２４と並列に接続
され、制御信号Ｔ１に応答してオン／オフする。

【００６８】インバータＩＶ２３は、ノードＮ２２の電
圧を反転する。ＮＡＮＤ回路ＮＤ２１は、ノードＮ２１
の電圧とリセット信号ＲＳＴとのＮＡＮＤを出力する。
ＮＡＮＤ回路ＮＤ２２は、インバータＩＶ２４の出力と
リセット信号ＲＳＴとのＮＡＮＤを出力する。インバー
タＩＶ２４は、ノードＮ２３の電圧を反転する。インバ
ータＩＶ２５は、ノードＮ２３の電圧を反転する。イン
バータＩＶ２５の出力が、フリップフロップ回路ＦＦ２
の出力Ｑとなる。

【００６９】次に、以上のように構成されたフリップフ
ロップ回路ＦＦ２の動作について、リセット入力ＲＳＴ
に供給されるリセット信号ＲＳＴ１がＬレベルのときと
Ｈレベルのときとに分けて説明する。

【００７０】（１）リセット信号ＲＳＴ１がＬレベルの
とき このときリセット信号ＲＳＴはＬレベルとなり、これを
受けるＮＡＮＤ回路ＮＤ２１，ＮＤ２２の出力はＨレベ
ルとなる。

【００７１】クロック入力ＣＬＫに供給されるクロック
信号ＣＬＫ１がＬレベルのとき、制御信号Ｔ１，ＴＣが
それぞれＬレベル、Ｈレベルとなる。これにより、トラ
ンスファゲートＴＧ２１，ＴＧ２４がオフになり、トラ
ンスファゲートＴＧ２２，ＴＧ２３がオンになる。この
結果、ＨレベルのＮＡＮＤ回路ＮＤ２１の出力がインバ
ータＩＶ２５で反転されて、フリップフロップ回路ＦＦ
２の出力ＱはＬレベルとなる。

【００７２】クロック入力ＣＬＫに供給されるクロック
信号ＣＬＫ１がＨレベルのとき、制御信号Ｔ１，ＴＣが
それぞれＨレベル、Ｌレベルとなる。これにより、トラ
ンスファゲートＴＧ２１，ＴＧ２４がオンになり、トラ
ンスファゲートＴＧ２２，ＴＧ２３がオフになる。この
結果、ＨレベルのＮＡＮＤ回路ＮＤ２２の出力がインバ
ータＩＶ２５で反転されて、フリップフロップ回路ＦＦ
２の出力ＱはＬレベルとなる。

【００７３】以上のように、リセット信号ＲＳＴ１がＬ
レベルのときは、クロック信号ＣＬＫ１にかかわらず、
フリップフロップ回路ＦＦ２の出力ＱはＬレベルとな
る。

【００７４】（２）リセット信号ＲＳＴ１がＨレベルの
とき このときリセット信号ＲＳＴはＨレベルとなり、これを
受けるＮＡＮＤ回路ＮＤ２１は、ノードＮ２１の電圧を
反転して出力するインバータと等価となり、ＮＡＮＤ回
路ＮＤ２２は、インバータＩＶ２４の出力を反転して出
力するインバータと等価となる。したがって、図４に示
されたフリップフロップ回路ＦＦ１，ＦＦ３と同様の動
作をする。

【００７５】図６は、図３に示されたレベル保持回路Ｌ
Ｋ１−ＬＫ３の構成を示すブロック図である。図６を参
照して、レベル保持回路ＬＫ１−ＬＫ３は、インバータ
ＩＶ３１−ＩＶ３３と、ＮＯＲ回路ＮＲ３１とを含む。

【００７６】インバータＩＶ３１は、セット入力ＳＥＴ
に供給されるリセット信号ＲＳＴ１を反転する。ＮＯＲ
回路ＮＲ３１は、インバータＩＶ３１の出力とインバー
タＩＶ３３の出力とのＮＯＲを出力する。インバータＩ
Ｖ３２は、クロック入力ＣＬＫに供給される信号（レベ
ル保持回路ＬＫ１では制御信号Ｃ１、レベル保持回路Ｌ
Ｋ２ではインバータＩＶ１の出力、レベル保持回路ＬＫ
３では制御信号Ｃ４）を反転する。インバータＩＶ３３
は、クロック入力ＣＬＫに供給される信号およびインバ
ータＩＶ３２からの出力に応答して活性化され、ＮＯＲ
回路ＮＲ３１の出力を反転する。すなわち、インバータ
ＩＶ３１からの出力がＬレベルのときＮＯＲ回路ＮＲ３
１およびインバータＩＶ３３はラッチ回路を構成し、出
力Ｑに供給される電圧Ｚ１，Ｚ２，Ｚ３の値を保持す
る。

【００７７】次に、以上のように構成されたＤＲＡＭの
動作の概略について、図７に示すフローチャートを参照
しつつ説明する。

【００７８】まず、ステップＳＴ１において、信号転送
線ＤＬ１−ＤＬ３がＨレベルにプリチャージされる。

【００７９】次に、ステップＳＴ２において、信号転送
線ＤＬ１−ＤＬ３の電圧Ｚ１−Ｚ３がラッチされる。

【００８０】次に、ステップＳＴ３において、ステップ
ＳＴ２でラッチされた信号転送線ＤＬ１−ＤＬ３の電圧
Ｚ１−Ｚ３を比較して、電圧の等しい２本の信号転送線
（ここでは信号転送線ＤＬ１，ＤＬ３とする）を選択し
てそれらの一端をそれぞれ入出力線ＩＯ１，／ＩＯ１へ
接続し、他端を入出力線ＩＯ２，／ＩＯ２へ接続する。
残り１本の信号転送線（信号転送線ＤＬ２）の電圧Ｚ２
は、レベル保持回路で保持される。

【００８１】次に、ステップＳＴ４において、データ転
送が行われる。メモリセルアレイＭＣＡ中のメモリセル
からデータ信号を読み出す場合について説明すると、メ
モリセルのデータ信号がセンスアンプＳＡにより増幅さ
れて入出力線ＩＯ１，／ＩＯ１へ転送される。さらに、
入出力線ＩＯ１，／ＩＯ１から信号転送線ＤＬ１，ＤＬ
３を通じて入出力線ＩＯ２，／ＩＯ２へ転送される。入
出力線ＩＯ２，／ＩＯ２へ送られたデータ信号は、デー
タ出力バッファＯＢで増幅された後データ入出力ピンＤ
Ｑに出力される。なお、データ転送が行われる間も、残
り１本の信号転送線（信号転送線ＤＬ２）の電圧Ｚ２
は、レベル保持回路で保持されている。

【００８２】次に、ステップＳＴ５において、次のデー
タ転送を行うか否かの判断を行う。次のデータ転送を行
うときはステップＳＴ２へ進む。次のデータ転送を行わ
ないときはステップＳＴ１へ進む。

【００８３】次に、この実施の形態１によるＤＲＡＭの
動作について、図１に示されるメモリセルアレイＭＣＡ
中のメモリセルからデータ信号を読み出す場合を例に、
図８を参照しつつ説明する。

【００８４】（０）リセット期間（時刻ｔｃ０以前） 信号転送線ＤＬ１−ＤＬ３の電圧Ｚ１−Ｚ３がＨレベル
にプリチャージされる。また、クロック信号ＣＬＫ１は
Ｈレベル、リセット信号ＲＳＴ１はＬレベルである。こ
れにより、図４に示されるフリップフロップ回路ＦＦ
１，ＦＦ３において、トランスファゲートＴＧ１１，Ｔ
Ｇ１４はオンになり、トランスファゲートＴＧ１２，Ｔ
Ｇ１３はオフになるため、出力ＱはＨレベルとなり、ノ
ードＮ１２はＬレベルとなる。また、図５に示されるフ
リッププロップ回路ＦＦ２において、トランスファゲー
トＴＧ２１，ＴＧ２４はオン、トランスファゲートＴＧ
２２，ＴＧ２３はオフになるため、出力ＱはＬレベルと
なり、ノードＮ２２はＨレベルとなる。

【００８５】（１）１回目のデータ転送期間（時刻ｔｃ
０から時刻ｔｃ１まで） 時刻ｔｃ０において、クロック信号ＣＬＫ１がＬレベル
に立ち下がる。

【００８６】これに応答して、図１に示される行デコー
ダＲＤおよび列デコーダＣＤにより選択されたメモリセ
ルからのデータ信号が、センスアンプＳＡを通じて入出
力線ＩＯ１，／ＩＯ１上に相補的なデータ信号として読
み出される。ここでは、入出力線ＩＯ１の電圧をＸ１、
入出力線／ＩＯ１の電圧をＸ２とする。また、電圧Ｘ１
をＨレベル、電圧Ｘ２をＬレベルとする。

【００８７】また、クロック信号ＣＬＫ１の立ち下がり
に応答して、図４に示されるフリップフロップ回路ＦＦ
１，ＦＦ３において、トランスファゲートＴＧ１１，Ｔ
Ｇ１４はオフになり、トランスファゲートＴＧ１２，Ｔ
Ｇ１３はオンになる。これにより、ＬレベルのノードＮ
１２の電圧がインバータＩＶ１５で反転されて出力Ｑは
Ｈレベルとなる。インバータＩＶ１３およびＮＡＮＤ回
路ＮＤ１１により構成されるラッチ回路によって、ノー
ドＮ１２はＬレベルに保持される。また、図５に示され
るフリッププロップ回路ＦＦ２において、トランスファ
ゲートＴＧ２１，ＴＧ２４はオフ、トランスファゲート
ＴＧ２２，ＴＧ２３はオンになる。これにより、Ｈレベ
ルのノードＮ２２の電圧がインバータＩＶ２５で反転さ
れて出力ＱはＬレベルとなる。インバータＩＶ２３およ
びＮＡＮＤ回路ＮＤ２１により構成されるラッチ回路に
よって、ノードＮ２２はＨレベルに保持される。

【００８８】これらのフリップフロップ回路ＦＦ１−Ｆ
Ｆ３からの出力Ｑによって、図３を参照して、制御信号
Ｃ１，Ｃ４はＨレベル、制御信号Ｃ２，Ｃ３はＬレベル
となる。

【００８９】この制御信号Ｃ１−Ｃ４に応答して、図２
に示されるＮＭＯＳトランジスタＱＮ１，ＱＮ４がオン
になり、ＮＭＯＳトランジスタＱＮ２，ＱＮ３がオフに
なる。この結果、選択回路ＳＬＡにおけるＮチャネルＭ
ＯＳトランジスタＱＮ１により信号転送線ＤＬ１の一端
が入出力線ＩＯ１に接続され、選択回路ＳＬＢにおける
ＮチャネルＭＯＳトランジスタＱＮ１により信号転送線
ＤＬ１の他端が入出力線ＩＯ２に接続される。また、選
択回路ＳＬＡにおけるＮチャネルＭＯＳトランジスタＱ
Ｎ４により信号転送線ＤＬ３の一端が入出力線／ＩＯ１
に接続され、選択回路ＳＬＢにおけるＮチャネルＭＯＳ
トランジスタＱＮ４により信号転送線ＤＬ３の他端が入
出力線／ＩＯ２に接続される。なお、信号転送線ＤＬ２
は、入出力線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２のい
ずれとも接続されない。

【００９０】これにより、入出力線ＩＯ１，／ＩＯ１上
のデータ信号はそれぞれ信号転送線ＤＬ１，ＤＬ３によ
り入出力線ＩＯ２，／ＩＯ２へ転送される。これによ
り、信号転送線ＤＬ１の電圧Ｚ１はＨレベル、信号転送
線ＤＬ３の電圧Ｚ３はＬレベルとなる。ここで、入出力
線ＩＯ２の電圧をＹ１、入出力線／ＩＯ２の電圧をＹ２
とする。転送されたデータ信号を受けて電圧Ｙ１はＨレ
ベル、電圧Ｙ２はＬレベルとなる。

【００９１】さらに、クロック信号ＣＬＫ１の立ち下が
りに応答して、活性（ここではＨレベルとする）のイネ
ーブル信号ＯＥがデータ出力バッファＯＢへ供給され、
データ出力バッファＯＢが活性化され、不活性（ここで
はＬレベルとする）のイネーブル信号ＩＥがデータ入力
バッファＩＢへ供給され、データ入力バッファＩＢが不
活性化される。

【００９２】入出力線ＩＯ２，／ＩＯ２へ転送されたデ
ータ信号は、この活性化されたデータ出力バッファＯＢ
により、データ入出力ピンＤＱへ出力される。

【００９３】ふたたび図３および図６を参照して、この
データ転送期間において制御信号Ｃ２，Ｃ３はＬレベル
であるため、インバータＩＶ１からＬレベルの信号がレ
ベル保持回路ＬＫ２のクロック入力ＣＬＫに供給され
る。この結果、信号転送線ＤＬ２の電圧Ｚ２（Ｈレベ
ル）は、ＮＯＲ回路ＮＲ３１およびインバータＩＶ３３
で構成されるラッチ回路によって保持される。一方、制
御信号Ｃ１，Ｃ４はＨレベルであるため、レベル保持回
路ＬＫ１，ＬＫ３は動作しない。

【００９４】時刻ｔ１において、クロック信号ＣＬＫ１
がＨレベルに立ち上がる。これにより、図４に示される
フリップフロップ回路ＦＦ１中のトランスファゲートＴ
Ｇ１１，ＴＧ１４がオフからオンになり、トランスファ
ゲートＴＧ１２，ＴＧ１３がオンからオフになる。フリ
ップフロップ回路ＦＦ１の入力Ｄへ供給される信号転送
線ＤＬ１の電圧Ｚ１（Ｈレベル）は、インバータＩＶ１
３で反転されてノードＮ１２へ供給される。この結果、
ノードＮ１２はＬレベルとなる。同様に、フリップフロ
ップ回路ＦＦ３の入力Ｄへ供給される信号転送線ＤＬ３
の電圧Ｚ３（Ｌレベル）により、フリップフロップ回路
ＦＦ３中のノードＮ１２はＨレベルとなる。また、図５
に示されるフリップフロップ回路ＦＦ２中のトランスフ
ァゲートＴＧ２１，ＴＧ２４がオフからオンになり、ト
ランスファゲートＴＧ２２，ＴＧ２３がオンからオフに
なる。フリップフロップ回路ＦＦ２の入力Ｄへ供給され
る信号転送線ＤＬ２の電圧Ｚ２（Ｈレベル）は、ＮＡＮ
Ｄ回路ＮＤ２１で反転されてノードＮ２２へ供給され
る。これにより、ノードＮ２２はＬレベルとなる。

【００９５】（２）２回目のデータ転送期間（時刻ｔｃ
１から時刻ｔｃ２まで） 時刻ｔｃ１において、クロック信号ＣＬＫ１がＬレベル
に立ち下がる。

【００９６】これに応答して、時刻ｔｃ０におけるのと
同様にして、メモリセルからのデータ信号が入出力線Ｉ
Ｏ１，／ＩＯ１上に読み出される。ここでは、電圧Ｘ１
をＬレベル、電圧Ｘ２をＨレベルとする。

【００９７】また、図４に示されるフリップフロップ回
路ＦＦ１において、ＬレベルのノードＮ１２の電圧がイ
ンバータＩＶ１５で反転されて出力ＱはＨレベルとな
る。フリップフロップ回路ＦＦ３において、Ｈレベルの
ノードＮ１２の電圧がインバータＩＶ１５で反転されて
出力ＱはＬレベルとなる。図５に示されるフリッププロ
ップ回路ＦＦ２において、ＨレベルのノードＮ２２の電
圧がインバータＩＶ２５で反転されて出力ＱはＬレベル
となる。

【００９８】これらのフリップフロップ回路ＦＦ１−Ｆ
Ｆ３からの出力Ｑによって、図３を参照して、制御信号
Ｃ１，Ｃ３はＨレベル、制御信号Ｃ２，Ｃ４はＬレベル
となる。

【００９９】この制御信号Ｃ１−Ｃ４に応答して、図２
に示されるＮＭＯＳトランジスタＱＮ１，ＱＮ３がオン
になり、ＮＭＯＳトランジスタＱＮ２，ＱＮ４がオフに
なる。この結果、選択回路ＳＬＡにおけるＮチャネルＭ
ＯＳトランジスタＱＮ１により信号転送線ＤＬ１の一端
が入出力線ＩＯ１に接続され、選択回路ＳＬＢにおける
ＮチャネルＭＯＳトランジスタＱＮ１により信号転送線
ＤＬ１の他端が入出力線ＩＯ２に接続される。また、選
択回路ＳＬＡにおけるＮチャネルＭＯＳトランジスタＱ
Ｎ３により信号転送線ＤＬ２の一端が入出力線／ＩＯ１
に接続され、選択回路ＳＬＢにおけるＮチャネルＭＯＳ
トランジスタＱＮ３により信号転送線ＤＬ２の他端が入
出力線／ＩＯ２に接続される。ここで、信号転送線ＤＬ
１，ＤＬ２の電圧Ｚ１，Ｚ２はともにＨレベルである。
なお、信号転送線ＤＬ３は、入出力線ＩＯ１，／ＩＯ
１，ＩＯ２，／ＩＯ２のいずれとも接続されない。

【０１００】これにより、入出力線ＩＯ１，／ＩＯ１上
のデータ信号はそれぞれ信号転送線ＤＬ１，ＤＬ２によ
り入出力線ＩＯ２，／ＩＯ２へ転送される。これによ
り、信号転送線ＤＬ１の電圧Ｚ１はＬレベル、信号転送
線ＤＬ２の電圧Ｚ２はＨレベルとなる。転送されたデー
タ信号を受けて電圧Ｙ１はＬレベル、電圧Ｙ２はＨレベ
ルとなる。

【０１０１】さらに、時刻ｔｃ０におけるのと同様にし
て、入出力線ＩＯ２，／ＩＯ２へ転送されたデータ信号
は、データ入出力ピンＤＱへ出力される。

【０１０２】ふたたび図３および図６を参照して、この
データ転送期間において制御信号Ｃ４はＬレベルである
ため、信号転送線ＤＬ３の電圧Ｚ３（Ｌレベル）は、レ
ベル保持回路ＬＫ３中のＮＯＲ回路ＮＲ３１およびイン
バータＩＶ３３で構成されるラッチ回路によって保持さ
れる。一方、制御信号Ｃ２はＬレベル、制御信号Ｃ３は
Ｈレベルであるため、インバータＩＶ１からＨレベルの
信号がレベル保持回路ＬＫ２のクロック入力ＣＬＫに供
給され、レベル保持回路ＬＫ２は動作しない。また、制
御信号Ｃ１はＨレベルであるため、レベル保持回路ＬＫ
１は動作しない。

【０１０３】時刻ｔ２において、クロック信号ＣＬＫ１
がＨレベルに立ち上がる。これにより、時刻ｔ１におけ
るのと同様にして、フリップフロップ回路ＦＦ１の入力
Ｄへ供給される信号転送線ＤＬ１の電圧Ｚ１（Ｌレベ
ル）は、インバータＩＶ１３で反転されてノードＮ１２
へ供給される。この結果、ノードＮ１２はＨレベルとな
る。フリップフロップ回路ＦＦ３の入力Ｄへ供給される
信号転送線ＤＬ３の電圧Ｚ３（Ｌレベル）により、フリ
ップフロップ回路ＦＦ３中のノードＮ１２はＨレベルと
なる。フリップフロップ回路ＦＦ２の入力Ｄへ供給され
る信号転送線ＤＬ２の電圧Ｚ２（Ｈレベル）により、フ
リップフロップ回路ＦＦ２中のノードＮ２２はＬレベル
となる。

【０１０４】（３）３回目のデータ転送期間（時刻ｔｃ
２から時刻ｔｃ３まで） 時刻ｔｃ２において、クロック信号ＣＬＫ１がＬレベル
に立ち下がる。

【０１０５】これに応答して、時刻ｔｃ０におけるのと
同様にして、メモリセルからのデータ信号が入出力線Ｉ
Ｏ１，／ＩＯ１上に読み出される。ここでは、電圧Ｘ１
をＬレベル、電圧Ｘ２をＨレベルとする。

【０１０６】また、時刻ｔｃ１におけるのと同様にし
て、フリップフロップ回路ＦＦ１―ＦＦ３の出力Ｑは、
それぞれＬレベル、Ｈレベル、Ｌレベルとなる。

【０１０７】これらのフリップフロップ回路ＦＦ１−Ｆ
Ｆ３からの出力Ｑによって、図３を参照して、制御信号
Ｃ１，Ｃ４はＨレベル、制御信号Ｃ２，Ｃ３はＬレベル
となる。

【０１０８】この制御信号Ｃ１−Ｃ４に応答して、図２
に示されるＮＭＯＳトランジスタＱＮ１，ＱＮ４がオン
になり、ＮＭＯＳトランジスタＱＮ２，ＱＮ３がオフに
なる。この結果、信号転送線ＤＬ１の一端が入出力線Ｉ
Ｏ１に接続され、他端が入出力線ＩＯ２に接続される。
また、信号転送線ＤＬ３の一端が入出力線／ＩＯ１に接
続され、他端が入出力線／ＩＯ２に接続される。ここ
で、信号転送線ＤＬ１，ＤＬ３の電圧Ｚ１，Ｚ３はとも
にＬレベルである。なお、信号転送線ＤＬ２は、入出力
線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２のいずれとも接
続されない。

【０１０９】これにより、入出力線ＩＯ１，／ＩＯ１上
のデータ信号はそれぞれ信号転送線ＤＬ１，ＤＬ３によ
り入出力線ＩＯ２，／ＩＯ２へ転送される。これによ
り、信号転送線ＤＬ１の電圧Ｚ１はＬレベル、信号転送
線ＤＬ３の電圧Ｚ３はＨレベルとなる。転送されたデー
タ信号を受けて電圧Ｙ１はＬレベル、電圧Ｙ２はＨレベ
ルとなる。

【０１１０】さらに、時刻ｔｃ０におけるのと同様にし
て、入出力線ＩＯ２，／ＩＯ２へ転送されたデータ信号
は、データ入出力ピンＤＱへ出力される。

【０１１１】ふたたび図３および図６を参照して、この
データ転送期間において制御信号Ｃ２，Ｃ３はＬレベル
であるため、インバータＩＶ１からＬレベルの信号がレ
ベル保持回路ＬＫ２のクロック入力ＣＬＫに供給され
る。この結果、信号転送線ＤＬ２の電圧Ｚ２（Ｈレベ
ル）は、ＮＯＲ回路ＮＲ３１およびインバータＩＶ３３
で構成されるラッチ回路によって保持される。一方、制
御信号Ｃ１，Ｃ４はＨレベルであるため、レベル保持回
路ＬＫ１，ＬＫ３は動作しない。

【０１１２】時刻ｔ３において、クロック信号ＣＬＫ１
がＨレベルに立ち上がる。これにより、時刻ｔ１におけ
るのと同様にして、フリップフロップ回路ＦＦ１の入力
Ｄへ供給される信号転送線ＤＬ１の電圧Ｚ１（Ｌレベ
ル）は、インバータＩＶ１３で反転されてノードＮ１２
へ供給される。この結果、ノードＮ１２はＨレベルとな
る。フリップフロップ回路ＦＦ３の入力Ｄへ供給される
信号転送線ＤＬ３の電圧Ｚ３（Ｈレベル）により、フリ
ップフロップ回路ＦＦ３中のノードＮ１２はＬレベルと
なる。フリップフロップ回路ＦＦ２の入力Ｄへ供給され
る信号転送線ＤＬ２の電圧Ｚ２（Ｈレベル）により、フ
リップフロップ回路ＦＦ２中のノードＮ２２はＬレベル
となる。

【０１１３】（４）４回目のデータ転送期間（時刻ｔｃ
３から時刻ｔｃ４まで） 時刻ｔｃ３において、クロック信号ＣＬＫ１がＬレベル
に立ち下がる。

【０１１４】これに応答して、時刻ｔｃ０におけるのと
同様にして、メモリセルからのデータ信号が入出力線Ｉ
Ｏ１，／ＩＯ１上に読み出される。ここでは、電圧Ｘ１
をＬレベル、電圧Ｘ２をＨレベルとする。

【０１１５】また、時刻ｔｃ１におけるのと同様にし
て、フリップフロップ回路ＦＦ１―ＦＦ３の出力Ｑは、
それぞれＬレベル、Ｈレベル、Ｈレベルとなる。

【０１１６】これらのフリップフロップ回路ＦＦ１−Ｆ
Ｆ３からの出力Ｑによって、図３を参照して、制御信号
Ｃ２，Ｃ４はＨレベル、制御信号Ｃ１，Ｃ３はＬレベル
となる。

【０１１７】この制御信号Ｃ１−Ｃ４に応答して、図２
に示されるＮＭＯＳトランジスタＱＮ２，ＱＮ４がオン
になり、ＮＭＯＳトランジスタＱＮ１，ＱＮ３がオフに
なる。この結果、信号転送線ＤＬ２の一端が入出力線Ｉ
Ｏ１に接続され、他端が入出力線ＩＯ２に接続される。
また、信号転送線ＤＬ３の一端が入出力線／ＩＯ１に接
続され、他端が入出力線／ＩＯ２に接続される。ここ
で、信号転送線ＤＬ２，ＤＬ３の電圧Ｚ２，Ｚ３はとも
にＨレベルである。なお、信号転送線ＤＬ１は、入出力
線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２のいずれとも接
続されない。

【０１１８】これにより、入出力線ＩＯ１，／ＩＯ１上
のデータ信号はそれぞれ信号転送線ＤＬ２，ＤＬ３によ
り入出力線ＩＯ２，／ＩＯ２へ転送される。これによ
り、信号転送線ＤＬ２の電圧Ｚ２はＬレベル、信号転送
線ＤＬ３の電圧Ｚ３はＨレベルとなる。転送されたデー
タ信号を受けて電圧Ｙ１はＬレベル、電圧Ｙ２はＨレベ
ルとなる。

【０１１９】さらに、時刻ｔｃ０におけるのと同様にし
て、入出力線ＩＯ２，／ＩＯ２へ転送されたデータ信号
は、データ入出力ピンＤＱへ出力される。

【０１２０】ふたたび図３および図６を参照して、この
データ転送期間において制御信号Ｃ１はＬレベルである
ため、信号転送線ＤＬ１の電圧Ｚ１（Ｌレベル）は、レ
ベル保持回路ＬＫ１中のＮＯＲ回路ＮＲ３１およびイン
バータＩＶ３３で構成されるラッチ回路によって保持さ
れる。一方、制御信号Ｃ２はＨレベル、制御信号Ｃ３は
Ｌレベルであるため、インバータＩＶ１からＨレベルの
信号がレベル保持回路ＬＫ２のクロック入力ＣＬＫに供
給され、レベル保持回路ＬＫ２は動作しない。また、制
御信号Ｃ４はＨレベルであるため、レベル保持回路ＬＫ
３は動作しない。

【０１２１】時刻ｔ４において、クロック信号ＣＬＫ１
がＨレベルに立ち上がる。これにより、時刻ｔ１におけ
るのと同様にして、フリップフロップ回路ＦＦ１の入力
Ｄへ供給される信号転送線ＤＬ１の電圧Ｚ１（Ｌレベ
ル）は、インバータＩＶ１３で反転されてノードＮ１２
へ供給される。この結果、ノードＮ１２はＨレベルとな
る。フリップフロップ回路ＦＦ３の入力Ｄへ供給される
信号転送線ＤＬ３の電圧Ｚ３（Ｈレベル）により、フリ
ップフロップ回路ＦＦ３中のノードＮ１２はＬレベルと
なる。フリップフロップ回路ＦＦ２の入力Ｄへ供給され
る信号転送線ＤＬ２の電圧Ｚ２（Ｌレベル）により、フ
リップフロップ回路ＦＦ２中のノードＮ２２はＨレベル
となる。

【０１２２】５回目以降のデータ転送についても、以上
と同様にして行われる。以上は、メモリセルアレイＭＣ
Ａからデータ信号を読み出す場合について説明したが、
次に、外部からのデータ信号をメモリセルアレイＭＣＡ
に書き込む場合について説明する。選択回路ＳＬＡ，Ｓ
ＬＢによってデータ転送用の２本の信号転送線が選択さ
れ、それらが入出力線に接続されてデータが転送される
という点については上記と同様であるので、以下簡単に
説明するにとどめる。

【０１２３】クロック信号ＣＬＫ１の立ち下がりに応答
して、活性（ここではＨレベルとする）のイネーブル信
号ＩＥがデータ入力バッファＩＢへ供給され、データ入
力バッファＩＢが活性化され、不活性（ここではＬレベ
ルとする）のイネーブル信号ＯＥがデータ入力バッファ
ＯＢへ供給され、データ出力バッファＯＢが不活性化さ
れる。データ入力バッファＩＢは、データ入出力ピンＤ
Ｑからのデータ信号を相補的な信号として入出力線ＩＯ
２，／ＩＯ２へ供給する。さらに、選択回路ＳＬＡ，Ｓ
ＬＢによって選択された２本の信号転送線によって入出
力線ＩＯ１，／ＩＯ１へ転送され、行デコーダＲＤおよ
び列デコーダＣＤにより選択されたメモリセルへデータ
信号が書込まれる。

【０１２４】以上のように、この実施の形態１によるデ
ータ転送回路は、双方向にデータ転送が行われる回路に
も適用することができる。

【０１２５】ここで、データ転送時における信号転送線
ＤＬ１−ＤＬ３の電圧について、図９を参照して説明す
る。

【０１２６】リセット期間では、信号転送線ＤＬ１−Ｄ
Ｌ３はＨレベルにプリチャージされる。１回目のデータ
転送では、信号転送線ＤＬ１，ＤＬ３が使用され、デー
タ転送によって信号転送線ＤＬ１の電圧Ｚ１はＨレベ
ル、信号転送線ＤＬ３の電圧Ｚ３はＬレベルとなる。一
方、信号転送線ＤＬ２の電圧Ｚ２はＨレベルのまま保持
される。２回目のデータ転送には、１回目のデータ転送
に使用されなかった信号転送線ＤＬ２と、信号転送線Ｄ
Ｌ２の電圧Ｚ２（Ｈレベル）と電圧の等しい信号転送線
ＤＬ１とが使用される。信号転送線ＤＬ３は、２回目の
データ転送には使用されず、その電圧Ｚ３はＬレベルの
まま保持される。２回目のデータ転送によって信号転送
線ＤＬ１の電圧Ｚ１はＨレベル、信号転送線ＤＬ２の電
圧Ｚ２はＬレベルとなる。

【０１２７】このように、この実施の形態１では、各回
のデータ転送の際に、前回使用されていない信号転送線
と、その使用されていない信号転送線と電圧の等しい信
号転送線との２本を選択して使用する。すなわち、各回
のデータ転送に使用される２本の信号転送線の電圧があ
らかじめ等しいため、プリチャージを行う必要がない。
この結果、プリチャージのために必要な時間分データ転
送レートを向上させることができる。また、プリチャー
ジに必要な分だけ消費電力を低減させることができる。

【０１２８】なお、信号転送線ＤＬ１−ＤＬ３が長くな
ると、信号転送線ＤＬ１−ＤＬ３を転送されるデータ信
号が減衰したり、波形が乱れたりする。これを防ぐた
め、図１０に示すように、信号転送線ＤＬ１−ＤＬ３の
途中に、バッファＢＦＡ，ＢＦＢと、トランスファゲー
トＴＧＡ，ＴＧＢとを設けることもできる。図１０に
は、信号転送線ＤＬ１についてのみ示す。バッファＢＦ
Ａは、イネーブル信号ＯＥか活性のとき入力される信号
を増幅しかつその波形を整形する。トランスファゲート
ＴＧＡは、イネーブル信号ＯＥが活性のときオフにな
り、不活性のときオンになる。バッファＢＦＢは、イネ
ーブル信号ＩＥか活性のとき入力される信号を増幅しか
つその波形を整形する。トランスファゲートＴＧＢは、
イネーブル信号ＩＥが活性のときオフになり、不活性の
ときオンになる。これにより、メモリセルアレイＭＣＡ
からのデータ信号を読み出すときには、データ信号はバ
ッファＢＦＡで増幅かつ整形された後トランスファゲー
トＴＧＢを通じて選択回路ＳＬＢへ転送される。また、
メモリセルアレイＭＣＡにデータ信号を書込むときに
は、データ信号はバッファＢＦＢで増幅かつ整形された
後トランスファゲートＴＧＡと通じて選択回路ＳＬＡへ
転送される。なお、一方向にだけデータ転送を行うよう
な場合には、図１１に示されるようなバッファＢＦを設
けることができる。

【０１２９】［実施の形態２］この発明の実施の形態２
によるデータ転送回路は、図３に示されたレベル保持回
路ＬＫ１−ＬＫ３、ＮＯＲ回路ＮＲ１、およびインバー
タＩＶ１に代えて、ＮＡＮＤ回路ＮＤ５１−ＮＤ５３
と、インバータＩＶ５１−ＩＶ５３と、ＰチャネルＭＯ
ＳトランジスタＰＴ５１−ＰＴ５３とを備える。

【０１３０】ＮＡＮＤ回路ＮＤ５１は、制御信号Ｃ１と
リセット信号ＲＳＴ１とのＮＡＮＤを出力する。ＮＡＮ
Ｄ回路ＮＤ５２は、制御信号Ｃ２およびＣ３と、リセッ
ト信号ＲＳＴ１とのＮＡＮＤを出力する。ＮＡＮＤ回路
ＮＤ５３は、制御信号Ｃ４とリセット信号ＲＳＴ１との
ＮＡＮＤを出力する。インバータＩＶ５１―ＩＶ５３
は、それぞれＮＡＮＤ回路ＮＤ５１−ＮＤ５３の出力を
反転する。ＰチャネルＭＯＳトランジスタＰＴ５１は、
電源ノードＶＣＣとノードＮ５１との間に接続され、イ
ンバータＩＶ５１の出力をゲートに受ける。ノードＮ５
１は、信号転送線ＤＬ１の電圧Ｚ１を受ける。Ｐチャネ
ルＭＯＳトランジスタＰＴ５２は、電源ノードＶＣＣと
ノードＮ５２との間に接続され、インバータＩＶ５２の
出力をゲートに受ける。ノードＮ５２は、信号転送線Ｄ
Ｌ２の電圧Ｚ２を受ける。ＰチャネルＭＯＳトランジス
タＰＴ５３は、電源ノードＶＣＣとノードＮ５３との間
に接続され、インバータＩＶ５３の出力をゲートに受け
る。ノードＮ５３は、信号転送線ＤＬ３の電圧Ｚ３を受
ける。

【０１３１】次に、以上のように構成されたデータ転送
回路を適用したＤＲＡＭの動作の概略について、図１３
に示すフローチャートを参照しつつ説明する。

【０１３２】まず、ステップＳＴ１１において、信号転
送線ＤＬ１−ＤＬ３がＨレベルにプリチャージされる。

【０１３３】次に、ステップＳＴ１２において、信号転
送線ＤＬ１−ＤＬ３の電圧Ｚ１−Ｚ３がラッチされる。

【０１３４】次に、ステップＳＴ１３において、ステッ
プＳＴ１２でラッチされた信号転送線ＤＬ１−ＤＬ３の
電圧Ｚ１−Ｚ３を比較して、電圧の等しい２本の信号転
送線（ここでは信号転送線ＤＬ１，ＤＬ３とする）を選
択してそれらの一端をそれぞれ入出力線ＩＯ１，／ＩＯ
１へ接続し、他端を入出力線ＩＯ２，／ＩＯ２へ接続す
る。残り１本の信号転送線（信号転送線ＤＬ２）の電圧
Ｚ２は、Ｈレベルにプリチャージされる。

【０１３５】次に、ステップＳＴ１４において、データ
転送が行われる。なお、データ転送が行われている間、
残り１本の信号転送線（信号転送線ＤＬ２）の電圧Ｚ２
は、Ｈレベルにプリチャージされている。

【０１３６】次に、ステップＳ１５において、次のデー
タ転送を行うか否かの判断を行う。次のデータ転送を行
うときはステップＳＴ１２へ進む。次のデータ転送を行
わないときはステップＳＴ１１へ進む。

【０１３７】次に、この実施の形態２によるＤＲＡＭの
動作について、図１に示されるメモリセルアレイＭＣＡ
中のメモリセルからデータ信号を読み出す場合を例に、
図１４を参照しつつ説明する。

【０１３８】（０）リセット期間（時刻ｔｃ０以前） 実施の形態１に示されるのと同様に、信号転送線ＤＬ１
−ＤＬ３の電圧Ｚ１−Ｚ３がＨレベルにプリチャージさ
れる。また、フリップフロップ回路ＦＦ１，ＦＦ３の出
力ＱはＨレベルとなり、ノードＮ１２はＬレベルとな
る。また、フリッププロップ回路ＦＦ２の出力ＱはＬレ
ベルとなり、ノードＮ２２はＨレベルとなる。

【０１３９】（１）１回目のデータ転送期間（時刻ｔｃ
０から時刻ｔｃ１まで） 時刻ｔｃ０において、クロック信号ＣＬＫ１がＬレベル
に立ち下がる。

【０１４０】これに応答して、メモリセルからのデータ
信号が入出力線ＩＯ１，／ＩＯ１上に相補的なデータ信
号として読み出される。ここでは、電圧Ｘ１をＨレベ
ル、電圧Ｘ２をＬレベルとする。

【０１４１】また、クロック信号ＣＬＫ１の立ち下がり
に応答して、実施の形態1 に示されるのと同様にして、
選択回路ＳＬＡにおけるＮチャネルＭＯＳトランジスタ
ＱＮ１により信号転送線ＤＬ１の一端が入出力線ＩＯ１
に接続され、選択回路ＳＬＢにおけるＮチャネルＭＯＳ
トランジスタＱＮ１により信号転送線ＤＬ１の他端が入
出力線ＩＯ２に接続される。また、選択回路ＳＬＡにお
けるＮチャネルＭＯＳトランジスタＱＮ４により信号転
送線ＤＬ３の一端が入出力線／ＩＯ１に接続され、選択
回路ＳＬＢにおけるＮチャネルＭＯＳトランジスタＱＮ
４により信号転送線ＤＬ３の他端が入出力線／ＩＯ２に
接続される。なお、信号転送線ＤＬ２は、入出力線ＩＯ
１，／ＩＯ１，ＩＯ２，／ＩＯ２のいずれとも接続され
ない。

【０１４２】これにより、入出力線ＩＯ１，／ＩＯ１上
のデータ信号はそれぞれ信号転送線ＤＬ１，ＤＬ３によ
り入出力線ＩＯ２，／ＩＯ２へ転送される。これによ
り、信号転送線ＤＬ１の電圧Ｚ１はＨレベル、信号転送
線ＤＬ３の電圧Ｚ３はＬレベルとなる。転送されたデー
タ信号を受けて電圧Ｙ１はＨレベル、電圧Ｙ２はＬレベ
ルとなる。

【０１４３】さらに、入出力線ＩＯ２，／ＩＯ２へ転送
されたデータ信号は、データ出力バッファＯＢにより、
データ入出力ピンＤＱへ出力される。

【０１４４】図１２を参照して、このデータ転送期間に
おいて制御信号Ｃ１，Ｃ４はＨレベルであるため、イン
バータＩＶ５１，ＩＶ５３の出力はＨレベルとなる。こ
れにより、ＰチャネルＭＯＳトランジスタＰＴ５１，Ｐ
Ｔ５３はオフになる。一方、制御信号Ｃ２，Ｃ３はＬレ
ベルであるため、インバータＩＶ５２の出力はＬレベル
となる。これにより、ＰチャネルＭＯＳトランジスタＰ
Ｔ５２はオンになり、ノードＮ５２を通じて信号転送線
ＤＬ２は電源電圧ＶＣＣ（Ｈレベル）にプリチャージさ
れる。

【０１４５】時刻ｔ１において、クロック信号ＣＬＫ１
がＨレベルに立ち上がる。これにより、実施の形態１に
示されるのと同様にして、フリップフロップ回路ＦＦ１
中のノードＮ１２はＬレベルとなる。フリップフロップ
回路ＦＦ３中のノードＮ１２はＨレベルとなる。フリッ
プフロップ回路ＦＦ２中のノードＮ２２はＬレベルとな
る。

【０１４６】（２）２回目のデータ転送期間（時刻ｔｃ
１から時刻ｔｃ２まで） 時刻ｔｃ１において、クロック信号ＣＬＫ１がＬレベル
に立ち下がる。

【０１４７】これに応答して、メモリセルからのデータ
信号が入出力線ＩＯ１，／ＩＯ１上に読み出される。こ
こでは、電圧Ｘ１をＬレベル、電圧Ｘ２をＨレベルとす
る。

【０１４８】また、フリップフロップ回路ＦＦ１の出力
ＱはＨレベルとなる。フリップフロップ回路ＦＦ３の出
力ＱはＬレベルとなる。フリッププロップ回路ＦＦ２の
出力ＱはＬレベルとなる。

【０１４９】これらのフリップフロップ回路ＦＦ１−Ｆ
Ｆ３からの出力Ｑによって、制御信号Ｃ１，Ｃ３はＨレ
ベル、制御信号Ｃ２，Ｃ４はＬレベルとなる。

【０１５０】この制御信号Ｃ１−Ｃ４に応答して、図２
に示されるＮＭＯＳトランジスタＱＮ１，ＱＮ３がオン
になり、ＮＭＯＳトランジスタＱＮ２，ＱＮ４がオフに
なる。この結果、信号転送線ＤＬ１の一端が入出力線Ｉ
Ｏ１に接続され、他端が入出力線ＩＯ２に接続される。
また、信号転送線ＤＬ２の一端が入出力線／ＩＯ１に接
続され、他端が入出力線／ＩＯ２に接続される。ここ
で、信号転送線ＤＬ１，ＤＬ２の電圧Ｚ１，Ｚ２はとも
にＨレベルである。なお、信号転送線ＤＬ３は、入出力
線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２のいずれとも接
続されない。

【０１５１】これにより、入出力線ＩＯ１，／ＩＯ１上
のデータ信号はそれぞれ信号転送線ＤＬ１，ＤＬ２によ
り入出力線ＩＯ２，／ＩＯ２へ転送され、信号転送線Ｄ
Ｌ１の電圧Ｚ１はＬレベル、信号転送線ＤＬ２の電圧Ｚ
２はＨレベルとなる。転送されたデータ信号を受けて電
圧Ｙ１はＬレベル、電圧Ｙ２はＨレベルとなる。

【０１５２】さらに、入出力線ＩＯ２，／ＩＯ２へ転送
されたデータ信号は、データ入出力ピンＤＱへ出力され
る。

【０１５３】ふたたび図１２を参照して、このデータ転
送期間において制御信号Ｃ４はＬレベルであるため、イ
ンバータＩＶ５３の出力はＬレベルとなる。これによ
り、ＰチャネルＭＯＳトランジスタＰＴ５３がオンにな
り、ノードＮ５３を通じて信号転送線ＤＬ３はＨレベル
にプリチャージされる。一方、制御信号Ｃ２はＬレベ
ル、制御信号Ｃ３はＨレベルであるため、ＰチャネルＭ
ＯＳトランジスタＰＴ５２はオフになる。また、制御信
号Ｃ１はＨレベルであるため、ＰチャネルＭＯＳトラン
ジスタＰＴ５１はオフになる。

【０１５４】時刻ｔ２において、クロック信号ＣＬＫ１
がＨレベルに立ち上がる。これにより、フリップフロッ
プ回路ＦＦ１の入力Ｄへ供給される信号転送線ＤＬ１の
電圧Ｚ１（Ｌレベル）はインバータＩＶ１３で反転さ
れ、ノードＮ１２はＨレベルとなる。フリップフロップ
回路ＦＦ３の入力Ｄへ供給される信号転送線ＤＬ３の電
圧Ｚ３（Ｈレベル）により、フリップフロップ回路ＦＦ
３中のノードＮ１２はＬレベルとなる。フリップフロッ
プ回路ＦＦ２の入力Ｄへ供給される信号転送線ＤＬ２の
電圧Ｚ２（Ｈレベル）により、フリップフロップ回路Ｆ
Ｆ２中のノードＮ２２はＬレベルとなる。

【０１５５】（３）３回目のデータ転送期間（時刻ｔｃ
２から時刻ｔｃ３まで） 時刻ｔｃ２において、クロック信号ＣＬＫ１がＬレベル
に立ち下がる。

【０１５６】これに応答して、メモリセルからのデータ
信号が入出力線ＩＯ１，／ＩＯ１上に読み出される。こ
こでは、電圧Ｘ１をＬレベル、電圧Ｘ２をＨレベルとす
る。

【０１５７】また、時刻ｔｃ１におけるのと同様にし
て、フリップフロップ回路ＦＦ１―ＦＦ３の出力Ｑは、
それぞれＬレベル、Ｈレベル、Ｈレベルとなる。

【０１５８】これらのフリップフロップ回路ＦＦ１−Ｆ
Ｆ３からの出力Ｑによって、制御信号Ｃ２，Ｃ４はＨレ
ベル、制御信号Ｃ１，Ｃ３はＬレベルとなる。

【０１５９】この制御信号Ｃ１−Ｃ４に応答して、図２
に示されるＮＭＯＳトランジスタＱＮ２，ＱＮ４がオン
になり、ＮＭＯＳトランジスタＱＮ１，ＱＮ３がオフに
なる。この結果、信号転送線ＤＬ２の一端が入出力線Ｉ
Ｏ１に接続され、他端が入出力線ＩＯ２に接続される。
また、信号転送線ＤＬ３の一端が入出力線／ＩＯ１に接
続され、他端が入出力線／ＩＯ２に接続される。ここ
で、信号転送線ＤＬ２，ＤＬ３の電圧Ｚ２，Ｚ３はとも
にＨレベルである。なお、信号転送線ＤＬ１は、入出力
線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２のいずれとも接
続されない。

【０１６０】これにより、入出力線ＩＯ１，／ＩＯ１上
のデータ信号はそれぞれ信号転送線ＤＬ２，ＤＬ３によ
り入出力線ＩＯ２，／ＩＯ２へ転送される。また、信号
転送線ＤＬ１の電圧Ｚ２はＬレベル、信号転送線ＤＬ３
の電圧Ｚ３はＨレベルとなる。転送されたデータ信号を
受けて電圧Ｙ１はＬレベル、電圧Ｙ２はＨレベルとな
る。さらに、時刻ｔｃ０におけるのと同様にして、入出
力線ＩＯ２，／ＩＯ２へ転送されたデータ信号は、デー
タ入出力ピンＤＱへ出力される。

【０１６１】ふたたび図１２を参照して、このデータ転
送期間において制御信号Ｃ１はＬレベルであるため、イ
ンバータＩＶ５１の出力はＬレベルとなる。これによ
り、ＰチャネルＭＯＳトランジスタＰＴ５１がオンにな
り、ノードＮ５１を通じて信号転送線ＤＬ１はＨレベル
にプリチャージされる。一方、制御信号Ｃ２はＨレベ
ル、制御信号Ｃ３はＬレベルであるため、ＰチャネルＭ
ＯＳトランジスタＰＴ５２はオフになる。また、制御信
号Ｃ４はＨレベルであるため、ＰチャネルＭＯＳトラン
ジスタＰＴ５３はオフになる。

【０１６２】時刻ｔ３において、クロック信号ＣＬＫ１
がＨレベルに立ち上がる。これにより、時刻ｔ１におけ
るのと同様にして、フリップフロップ回路ＦＦ１の入力
Ｄへ供給される信号転送線ＤＬ１の電圧Ｚ１（Ｈレベ
ル）は、インバータＩＶ１３で反転され、ノードＮ１２
はＬレベルとなる。フリップフロップ回路ＦＦ３の入力
Ｄへ供給される信号転送線ＤＬ３の電圧Ｚ３（Ｈレベ
ル）により、フリップフロップ回路ＦＦ３中のノードＮ
１２はＬレベルとなる。フリップフロップ回路ＦＦ２の
入力Ｄへ供給される信号転送線ＤＬ２の電圧Ｚ２（Ｌレ
ベル）により、フリップフロップ回路ＦＦ２中のノード
Ｎ２２はＨレベルとなる。

【０１６３】（４）４回目のデータ転送期間（時刻ｔｃ
３から時刻ｔｃ４まで） 時刻ｔｃ３において、クロック信号ＣＬＫ１がＬレベル
に立ち下がる。

【０１６４】これに応答して、メモリセルからのデータ
信号が入出力線ＩＯ１，／ＩＯ１上に読み出される。こ
こでは、電圧Ｘ１をＬレベル、電圧Ｘ２をＨレベルとす
る。

【０１６５】また、時刻ｔｃ１におけるのと同様にし
て、フリップフロップ回路ＦＦ１―ＦＦ３の出力Ｑは、
それぞれＨレベル、Ｌレベル、Ｈレベルとなる。

【０１６６】これらのフリップフロップ回路ＦＦ１−Ｆ
Ｆ３からの出力Ｑによって、制御信号Ｃ１，Ｃ４はＨレ
ベル、制御信号Ｃ２，Ｃ３はＬレベルとなる。

【０１６７】この制御信号Ｃ１−Ｃ４に応答して、図２
に示されるＮＭＯＳトランジスタＱＮ１，ＱＮ４がオン
になり、ＮＭＯＳトランジスタＱＮ２，ＱＮ３がオフに
なる。この結果、信号転送線ＤＬ１の一端が入出力線Ｉ
Ｏ１に接続され、他端が入出力線ＩＯ２に接続される。
また、信号転送線ＤＬ３の一端が入出力線／ＩＯ１に接
続され、他端が入出力線／ＩＯ２に接続される。ここ
で、信号転送線ＤＬ１，ＤＬ３の電圧Ｚ１，Ｚ３はとも
にＨレベルである。なお、信号転送線ＤＬ２は、入出力
線ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２のいずれとも接
続されない。

【０１６８】これにより、入出力線ＩＯ１，／ＩＯ１上
のデータ信号はそれぞれ信号転送線ＤＬ１，ＤＬ３によ
り入出力線ＩＯ２，／ＩＯ２へ転送される。また、信号
転送線ＤＬ１の電圧Ｚ１はＬレベル、信号転送線ＤＬ３
の電圧Ｚ３はＨレベルとなる。転送されたデータ信号を
受けて電圧Ｙ１はＬレベル、電圧Ｙ２はＨレベルとな
る。さらに、入出力線ＩＯ２，／ＩＯ２へ転送されたデ
ータ信号は、データ入出力ピンＤＱへ出力される。

【０１６９】ふたたび図１２を参照して、このデータ転
送期間において制御信号Ｃ2 、Ｃ３はＬレベルであるた
め、インバータＩＶ５２の出力はＬレベルとなる。これ
により、ＰチャネルＭＯＳトランジスタＰＴ５２がオン
になり、ノードＮ５２を通じて信号転送線ＤＬ２はＨレ
ベルにプリチャージされる。一方、制御信号Ｃ１，Ｃ４
はＨレベルであるため、ＰチャネルＭＯＳトランジスタ
ＰＴ５１，ＰＴ５３はオフになる。

【０１７０】時刻ｔ４において、クロック信号ＣＬＫ１
がＨレベルに立ち上がる。これにより、フリップフロッ
プ回路ＦＦ１の入力Ｄへ供給される信号転送線ＤＬ１の
電圧Ｚ１（Ｌレベル）は、インバータＩＶ１３で反転さ
れ、ノードＮ１２はＨレベルとなる。フリップフロップ
回路ＦＦ３の入力Ｄへ供給される信号転送線ＤＬ３の電
圧Ｚ３（Ｈレベル）により、フリップフロップ回路ＦＦ
３中のノードＮ１２はＬレベルとなる。フリップフロッ
プ回路ＦＦ２の入力Ｄへ供給される信号転送線ＤＬ２の
電圧Ｚ２（Ｈレベル）により、フリップフロップ回路Ｆ
Ｆ２中のノードＮ２２はＬレベルとなる。

【０１７１】５回目以降のデータ転送についても、以上
と同様にして行われる。以上は、メモリセルアレイＭＣ
Ａからデータ信号を読み出す場合について説明したが、
次に、外部からのデータ信号をメモリセルアレイＭＣＡ
に書き込む場合について説明する。選択回路ＳＬＡ，Ｓ
ＬＢによってデータ転送用の２本の信号転送線が選択さ
れ、それらが入出力線に接続されてデータが転送される
という点については上記と同様であるので、以下簡単に
説明するにとどめる。

【０１７２】クロック信号ＣＬＫ１の立ち下がりに応答
して、活性（ここではＨレベルとする）のイネーブル信
号ＩＥがデータ入力バッファＩＢへ供給され、データ入
力バッファＩＢが活性化され、不活性（ここではＬレベ
ルとする）のイネーブル信号ＯＥがデータ入力バッファ
ＯＢへ供給され、データ出力バッファＯＢが不活性化さ
れる。データ入力バッファＩＢは、データ入出力ピンＤ
Ｑからのデータ信号を相補的な信号として入出力線ＩＯ
２，／ＩＯ２へ供給する。さらに、選択回路ＳＬＡ，Ｓ
ＬＢによって選択された２本の信号転送線によって入出
力線ＩＯ１，／ＩＯ１へ転送され、行デコーダＲＤおよ
び列デコーダＣＤにより選択されたメモリセルへデータ
信号が書込まれる。

【０１７３】以上のように、この実施の形態２によるデ
ータ転送回路は、双方向にデータ転送が行われる回路に
も適用することができる。

【０１７４】ここで、データ転送時における信号転送線
ＤＬ１−ＤＬ３の電圧について、図１５を参照して説明
する。

【０１７５】リセット期間では、信号転送線ＤＬ１−Ｄ
Ｌ３はＨレベルにプリチャージされる。１回目のデータ
転送では、信号転送線ＤＬ１，ＤＬ３が使用され、デー
タ転送によって信号転送線ＤＬ１の電圧Ｚ１はＨレベ
ル、信号転送線ＤＬ３の電圧Ｚ３はＬレベルとなる。一
方、信号転送線ＤＬ２の電圧Ｚ２はＨレベルにプリチャ
ージされる。２回目のデータ転送には、１回目のデータ
転送に使用されなかった信号転送線ＤＬ２と、信号転送
線ＤＬ２の電圧Ｚ２（Ｈレベル）と電圧の等しい信号転
送線ＤＬ１とが使用される。信号転送線ＤＬ３は、２回
目のデータ転送には使用されず、その電圧Ｚ３はＬレベ
ルからＨレベルにプリチャージされる。２回目のデータ
転送によって信号転送線ＤＬ１の電圧Ｚ１はＬレベル、
信号転送線ＤＬ２の電圧Ｚ２はＨレベルとなる。３回目
のデータ転送には、２回目のデータ転送に使用されなか
った信号転送線ＤＬ３と、信号転送線ＤＬ３の電圧Ｚ３
（Ｈレベル）と電圧の等しい信号転送線ＤＬ２とが使用
される。信号転送線ＤＬ１は、３回目のデータ転送には
使用されず、その電圧Ｚ１はＬレベルからＨレベルにプ
リチャージされる。３回目のデータ転送によって信号転
送線ＤＬ２の電圧Ｚ２はＬレベル、信号転送線ＤＬ３の
電圧Ｚ３はＨレベルとなる。

【０１７６】このように、この実施の形態２では、各回
のデータ転送期間中に、使用されない信号転送線の電圧
をＨレベルにプリチャージするため、データ転送期間と
データ転送期間との間に別個プリチャージ期間を設ける
必要がない。この結果、データ転送レートを向上させる
ことができる。また、ハイ用の差動アンプのみでデータ
転送回路を実現できる。また、データ転送に使用する２
本の信号転送線はデータ転送前Ｈレベルであるため、転
送されたデータを受ける側のアンプ回路を簡略化するこ
とができる。

【０１７７】なお、実施の形態１に示されるのと同様
に、図１０に示されるバッファＢＦＡ，ＢＦＢと、トラ
ンスファゲートＴＧＡ，ＴＧＢとを設けることもでき
る。また、一方向にだけデータ転送を行うような場合に
は、図１１に示されるようなバッファＢＦを設けること
ができる。

【０１７８】［実施の形態３］データ転送レートを向上
させるための回路として、図１６に示すようなインター
リーブ型回路がある。この実施の形態３によるインター
リーブ回路は、図１６に示されるインターリーブ回路を
改良したものである。

【０１７９】図１６に示されるインターリーブ回路で
は、クロック信号ＣＬＫ，ＣＬＫ２がＨレベルになる
と、信号転送線Ｚ１１，Ｚ１２がデータ線Ｘ１１，Ｘ１
２およびデータ線Ｙ１１，Ｙ１２に接続され、データ線
Ｘ１１，Ｘ１２からデータ線Ｙ１１，Ｙ１２へデータが
転送される。この間に、信号転送線Ｚ１３，Ｚ１４は、
プリチャージ回路ＰＣＧ１２によりＨレベルにプリチャ
ージされる。

【０１８０】続いて、クロック信号ＣＬＫ，ＣＬＫ２が
Ｌレベルになると、信号転送線Ｚ１３，Ｚ１４がデータ
線Ｘ１１，Ｘ１２およびデータ線Ｙ１１，Ｙ１２に接続
され、データ線Ｘ１１，Ｘ１２からデータ線Ｙ１１，Ｙ
１２へデータが転送される。この間に、信号転送線Ｚ１
１，Ｚ１２は、プリチャージ回路ＰＣＧ１１によりＨレ
ベルにプリチャージされる。

【０１８１】このように、データ転送とプリチャージを
交互に繰返すことにより、図１７に示されるように、デ
ータ線Ｙ１１，Ｙ１２へは常にデータが転送されるため
データ転送レートは向上する。しかし、信号転送線が４
本必要であり高集積化ができない。この実施の形態３に
よるインターリーブ回路は、このような問題を解決する
ためになされたものである。

【０１８２】図１８は、この発明の実施の形態３による
インターリーブ回路の構成を示すブロック図である。図
１８を参照して、このインターリーブ回路は、インバー
タＩＶ７１，ＩＶ７２と、ＮチャネルＭＯＳトランジス
タＱ１１Ａ−Ｑ１４Ａ，Ｑ１１Ｂ−Ｑ１４Ｂと、Ｐチャ
ネルＭＯＳトランジスタＱＰ１，ＱＰ２と、バッファＢ
Ｆ２１−ＢＦ２３と、信号転送線Ｚ２１−Ｚ２３と、デ
ータ線Ｘ２１，Ｘ２２，Ｙ２１，Ｙ２２と、差動アンプ
ＡＭＰ１１とを備える。

【０１８３】インバータＩＶ７１，ＩＶ７２は、それぞ
れクロック信号ＣＬＫ，ＣＬＫ２を反転する。Ｎチャネ
ルＭＯＳトランジスタＱ１１Ａは、データ線Ｘ２１と信
号転送線Ｚ２２との間に接続され、クロック信号ＣＬＫ
に応答してオン／オフする。ＮチャネルＭＯＳトランジ
スタＱ１２Ａは、データ線Ｘ２２と信号転送線Ｚ２３と
の間に接続され、クロック信号ＣＬＫに応答してオン／
オフする。ＮチャネルＭＯＳトランジスタＱ１３Ａは、
データ線Ｘ２１と信号転送線Ｚ２１との間に接続され、
クロック信号ＣＬＫの反転信号／ＣＬＫに応答してオン
／オフする。ＮチャネルＭＯＳトランジスタＱ１４Ａ
は、データ線Ｘ２２と信号転送線Ｚ２２との間に接続さ
れ、クロック信号ＣＬＫの反転信号／ＣＬＫに応答して
オン／オフする。

【０１８４】ＮチャネルＭＯＳトランジスタＱ１１Ｂ
は、データ線Ｙ２１と信号転送線Ｚ２２との間に接続さ
れ、クロック信号ＣＬＫ２に応答してオン／オフする。
ＮチャネルＭＯＳトランジスタＱ１２Ｂは、データ線Ｙ
２２と信号転送線Ｚ２３との間に接続され、クロック信
号ＣＬＫ２に応答してオン／オフする。ＮチャネルＭＯ
ＳトランジスタＱ１３Ｂは、データ線Ｙ２１と信号転送
線Ｚ２１との間に接続され、クロック信号ＣＬＫ２の反
転信号／ＣＬＫ２に応答してオン／オフする。Ｎチャネ
ルＭＯＳトランジスタＱ１４Ｂは、データ線Ｙ２２と信
号転送線Ｚ２２との間に接続され、クロック信号ＣＬＫ
２の反転信号／ＣＬＫ２に応答してオン／オフする。

【０１８５】ＰチャネルＭＯＳトランジスタＱＰ１は、
信号転送線Ｚ２１とＺ２２との間に接続され、クロック
信号ＣＬＫ１の反転信号／ＣＬＫに応答してオン／オフ
する。ＰチャネルＭＯＳトランジスタＱＰ２は、信号転
送線Ｚ２２とＺ２３との間に接続され、クロック信号Ｃ
ＬＫに応答してオン／オフする。バッファＢＦ２１−Ｂ
Ｆ２３は、それぞれ信号転送線Ｚ２１−Ｚ２３の途中に
設けられ、信号転送線Ｚ２１−Ｚ２３上を転送されるデ
ータ信号を増幅し整形する。データ線Ｘ２１，Ｘ２２お
よびＹ２１，Ｙ２２は、それぞれ対となって相補的なデ
ータを転送する。差動アンプＡＭＰ１１は、データ線Ｙ
２１、Ｙ２２間の電位差を増幅する。

【０１８６】次に、以上のように構成されたインターリ
ーブ回路の動作について、図１９を参照しつつ説明す
る。

【０１８７】１回目のデータ転送を行うために、クロッ
ク信号ＣＬＫ，ＣＬＫ２をＬレベルとする。これによ
り、ＮチャネルＭＯＳトランジスタＱ１３Ａ，Ｑ１４
Ａ，Ｑ１３Ｂ，Ｑ１４Ｂがオンになり、ＮチャネルＭＯ
ＳトランジスタＱ１１Ａ，Ｑ１２Ａ，Ｑ１１Ｂ，Ｑ１２
Ｂがオフになり、信号転送線Ｚ２１がデータ線Ｘ２１，
Ｙ２１に接続され、信号転送線Ｚ２２がデータ線Ｘ２
２，Ｙ２２に接続される。この結果、データ線Ｘ２１，
Ｘ２２上の相補データ信号が信号転送線Ｚ２１，Ｚ２２
を通じてデータ線Ｙ２１，Ｙ２２へ転送される。このと
き、ＰチャネルＭＯＳトランジスタＱＰ２はオンにな
る。これにより、信号転送線Ｚ２３の電位が信号転送線
Ｚ２２の電位と等しくなる。

【０１８８】続いて、２回目のデータ転送を行うため
に、クロック信号ＣＬＫ，ＣＬＫ２をＨレベルとする。
これにより、ＮチャネルＭＯＳトランジスタＱ１１Ａ，
Ｑ１２Ａ，Ｑ１１Ｂ，Ｑ１２Ｂがオンになり、Ｎチャネ
ルＭＯＳトランジスタＱ１３Ａ，Ｑ１４Ａ，Ｑ１３Ｂ，
Ｑ１４Ｂがオフになり、信号転送線Ｚ２２がデータ線Ｘ
２１，Ｙ２１に接続され、信号転送線Ｚ２３がデータ線
Ｘ２２，Ｙ２２に接続される。この結果、データ線Ｘ２
１，Ｘ２２上の相補データ信号が信号転送線Ｚ２２，Ｚ
２３を通じてデータ線Ｙ２１，Ｙ２２へ転送される。な
お、１回目のデータ転送のときに信号転送線Ｚ２２の電
位を信号転送線Ｚ２３の電位に等しくしているため、プ
リチャージをする必要はない。このとき、ＰチャネルＭ
ＯＳトランジスタＱＰ１はオンになる。これにより、信
号転送線Ｚ２１の電位が信号転送線Ｚ２２の電位と等し
くなる。

【０１８９】以下同様にしてデータ転送が行われる。以
上のように、この実施の形態３によるインターリーブ回
路では、信号転送線Ｚ２１，Ｚ２３の一方が交互に選択
されて信号転送線Ｚ２２とともにデータ転送線として使
用され、その他方は、信号転送線Ｚ２２と同じ電位にプ
リチャージされる。信号転送線Ｚ２２は常にデータ転送
に使用される。これにより、データ線Ｙ２１，Ｙ２２へ
の転送の際にプリチャージサイクルが不要になる。この
結果、図１６に示されるインターリーブ回路と同じデー
タ転送速度が得られ、信号転送線およびトランジスタの
数が少なくなり集積化が図られる。

【０１９０】なお、ここでは、データ信号を一方向に転
送する場合を示したが、図１に示されるＤＲＡＭにおけ
る入出力線のような双方向にデータ信号の転送が行われ
るような回路にも適用することができる。その際、バッ
ファＢＦ２１−ＢＦ２３に代えて図１０に示されるバッ
ファを用いることができる。

【０１９１】［実施の形態４］図１６に示されたインタ
ーリーブ回路では、データ転送が行われる２本の信号転
送線は予めＨレベルにプリチャージされているため、い
ずれか１本はデータ転送の際にＨレベルからＬレベルに
変化している。一方、接続されていない信号転送線はＨ
レベルにプリチャージされる。このプリチャージされる
信号転送線のうちのいずれか１本はＬレベルからＨレベ
ルへプリチャージされる。このように、データ転送を行
う信号転送線とプリチャージを行う信号転送線とで動作
が行われるため、図２５に示されるような２本の信号転
送線によるデータ転送回路と比べると、消費される電力
は倍になる。この実施の形態４は、このような問題を解
決するためになされたものである。

【０１９２】図２０は、この発明の実施の形態４による
インターリーブ回路の構成を示すブロック図である。図
２０を参照して、このインターリーブ回路は、インバー
タＩＶ８１，ＩＶ８２と、ＮチャネルＭＯＳトランジス
タＱ１Ａ−Ｑ４Ａ，Ｑ１Ｂ−Ｑ４Ｂと、ＰチャネルＭＯ
ＳトランジスタＱＰ１１−ＱＰ１４と、バッファＤＲ１
−ＤＲ４と、信号転送線Ｚ１１−Ｚ１４と、データ線Ｘ
１１，Ｘ１２，Ｙ１１，Ｙ１２と、差動アンプＡＭＰ２
１と、接続回路ＣＮ１−ＣＮ８とを備える。

【０１９３】インバータＩＶ８１，ＩＶ８２は、それぞ
れクロック信号ＣＬＫ，ＣＬＫ２を反転する。Ｎチャネ
ルＭＯＳトランジスタＱ１Ａは、データ線Ｘ１１と信号
転送線Ｚ１１との間に接続され、クロック信号ＣＬＫに
応答してオン／オフする。ＮチャネルＭＯＳトランジス
タＱ２Ａは、データ線Ｘ１２と信号転送線Ｚ１２との間
に接続され、クロック信号ＣＬＫに応答してオン／オフ
する。ＮチャネルＭＯＳトランジスタＱ３Ａは、データ
線Ｘ１１と信号転送線Ｚ１３との間に接続され、クロッ
ク信号ＣＬＫの反転信号／ＣＬＫに応答してオン／オフ
する。ＮチャネルＭＯＳトランジスタＱ４Ａは、データ
線Ｘ１２と信号転送線Ｚ１４との間に接続され、クロッ
ク信号ＣＬＫの反転信号／ＣＬＫに応答してオン／オフ
する。ＮチャネルＭＯＳトランジスタＱ１Ｂは、データ
線Ｙ１１と信号転送線Ｚ１１との間に接続され、クロッ
ク信号ＣＬＫ２に応答してオン／オフする。Ｎチャネル
ＭＯＳトランジスタＱ２Ｂは、データ線Ｙ１２と信号転
送線Ｚ１２との間に接続され、クロック信号ＣＬＫ２に
応答してオン／オフする。ＮチャネルＭＯＳトランジス
タＱ３Ｂは、データ線Ｙ１１と信号転送線Ｚ１３との間
に接続され、クロック信号ＣＬＫ２の反転信号／ＣＬＫ
２に応答してオン／オフする。ＮチャネルＭＯＳトラン
ジスタＱ４Ｂは、データ線Ｙ１２と信号転送線Ｚ１４と
の間に接続され、クロック信号ＣＬＫ２の反転信号／Ｃ
ＬＫ２に応答してオン／オフする。ＰチャネルＭＯＳト
ランジスタＱＰ１１は、電源ノードＶｃｃと信号転送線
Ｚ１１との間に接続され、プリチャージ信号ＰＣ１に応
答してオン／オフする。ＰチャネルＭＯＳトランジスタ
ＱＰ１２は、電源ノードＶｃｃと信号転送線Ｚ１２との
間に接続され、プリチャージ信号ＰＣ１に応答してオン
／オフする。ＰチャネルＭＯＳトランジスタＱＰ１３
は、電源ノードＶｃｃと信号転送線Ｚ１３との間に接続
され、プリチャージ信号ＰＣ２に応答してオン／オフす
る。ＰチャネルＭＯＳトランジスタＱＰ１４は、電源ノ
ードＶｃｃと信号転送線Ｚ１４との間に接続され、プリ
チャージ信号ＰＣ２に応答してオン／オフする。バッフ
ァＤＲ１−ＤＲ４は、それぞれ信号転送線Ｚ１１−Ｚ１
４の途中に設けられ、信号転送線Ｚ１１−Ｚ１４上を転
送されるデータ信号を増幅し整形する。データ線Ｘ１
１，Ｘ１２およびＹ１１，Ｙ１２は、それぞれ対となっ
て相補的なデータを転送する。差動アンプＡＭＰ２１
は、データ線Ｙ１１、Ｙ１２間の電位差を増幅する。

【０１９４】接続回路ＣＮ１は、信号転送線Ｚ１１と信
号転送線Ｚ１３との間に設けられ、ノードＮ８１の電圧
および信号転送線Ｚ１３の電圧に応答して信号転送線Ｚ
１１と信号転送線Ｚ１３とを接続／非接続にする。接続
回路ＣＮ２は、信号転送線Ｚ１１と信号転送線Ｚ１３と
の間に設けられ、ノードＮ８３の電圧および信号転送線
Ｚ１１の電圧に応答して信号転送線Ｚ１１と信号転送線
Ｚ１３とを接続／非接続にする。接続回路ＣＮ３は、信
号転送線Ｚ１１と信号転送線Ｚ１４との間に設けられ、
ノードＮ８１の電圧および信号転送線Ｚ１４の電圧に応
答して信号転送線Ｚ１１と信号転送線Ｚ１４とを接続／
非接続にする。接続回路ＣＮ４は、信号転送線Ｚ１１と
信号転送線Ｚ１４との間に設けられ、ノードＮ８４の電
圧および信号転送線Ｚ１１の電圧に応答して信号転送線
Ｚ１１と信号転送線Ｚ１４とを接続／非接続にする。接
続回路ＣＮ５は、信号転送線Ｚ１２と信号転送線Ｚ１３
との間に設けられ、ノードＮ８２の電圧および信号転送
線Ｚ１３の電圧に応答して信号転送線Ｚ１２と信号転送
線Ｚ１３とを接続／非接続にする。接続回路ＣＮ６は、
信号転送線Ｚ１２と信号転送線Ｚ１３との間に設けら
れ、ノードＮ８３の電圧および信号転送線Ｚ１２の電圧
に応答して信号転送線Ｚ１２と信号転送線Ｚ１３とを接
続／非接続にする。接続回路ＣＮ７は、信号転送線Ｚ１
２と信号転送線Ｚ１４との間に設けられ、ノードＮ８２
の電圧および信号転送線Ｚ１４の電圧に応答して信号転
送線Ｚ１２と信号転送線Ｚ１４とを接続／非接続にす
る。接続回路ＣＮ８は、信号転送線Ｚ１２と信号転送線
Ｚ１４との間に設けられ、ノードＮ８４の電圧および信
号転送線Ｚ１２の電圧に応答して信号転送線Ｚ１２と信
号転送線Ｚ１４とを接続／非接続にする。

【０１９５】図２１は、図２０に示された接続回路ＣＮ
ｉ（ｉ＝１−８）の構成を示す回路図である。図２１を
参照して、接続回路ＣＮｉは、ＰチャネルＭＯＳトラン
ジスタＱ１，Ｑ２を含む。ＰチャネルＭＯＳトランジス
タＱ１は、信号転送線ＺａとＰチャネルＭＯＳトランジ
スタＱ２との間に接続され、そのゲートが入力ノードＡ
に接続される。ＰチャネルＭＯＳトランジスタＱ２は、
ＰチャネルＭＯＳトランジスタＱ１と信号転送線Ｚｂと
の間に接続され、そのゲートが入力ノードＢに接続され
る。

【０１９６】ここで、接続回路ＣＮ１では、信号転送線
Ｚａ，Ｚｂは、それぞれ信号転送線Ｚ１１，Ｚ１３であ
り、入力ノードＡはノードＮ８１に接続され、入力ノー
ドＢは信号転送線Ｚ１３に接続される。接続回路ＣＮ２
では、信号転送線Ｚａ，Ｚｂは、それぞれ信号転送線Ｚ
１３，Ｚ１１であり、入力ノードＡはノードＮ８３に接
続され、入力ノードＢは信号転送線Ｚ１１に接続され
る。接続回路ＣＮ３では、信号転送線Ｚａ，Ｚｂは、そ
れぞれ信号転送線Ｚ１１，Ｚ１４であり、入力ノードＡ
はノードＮ８１に接続され、入力ノードＢは信号転送線
Ｚ１４に接続される。接続回路ＣＮ４では、信号転送線
Ｚａ，Ｚｂは、それぞれ信号転送線Ｚ１４，Ｚ１１であ
り、入力ノードＡはノードＮ８４に接続され、入力ノー
ドＢは信号転送線Ｚ１１に接続される。接続回路ＣＮ５
では、信号転送線Ｚａ，Ｚｂは、それぞれ信号転送線Ｚ
１２，Ｚ１３であり、入力ノードＡはノードＮ８２に接
続され、入力ノードＢは信号転送線Ｚ１３に接続され
る。接続回路ＣＮ６では、信号転送線Ｚａ，Ｚｂは、そ
れぞれ信号転送線Ｚ１３，Ｚ１２であり、入力ノードＡ
はノードＮ８３に接続され、入力ノードＢは信号転送線
Ｚ１２に接続される。接続回路ＣＮ７では、信号転送線
Ｚａ，Ｚｂは、それぞれ信号転送線Ｚ１２，Ｚ１４であ
り、入力ノードＡはノードＮ８２に接続され、入力ノー
ドＢは信号転送線Ｚ１４に接続される。接続回路ＣＮ８
では、信号転送線Ｚａ，Ｚｂは、それぞれ信号転送線Ｚ
１４，Ｚ１２であり、入力ノードＡはノードＮ８４に接
続され、入力ノードＢは信号転送線Ｚ１２に接続され
る。

【０１９７】次に、以上のように構成されたインターリ
ーブ回路の動作について、図２２を参照しつつ説明す
る。

【０１９８】（１）１回目のデータ転送（転送データ信
号：Ｘ１１＝Ｌ，Ｘ１２＝Ｈ） 時刻ｔ０からｔ２では、信号転送線Ｚ１３，Ｚ１４によ
るデータ転送が行われる。このとき、クロック信号ＣＬ
Ｋ，ＣＬＫ２はＬレベルであり、ＮチャネルＭＯＳトラ
ンジスタＱ３Ａ，Ｑ４Ａ，Ｑ３Ｂ，Ｑ４Ｂがオン、Ｎチ
ャネルＭＯＳトランジスタＱ１Ａ，Ｑ２Ａ，Ｑ１Ｂ，Ｑ
２Ｂがオフになり、信号転送線Ｚ１３がデータ線Ｘ１
１，Ｙ１１に接続され、信号転送線Ｚ１４がデータ線Ｘ
１２，Ｙ１２に接続される。信号転送線Ｚ１３はＬレベ
ルのデータ信号を、信号転送線Ｚ１４はＨレベルのデー
タ信号を転送する。この結果、データ線Ｘ１１上のＬレ
ベルのデータ信号およびデータ線Ｘ１２上のＨレベルの
データ信号がそれぞれ信号転送線Ｚ１１，Ｚ１２を通じ
てデータ線Ｙ１１，Ｙ１２へ転送される。一方、信号転
送線Ｚ１１，Ｚ１２はＨレベルにプリチャージされてい
る。したがって、ノードＮ８１，Ｎ８２はＨレベルとな
る。この結果、接続回路ＣＮ１内のＰチャネルＭＯＳト
ランジスタＱ１はオフ、ＰチャネルＭＯＳトランジスタ
Ｑ２はオンになる。

【０１９９】（２）２回目のデータ転送（転送データ信
号：Ｘ１１＝Ｌ，Ｘ１２＝Ｈ） 続いて、時刻ｔ２において、クロック信号ＣＬＫ，ＣＬ
Ｋ２がＨレベルとなる。これにより、ＮチャネルＭＯＳ
トランジスタＱ１Ａ，Ｑ２Ａ，Ｑ１Ｂ，Ｑ２Ｂがオンに
なり、ＮチャネルＭＯＳトランジスタＱ３Ａ，Ｑ４Ａ，
Ｑ３Ｂ，Ｑ４Ｂがオフになり、信号転送線Ｚ１１がデー
タ線Ｘ１１，Ｙ１１に接続され、信号転送線Ｚ１２がデ
ータ線Ｘ１２，Ｙ１２に接続される。

【０２００】データ線Ｘ１１上のＬレベルのデータ信号
を受けてノードＮ８１がＬレベルになると、接続回路Ｃ
Ｎ１内のＰチャネルＭＯＳトランジスタＱ１がオンにな
る。これにより、信号転送線Ｚ１１と信号転送線Ｚ１３
とが接続され、Ｈレベルにプリチャージされた信号転送
線Ｚ１１の電荷がＰチャネルＭＯＳトランジスタＱ１，
Ｑ２を通じてＬレベルの信号転送線Ｚ１３へ移動する。
この結果、信号転送線Ｚ１３は充電され、信号転送線Ｚ
１１は放電されることになる。

【０２０１】時刻ｔｐｃにおいて、信号転送線Ｚ１３の
電圧がＰチャネルＭＯＳトランジスタＱ２のしきい値Ｖ
ｔｈ２になりＰチャネルＭＯＳトランジスタＱ２がオフ
になる。ここで信号転送線Ｚ１１と信号転送線Ｚ１３と
が切り離される。さらにプリチャージ信号ＰＣ２がＬレ
ベルとなり、ＰチャネルＭＯＳトランジスタＱＰ１３が
オンになる。これにより、信号転送線Ｚ１３を完全にＨ
レベルまでプリチャージする。

【０２０２】このようにして信号転送線Ｚ１１の余った
電荷を信号転送線Ｚ１３のプリチャージに活用すること
により、信号転送線Ｚ１３のプリチャージが高速化さ
れ、かつプリチャージに消費される電力を低減すること
ができる。また、信号転送線Ｚ１１上のデータ転送も高
速化される。

【０２０３】なお、以上の効果を得るためには、ノード
Ｎ８１の位置はノードＮ８５とＮチャネルＭＯＳトラン
ジスタＱ１Ａとの間（図２０中のＤ）になければならな
い。データ線Ｘ１１からのデータ信号を受けてノードＮ
８５の電圧がＨレベルからＬレベルになる前にＰチャネ
ルＭＯＳトランジスタＱ１をオンにしなければ信号転送
線Ｚ１１の電荷を信号転送線Ｚ１３へ供給することがで
きないからである。また、ノードＮ８１の位置はＮチャ
ネルＭＯＳトランジスタＱ１Ａに近いほうが望ましい。

【０２０４】なお、ここでは、１回目（前回）のデータ
信号（Ｘ１１＝Ｌ，Ｘ１２＝Ｈ）を信号転送線Ｚ１３，
Ｚ１４によって転送し、２回目（今回）のデータ信号
（Ｘ１１＝Ｌ，Ｘ１２＝Ｈ）を信号転送線Ｚ１１，Ｚ１
２によって転送する場合について説明したが、以下に示
す場合には接続回路ＣＮ２−ＣＮ８により上記と同様の
効果が得られる。

【０２０５】すなわち、１回目（前回）のデータ信号
（Ｘ１１＝Ｌ，Ｘ１２＝Ｈ）を信号転送線Ｚ１１，Ｚ１
２によって転送し、２回目（今回）のデータ信号（Ｘ１
１＝Ｌ，Ｘ１２＝Ｈ）を信号転送線Ｚ１３，Ｚ１４によ
って転送する場合には、接続回路ＣＮ２によって同様の
効果が得られる。

【０２０６】１回目（前回）のデータ信号（Ｘ１１＝
Ｈ，Ｘ１２＝Ｌ）を信号転送線Ｚ１３，Ｚ１４によって
転送し、２回目（今回）のデータ信号（Ｘ１１＝Ｌ，Ｘ
１２＝Ｈ）を信号転送線Ｚ１１，Ｚ１２によって転送す
る場合には、接続回路ＣＮ３によって同様の効果が得ら
れる。

【０２０７】１回目（前回）のデータ信号（Ｘ１１＝
Ｌ，Ｘ１２＝Ｈ）を信号転送線Ｚ１１，Ｚ１２によって
転送し、２回目（今回）のデータ信号（Ｘ１１＝Ｈ，Ｘ
１２＝Ｌ）を信号転送線Ｚ１３，Ｚ１４によって転送す
る場合には、接続回路ＣＮ４によって同様の効果が得ら
れる。

【０２０８】１回目（前回）のデータ信号（Ｘ１１＝
Ｌ，Ｘ１２＝Ｈ）を信号転送線Ｚ１３，Ｚ１４によって
転送し、２回目（今回）のデータ信号（Ｘ１１＝Ｈ，Ｘ
１２＝Ｌ）を信号転送線Ｚ１１，Ｚ１２によって転送す
る場合には、接続回路ＣＮ５によって同様の効果が得ら
れる。

【０２０９】１回目（前回）のデータ信号（Ｘ１１＝
Ｈ，Ｘ１２＝Ｌ）を信号転送線Ｚ１１，Ｚ１２によって
転送し、２回目（今回）のデータ信号（Ｘ１１＝Ｌ，Ｘ
１２＝Ｈ）を信号転送線Ｚ１３，Ｚ１４によって転送す
る場合には、接続回路ＣＮ６によって同様の効果が得ら
れる。

【０２１０】１回目（前回）のデータ信号（Ｘ１１＝
Ｈ，Ｘ１２＝Ｌ）を信号転送線Ｚ１３，Ｚ１４によって
転送し、２回目（今回）のデータ信号（Ｘ１１＝Ｈ，Ｘ
１２＝Ｌ）を信号転送線Ｚ１１，Ｚ１２によって転送す
る場合には、接続回路ＣＮ７によって同様の効果が得ら
れる。

【０２１１】１回目（前回）のデータ信号（Ｘ１１＝
Ｈ，Ｘ１２＝Ｌ）を信号転送線Ｚ１１，Ｚ１２によって
転送し、２回目（今回）のデータ信号（Ｘ１１＝Ｈ，Ｘ
１２＝Ｌ）を信号転送線Ｚ１３，Ｚ１４によって転送す
る場合には、接続回路ＣＮ８によって同様の効果が得ら
れる。

【０２１２】［実施の形態４の変形例１］この変形例１
によるインターリーブ回路は、図２１に示された接続回
路ＣＮｉに代えて図２３に示される接続回路ＣＮｉ（ｉ
＝１−８）を備え、その他の構成は図２０と同じであ
る。

【０２１３】図２３を参照して、この接続回路ＣＮｉ
は、ＮチャネルＭＯＳトランジスタＱ１と、ＮＯＲ回路
ＮＲ９１とを含む。ＮチャネルＭＯＳトランジスタＱ１
は、信号転送線Ｚａと信号転送線Ｚｂとの間に接続さ
れ、ＮＯＲ回路ＮＲ９１からの出力をゲートに受ける。
ＮＯＲ回路ＮＲ９１は、入力ノードＡの電圧と入力ノー
ドＢの電圧とのＮＯＲを出力する。ここで、接続回路Ｃ
Ｎ１−ＣＮ８の各々についての信号転送線Ｚａ，Ｚｂ、
入力ノードＡ，Ｂの接続先は、実施の形態４に示された
のと同様である。

【０２１４】次に、以上のように構成されたインターリ
ーブ回路の動作について説明する。１回目のデータ転送
時、信号転送線ＺｂはＬレベルのデータ信号を転送し、
信号転送線ＺａはＨレベルにプリチャージされており、
２回目のデータ転送では、信号転送線ＺａはＬレベルの
データ信号を転送し、信号転送線Ｚｂはデータ転送を行
わない場合について説明する。

【０２１５】入力ノードＡがＬレベルになると、入力
Ａ，ＢがともにＬレベルとなるためＮＯＲ回路ＮＲ９１
の出力がＨレベルとなる。したがってＮチャネルＭＯＳ
トランジスタＱ１がオンになる。これにより、信号転送
線Ｚａと信号転送線Ｚｂとが接続され、Ｈレベルにプリ
チャージされた信号転送線Ｚａの電荷がＬレベルの信号
転送線Ｚｂへ移動する。この結果、信号転送線Ｚｂは充
電され、信号転送線Ｚａは放電される。その後、信号転
送線Ｚｂの電圧がＮＯＲ回路ＮＲ９１のしきい値以上に
なるとＮＯＲ回路ＮＲ９１からの出力がＬレベルとなり
ＮチャネルＭＯＳトランジスタＱ１がオフになる。ここ
で信号転送線Ｚａと信号転送線Ｚｂとが切り離される。
以上のように、図２３に示された接続回路ＣＮｉは、図
２１に示された接続回路ＣＮｉと同様の動作をする。し
たがって、図２３に示された接続回路ＣＮｉを用いたイ
ンターリーブ回路は、実施の形態４におけるのと同様の
効果を有する。

【０２１６】［実施の形態４の変形例２］この変形例２
によるインターリーブ回路は、図２１に示された接続回
路ＣＮｉに代えて図２４に示される接続回路ＣＮｉ（ｉ
＝１−８）を備え、その他の構成は図２０と同じであ
る。

【０２１７】図２４を参照して、この接続回路ＣＮｉ
は、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２と、ＮＡ
ＮＤ回路ＮＡ１，ＮＡ２とを含む。ＮチャネルＭＯＳト
ランジスタＱ１，Ｑ２は、信号転送線Ｚａと信号転送線
Ｚｂとの間に直列に接続される。ＮチャネルＭＯＳトラ
ンジスタＱ１，Ｑ２のゲートには、それぞれＮＡＮＤ回
路ＮＡ１，ＮＡ２からの出力ＮＥＴ１，ＮＥＴ２が供給
される。ＮＡＮＤ回路ＮＡ１は、入力ノードＡの電圧と
電源電圧ＶｃｃとのＮＡＮＤを出力する。ＮＡＮＤ回路
ＮＡ２は、入力ノードＢの電圧と電源電圧ＶｃｃとのＮ
ＡＮＤを出力する。ここで、接続回路ＣＮ１−ＣＮ８の
各々についての信号転送線Ｚａ，Ｚｂ、入力ノードＡ，
Ｂの接続先は、実施の形態４に示されたのと同様であ
る。

【０２１８】次に、以上のように構成されたインターリ
ーブ回路の動作について説明する。１回目のデータ転送
時、信号転送線ＺｂはＬレベルのデータ信号を転送し、
信号転送線ＺａはＨレベルにプリチャージされており、
２回目のデータ転送では、信号転送線ＺａはＬレベルの
データ信号を転送し、信号転送線Ｚｂはデータ転送を行
わない場合について説明する。

【０２１９】１回目のデータ転送時においては、入力ノ
ードＡはＨレベルのためＮＡＮＤ回路ＮＡ１の出力ＮＥ
Ｔ１はＬレベルとなりＮチャネルＭＯＳトランジスタＱ
１はオフになる。また、入力ノードＢはＬレベルのため
ＮＡＮＤ回路ＮＡ２の出力はＨレベルとなりＮチャネル
ＭＯＳトランジスタＱ２はオフになる。

【０２２０】２回目のデータ転送が開始され入力ノード
ＡがＬレベルになると、ＮＡＮＤ回路ＮＡ１の出力ＮＥ
Ｔ１がＨレベルとなる。これに応じてＮチャネルＭＯＳ
トランジスタＱ１がオンになる。これにより、信号転送
線Ｚａと信号転送線Ｚｂとが接続され、Ｈレベルにプリ
チャージされた信号転送線Ｚａの電荷がＬレベルの信号
転送線Ｚｂへ移動する。この結果、信号転送線Ｚｂは充
電され、信号転送線Ｚａは放電される。その後、信号転
送線Ｚｂの電圧がＮＡＮＤ回路ＮＡ２のしきい値以上に
なるとＮＡＮＤ回路ＮＡ２からの出力ＮＥＴ２がＬレベ
ルとなりＮチャネルＭＯＳトランジスタＱ２がオフにな
る。ここで信号転送線Ｚａと信号転送線Ｚｂとが切り離
される。以上のように、図２４に示された接続回路ＣＮ
ｉは、図２１に示された接続回路ＣＮｉと同様の動作を
する。したがって、図２４に示された接続回路ＣＮｉを
用いたインターリーブ回路は、実施の形態４におけるの
と同様の効果を有する。

【０２２１】［実施の形態５］図２５は、この発明の実
施の形態５によるデータ転送回路の構成を示すブロック
図である。図２５を参照して、このデータ転送回路は、
実施の形態２に示されたデータ転送回路に加えてさら
に、図２１に示されたのと同様の構成を有する接続回路
ＣＮｉ（ｉ＝１１−１６）を備える。

【０２２２】ここで、接続回路ＣＮ１１では、信号転送
線Ｚａ，Ｚｂは、それぞれ信号転送線ＤＬ１，ＤＬ２で
あり、入力ノードＡはノードＮ９１に接続され、入力ノ
ードＢは信号転送線ＤＬ２に接続される。接続回路ＣＮ
１２では、信号転送線Ｚａ，Ｚｂは、それぞれ信号転送
線ＤＬ２，ＤＬ１であり、入力ノードＡはノードＮ９２
に接続され、入力ノードＢは信号転送線ＤＬ１に接続さ
れる。接続回路ＣＮ１３では、信号転送線Ｚａ，Ｚｂ
は、それぞれ信号転送線ＤＬ１，ＤＬ３であり、入力ノ
ードＡはノードＮ９１に接続され、入力ノードＢは信号
転送線ＤＬ３に接続される。接続回路ＣＮ１４では、信
号転送線Ｚａ，Ｚｂは、それぞれ信号転送線ＤＬ３，Ｄ
Ｌ１であり、入力ノードＡはノードＮ９３に接続され、
入力ノードＢは信号転送線ＤＬ１に接続される。接続回
路ＣＮ１５では、信号転送線Ｚａ，Ｚｂは、それぞれ信
号転送線ＤＬ２，ＤＬ３であり、入力ノードＡはノード
Ｎ９２に接続され、入力ノードＢは信号転送線ＤＬ３に
接続される。接続回路ＣＮ１６では、信号転送線Ｚａ，
Ｚｂは、それぞれ信号転送線ＤＬ３，ＤＬ２であり、入
力ノードＡはノードＮ９３に接続され、入力ノードＢは
信号転送線ＤＬ２に接続される。

【０２２３】次に、以上のように構成されたデータ転送
回路の動作について説明する。まず、信号転送線ＤＬ１
−ＤＬ３がＨレベルにプリチャージされる。

【０２２４】次に、２本の信号転送線（ここでは信号転
送線ＤＬ２，ＤＬ３とする）を選択してそれらの一端を
それぞれ入出力線ＩＯ１，／ＩＯ１へ接続し、他端を入
出力線ＩＯ２，／ＩＯ２へ接続する。残り１本の信号転
送線ＤＬ１は、Ｈレベルにプリチャージされる。

【０２２５】次に、１回目のデータ転送が行われる。こ
こでは、データ転送線ＤＬ２によりＬレベルのデータ信
号、データ転送線ＤＬ３によりＨレベルのデータ信号が
転送される。したがって、接続回路ＣＮ１内のＰチャネ
ルＭＯＳトランジスタＱ１はオフ、ＰチャネルＭＯＳト
ランジスタＱ２はオンになる。

【０２２６】続いて、２回目のデータ転送を行う。ここ
では、１回目のデータ転送で使用されなかったデータ転
送線ＤＬ１と、このデータ転送線ＤＬ１と等しい電圧の
データ転送線ＤＬ３とが選択される。また、２回目のデ
ータ転送では、データ転送線ＤＬ１によりＬレベルのデ
ータ信号が、データ転送線ＤＬ３によりＨレベルのデー
タ信号が転送される。

【０２２７】選択回路ＳＬＡを通じてＬレベルのデータ
信号をノードＮ９１が受けると、接続回路ＣＮ１内のＰ
チャネルＭＯＳトランジスタＱ１がオンになる。これに
より、信号転送線ＤＬ１と信号転送線ＤＬ２とが接続さ
れ、Ｈレベルにプリチャージされた信号転送線ＤＬ１の
電荷がＰチャネルＭＯＳトランジスタＱ１，Ｑ２を通じ
てＬレベルの信号転送線ＤＬ２へ移動する。この結果、
信号転送線ＤＬ２は充電され、信号転送線ＤＬ１は放電
されることになる。

【０２２８】信号転送線ＤＬ２の電圧がＰチャネルＭＯ
ＳトランジスタＱ２のしきい値Ｖｔｈ２以上になるとＰ
チャネルＭＯＳトランジスタＱ２がオフになる。ここで
信号転送線ＤＬ１と信号転送線ＤＬ２とが切り離され
る。さらに、実施の形態２に示されるようにＰチャネル
ＭＯＳトランジスタＰＴ５２により信号転送線ＤＬ２が
完全にＨレベルまでプリチャージされる。

【０２２９】このようにして信号転送線ＤＬ１の余った
電荷を信号転送線ＤＬ２のプリチャージに活用すること
により、信号転送線ＤＬ２のプリチャージが高速化さ
れ、かつプリチャージに消費される電力を低減すること
ができる。また、信号転送線ＤＬ１上のデータ転送も高
速化される。

【０２３０】なお、ここでは、１回目（前回）のデータ
信号（Ｘ１＝Ｌ，Ｘ２＝Ｈ）を信号転送線ＤＬ２，ＤＬ
３によって転送し、２回目（今回）のデータ信号（Ｘ１
＝Ｌ，Ｘ２＝Ｈ）を信号転送線ＤＬ１，ＤＬ３によって
転送する場合について説明したが、以下に示す場合には
接続回路ＣＮ１２−ＣＮ１６により上記と同様の効果が
得られる。

【０２３１】すなわち、１回目（前回）のデータ信号
（Ｘ１＝Ｌ，Ｘ２＝Ｈ）を信号転送線ＤＬ１，ＤＬ３に
よって転送し、２回目（今回）のデータ信号（Ｘ１＝
Ｌ，Ｘ２＝Ｈ）を信号転送線ＤＬ２，ＤＬ３によって転
送する場合には、接続回路ＣＮ１２によって同様の効果
が得られる。

【０２３２】１回目（前回）のデータ信号（Ｘ１＝Ｈ，
Ｘ２＝Ｌ）を信号転送線ＤＬ２，ＤＬ３によって転送
し、２回目（今回）のデータ信号（Ｘ１＝Ｌ，Ｘ２＝
Ｈ）を信号転送線ＤＬ１，ＤＬ２によって転送する場合
には、接続回路ＣＮ１３によって同様の効果が得られ
る。

【０２３３】１回目（前回）のデータ信号（Ｘ１＝Ｌ，
Ｘ２＝Ｈ）を信号転送線ＤＬ１，ＤＬ２によって転送
し、２回目（今回）のデータ信号（Ｘ１＝Ｈ，Ｘ２＝
Ｌ）を信号転送線ＤＬ２，ＤＬ３によって転送する場合
には、接続回路ＣＮ１４によって同様の効果が得られ
る。

【０２３４】１回目（前回）のデータ信号（Ｘ１＝Ｈ，
Ｘ２＝Ｌ）を信号転送線ＤＬ１，ＤＬ３によって転送
し、２回目（今回）のデータ信号（Ｘ１＝Ｈ，Ｘ２＝
Ｌ）を信号転送線ＤＬ１，ＤＬ２によって転送する場合
には、接続回路ＣＮ１５によって同様の効果が得られ
る。

【０２３５】１回目（前回）のデータ信号（Ｘ１＝Ｈ，
Ｘ２＝Ｌ）を信号転送線ＤＬ１，ＤＬ２によって転送
し、２回目（今回）のデータ信号（Ｘ１＝Ｈ，Ｘ２＝
Ｌ）を信号転送線ＤＬ１，ＤＬ３によって転送する場合
には、接続回路ＣＮ１６によって同様の効果が得られ
る。

【０２３６】なお、ここでは接続回路ＣＮｉの構成を図
２１に示されるのと同様としたが、これを図２３，２４
に示されるのと同様とすることもできる。

【０２３７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２３８】

【発明の効果】この発明の１つの局面に従ったデータ転
送回路は、第１から第３の信号転送線と、選択手段とを
設けたため、今回のデータ信号の転送用に選択された２
本の信号転送線の電位を等しくするためのプリチャージ
を行なう必要がない。これにより、データ転送レートの
低下を防ぐことができる。

【０２３９】また、第３および第４のノードは、互いに
相補的なデータ信号を受け、第１および第２のノード
は、互いに相補的なデータ信号を送出するため、今回転
送される互いに相補的なデータ信号を、第１および第２
のノードから、選択された２本の信号転送線を通じて第
３および第４のノードへ転送することも、第３および第
４のノードから、選択された２本の信号転送線を通じて
第１および第２のノードへ転送することもできる。

【０２４０】また、選択手段は保持手段を含むため、選
択されない信号転送線の電位が変動することなく一定に
維持される。

【０２４１】また、選択手段はプリチャージ回路を含む
ため、今回のデータ信号の転送用に選択された２本の信
号転送線の電位がともに論理ハイレベルとなる。

【０２４２】この発明のもう１つの局面に従ったデータ
転送回路は、第１から第３の信号転送線と、選択手段
と、プリチャージ手段とを設けたため、前回選択されて
いない信号転送線は、前回のデータ信号の転送時に第２
の信号転送線の電位と同じ電位にあらかじめプリチャー
ジされている。この結果、データ転送レートの低下を防
ぐことができる。

【０２４３】また、第３および第４のノードは、互いに
相補的なデータ信号を受け、第１および第２のノード
は、互いに相補的なデータ信号を送出するため、今回転
送される互いに相補的なデータ信号を、第１および第２
のノードから、選択された２本の信号転送線を通じて第
３および第４のノードへ転送することも、第３および第
４のノードから、選択された２本の信号転送線を通じて
第１および第２のノードへ転送することもできる。

【０２４４】この発明のさらにもう１つの局面に従った
データ転送回路は、第１から弟８の接続手段を設けたた
め、今回選択された２本の信号転送線のうち論理ローレ
ベルのデータ信号を転送する信号転送線の電荷が、前回
選択された２本の信号転送線のうち論理ローレベルのデ
ータ信号を転送した信号転送線へ供給される。これによ
り、プリチャージに必要な電力を低減することができ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるデータ転送回
路を適用したＤＲＡＭの全体構成を示すブロック図であ
る。

【図２】 図１に示された選択回路の全体構成を示すブ
ロック図である。

【図３】 図２に示された制御回路の構成を示すブロッ
ク図である。

【図４】 図３に示されたフリップフロップ回路の構成
を示すブロック図である。

【図５】 図３に示されたフリップフロップ回路の構成
を示すブロック図である。

【図６】 図３に示されたレベル保持回路の構成を示す
ブロック図である。

【図７】 図１に示されたＤＲＡＭの動作の概略を説明
するためのフローチャートである。

【図８】 図１に示されたＤＲＡＭの動作を説明するた
めのタイミングチャートである。

【図９】 データ転送期間における信号転送線の電圧を
示す図である。

【図１０】 信号転送線に挿入するバッファの構成を示
すブロック図である。

【図１１】 信号転送線に挿入するバッファの構成を示
すブロック図である。

【図１２】 この発明の実施の形態２による制御回路の
構成を示すブロック図である。

【図１３】 この発明の実施の形態２によるＤＲＡＭの
動作の概略を説明するためのフローチャートである。

【図１４】 この発明の実施の形態２によるＤＲＡＭの
動作を説明するためのタイミングチャートである。

【図１５】 データ転送期間における信号転送線の電圧
を示す図である。

【図１６】 従来のインターリーブ回路の構成を示すブ
ロック図である。

【図１７】 図１７に示されたインターリーブ回路の動
作を説明するための図である。

【図１８】 この発明の実施の形態３によるインターリ
ーブ回路の構成を示すブロック図である。

【図１９】 図１８に示されたインターリーブ回路の動
作を説明するための図である。

【図２０】 この発明の実施の形態４によるインターリ
ーブ回路の構成を示すブロック図である。

【図２１】 図２０に示された接続回路の構成を示す回
路図である。

【図２２】 図２０に示されたインターリーブ回路の動
作を説明するためのタイミングチャートである。

【図２３】 図２０に示された接続回路の別の構成を示
すブロック図である。

【図２４】 図２０に示された接続回路の別の構成を示
すブロック図である。

【図２５】 この発明の実施の形態５によるデータ転送
回路の構成を示すブロック図である

【図２６】 ２本の信号転送線の電位差を比較してデー
タ信号を判断するデータ転送回路の構成を示すブロック
図である。

【図２７】 図２６に示されたデータ転送回路の動作を
説明するためのタイミングチャートである。

【符号の説明】

ＩＯ１，／ＩＯ１，ＩＯ２，／ＩＯ２ 入出力線、ＤＬ
１−ＤＬ３，Ｚ１１−Ｚ１４，Ｚ２１−Ｚ２３ 信号転
送線、ＳＬＡ，ＳＬＢ 選択回路、ＣＴＬ 制御回路、
ＣＬＫ，ＣＬＫ１，ＣＬＫ２ クロック信号、ＱＮ１−
ＱＮ４，Ｑ１Ａ−Ｑ４Ａ，Ｑ１Ｂ−Ｑ４Ｂ，Ｑ１１Ａ−
Ｑ１４Ａ，Ｑ１１Ｂ−Ｑ１４Ｂ ＮチャネルＭＯＳトラ
ンジスタ、ＬＫ１−ＬＫ３ レベル保持回路、ＰＴ５１
−ＰＴ５３，ＱＰ１，ＱＰ２，ＱＰ１１−ＱＰ１４ Ｐ
チャネルＭＯＳトランジスタ、Ｘ１１，Ｘ２１，Ｘ１
２，Ｘ２２，Ｙ１１，Ｙ２１，Ｙ１２，Ｙ２２ データ
線、ＣＮ１−ＣＮ８，ＣＮ１１−ＣＮ１６ 接続回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 正敏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ03 JJ21 KB03 KB09 KB82 5B024 AA01 AA15 BA21 BA29 CA07 5B025 AD00 AD11 AD15 AE05 AE06

Claims (14)

【特許請求の範囲】
1. 【請求項１】 互いに相補的なデータ信号を受ける第１
   および第２のノードと、 前記互いに相補的なデータ信号を送出する第３および第
   ４のノードと、 第１から第３の信号転送線と、 前記第１から第３の信号転送線の中から、前回選択され
   た２つの信号転送線のうち前回選択されていない信号転
   送線の電位と同じ電位の信号転送線と、前回選択されて
   いない信号転送線とを選択し、それらの一端をそれぞれ
   第１および第２のノードに接続しかつそれらの他端をそ
   れぞれ第３および第４のノードに接続する選択手段とを
   備える、データ転送回路。
2. 【請求項２】 前記第３および第４のノードはさらに、
   互いに相補的なデータ信号を受け、 前記第１および第２のノードはさらに、前記互いに相補
   的なデータ信号を送出する、請求項１に記載のデータ転
   送回路。
3. 【請求項３】 前記選択手段は、前記第１から第３の信
   号転送線のうち選択されない信号転送線の電位を保持す
   る保持手段を含む、請求項１または請求項２に記載のデ
   ータ転送回路。
4. 【請求項４】 前記選択手段は、前記第１から第３の信
   号転送線のうち選択されない信号転送線を論理ハイレベ
   ルにプリチャージするプリチャージ回路を含む、請求項
   １または請求項２に記載のデータ転送回路。
5. 【請求項５】 前記選択手段は、 クロック信号に応答して第１から第４の制御信号を生成
   する制御回路と、 前記第１のノードと前記第１の信号転送線との間に接続
   され、前記第１の制御信号に応答してオン／オフする第
   １のトランジスタと、 前記第１のノードと前記第２の信号転送線との間に接続
   され、前記第２の制御信号に応答してオン／オフする第
   ２のトランジスタと、 前記第２のノードと前記第２の信号転送線との間に接続
   され、前記第３の制御信号に応答してオン／オフする第
   ３のトランジスタと、 前記第２のノードと前記第３の信号転送線との間に接続
   され、前記第４の制御信号に応答してオン／オフする第
   ４のトランジスタと、 前記第３のノードと前記第１の信号転送線との間に接続
   され、前記第１の制御信号に応答してオン／オフする第
   ５のトランジスタと、 前記第３のノードと前記第２の信号転送線との間に接続
   され、前記第２の制御信号に応答してオン／オフする第
   ６のトランジスタと、 前記第４のノードと前記第２の信号転送線との間に接続
   され、前記第３の制御信号に応答してオン／オフする第
   ７のトランジスタと、 前記第４のノードと前記第３の信号転送線との間に接続
   され、前記第４の制御信号に応答してオン／オフする第
   ８のトランジスタとを含む、請求項１に記載のデータ転
   送回路。
6. 【請求項６】 互いに相補的なデータ信号を受ける第１
   および第２のノードと、 前記互いに相補的なデータ信号を送出する第３および第
   ４のノードと、 第１から第３の信号転送線と、 前記第２の信号転送線と、前記第１および第３の信号転
   送線のうち前回選択されていない信号転送線とを選択し
   てそれらの一端をそれぞれ第１および第２のノードに接
   続しかつそれらの他端をそれぞれ第３および第４のノー
   ドに接続する選択手段と、 前記第１および第３の信号選択線のうち選択されない信
   号転送線を前記第２の信号転送線の電位と同じ電位にプ
   リチャージするプリチャージ手段とを備える、データ転
   送回路。
7. 【請求項７】 前記第３および第４のノードはさらに、
   互いに相補的なデータ信号を受け、 前記第１および第２のノードはさらに、前記互いに相補
   的なデータ信号を送出する、請求項６に記載のデータ転
   送回路。
8. 【請求項８】 前記選択手段は、 前記第１の信号転送線と前記第１のノードとの間に接続
   された第１のトランジスタと、 前記第２の信号転送線と前記第２のノードとの間に接続
   され、前記第１のトランジスタと同時にオン／オフする
   第２のトランジスタと、 前記第２の信号転送線と前記第１のノードとの間に接続
   され、前記第１および第２のトランジスタと相補的にオ
   ン／オフする第３のトランジスタと、 前記第３の信号転送線と前記第２のノードとの間に接続
   され、前記第１および第２のトランジスタと相補的にオ
   ン／オフする第４のトランジスタと、 前記第１の信号転送線と前記第３のノードとの間に接続
   された第５のトランジスタと、 前記第２の信号転送線と前記第４のノードとの間に接続
   され、前記第５のトランジスタと同時にオン／オフする
   第６のトランジスタと、 前記第２の信号転送線と前記第３のノードとの間に接続
   され、前記第５および第６のトランジスタと相補的にオ
   ン／オフする第７のトランジスタと、 前記第３の信号転送線と前記第４のノードとの間に接続
   され、前記第５および第６のトランジスタと相補的にオ
   ン／オフする第８のトランジスタとを含む、請求項６ま
   たは請求項７に記載のデータ転送回路。
9. 【請求項９】 前記プリチャージ手段は、 前記第１の信号転送線と前記第２の信号転送線との間に
   接続され、前記第１および第２のトランジスタと相補的
   にオン／オフする第９のトランジスタと、 前記第２の信号転送線と前記第３の信号転送線との間に
   接続され、前記第３および第４のトランジスタと相補的
   にオン／オフする第１０のトランジスタとを含む、請求
   項８に記載のデータ転送回路。
10. 【請求項１０】 互いに相補的なデータ信号を受ける第
    １および第２のノードと、 前記互いに相補的なデータ信号を送出する第３および第
    ４のノードと、 第１から第４の信号転送線と、 クロック信号に応答して前記第１および第２の信号転送
    線と前記第３および第４の信号転送線とを交互に選択し
    その選択した２本の信号転送線の一端をそれぞれ第１お
    よび第２のノードに接続する第１の選択手段と、 前記第１の選択手段により選択された２本の信号転送線
    の他端をそれぞれ第３および第４のノードに接続する第
    ２の選択手段と、 前記第３の信号転送線が前回論理ローレベルでありかつ
    前記第１の信号転送線が今回論理ローレベルの信号を転
    送するとき前記第１の信号転送線と前記第３の信号転送
    線とを接続する第１の接続手段と、 前記第１の信号転送線が前回論理ローレベルでありかつ
    前記第３の信号転送線が今回論理ローレベルの信号を転
    送するとき前記第１の信号転送線と前記第３の信号転送
    線とを接続する第２の接続手段と、 前記第４の信号転送線が前回論理ローレベルでありかつ
    前記第１の信号転送線が今回論理ローレベルの信号を転
    送するとき前記第１の信号転送線と前記第４の信号転送
    線とを接続する第３の接続手段と、 前記第１の信号転送線が前回論理ローレベルでありかつ
    前記第４の信号転送線が今回論理ローレベルの信号を転
    送するとき前記第１の信号転送線と前記第４の信号転送
    線とを接続する第４の接続手段と、 前記第３の信号転送線が前回論理ローレベルでありかつ
    前記第２の信号転送線が今回論理ローレベルの信号を転
    送するとき前記第２の信号転送線と前記第３の信号転送
    線とを接続する第５の接続手段と、 前記第２の信号転送線が前回論理ローレベルでありかつ
    前記第３の信号転送線が今回論理ローレベルの信号を転
    送するとき前記第２の信号転送線と前記第３の信号転送
    線とを接続する第６の接続手段と、 前記第４の信号転送線が前回論理ローレベルでありかつ
    前記第２の信号転送線が今回論理ローレベルの信号を転
    送するとき前記第２の信号転送線と前記第４の信号転送
    線とを接続する第７の接続手段と、 前記第２の信号転送線が前回論理ローレベルでありかつ
    前記第４の信号転送線が今回論理ローレベルの信号を転
    送するとき前記第２の信号転送線と前記第４の信号転送
    線とを接続する第８の接続手段と、 前記第２または第４の接続手段による接続が行われてか
    ら所定時間後に前記第１の信号転送線を論理ハイレベル
    にプリチャージする第１のプリチャージ手段と、 前記第６または第８の接続手段による接続が行われてか
    ら所定時間後に前記第２の信号転送線を論理ハイレベル
    にプリチャージする第２のプリチャージ手段と、 前記第１または第５の接続手段による接続が行われてか
    ら所定時間後に前記第３の信号転送線を論理ハイレベル
    にプリチャージする第３のプリチャージ手段と、 前記第３または第７の接続手段による接続が行われてか
    ら所定時間後に前記第４の信号転送線を論理ハイレベル
    にプリチャージする第４のプリチャージ手段とを備え
    る、データ転送回路。
11. 【請求項１１】 前記第１の接続手段は、 前記第１の信号転送線と前記第３の信号転送線との間に
    接続され、その第１の信号転送線における接続点と前記
    第１の選択手段との間の前記第１の信号転送線に接続さ
    れたゲートを有する第１のトランジスタと、 前記第１のトランジスタと前記第３の信号転送線との間
    に接続され、前記第３の信号転送線に接続されたゲート
    を有する第２のトランジスタとを含み、 前記第２の接続手段は、 前記第１の信号転送線と前記第３の信号転送線との間に
    接続され、その第３の信号転送線における接続点と前記
    第１の選択手段との間の前記第３の信号転送線に接続さ
    れたゲートを有する第３のトランジスタと、 前記第３のトランジスタと前記第１の信号転送線との間
    に接続され、前記第１の信号転送線に接続されたゲート
    を有する第４のトランジスタとを含み、 前記第３の接続手段は、 前記第１の信号転送線と前記第４の信号転送線との間に
    接続され、その第１の信号転送線における接続点と前記
    第１の選択手段との間の前記第１の信号転送線に接続さ
    れたゲートを有する第５のトランジスタと、 前記第５のトランジスタと前記第４の信号転送線との間
    に接続され、前記第４の信号転送線に接続されたゲート
    を有する第６のトランジスタとを含み、 前記第４の接続手段は、 前記第１の信号転送線と前記第４の信号転送線との間に
    接続され、その第４の信号転送線における接続点と前記
    第１の選択手段との間の前記第４の信号転送線に接続さ
    れたゲートを有する第７のトランジスタと、 前記第７のトランジスタと前記第１の信号転送線との間
    に接続され、前記第１の信号転送線に接続されたゲート
    を有する第８のトランジスタとを含み、 前記第５の接続手段は、 前記第２の信号転送線と前記第３の信号転送線との間に
    接続され、その第２の信号転送線における接続点と前記
    第１の選択手段との間の前記第２の信号転送線に接続さ
    れたゲートを有する第９のトランジスタと、 前記第９のトランジスタと前記第３の信号転送線との間
    に接続され、前記第３の信号転送線に接続された第１０
    のトランジスタとを含み、 前記第６の接続手段は、 前記第２の信号転送線と前記第３の信号転送線との間に
    接続され、その第３の信号転送線における接続点と前記
    第１の選択手段との間の前記第３の信号転送線に接続さ
    れたゲートを有する第１１のトランジスタと、 前記第１１のトランジスタと前記第２の信号転送線との
    間に接続され、前記第２の信号転送線に接続されたゲー
    トを有する第１２のトランジスタとを含み、 前記第７の接続手段は、 前記第２の信号転送線と前記第４の信号転送線との間に
    接続され、その第２の信号転送線における接続点と前記
    第１の選択手段との間の前記第２の信号転送線に接続さ
    れたゲートを有する第１３のトランジスタと、 前記第１３のトランジスタと前記第４の信号転送線との
    間に接続され、前記第４の信号転送線に接続されたゲー
    トを有する第１４のトランジスタとを含み、 前記第８の接続手段は、 前記第２の信号転送線と前記第４の信号転送線との間に
    接続され、その第４の信号転送線における接続点と前記
    第１の選択手段との間の前記第４の信号転送線に接続さ
    れたゲートを有する第１５のトランジスタと、 前記第１５のトランジスタと前記第２の信号転送線との
    間に接続され、前記第２の信号転送線に接続されたゲー
    トを有する第１６のトランジスタとを含む、請求項１０
    に記載のデータ転送回路。
12. 【請求項１２】 前記第１の接続手段は、 前記第１の信号転送線と前記第３の信号転送線との間に
    接続された第１のトランジスタと、 前記第１のトランジスタと前記第１の信号転送線との接
    続点と前記第１の選択手段との間の前記第１の信号転送
    線に接続された第１の入力ノードと、前記第３の信号転
    送線に接続された第２の入力ノードとを有する第１の論
    理和回路とを含み、 前記第２の接続手段は、 前記第１の信号転送線と前記第３の信号転送線との間に
    接続された第２のトランジスタと、 前記第２のトランジスタと前記第３の信号転送線との接
    続点と前記第１の選択手段との間の前記第３の信号転送
    線に接続された第１の入力ノードと、前記第１の信号転
    送線に接続された第２の入力ノードとを有する第２の論
    理輪回路とを含み、 前記第３の接続手段は、 前記第１の信号転送線と前記第４の信号転送線との間に
    接続された第３のトランジスタと、 前記第３のトランジスタと前記第１の信号転送線との接
    続点と前記第１の選択手段との間の前記第１の信号転送
    線に接続された第１の入力ノードと、前記第４の信号転
    送線に接続された第２の入力ノードとを有する第３の論
    理和回路とを含み、 前記第４の接続手段は、 前記第１の信号転送線と前記第４の信号転送線との間に
    接続された第４のトランジスタと、 前記第４のトランジスタと前記第４の信号転送線との接
    続点と前記第１の選択手段との間の前記第４の信号転送
    線に接続された第１の入力ノードと、前記第１の信号転
    送線に接続された第２の入力ノードとを有する第４の論
    理和回路とを含み、 前記第５の接続手段は、 前記第２の信号転送線と前記第３の信号転送線との間に
    接続された第５のトランジスタと、 前記第５のトランジスタと前記第２の信号転送線との接
    続点と前記第１の選択手段との間の前記第２の信号転送
    線に接続された第１の入力ノードと、前記第３の信号転
    送線に接続された第２の入力ノードとを有する第５の論
    理和回路とを含み、 前記第６の接続手段は、 前記第２の信号転送線と前記第３の信号転送線との間に
    接続された第６のトランジスタと、 前記第６のトランジスタと前記第３の信号転送線との接
    続点と前記第１の選択手段との間の前記第３の信号転送
    線に接続された第１の入力ノードと、前記第２の信号転
    送線に接続された第２の入力ノードとを有する第６の論
    理和回路とを含み、 前記第７の接続手段は、 前記第２の信号転送線と前記第４の信号転送線との間に
    接続された第７のトランジスタと、 前記第７のトランジスタと前記第２の信号転送線との接
    続点と前記第１の選択手段との間の前記第２の信号転送
    線に接続された第１の入力ノードと、前記第４の信号転
    送線に接続された第２の入力ノードとを有する第７の論
    理和回路とを含み、 前記第８の接続手段は、 前記第２の信号転送線と前記第４の信号転送線との間に
    接続された第８のトランジスタと、 前記第８のトランジスタと前記第４の信号転送線との接
    続点と前記第１の選択手段との間の前記第４の信号転送
    線に接続された第１の入力ノードと、前記第２の信号転
    送線に接続された第２の入力ノードとを有する第８の論
    理和回路とを含み、 前記第１から第８のトランジスタは、それぞれ前記第１
    から第８の論理和回路からの出力に応答してオン／オフ
    する、請求項１０に記載のデータ転送回路。
13. 【請求項１３】 前記第１の接続手段は、 前記第１の信号転送線と前記第３の信号転送線との間に
    直列に接続された第１および第２のトランジスタと、 前記第１のトランジスタと前記第１の信号転送線との接
    続点と前記第１の選択手段との間の前記第１の信号転送
    線に接続された第１の入力ノードと、電源ノードに接続
    された第２の入力ノードとを有する第１の否定論理積回
    路と、 前記第３の信号転送線に接続された第１の入力ノード
    と、電源ノードに接続された第２の入力ノードとを有す
    る第２の否定論理積回路とを含み、 前記第２の接続手段は、 前記第３の信号転送線と前記第１の信号転送線との間に
    直列に接続された第３および第４のトランジスタと、 前記第３のトランジスタと前記第３の信号転送線との接
    続点と前記第１の選択手段との間の前記第３の信号転送
    線に接続された第１の入力ノードと、電源ノードに接続
    された第２の入力ノードとを有する第３の否定論理積回
    路と、 前記第１の信号転送線に接続された第１の入力ノード
    と、電源ノードに接続された第２の入力ノードとを有す
    る第４の否定論理積回路とを含み、 前記第３の接続手段は、 前記第１の信号転送線と前記第４の信号転送線との間に
    直列に接続された第５および第６のトランジスタと、 前記第５のトランジスタと前記第１の信号転送線との接
    続点と前記第１の選択手段との間の前記第１の信号転送
    線に接続された第１の入力ノードと、電源ノードに接続
    された第２の入力ノードとを有する第５の否定論理積回
    路と、 前記第４の信号転送線に接続された第１の入力ノード
    と、電源ノードに接続された第２の入力ノードとを有す
    る第６の否定論理積回路とを含み、 前記第４の接続手段は、 前記第４の信号転送線と前記第１の信号転送線との間に
    直列に接続された第７および第８のトランジスタと、 前記第７のトランジスタと前記第４の信号転送線との接
    続点と前記第１の選択手段との間の前記第４の信号転送
    線に接続された第１の入力ノードと、電源ノードに接続
    された第２の入力ノードとを有する第７の否定論理積回
    路と、 前記第１の信号転送線に接続された第１の入力ノード
    と、電源ノードに接続された第２の入力ノードとを有す
    る第８の否定論理積回路とを含み、 前記第５の接続手段は、 前記第２の信号転送線と前記第３の信号転送線との間に
    直列に接続された第９および第１０のトランジスタと、 前記第９のトランジスタと前記第２の信号転送線との接
    続点と前記第１の選択手段との間の前記第２の信号転送
    線に接続された第１の入力ノードと、電源ノードに接続
    された第２の入力ノードとを有する第９の否定論理積回
    路と、 前記第３の信号転送線に接続された第１の入力ノード
    と、電源ノードに接続された第２の入力ノードとを有す
    る第１０の否定論理積回路とを含み、 前記第６の接続手段は、 前記第３の信号転送線と前記第２の信号転送線との間に
    直列に接続された第１１および第１２のトランジスタ
    と、 前記第１１のトランジスタと前記第３の信号転送線との
    接続点と前記第１の選択手段との間の前記第３の信号転
    送線に接続された第１の入力ノードと、電源ノードに接
    続された第２の入力ノードとを有する第１１の否定論理
    積回路と、 前記第２の信号転送線に接続された第１の入力ノード
    と、電源ノードに接続された第２の入力ノードとを有す
    る第１２の否定論理積回路とを含み、 前記第７の接続手段は、 前記第２の信号転送線と前記第４の信号転送線との間に
    直列に接続された第１３および第１４のトランジスタ
    と、 前記第１３のトランジスタと前記第２の信号転送線との
    接続点と前記第１の選択手段との間の前記第２の信号転
    送線に接続された第１の入力ノードと、電源ノードに接
    続された第２の入力ノードとを有する第１３の否定論理
    積回路と、 前記第４の信号転送線に接続された第１の入力ノード
    と、電源ノードに接続された第２の入力ノードとを有す
    る第１４の否定論理積回路とを含み、 前記第８の接続手段は、 前記第４の信号転送線と前記第２の信号転送線との間に
    直列に接続された第１５および第１６のトランジスタ
    と、 前記第１５のトランジスタと前記第４の信号転送線との
    接続点と前記第１の選択手段との間の前記第４の信号転
    送線に接続された第１の入力ノードと、電源ノードに接
    続された第２の入力ノードとを有する第１５の否定論理
    積回路と、 前記第２の信号転送線に接続された第１の入力ノード
    と、電源ノードに接続された第２の入力ノードとを有す
    る第１６の否定論理積回路とを含み、 前記第１から第１６のトランジスタは、対応する前記第
    １から第１６の否定論理和回路からの出力をゲートに受
    ける、請求項１０に記載のデータ転送回路。
14. 【請求項１４】 前記データ転送回路はさらに、 前記第２の信号転送線が前回選択されておらずかつ前記
    第１の信号転送線が今回論理ローレベルの信号を転送す
    るとき前記第１の信号転送線と前記第２の信号転送線と
    を接続する第１の接続手段と、 前記第１の信号転送線が前回選択されておらずかつ前記
    第２の信号転送線が今回論理ローレベルの信号を転送す
    るとき前記第１の信号転送線と前記第２の信号転送線と
    を接続する第２の接続手段と、 前記第３の信号転送線が前回選択されておらずかつ前記
    第１の信号転送線が今回論理ローレベルの信号を転送す
    るとき前記第１の信号転送線と前記第３の信号転送線と
    を接続する第３の接続手段と、 前記第１の信号転送線が前回選択されておらずかつ前記
    第３の信号転送線が今回論理ローレベルの信号を転送す
    るとき前記第１の信号転送線と前記第３の信号転送線と
    を接続する第４の接続手段と、 前記第３の信号転送線が前回選択されておらずかつ前記
    第２の信号転送線が今回論理ローレベルの信号を転送す
    るとき前記第２の信号転送線と前記第３の信号転送線と
    を接続する第５の接続手段と、 前記第２の信号転送線が前回選択されておらずかつ前記
    第３の信号転送線が今回論理ローレベルの信号を転送す
    るとき前記第２の信号転送線と前記第３の信号転送線と
    を接続する第６の接続手段とを備え、 前記プリチャージ手段は、前記第１から第６の接続手段
    による接続から所定時間後に前記選択されない信号転送
    線を論理ハイレベルにプリチャージする、請求項４に記
    載のデータ転送回路。