JPH01128292A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPH01128292A JPH01128292A JP62287707A JP28770787A JPH01128292A JP H01128292 A JPH01128292 A JP H01128292A JP 62287707 A JP62287707 A JP 62287707A JP 28770787 A JP28770787 A JP 28770787A JP H01128292 A JPH01128292 A JP H01128292A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体記憶回路に関し、更に詳しく言えばビッ
ト線対を介してメモリセルのデータを読出す回路部分の
構成に関するものである。
ト線対を介してメモリセルのデータを読出す回路部分の
構成に関するものである。
（ロ）従来の技術
第３図は従来例に係るＭＯ８構成の半導体記憶回路のデ
ータ読出し回路部分の回路図である。図において、ビッ
ト線対ａにはメモリセル（１）が接続され、ビット線対
すにはメモリセル（２）が接続されている。（３）はビ
ット線対ａに対するセンスアンプ（Ｓ、Ａ）、（４〉は
ビット線対すに対するセンスアンプ（Ｓ、Ａ）である。
ータ読出し回路部分の回路図である。図において、ビッ
ト線対ａにはメモリセル（１）が接続され、ビット線対
すにはメモリセル（２）が接続されている。（３）はビ
ット線対ａに対するセンスアンプ（Ｓ、Ａ）、（４〉は
ビット線対すに対するセンスアンプ（Ｓ、Ａ）である。
なお、ｖＰはセルプレート電圧、φＳＮ、”φＳＰはセ
ンスアンプ駆動信号である。
ンスアンプ駆動信号である。
また、Ｃはビット線対ａ、ｂに対する共通のＩ１０線対
、（５）は該Ｉ１０線対Ｃに電荷を供給して電位を等化
にするプリチャージイコライズ回路、（６）はアドレス
信号のレベル変化に同期したパルスを生成する制御パル
ス生成回路、（７）はアドレス信号に従って特定のビッ
ト線対を選択するカラムデコーダである。
、（５）は該Ｉ１０線対Ｃに電荷を供給して電位を等化
にするプリチャージイコライズ回路、（６）はアドレス
信号のレベル変化に同期したパルスを生成する制御パル
ス生成回路、（７）はアドレス信号に従って特定のビッ
ト線対を選択するカラムデコーダである。
次に第４図のタイミングチャートに従って、第３図の従
来例回路の動作を説明する。
来例回路の動作を説明する。
まずＲＡＳ信号により、ロウアドレス信号に対応する特
定のワード線が選択される。
定のワード線が選択される。
次にＣＡＳ信号により、カラムデコーダ（７）からカラ
ムアドレス信号に対応するＹ、又はＹ、信号が出力きれ
、特定のビット線が選択きれる。またアドレス信号のレ
ベルの変化を検出することにより、制御パルス生成回路
（６〉から８φＩＰＥ信号が出力してプリチャージイコ
ライズ回路（５）を動作許せ、Ｉ１０線対Ｃの電位を等
化にしておく。
ムアドレス信号に対応するＹ、又はＹ、信号が出力きれ
、特定のビット線が選択きれる。またアドレス信号のレ
ベルの変化を検出することにより、制御パルス生成回路
（６〉から８φＩＰＥ信号が出力してプリチャージイコ
ライズ回路（５）を動作許せ、Ｉ１０線対Ｃの電位を等
化にしておく。
いま、カラムデコーダ（７）からＹ、信号が出力された
とすると、ビット線′Ａａが選択されてメモリセル（１
）からＩ１０線対Ｃにデータがリードアンプ（８）を介
して読出される。
とすると、ビット線′Ａａが選択されてメモリセル（１
）からＩ１０線対Ｃにデータがリードアンプ（８）を介
して読出される。
次に、アドレス信号が変わってカラムデコーダ（７）か
らＹ２信号が出力されたとする。このときにはビット線
対すが選択され、工１０線対Ｃおよびリードアンプ（８
）を介してメモリセル（２）のデータが読出される。
らＹ２信号が出力されたとする。このときにはビット線
対すが選択され、工１０線対Ｃおよびリードアンプ（８
）を介してメモリセル（２）のデータが読出される。
（ハ）発明が解決しようとする問題点
ところで、従来例によればビット線対に接続するＩ１０
線対は１つしか設けられていないので、Ｉ１０線対上で
読出しデータが重ならないように、プリチャージイコラ
イズ回路（５）によるプリチャージ時間の間隔など充分
に考慮して設定する必要がある。
線対は１つしか設けられていないので、Ｉ１０線対上で
読出しデータが重ならないように、プリチャージイコラ
イズ回路（５）によるプリチャージ時間の間隔など充分
に考慮して設定する必要がある。
このため、従来例では各カラムアドレスのパルス間隔も
充分に確保する必要があり、高速アクセスの妨げの原因
の１つであった。
充分に確保する必要があり、高速アクセスの妨げの原因
の１つであった。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、読出し動作の高速化を可能とする半導体記憶回路の
提供を目的とする。
り、読出し動作の高速化を可能とする半導体記憶回路の
提供を目的とする。
（ニ）問題点を解決するための手段
本発明の半導体記憶回路はビット線対と、トランスファ
ゲートを介して該ビット線に接続する２つの入出力線対
と、該出力線対のそれぞれに対応して接続する２つのプ
リチャージイコライズ回路と、読出しアクセスが変わる
毎に前記トランスファゲートを制御して前記ビット線対
と入出力線対との接続を切替える制御回路とを少なくと
も有していることを特徴とする。
ゲートを介して該ビット線に接続する２つの入出力線対
と、該出力線対のそれぞれに対応して接続する２つのプ
リチャージイコライズ回路と、読出しアクセスが変わる
毎に前記トランスファゲートを制御して前記ビット線対
と入出力線対との接続を切替える制御回路とを少なくと
も有していることを特徴とする。
（ホ〉作用
本発明によれば、読出しアクセスが変わるこ゛とに、ア
クティブにする入出力線対を変える。ずなわち、読出し
アクセスが変わるごとに、トランスファゲートを制御し
て、選択されたビット線対に接続する入出力線刻を交互
に変える。また、プリチャージイコライズ回路も変えて
該入出力線対をプリチャージする。
クティブにする入出力線対を変える。ずなわち、読出し
アクセスが変わるごとに、トランスファゲートを制御し
て、選択されたビット線対に接続する入出力線刻を交互
に変える。また、プリチャージイコライズ回路も変えて
該入出力線対をプリチャージする。
従って、１つの入出力線対のプリチャージはカラムアド
レスの変化のにの周期で行なえばよく、カラムアドレス
の周期を短くしても余裕をもって駆動することができる
。
レスの変化のにの周期で行なえばよく、カラムアドレス
の周期を短くしても余裕をもって駆動することができる
。
（へ）実施例
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係る半導体記憶回路のデー
タ読出し回路部分の回路図である。（９）はメモリセル
であり、ビット線対ａに接続されている。（１１）はビ
ット線対ａのセンスアンプ（Ｓ、Ａ）であり、センスア
ンプ駆動信号−８Ｎ、＊ＳＰによって制御される。この
ビット線対ａには、２つの入出力（Ｉｌｏ）線対ｄとｅ
がトランスファゲート（２３）と（２４）又はり２５）
と（２６）によって選択的に接続されている。そして入
出力線刻＝４− ｄにはカレントミラー型リードアンプ（２１〉とプリチ
ャージイコライズ回路（１３）が接続され、また入出力
線ｅにもカレントミラー型アンプ（２２）とブリチャー
シイコライス回路（１３）が接続されている。
。第１図は本発明の実施例に係る半導体記憶回路のデー
タ読出し回路部分の回路図である。（９）はメモリセル
であり、ビット線対ａに接続されている。（１１）はビ
ット線対ａのセンスアンプ（Ｓ、Ａ）であり、センスア
ンプ駆動信号−８Ｎ、＊ＳＰによって制御される。この
ビット線対ａには、２つの入出力（Ｉｌｏ）線対ｄとｅ
がトランスファゲート（２３）と（２４）又はり２５）
と（２６）によって選択的に接続されている。そして入
出力線刻＝４− ｄにはカレントミラー型リードアンプ（２１〉とプリチ
ャージイコライズ回路（１３）が接続され、また入出力
線ｅにもカレントミラー型アンプ（２２）とブリチャー
シイコライス回路（１３）が接続されている。
また、（１０）はメモリセルでビット線対すに接続され
、（１２）はビット線対すのセンスアンプである。この
ビット線すにも２つのＩ１０線対ｄとＣがトランスファ
ゲート（２７）と（２８）又は（２９）と（３０）によ
って選択的に接続きれる構成となっている。
、（１２）はビット線対すのセンスアンプである。この
ビット線すにも２つのＩ１０線対ｄとＣがトランスファ
ゲート（２７）と（２８）又は（２９）と（３０）によ
って選択的に接続きれる構成となっている。
（１５）はビット線対ａを選択するアドレス信号を入力
するとき制御パルスＡを出力し、ビット線すを選択する
アドレス信号を入力するとき制御パルスＢを出力する制
御パルス生成回路である。（１６）はカラムデコーダで
あり、アドレス信号によりビット線対ａ又はｂを選択し
てアクセスする。
するとき制御パルスＡを出力し、ビット線すを選択する
アドレス信号を入力するとき制御パルスＢを出力する制
御パルス生成回路である。（１６）はカラムデコーダで
あり、アドレス信号によりビット線対ａ又はｂを選択し
てアクセスする。
（３１）は制御パルス生成回路（１５）の出力信号（Ａ
、Ｂ）およびカラムデコーダ（１６）の出力信号を入力
してトランスファゲート＜２３）〜（３０）をオン・オ
フ制御する制御回路であり、２人力ノア回路（１７）〜
（２０）により構成されている。
、Ｂ）およびカラムデコーダ（１６）の出力信号を入力
してトランスファゲート＜２３）〜（３０）をオン・オ
フ制御する制御回路であり、２人力ノア回路（１７）〜
（２０）により構成されている。
次に本発明の実施例の動作について説明する。
まずアドレス信号の入力によりＲＡＳ信号が生成され、
ロウアドレスに従うワード線が選択される。
ロウアドレスに従うワード線が選択される。
次にＣＡＳ信号が生成され、カラムアドレス（カラムア
ドレス１）に従う特定のビット線が選択される。図で説
明すると、例えばアドレス信号がデコードされてカラム
デコーダ（１６〉の２人カナンド回路（３２）からロウ
レベル信号が出力され、また制御パルス生成回路（１５
）からはロウレベルパルスが出力されるので、ノア回路
（１７）の出力からハイレベルパルスＹ１が出力される
。このためトランスファゲート（２３） 、 （２４）
がオンするので、ビット線対ａが選択されてメモリセル
（９）のデータが読出きれる。また、このデータはセン
スアンプ（１１）によって増幅される。
ドレス１）に従う特定のビット線が選択される。図で説
明すると、例えばアドレス信号がデコードされてカラム
デコーダ（１６〉の２人カナンド回路（３２）からロウ
レベル信号が出力され、また制御パルス生成回路（１５
）からはロウレベルパルスが出力されるので、ノア回路
（１７）の出力からハイレベルパルスＹ１が出力される
。このためトランスファゲート（２３） 、 （２４）
がオンするので、ビット線対ａが選択されてメモリセル
（９）のデータが読出きれる。また、このデータはセン
スアンプ（１１）によって増幅される。
なお、制御パルス生成回路（１５）の出力パルスＡはプ
リチャージイコライズ回路（１３）を作動許せることに
より、Ｉ１０線対ｄに電荷を供給し、Ｉ１０線対ｄの電
位を等化にしておく。これにより、ビット線対ａのメモ
リデータはＩ１０線対ｄを介してカレントミラー型リー
ドアンプ（２１〉から高速に読出される。
リチャージイコライズ回路（１３）を作動許せることに
より、Ｉ１０線対ｄに電荷を供給し、Ｉ１０線対ｄの電
位を等化にしておく。これにより、ビット線対ａのメモ
リデータはＩ１０線対ｄを介してカレントミラー型リー
ドアンプ（２１〉から高速に読出される。
次にカラムアドレスがカラムアドレス２に変わって読出
しアクセスがビット線対ａからビット線対すに変わる場
合について説明する。このときには、制御回路（１６）
からパルス（Ｙ２）が出力されてトランスファゲート（
２９）と（３０）をアクティブにし、ビット線対すを選
択する。また制御パルス生成回路（１５）からはパルス
（Ｂ）が出力きれてプリチャージイコライズ回路（１４
）を作動させる。これにより、メモリセル（１０）のデ
ータがビット線対す、Ｉ１０線対ｅを介してカレントミ
ラー型リードアンプ（２２）から高速に読出される。
しアクセスがビット線対ａからビット線対すに変わる場
合について説明する。このときには、制御回路（１６）
からパルス（Ｙ２）が出力されてトランスファゲート（
２９）と（３０）をアクティブにし、ビット線対すを選
択する。また制御パルス生成回路（１５）からはパルス
（Ｂ）が出力きれてプリチャージイコライズ回路（１４
）を作動させる。これにより、メモリセル（１０）のデ
ータがビット線対す、Ｉ１０線対ｅを介してカレントミ
ラー型リードアンプ（２２）から高速に読出される。
このように、読出しアクセスが変わるごとに、Ｉ１０線
対ｄとＩ１０線対ｅとを交互にアクティブにして、読出
しルートを変更する。このため、Ｉ１０線対ｄ、ｅに対
するプリチャージも独立に行うことができるので、従来
のようにプリチャージ・イコライズ時間の設定が互いに
無関係に設定できる。すなわち、各カラムアドレスの時
間間隔もノ」１さくすることができるので、高速のデー
タ読出しが可能となる。
対ｄとＩ１０線対ｅとを交互にアクティブにして、読出
しルートを変更する。このため、Ｉ１０線対ｄ、ｅに対
するプリチャージも独立に行うことができるので、従来
のようにプリチャージ・イコライズ時間の設定が互いに
無関係に設定できる。すなわち、各カラムアドレスの時
間間隔もノ」１さくすることができるので、高速のデー
タ読出しが可能となる。
（ト）発明の詳細
な説明したように、本発明によれば１対のビット線対に
対して２つの入出力線対を設け、読出しアクセスが変わ
るごとに使用する入出力線対を交互に変えることにより
、プリチャージイコライズ時間の間隔を意識することな
く設定できる。
対して２つの入出力線対を設け、読出しアクセスが変わ
るごとに使用する入出力線対を交互に変えることにより
、プリチャージイコライズ時間の間隔を意識することな
く設定できる。
これによりアドレス信号の各カラムアドレスの時間間隔
も小さくできるので、高速のデータ読出しが可能となる
。
も小さくできるので、高速のデータ読出しが可能となる
。
第１図は本発明の実施例回路図、
第２図は第１図の本発明の実施例回路図の動作を説明す
るためのタイミングチャート、第３図は従来例の回路図
、 第４図は第３図の従来例の回路の動作を説明するための
タイミングチャートである。 （符号の説明） （１）、 （２）、 （９）、 （１０）・・・メモリ
セル、 （３）、 （４）、 （１１）、 （１２）・
・・センスアンプ、 （５）、 （１３）、 （１４）
・・・プリチャージイコライズ回路、 （６）、 （１
５）・・・制御パルス生成回路、 （７）、 （１６）
・・・カラムデコーダ、（８）、 （２１）、 （２２
）・・・カレントミラー型リードアンプ、（２３）〜（
３０）・・・トランスファゲート、 （３１）・・・制
御回路。
るためのタイミングチャート、第３図は従来例の回路図
、 第４図は第３図の従来例の回路の動作を説明するための
タイミングチャートである。 （符号の説明） （１）、 （２）、 （９）、 （１０）・・・メモリ
セル、 （３）、 （４）、 （１１）、 （１２）・
・・センスアンプ、 （５）、 （１３）、 （１４）
・・・プリチャージイコライズ回路、 （６）、 （１
５）・・・制御パルス生成回路、 （７）、 （１６）
・・・カラムデコーダ、（８）、 （２１）、 （２２
）・・・カレントミラー型リードアンプ、（２３）〜（
３０）・・・トランスファゲート、 （３１）・・・制
御回路。
Claims (1)
- 【特許請求の範囲】 ビット線対と、 トランスファゲートを介して該ビット線に接続する２つ
の入出力線対と、 該出力線対のそれぞれに対応して接続する２つのプリチ
ャージイコライズ回路と、 読出しアクセスが変わる毎に前記トランスファゲートを
制御して前記ビット線対と入出力線対との接続を切替え
る制御回路とを少なくとも有していることを特徴とする
半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287707A JPH01128292A (ja) | 1987-11-13 | 1987-11-13 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287707A JPH01128292A (ja) | 1987-11-13 | 1987-11-13 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128292A true JPH01128292A (ja) | 1989-05-19 |
Family
ID=17720698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287707A Pending JPH01128292A (ja) | 1987-11-13 | 1987-11-13 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128292A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657891A2 (en) * | 1993-12-10 | 1995-06-14 | Mosaid Technologies Incorporated | Databus architecture for accelerated column access in RAM |
| US6147544A (en) * | 1998-10-22 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Data transfer circuit transferring complementary data signals |
| KR20010004539A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 반도체 메모리 소자 |
| JP2002221927A (ja) * | 2000-11-21 | 2002-08-09 | M Two Design:Kk | 広告及び又は宣伝方法並びに広告及び又は宣伝システム |
| WO2006043593A1 (ja) * | 2004-10-22 | 2006-04-27 | Matsushita Electric Industrial Co., Ltd. | 配線基板およびこれを用いた電子モジュール |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60185292A (ja) * | 1984-03-02 | 1985-09-20 | Oki Electric Ind Co Ltd | ニブルモ−ドの回路方式 |
| JPS6139295A (ja) * | 1984-07-30 | 1986-02-25 | Nec Corp | 記憶回路 |
-
1987
- 1987-11-13 JP JP62287707A patent/JPH01128292A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60185292A (ja) * | 1984-03-02 | 1985-09-20 | Oki Electric Ind Co Ltd | ニブルモ−ドの回路方式 |
| JPS6139295A (ja) * | 1984-07-30 | 1986-02-25 | Nec Corp | 記憶回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657891A2 (en) * | 1993-12-10 | 1995-06-14 | Mosaid Technologies Incorporated | Databus architecture for accelerated column access in RAM |
| JP2007257826A (ja) * | 1993-12-10 | 2007-10-04 | Mosaid Technol Inc | ランダムアクセスメモリにおける列アクセスの加速化用データバス構造 |
| JP4649619B2 (ja) * | 1993-12-10 | 2011-03-16 | モスエイド テクノロジーズ インコーポレイテッド | ランダムアクセスメモリにおける列アクセスの加速化用データバス構造 |
| US6147544A (en) * | 1998-10-22 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Data transfer circuit transferring complementary data signals |
| KR20010004539A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 반도체 메모리 소자 |
| JP2002221927A (ja) * | 2000-11-21 | 2002-08-09 | M Two Design:Kk | 広告及び又は宣伝方法並びに広告及び又は宣伝システム |
| WO2006043593A1 (ja) * | 2004-10-22 | 2006-04-27 | Matsushita Electric Industrial Co., Ltd. | 配線基板およびこれを用いた電子モジュール |
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