JP4824304B2 - 入力バッファ及びこれを備える半導体装置 - Google Patents

Description

本発明は、半導体装置に係り、更に詳細には入力信号のＤＣレベルとスイング幅とに関係なく、ＣＭＯＳスイングする信号を出力する入力バッファ及び、前記入力バッファを備える半導体装置に関する。

図１は、一般的な多重ポート多重メディア半導体装置を備えるシステムを示す。図１を参照すれば、前記システム１００は、複数の応用回路１１１、１１５、１１９、１２７、１３１を備える回路ブロック１１０及び多重ポート多重メディア半導体装置１５０を備える。複数の応用回路１１１、１１５、１１９、１２７、１３１のそれぞれは、別の半導体チップで具現できる。

複数の応用回路１１１、１１５、１１９、１２７、１３１と半導体装置１５０とは、外部装置とデータ通信をするために固有の信号レベルを有する。前記信号レベルは、ＤＣレベル（または平均値）及び前記ＤＣレベルを基準とする上下スイング幅（以下‘レベルとスイング幅’という）と規定される。

現在、用いられている信号レベルは、ＴＴＬレベル（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ ｌｅｖｅｌ）、ＣＭＯＳレベル（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌｅｖｅｌ）、ＳＳＴＬレベル（Ｓｔｕｂｓｅｒｉｅｓ ｔｒａｎｓｃｅｉｖｅｒ ｌｏｇｉｃ ｌｅｖｅｌ）、ＲＳＬレベル（Ｒａｍｂｕｓ ｓｉｇｎａｌ ｌｏｇｉｃ ｌｅｖｅｌ）、ＤＲＳＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｒａｍｂｕｓ Ｓｉｇｎａｌｉｎｇ ｌｅｖｅｌ）などがある。インターフェース速度が増加するにつれて前記スイング幅が減少する傾向にある。

各応用回路１１１、１１５、１１９、１２７、１３１と多重ポート多重メディア半導体装置１５０とが高速でデータを入出力するために、各応用回路１１１、１１５、１１９、１２７、１３１と半導体装置１５０とは、相手の信号レベルを自身の信号レベルに変換する別途の入出力インターフェース１１３、１１７、１２１、１２３、１２５を備える。入出力インターフェース１１３、１１７、１２１、１２３、１２５は別のチップで具現できる。

例えば、ビデオ信号Ｖｉｎを処理するビデオ入力回路１１５から出力される信号レベル（または信号体系）が、メモリ装置１５０で用いられる信号レベルと異なる場合、ビデオ入力回路１１５は、内部信号のレベルと振幅とをチップ１１５の内部にある別途の送信回路１１７を介して変換させ、変換したレベルと振幅とを有する信号をチャンネルを介してメモリ装置１５０に出力する。

その時、メモリ装置１５０の入力バッファ１５１は、チャンネルを介して入力される信号のレベルと振幅とを、メモリ装置１５０内で用い得るレベルと振幅とを有する信号に変換する。
また、オーディオ信号Ａｉｎを処理するオーディオ入力回路１１１は、別途のチップ１１３を介して信号のレベルと振幅とを変換させ、変換したレベルと振幅とを有する信号をメモリ装置１５０の入力バッファ１５１に出力する。また、デジタルメディアプロセシング回路１１９は、別途の送受信回路１２１、１２３、１２５を介してメモリ装置１５０と信号を交換する。

送受信回路１２１、１２３、１２５のそれぞれは、入出力される信号のレベルと振幅とを変換させる。オーディオ出力回路１２７とビデオ出力回路１３１とは、出力バッファ１５７を介して入力される信号をそれぞれ処理し、オーディオ出力信号Ａｏｕｔとビデオ出力信号Ｖｏｕｔとをそれぞれ出力する。
したがって、相異なる信号体系を用いる各応用回路１１１、１１５、１１９、１２７、１３１とメモリ装置１５０との間で高速で信号を交換するためには、相異なる信号体系をインターフェースするための別のチップが必要である。

したがって、多重ポート多重メディア半導体装置１５０と信号を交換する応用回路の数が増加するにつれて、相異なる信号レベルを変換させるための別のチップの数も増加するという問題がある。引いては、前記別のチップが増加するにつれて全体システムのコストが増加するという問題がある。

本発明が達成しようとする技術的課題は、入力される多様な入力信号のレベルと振幅とに関係なく、ＣＭＯＳスイングレベルを有する信号を出力する入力バッファ及び、前記入力バッファを備える半導体装置を提供することである。

前記技術的課題を達成するための入力バッファは、複数の第１制御信号を発生させるモード制御回路と、少なくとも一つの入力信号と前記複数の第１制御信号とを受信し、ＣＭＯＳスイングする少なくとも一つの信号を出力する受信器とを備える。
前記モード制御回路は、複数の第２制御信号を受信し、前記複数の第２制御信号のそれぞれに基づいて前記複数の第１制御信号を発生させる。

前記入力バッファは、前記複数の第２制御信号を発生させるモードプログラム回路を更に備え、前記モードプログラム回路は複数のヒューズを備え、対応するヒューズの切断如何によって前記複数の第２制御信号を発生させる。
前記技術的課題を達成するための入力バッファは、複数のバイアス電圧を発生させるバイアス電圧発生器と、前記複数のバイアス電圧を受信し、複数の第２制御信号に基づいて複数の第１制御信号を発生させるドライバ及び、少なくとも一つの入力信号と前記第１制御信号とを受信し、ＣＭＯＳスイングする少なくとも一つの信号を出力する受信器と、を備える。

前記受信器は、複数の電流源を備え、前記複数の電流源のそれぞれの動作は、前記複数の第１制御信号のそれぞれの電圧に基づいて制御される。前記入力バッファは、前記複数の第２制御信号を保存するためのレジスターを更に備える。
前記技術的課題を達成するための複数の入力バッファを備える半導体装置は、前記複数の入力バッファのそれぞれは、対応する少なくとも一つの入力信号及び対応する複数の第１制御信号を受信し、ＣＭＯＳスイングする少なくとも一つの出力信号を出力する。前記複数の第１制御信号のそれぞれの電圧は、前記少なくとも一つの入力信号のＤＣレベルとスイング幅とによって設定される。

前記複数の入力バッファのそれぞれは、前記複数の第１制御信号を発生させるモード制御回路と、前記少なくとも一つの入力信号と前記複数の第１制御信号とを受信し、前記ＣＭＯＳスイングする少なくとも一つの信号を出力する受信器と、を備える。

前記技術的課題を達成するための半導体装置は、複数個の入力バッファと複数個のバイアス電圧を発生させるバイアス電圧発生器とを備え、前記複数の入力バッファのそれぞれは前記複数個のバイアス電圧を受信し、対応する複数の第２制御信号に基づいて複数の第１制御信号を発生させるドライバと、少なくとも一つの入力信号と前記複数の第１制御信号とを受信し、ＣＭＯＳスイングする少なくとも一つの信号を出力する受信器とを備える。
前記複数の入力バッファのそれぞれは、前記複数個の第２制御信号を発生させるレジスターを更に備える。

本発明に係る入力バッファ及び前記入力バッファを備える半導体装置は、入力信号のレベルとスイング幅とに基づいて共通モードを調節できるため、前記入力バッファは、いかなるレベルといかなるスイング幅とを有する入力信号を受信しても、一定の電圧利得を維持できる効果がある。
また、本発明に係る入力バッファ及び前記入力バッファを備える半導体装置は、他のメモリ装置とデータとを交換するために別途の装置を必要としないため、電力消耗が減少し且つレイアウト面積が減少する効果がある。

本発明と本発明の動作上のメリット及び、本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を示す添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付図面を参照して本発明の好ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図２は、本発明の一実施形態に係る多重ポート多重メディア半導体装置を備えるシステムを示す。図２を参照すれば、システム２００は、回路ブロック２１０及び多重ポート多重メディア半導体装置２３０を備える。
回路ブロック２１０は、オーディオ入力回路２１１、ビデオ入力回路２１３、デジタルメディアプロセシング回路２１５、オーディオ出力回路２１７及びビデオ出力回路２１９を備える。

各回路２１１、２１３、２１５、２１７、２１９は、半導体装置２３０とインタフェーシングのための別のチップ（例えば、図１の１１３及び１１７）とを必要としない。
オーディオ入力回路２１１、ビデオ入力回路２１３、及びデジタルメディアプロセシング回路２１５のそれぞれは、少なくとも一つの信号を発生させる。
しかし、本発明では、説明の便宜のために、オーディオ入力回路２１１、ビデオ入力回路２１３、及びデジタルメディアプロセシング回路２１５のそれぞれは差動信号ＩＮｍ／ＩＮＢｍ（ここで、ｍは自然数）を出力すると仮定する。

オーディオ入力回路２１１は、オーディオ信号Ａｉｎを受信して処理し、その結果として第２入力信号ＩＮ２／ＩＮＢ２を入力バッファ２４０２に出力する。ビデオ入力回路２１３は、ビデオ信号Ｖｉｎを受信して処理し、その結果として第１入力信号ＩＮ１／ＩＮＢ１を入力バッファ２４０１に出力する。
デジタルメディアプロセシング回路２１５は、第３入力信号ＩＮ３／ＩＮＢ３ないし第ｍ入力信号ＩＮｍ／ＩＮＢｍをそれぞれ発生させ、第３入力信号ＩＮ３／ＩＮＢ３を入力バッファ２４０３に出力し、第ｍ入力信号ＩＮｍ／ＩＮＢｍを入力バッファ２４０ｍに出力する。ここで、ｍは自然数である。所定の信号は、デジタルメディアプロセシング回路２１５に入力されることもある。

表１に例示されたように、第１ないし第ｍ信号ＩＮ１／ＩＮＢ１、ＩＮ２／ＩＮＢ２、ＩＮ３／ＩＮＢ３、・・・、ＩＮｍ／ＩＮＢｍのレベルとスイング幅とは相異なる。

したがって、第１入力信号ＩＮ１／ＩＮＢ１のそれぞれは、１．５０Ｖと１．８０Ｖとの間をスイングし、第ｍ入力信号ＩＮｍ／ＩＮＢｍのそれぞれは０Ｖと０．３０Ｖとの間をスイングする。
半導体装置２３０は、複数の入力バッファ２４０１ないし２４０ｍ（ｍは、自然数）及び出力バッファ２を備える。本明細書では、本発明の技術的思想を説明するに不要な回路の図示を省略する。

複数の入力バッファ２４０１ないし２４０ｍのそれぞれは、対応する入力信号ＩＮ１／ＩＮＢ１、ＩＮ２／ＩＮＢ２、ＩＮ３／ＩＮＢ３、・・・、ＩＮｍ／ＩＮＢｍ及びプログラム制御信号を受信し、ＣＭＯＳスイングする少なくとも一つの出力信号をそれぞれ出力する。プログラム制御信号のそれぞれは、複数の入力バッファ２４０１ないし２４０ｍのそれぞれの外部から入力される信号でもＭＲＳ信号でもある。

複数の入力バッファ２４０１ないし２４０ｍのそれぞれは、第１ないし第ｍモードプログラム回路３００１ないし３００ｍ、第１ないし第ｍモード制御回路４００１ないし４００ｍ及び第１ないし第ｍ受信器５００１ないし５００ｍを備える。
第１ないし第ｍモードプログラム回路３００１ないし３００ｍは、第１ないし第ｍ受信器５００１ないし５００ｍに入力される第１ないし第ｍ信号ＩＮ１／ＩＮＢ１、ＩＮ２／ＩＮＢ２、ＩＮ３／ＩＮＢ３、・・・、ＩＮｍ／ＩＮＢｍのレベルとスイング幅とによって既に決定されたモードプログラム信号を受信し、複数の第２制御信号ＲＥＧ＜０：ｎ−１＞、ＲＥＧ＜ｎ：２ｎ−１＞を発生させる。

また、第１ないし第ｍモードプログラム回路３００１ないし３００ｍは、モードプログラム信号を保存できるレジスターまたはヒューズ回路で具現できる。例えば、図７に示されたように、第１モードプログラム回路３００１が複数のヒューズ回路７０１ないし７２ｎを備える場合、前記第１モードプログラム回路３００１は、前記ヒューズ回路７０１ないし７２ｎ内のヒューズ８０１ないし８２ｎのそれぞれの切断可否によって複数の第２制御信号ＲＥＧ＜０：ｎ−１＞、ＲＥＧ＜ｎ：２ｎ−１＞を発生させる。

また、例えば、図８に示されたように、第１モードプログラム回路３００１が複数のレジスター９０１を備える場合、前記第１モードプログラム回路３００１は、ＭＲＳ信号を受信し、受信されたＭＲＳ信号は対応するレジスターに保存されるため、それによって複数の第２制御信号ＲＥＧ＜０：ｎ−１＞、ＲＥＧ＜ｎ：２ｎ−１＞を発生させる。
第１ないし第ｍモード制御回路４００１ないし４００ｍは、複数の第２制御信号ＲＥＧ＜０：ｎ−１＞、ＲＥＧ＜ｎ：２ｎ−１＞に基づいて複数の第１制御信号Ｖｐｐｂ＜０：ｎ−１＞、Ｖｎｎｂ＜０：ｎ−１＞、Ｖｐｂ、Ｖｎｂを発生させる。

例えば、前記複数の第１制御信号Ｖｐｐｂ＜０：ｎ−１＞、Ｖｎｎｂ＜０：ｎ−１＞、Ｖｐｂ、Ｖｎｂのそれぞれの電圧は、前記複数の第２制御信号ＲＥＧ＜０：ｎ−１＞、ＲＥＧ＜ｎ：２ｎ−１＞のそれぞれによって決定される。
第１ないし第ｍ受信器５００１ないし５００ｍは、各入力信号ＩＮ１／ＩＮＢ１、ＩＮ２／ＩＮＢ２、ＩＮ３／ＩＮＢ３、・・・、ＩＮｍ／ＩＮＢｍと複数の第２制御信号ＲＥＧ＜０：ｎ−１＞、ＲＥＧ＜ｎ：２ｎ−１＞とを受信し、複数の第２制御信号ＲＥＧ＜０：ｎ−１＞、ＲＥＧ＜ｎ：２ｎ−１＞に基づいてＣＭＯＳスイングする少なくとも一つの信号をそれぞれ出力する。

すなわち、第１ないし第ｍ受信器５００１ないし５００ｍは、各入力信号ＩＮ１／ＩＮＢ１、ＩＮ２／ＩＮＢ２、ＩＮ３／ＩＮＢ３、・・・、ＩＮｍ／ＩＮＢｍのレベルとスイング幅とに関係なく、ＣＭＯＳスイングする信号をそれぞれ出力する。
出力バッファ２は、半導体装置２３０の内部で処理された信号をオーディオ出力回路２１７とビデオ出力回路２１９とに出力する。前記オーディオ出力回路２１７と前記ビデオ出力回路２１９とのそれぞれは、出力バッファ２から出力された信号を処理し、その結果としてオーディオ出力信号Ａｏｕｔとビデオ出力信号Ｖｏｕｔとをそれぞれ出力する。

図３は、図２に示されたモード制御回路のブロック図を示す。図３を参照すれば、モード制御回路４００１は、バイアス電圧発生器２４３及びドライバ４１００を備える。
バイアス電圧発生器２４３は、複数のバイアス電圧Ｖｐｐｂ、Ｖｎｎｂ、Ｖｐｂ、Ｖｎｂを発生させる。前記複数のバイアス電圧Ｖｐｐｂ、Ｖｎｎｂ、Ｖｐｂ、Ｖｎｂのそれぞれの電圧は、相異なることが好ましい。例えば、第１バイアス電圧Ｖｐｐｂは１．２Ｖであり、第２バイアス電圧Ｖｎｎｂは０．５Ｖであり、第３バイアス電圧Ｖｐｂは１．０Ｖであり、第４バイアス電圧Ｖｎｂは０．７Ｖであり得る。

ドライバ４１００は、図４に示されたように、複数のインバータで具現でき、ドライバ４１００は、複数のバイアス電圧Ｖｐｐｂ、Ｖｎｎｂ、Ｖｐｂ、Ｖｎｂと第２制御信号ＲＥＧ＜０：２ｎ−１＞とを受信し、第２制御信号ＲＥＧ＜０：２ｎ−１＞のそれぞれの状態に基づいて第１制御信号Ｖｐｐｂ＜ｎ−１＞、Ｖｎｎｂ＜ｎ−１＞、Ｖｐｂ、Ｖｎｂを発生させ、発生した第１制御信号Ｖｐｐｂ＜ｎ−１＞、Ｖｎｎｂ＜ｎ−１＞、Ｖｐｂ、Ｖｎｂを第１受信器５００１の入力端にそれぞれ出力する。

図５は、図２に示された受信器の回路図を示す。図５を参照すれば、各ＰＭＯＳトランジスタ５０５、５０７、５０９は、電圧源ＶＤＤとノード５１９との間に接続され、ＰＭＯＳトランジスタ５０２は電圧源ＶＤＤとノード５１７との間に接続され、ＰＭＯＳトランジスタ５１１は電圧源ＶＤＤとノード５２０との間に接続される。
ＰＭＯＳトランジスタ５０５のβ比（すなわち、‘チャンネルの長さ：幅’の比率）が１（Ｘ１）である場合、ＰＭＯＳトランジスタ５０７のβ比は、２（Ｘ２）であり、ＰＭＯＳトランジスタ５０９のβ比は４（Ｘ２）であることが好ましい。しかし、各ＰＭＯＳトランジスタ５０５、５０７、５０９のβ比はこれに限定されない。

制御信号Ｖｐｐｂ＜０＞は、各ＰＭＯＳトランジスタ５０２、５０５、５１１のゲートに入力され、制御信号Ｖｐｐｂ＜１＞はＰＭＯＳトランジスタ５０７のゲートに入力され、制御信号Ｖｐｐｂ＜２＞は、ＰＭＯＳトランジスタ５０９のゲートに入力される。
ＰＭＯＳトランジスタ５０３は、ノード５１９とノード５３７との間に接続され、入力信号ＩＮは、ＰＭＯＳトランジスタ５０３のゲートに入力される。ＮＭＯＳトランジスタ５２３は、ノード５１７とノード５３９との間に接続され、入力信号ＩＮは、ＮＭＯＳトランジスタ５２３のゲートに入力される。

ＰＭＯＳトランジスタ５１３は、ノード５１９とノード５４０との間に接続され、入力信号ＩＮＢは、ＰＭＯＳトランジスタ５１３のゲートに入力される。ＮＭＯＳトランジスタ５３３は、ノード５２０とノード５３９との間に接続され、入力信号ＩＮＢは、ＮＭＯＳトランジスタ５３３のゲートに入力される。
直列に接続されたＭＯＳトランジスタ５０１、５２１は、ノード５１７とノード５３７との間に接続され、直列に接続されたＭＯＳトランジスタ５１５、５３５は、ノード５２０とノード５４０との間に接続される。

制御信号Ｖｐｂは、各ＰＭＯＳトランジスタ５０１、５１５に入力され、制御信号Ｖｎｂは、各ＮＭＯＳトランジスタ５２１、５３５のゲートに入力される。
ＮＭＯＳトランジスタ５２２は、ノード５３７と接地電源ＶＳＳとの間に接続され、ＮＭＯＳトランジスタ５３１は、ノード５４０と接地電源ＶＳＳとの間に接続される。各ＮＭＯＳトランジスタ５２５、５２７、５２９は、ノード５３９と接地電源ＶＳＳとの間に接続される。

制御信号Ｖｎｎｂ＜０＞は、各ＮＭＯＳトランジスタ５２２、５２５、５３１のゲートに入力される。制御信号Ｖｎｎｂ＜１＞はＮＭＯＳトランジスタ５２７のゲートに入力され、制御信号Ｖｎｎｂ＜２＞は、ＮＭＯＳトランジスタ５２９のゲートに入力される。トランジスタ５１５、５３５の共通接点の信号Ｖｏｕｔ１は電圧源ＶＤＤと接地電源ＶＳＳとの間をスイングする。

ＮＭＯＳトランジスタ５２５のβ比が１（Ｘ１）である場合、ＮＭＯＳトランジスタ５２７のβ比は、２（Ｘ２）であり、ＮＭＯＳトランジスタ５２９のβ比は、４（Ｘ２）であることが好ましい。各ＮＭＯＳトランジスタ５２５、５２７、５２９のβ比は、これに限定されない。
各電流源５０５、５０７、５０９、５２５、５２７、５２９を介して流れる電流は、対応する制御信号Ｖｐｐｂ＜０＞、Ｖｐｐ＜１＞、Ｖｐｐ＜２＞、Ｖｎｎｂ＜０＞、Ｖｎｎｂ＜１＞、Ｖｎｎｂ＜２＞に基づいて制御される。したがって、各電流源５０５、５０７、５０９、５２５、５２７、５２９を介して流れる電流が制御される場合、受信器５００１の共通モードレベルは、調節し得る。

図６は、本発明の他の実施形態に係る多重ポート多重メディア半導体装置のブロック図を示す。図２及び図６を参照すれば、半導体装置２３０は複数個の入力バッファ２４０１ないし２４０ｍ及びバイアス電圧発生器２４５を備える。
バイアス電圧発生器２４３は、複数個のバイアス電圧Ｖｐｐｂ、Ｖｎｎｂ、Ｖｐｂ、Ｖｎｂを発生させる。

前記複数の入力バッファ２４０１ないし２４０ｍのそれぞれは、レジスター３００１’ないし３００ｍ’、ドライバ４０００’ないし４００ｍ’及び受信器５００１ないし５００ｍを備える。
第１’ないし第ｍ’レジスター３００１’ないし３００ｍ’は、対応するプログラム制御信号ＭＲＳ１ないしＭＲＳｍを受信し、第２制御信号ＲＥＧ１＜０：２ｎ−１＞ないしＲＥＧｍ＜０：２ｎ−１＞を発生させる。第１ないし第ｍプログラム制御信号ＭＲＳ１ないしＭＲＳｍは、デジタル信号またはＭＲＳ信号であることが好ましい。

第１’ないし第ｍ’ドライバ４０００’ないし４００ｍ’の構造は、図４に示されたドライバ４１００の構造と同じである。第１’ないし第ｍ’ドライバ４０００’ないし４００ｍ’は、バイアス電圧発生器２４５から出力される複数のバイアス電圧Ｖｐｐｂ、Ｖｎｎｂ、Ｖｐｂ、Ｖｎｂと対応する第２制御信号ＲＥＧ１＜０：２ｎ−１＞ないしＲＥＧｍ＜０：２ｎ−１＞を受信し、対応する第２制御信号ＲＥＧ１＜０：２ｎ−１＞ないしＲＥＧｍ＜０：２ｎ−１＞に基づいて対応する第１制御信号Ｖｐｐｂ＜０：２ｎ−１＞、Ｖｎｎｂ＜０：２ｎ−１＞、Ｖｐｂ、Ｖｎｂを発生させる。

第１ないし第ｍ受信器５００１ないし５００ｍは、対応する入力信号ＩＮ１／ＩＮＢ１ないしＩＮｍ／ＩＮｂｍと対応する第１制御信号Ｖｐｐｂ＜０：２ｎ−１＞、Ｖｎｎｂ＜０：２ｎ−１＞、Ｖｐｂ、Ｖｎｂを受信し、第１制御信号Ｖｐｐｂ＜０：２ｎ−１＞、Ｖｎｎｂ＜０：２ｎ−１＞、Ｖｐｂ、Ｖｎｂのそれぞれの電圧に基づいて各電流源５０５、５０７、５０９、５２５、５２７、５２９の動作を制御する。

したがって、第１ないし第ｍ受信器５００１ないし５００ｍは、表１に示されたように、レベルとスイング幅とが相異なる各入力信号ＩＮ１／ＩＮＢ１ないしＩＮｍ／ＩＮｂｍを受信しても、ＣＭＯＳスイングする第１ないし第ｍ出力信号Ｖｏｕｔ１ないしＶｏｕｔｍを出力する。
すなわち、第１ないし第ｍ受信器５００１ないし５００ｍは、第１制御信号Ｖｐｐｂ＜０：２ｎ−１＞、Ｖｎｎｂ＜０：２ｎ−１＞、Ｖｐｂ、Ｖｎｂのそれぞれの電圧に基づいて各入力信号ＩＮ１／ＩＮＢ１ないしＩＮｍ／ＩＮｂｍの共通モードを調節する。

したがって、第１ないし第ｍ受信器５００１ないし５００ｍは、各入力信号ＩＮ１／ＩＮＢ１ないしＩＮｍ／ＩＮｂｍのレベルとスイング幅とに関係なく、一定の電圧利得を維持できるメリットがある。
第１ないし第ｍ出力信号Ｖｏｕｔ１ないしＶｏｕｔｍは、クロック信号に同期して動作するラッチ（図示せず）に入力される。前記クロック信号は、メモリ装置２３０に供給されるシステムクロックを意味する。

表２は、ｎが３である場合の第２制御信号ＲＥＧ＜０：５＞の状態を示す。ここで、Ｌは論理ローである場合を示し、Ｈは論理ハイである場合を示す。

表１、表２、及び図２ないし図５を参照すれば、第１入力信号ＩＮ１／ＩＮＢ１がＴＭＤＳレベル（例えば、１．６５±１５０ｍＶ）を有する場合、メモリ装置２３０の製造業者は、第１入力信号ＩＮ１／ＩＮＢ１のレベルとスイング幅とを仕様書より分かる。
したがって、第１入力信号ＩＮ１／ＩＮＢ１のレベルとスイング幅とに基づいて、モードプログラム回路３００１は、プログラムされる。モードプログラム回路３００１をプログラムするためのプログラム制御信号は、メモリ装置２３０の外部から入力され得、その時、前記プログラム制御信号としてＭＲＳ信号が用いられ得る。また、モードプログラム回路３００１は、ヒューズの切断によってプログラムされ得る。

したがって、モードプログラム回路３００１は、表２に示されたような論理状態を有する第２制御信号ＲＥＧ＜０：５＞を発生させる。ドライバ４１００は、第２制御信号ＲＥＧ＜０：５＞のそれぞれの論理状態に基づいて対応する第１制御信号Ｖｐｐｂ＜０：２＞、Ｖｎｎｂ＜０：２＞を発生させる。その時、モードプログラム回路３００１またはモード制御回路４００１は、各バイアス電圧Ｖｐｂ、Ｖｎｂを発生させ、ＶｐｂとＶｎｂとを受信器５００１に出力できる。

受信器５００１は、第１入力信号ＩＮ１／ＩＮＢ１とモード制御回路４００１とから出力される第１制御信号Ｖｐｐｂ＜０：２＞、Ｖｎｎｂ＜０：２＞、Ｖｐｂ、Ｖｎｂを受信し、第１制御信号Ｖｐｐｂ＜０：２＞、Ｖｎｎｂ＜０：２＞、Ｖｐｂ、Ｖｎｂのそれぞれの電圧によって、前記第１入力信号ＩＮ１／ＩＮＢ１の共通モードレベルを設定する。したがって、受信器５００１は、電圧源ＶＤＤと接地電源ＶＳＳとの間をスイング（これを‘ＣＭＯＳスイング’という）する出力信号Ｖｏｕｔ１を発生させる。

また、第１入力信号ＩＮ１／ＩＮＢ１がＲＳＬレベル（例えば、１．４±４００ｍＶ）を有する場合、第１モードプログラム回路３００１は、第１入力信号ＩＮ１／ＩＮＢ１のレベルとスイング幅とに基づいてプログラムされるため、第１モードプログラム回路３００１は第２制御信号ＲＥＧ＜０：５＞を発生させる。
したがって、第１モード制御回路４００１は、第２制御信号ＲＥＧ＜０：５＞に基づいて第１制御信号Ｖｐｐｂ＜０：２＞、Ｖｐｐｎ＜０：２＞、Ｖｐｂ、Ｖｎｂを第１受信器５００１に出力する。

第１受信器５００１は、第１入力信号ＩＮ１／ＩＮＢ１とモード制御回路４００１とから出力される第１制御信号Ｖｐｐｂ＜０：２＞、Ｖｎｎｂ＜０：２＞、Ｖｐｂ、Ｖｎｂを受信し、第１制御信号Ｖｐｐｂ＜０：２＞、Ｖｎｎｂ＜０：２＞、Ｖｐｂ、Ｖｎｂのそれぞれの電圧によって、前記第１入力信号ＩＮ１／ＩＮＢ１の共通モードレベルを設定する。したがって、第１受信器５００１は、ＣＭＯＳスイングする出力信号Ｖｏｕｔ１を出力する。

当業界で通常の知識を持つ者ならば、第１入力信号ＩＮ１／ＩＮＢ１がＳＳＴＬレベルまたはＬＶＤＳレベルを有する場合の動作を容易に理解できる。
表１、表２、図４及び図６を参照して、複数個の入力バッファ２４０１ないし２４０ｍの動作を説明すれば次の通りである。
第１入力信号ＩＮ１／ＩＮＢ１がＴＭＤＳレベルを有する信号であり、第２入力信号ＩＮ２／ＩＮＢ２がＲＳＬレベルを有する信号であり、第３入力信号ＩＮ３／ＩＮＢ３がＳＳＴＬレベルを有する信号であり、第ｍ入力信号ＩＮｍ／ＩＮＢｍがＬＶＤＳレベルを有する信号であると仮定する。

すると、第１’ないし第ｍ’レジスター３００１’ないし３００ｍ’は、各入力信号ＩＮ１／ＩＮＢ１、ＩＮ２／ＩＮＢ２、ＩＮ３／ＩＮＢ３、ＩＮｍ／ＩＮＢｍのレベルとスイング幅とに基づいてプログラムされる。
また、第１’ないし第ｍ’レジスター３００１’ないし３００ｍ’は、対応するプログラム制御信号ＭＲＳ１ないしＭＲＳｍを受信し、第２制御信号ＲＥＧ１＜０：２ｎ−１＞、ＲＥＧ２＜０：２ｎ−１＞、ＲＥＧ３＜０：２ｎ−１＞、ＲＥＧｍ＜０：２ｎ−１＞を出力する。

第１ないし第ｍドライバ４００１’ないし４００ｍ’は、複数のバイアス電圧Ｖｐｐｂ、Ｖｎｎｂ、Ｖｐｂ、Ｖｎｂと対応する第２制御信号ＲＥＧ１＜０：２ｎ−１＞、ＲＥＧ２＜０：２ｎ−１＞、ＲＥＧ３＜０：２ｎ−１＞、ＲＥＧｍ＜０：２ｎ−１＞を受信し、対応する第２制御信号ＲＥＧ１＜０：２ｎ−１＞、ＲＥＧ２＜０：２ｎ−１＞、ＲＥＧ３＜０：２ｎ−１＞、ＲＥＧｍ＜０：２ｎ−１＞）に応答して第１制御信号Ｖｐｐｂ＜０：ｎ−１＞、Ｖｎｎｂ＜０：ｎ−１＞、Ｖｐｂ、Ｖｎｂをそれぞれ出力する。

第１ないし第ｍ受信器５００１ないし５００ｍの電流源５０１、５０２、５０５、５０７、５０９、５１１、５１５、５２１、５２２、５２７、５２９、５３５）の動作は、対応する第１制御信号Ｖｐｐｂ＜０：ｎ−１＞、Ｖｎｎｂ＜０：ｎ−１＞、Ｖｐｂ、Ｖｎｂの電圧に基づいて制御される。
したがって、第１ないし第ｍ受信器５００１ないし５００ｍの共通モードは、対応する入力信号ＩＮ１／ＩＮＢ１ないしＩＮｍ／ＩＮＢｍによって調節されるため、第１ないし第ｍ受信器５００１ないし５００ｍは入力信号ＩＮ１／ＩＮＢ１ないしＩＮｍ／ＩＮＢｍのレベルとスイング幅とに関係なく、ＣＭＯＳスイングする出力信号Ｖｏｕｔ１ないしＶｏｕｔｍをそれぞれ出力できる。

本発明は、図示された一実施形態を参考して説明したが、これは例示されたものに過ぎず、当業者ならば、これから多様な変形及び均等な他実施形態が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められなくてはならない。

本発明は、多重ポート多重メディア半導体装置及び、これと信号を交換する応用半導体装置に用いられる。

一般的な多重ポート多重メディア半導体装置を備えるシステムを示す図である。 本発明の実施形態に係る多重ポート多重メディア半導体装置を備えるシステムを示す図である。 図２に示されたモード制御回路のブロック図である。 図３に示されたドライバの回路図である。 図２に示された受信器の回路図である。 本発明の他の実施形態に係る多重ポート多重メディア半導体装置のブロック図である。 図２に示されたモードプログラム回路のブロック図であり、複数のヒューズ回路を備える場合を示す図である。 図２に示されたモードプログラム回路のブロック図であり、複数のレジスターを備える場合を示す図である。

符号の説明

２００…システム
２１０…回路ブロック
２１１…オーディオ入力回路
２１３…ビデオ入力回路
２１５…デジタルメディアプロセシング回路
２１７…オーディオ出力回路
２１９…ビデオ出力回路
２３０…半導体装置
２４０１〜２４０ｍ…入力バッファ
２…出力バッファ
Ａｉｎ…オーディオ信号
Ｖｉｎ…ビデオ信号
ＩＮ１／ＩＮＢ１〜ＩＮｍ／ＩＮＢｍ…入力信号
３００１〜３００ｍ…第１ないし第ｍモードプログラム回路
４００１〜４００ｍ…第１ないし第ｍモード制御回路
５００１〜５００ｍ…第１ないし第ｍ受信器
Ｖｐｐｂ＜０：ｎ−１＞、Ｖｎｎｂ＜０：ｎ−１＞、Ｖｐｂ、Ｖｎｂ…第１制御信号
ＲＥＧ＜０：ｎ−１＞、ＲＥＧ＜ｎ：２ｎ−１＞…第２制御信号
Ａｏｕｔ…オーディオ出力信号
Ｖｏｕｔ…ビデオ出力信号

Claims (21)

1. 入力バッファにおいて、
   複数の第１制御信号を発生させるモード制御回路と、
   少なくとも一つの入力信号と前記複数の第１制御信号とを受信し、ＣＭＯＳスイングする少なくとも一つの信号を出力する受信器とを備え、
   前記受信器は、前記第１制御信号のそれぞれの電圧に対応して、前記入力信号の共通モードレベルを設定する
   ことを特徴とする入力バッファ。
2. 前記入力バッファは、前記少なくとも一つの入力信号のレベルとスイング幅とによって予め決定されたモードプログラム信号を受信して、複数の第２制御信号を発生させるモードプログラム回路を更に備え、
   前記モード制御回路は、前記複数の第２制御信号を受信し、前記複数の第２制御信号のそれぞれに基づいて前記複数の第１制御信号を発生させる
   ことを特徴とする請求項１に記載の入力バッファ。
3. 前記モードプログラム回路は、複数のヒューズを備え、対応するヒューズの切断如何によって前記複数の第２制御信号を発生させる
   ことを特徴とする請求項２に記載の入力バッファ。
4. 前記モードプログラム回路は、少なくとも一つのレジスターを備え、前記少なくとも一つのレジスターはＭＲＳ信号を保存する
   ことを特徴とする請求項２に記載の入力バッファ。
5. 前記複数の第１制御信号のそれぞれの電圧は、前記少なくとも一つの入力信号のレベルとスイング幅とによって決定される
   ことを特徴とする請求項１に記載の入力バッファ。
6. 前記受信器は、複数の電流源を備え、前記複数の電流源のそれぞれの動作は、前記第１制御信号のそれぞれの電圧に基づいて制御される
   ことを特徴とする請求項１に記載の入力バッファ。
7. 入力バッファにおいて、
   複数のバイアス電圧を発生させるバイアス電圧発生器と、
   前記複数のバイアス電圧を受信し、複数の第２制御信号に基づいて複数の第１制御信号を発生させるドライバと、
   少なくとも一つの入力信号と前記第１制御信号とを受信し、ＣＭＯＳスイングする少なくとも一つの信号を出力する受信器とを備え、
   前記受信器は、前記第１制御信号のそれぞれの電圧に対応して、前記入力信号の共通モードレベルを設定する
   ことを特徴とする入力バッファ。
8. 前記受信器は、複数の電流源を備え、前記複数の電流源のそれぞれの動作は、前記複数の第１制御信号のそれぞれの電圧に基づいて制御される
   ことを特徴とする請求項７に記載の入力バッファ。
9. 前記入力バッファは、前記複数の第２制御信号を保存するためのレジスターを更に備える
   ことを特徴とする請求項７に記載の入力バッファ。
10. 前記レジスターに保存された前記複数の第２制御信号は、プログラム制御信号に基づいて発生した信号である
    ことを特徴とする請求項９に記載の入力バッファ。
11. 前記レジスターに保存された前記複数の第２制御信号は、ＭＲＳ信号に基づいて発生した信号である
    ことを特徴とする請求項９に記載の入力バッファ。
12. 複数の入力バッファを備える半導体装置において、
    前記複数の入力バッファのそれぞれは、対応する少なくとも一つの入力信号及び対応する複数の第１制御信号を受信し、ＣＭＯＳスイングする少なくとも一つの出力信号を出力し、
    前記入力バッファは各々、対応する前記第１制御信号の電圧に基づいて、対応する前記入力信号の共通モードを調節する
    ことを特徴とする半導体装置。
13. 前記複数の第１制御信号のそれぞれの電圧は、前記少なくとも一つの入力信号のＤＣレベルとスイング幅とによって設定される
    ことを特徴とする請求項１２に記載の半導体装置。
14. 前記複数の入力バッファのそれぞれは、
    前記複数の第１制御信号を発生させるモード制御回路と、
    前記少なくとも一つの入力信号と前記複数の第１制御信号とを受信し、前記ＣＭＯＳスイングする少なくとも一つの信号を出力する受信器とを備える
    ことを特徴とする請求項１２に記載の半導体装置。
15. 前記複数の入力バッファのそれぞれは、
    複数の第２制御信号を発生させるモードプログラム回路と、
    前記複数の第２制御信号を受信し、前記複数の第１制御信号を発生させるモード制御回路と、
    前記少なくとも一つの入力信号と前記複数の第１制御信号とを受信し、前記ＣＭＯＳスイングする少なくとも一つの信号を出力する受信器とを備え、
    前記第１制御信号のそれぞれの電圧は、前記第２制御信号のそれぞれに基づいて設定される
    ことを特徴とする請求項１２に記載の半導体装置。
16. 前記モードプログラム回路は、複数のヒューズを備え、前記複数のヒューズのそれぞれの切断如何に基づいて前記複数の第２制御信号を発生させる
    ことを特徴とする請求項１５に記載の半導体装置。
17. 前記モードプログラム回路は、ＭＲＳ信号を受信し、受信されたＭＲＳ信号に基づいて前記複数の第２制御信号を発生させる
    ことを特徴とする請求項１５に記載の半導体装置。
18. 半導体装置において、
    複数個の入力バッファと、
    複数個のバイアス電圧を発生させるバイアス電圧発生器とを備え、
    前記複数の入力バッファのそれぞれは、
    前記複数個のバイアス電圧を受信し、対応する複数の第２制御信号に基づいて複数の第１制御信号を発生させるドライバと、
    少なくとも一つの入力信号と前記複数の第１制御信号とを受信し、ＣＭＯＳスイングする少なくとも一つの信号を出力する受信器とを備え、
    前記受信器は、前記第１制御信号のそれぞれの電圧に対応して、前記入力信号の共通モードレベルを設定する
    ことを特徴とする半導体装置。
19. 前記複数の入力バッファのそれぞれは、前記複数個の第２制御信号を発生させるレジスターを更に備える
    ことを特徴とする請求項１８に記載の半導体装置。
20. 入力バッファにおいて、
    第１共通電圧を有する入力信号に相応する複数の制御信号を発生させるモード制御回路と、
    前記入力信号と前記複数の制御信号とを受信し、前記複数の制御信号のそれぞれの状態によって、少なくとも一つの第２共通電圧を有する信号を出力する受信器とを含み、
    前記受信器は、前記入力信号のレベルとスイング幅とに関係なくＣＭＯＳスイングする出力信号を出力するように、前記入力信号によって調節される共通モードを有する
    ことを特徴とする入力バッファ。
21. 前記受信器は、
    前記入力信号と前記複数の制御信号のうち第１群の制御信号を受信し、前記第２共通電圧を有する前記信号を出力する差動増幅器と、
    第１群の電流源と、
    第２群の電流源とを備え、
    前記第１群の電流源のそれぞれは、電圧源と前記差動増幅器の第１端との間にそれぞれ接続され、前記第１群の電流源のそれぞれは、前記複数の制御信号のうち第２群の制御信号のそれぞれに応答して前記差動増幅器に電流をソーシングし、
    前記第２群の電流源のそれぞれは、前記差動増幅器の第２端と接地電圧源との間に接続され、前記第２群の電流源のそれぞれは、前記複数の制御信号のうち第３群の制御信号のそれぞれに応答して前記差動増幅器から電流をシンキングする
    ことを特徴とする請求項２０に記載の入力バッファ。

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