JP3967559B2 - 制御回路及び半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は外部動作要求と内部動作要求とに応じて内部回路を制御する制御回路及び半導体記憶装置に関するものである。
【０００２】
近年、電子情報機器等には記憶容量の大きい半導体記憶装置（DRAM:Dynamic Random Access Memory ）が用いられている。ＤＲＡＭは、内部回路におけるカウンタ動作に従ってメモリセルに対してセルデータのリフレッシュを行うセルフリフレッシュ機能を有している。このセルフリフレッシュ機能を有するＤＲＡＭは、外部からのリフレッシュ操作が不要であるため、低消費電力化が図れると共に、ＤＲＡＭ周辺の回路設計が簡単化できる利点がある。
【０００３】
このようなセルフリフレッシュ機能を有するＤＲＡＭは、デバイス内部のリフレシュ動作と外部からのアクセス要求が重なった場合、セルデータを保持する為にデバイス内部のリフレッシュ動作を優先させるよう設計される。この揚合、外部からのアクセス要求は内部リフレッシュ動作が完了してから行われるために、内部リフレッシュ要求と重ならない場合のアクセスと比べ約２倍のアクセス時間を要す。このようなアクセス時間の短縮が求められている。
【０００４】
【従来の技術】
図１８は、従来のデバイス内部で自動的にリフレッシュを行う機能を持つＤＲＡＭの入力回路部分を示すブロック回路図である。
【０００５】
ＤＲＡＭには、複数の制御信号として出力イネーブル信号/OE 、ライトイネーブル信号/WE 、チップイネーブル信号/CE1が供給される。各信号/OE ，/WE ，/CE1は、それぞれ入力バッファ１１，１２，１３を介してフィルタ１４，１５，１６に入力される。入力バッファ１１〜１３は、入力信号をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、ＣＭＯＳインバータ形式またはＣ／Ｍ差動増幅形式等で構成されている。
【０００６】
各フィルタ１４〜１６は、外部より入力される信号のグリッチなどのノイズ成分を除去する。これはＤＲＡＭのデータ保持形式が電荷保持形式であり、入力信号に不確定なノイズ成分が含まれるとデバイスの内部動作が中途半端な状態でワード線のレベルが変更され、メモリセルのデータを破壊してしまうことを防ぐためである。これらフィルタ１４〜１６の特性は、ＤＲＡＭを使用する顧客のシステムボードによって各信号のノイズ状況が変わるので、一般的にデバイス設計としては、最悪のケースのノイズに耐えられるように設計されている。従って、フィルタ１４〜１６の設定値は一般的に読み出しや書き込みアクセスにとってそれらアクセス速度を制限する素子であり、ここでの設定値はアクセス時間に占める割合を大きく変える。
【０００７】
各フィルタ１４，１５，１６の出力信号oeb5z ，web5z ，clb5z は、それぞれ対応する第１〜第３の遷移検出回路（CTD:Control Transition Detector ）１７，１８，１９とコントロールデコーダ（CTLDEC:Control Decoder）２０に入力される。各遷移検出回路１７，１８，１９は、それぞれ入力信号の状態の変移を検出した検出信号oerex ，werex ，cerex を出力する。
【０００８】
コントロールデコーダ２０は、外部制御信号（本例ではチップイネーブル信号/CE1，出力イネーブル信号/OE ，ライトイネーブル信号/WE であって、実際には入力信号oeb5z ，web5z ，clb5z ）の状態（Ｈレベル又はＬレベル）からライトコマンド、リードコマンド等の各種のコマンドをデコードする。そして、コントロールデコーダ２０は、デコードしたコマンドに対応する制御信号（例えば、ライトコマンドに対応したライト制御信号wrz 、リードコマンドに対応したリード制御信号rdz ）を活性化パルス信号生成回路（ACTPGEN:Active Pulse Generator）（第１の信号生成回路）２１に出力する。
【０００９】
外部アドレス信号Add は、上記と同様に構成された入力バッファ２２、フィルタ２３を介してアドレス遷移検出回路（ATD:Address Transition Detector ）２４に入力される。アドレス遷移検出回路２４は、上記制御信号の遷移検出回路１７〜１９と同様に、外部アドレスの変移を検出した検出信号adrex を出力する。
【００１０】
各遷移検出回路１７，１８，１９からの検出信号oerex ，werex ，cerex とアドレス遷移検出回路２４からの検出信号adrex は、アドレス遷移検出信号生成回路（ATDGEN:ATD Generator）（第２の信号生成回路）２５に入力される。
【００１１】
第２の信号生成回路２５は、各検出信号oerex ，werex ，cerex ，adrex を論理合成し、最後に入力される検出信号、つまり制御信号/OE ，/WE ，/CE1と外部アドレス信号Add により生成した活性化信号atdpz を外部アクティブラッチ信号生成回路（EALGEN：External Active Latch Generator ）（第３の信号生成回路）２６とリフレッシュ制御回路２７（REFCNTL:Refresh Control ）に出力する。
【００１２】
第３の信号生成回路２６は、入力した活性化信号atdpz に応答して生成したデバイスを活性化するメイン信号mpealzを第１の信号生成回路２１に出力する。
第１の信号生成回路２１は、コントロールデコーダ２０からの制御信号wrz ，rdz と第３の信号生成回路２６からのメイン信号mpealzに応答し生成したライト信号wrtz又はリード信号redzを出力するとともに、生成した活性化信号actpzをロウアドレス信号生成回路（RASGEN:Row Address Generator ）（第４の信号生成回路）２８に出力する。この活性化信号actpz は、メモリセルにつながるワード線やビット線につながるセンスアンプなどを制御するロウ系の回路、データバスにつながるコラムゲートなどを制御するコラム系の回路を活性化する信号である。
【００１３】
リフレッシュ制御回路２７は所謂アービタであり、内部のリフレッシュ要求（セルフリフレッシュ要求信号srtz）を選択（優先）するか、あるいは外部からのアクセス要求（活性化信号atdpz ）を選択（優先）するかを判定した判定信号refzを第４の信号生成回路２８に出力する。
【００１４】
第４の信号生成回路２８は、判定信号refzと活性化信号actpz に基づいて生成したワード線選択信号の基幹信号raszを出力する。この基幹信号raszにより、内部リフレッシュ要求を選択した場合には図示しないアドレスカウンタにより生成されたリフレッシュアドレスに対応したワード線が活性化され、外部アクセス要求を選択した場合には外部アドレス信号Add に対応したワード線が活性化される。
【００１５】
上記のように構成されたＤＲＡＭの動作を説明する。
［外部アクセス要求に応答する場合］
図１９は、外部からのアクセス要求に応答する場合の動作波形図である。
【００１６】
チップイネーブル信号/CE1が立下り、各遷移検出回路１７，１８，１９から検出信号oerex ，werex ，cerex が出力される。アドレス遷移検出回路２４は、外部アドレス信号Add の遷移（例えば外部アドレス信号Add の最下位ビットA<O>の変化）を検出して検出信号adrex を出カする。
【００１７】
それらの検出信号oerex ，werex ，cerex ，adrex が第２の信号生成回路２５で論理合成され活性化信号atdpz が出力される。その信号atdpz を受け、第３の信号生成回路２６からメイン信号mpealzが出カされる。内部でのリフレッシュ要求が無い場合はセルフリフレッシュ要求信号srtzがＬレベルのために、それにより出力される判定信号refzは変化しない（Ｌレベル）。第３の信号生成回路２６からのメイン信号mpealzとコントロールデコーダ２０からの制御信号wrz ，rdz を受け、第１の信号生成回路２１から活性化信号actpz と、ライト信号writezまたはリード信号readz が出力される。ライト信号wrtzはライトモードを示し、リード信号redzはリードモードを示す。これらのどちらを出力するかは、その他の制御信号（/WE ，/OE ）の状態による。
【００１８】
第１の信号生成回路２１からの出力信号actpz が第４の信号生成回路２８に入カされ、ワード線を選択する基幹信号raszを出力する。この基幹信号raszに応答する回路は、リフレッシュ要求がないため外部アドレス信号Add に対応するワード線が選択される。
【００１９】
［リフレッシュ要求を選択した場合］
図２０は、リフレッシュ要求が外部からの要求と重なり、リフレッシュ要求を選択した場合の動作波形図である。
【００２０】
上記と同様に、各遷移検出回路１７，１８，１９から検出信号oerex ，werex ，cerex とアドレス遷移検出回路２４から検出信号adrex が出力される。それら検出信号oerex ，werex ，cerex ，adrex が合成されて活性化信号atdpz が第２の信号生成回路２５から出力される。その信号atdpz と内部リフレッシュ要求信号srtzとが比較され、リフレッシュ要求信号srtzが活性化信号atdpz より早い場合には、リフレッシュ制御回路２７からＨレベルの判定信号refzが出力される。そのため、先ず第４の信号生成回路２８は、内部のリフレッシュ要求を優先し、内部リフレッシュ用アドレスに対応するワード線を活性化するために基幹信号raszを出力する。
【００２１】
次に、リフレッシュ動作が終了すると、第４の信号生成回路２８は、活性化信号actpz に応答して基幹信号raszを出力し、外部アドレス信号Add に対応するワード線が活性化される。
【００２２】
従って、アービタであるリフレッシュ制御回路２７において、内部リフレッシュ動作が優先された場合は、外部アクセス要求（外部アクセスコマンド）は内部リフレッシュ動作が終了が完了してから外部アドレス信号Add に応答して選択したワード線を活性化するための基幹信号raszを出力する。
【００２３】
［外部アクセス要求を選択した場合］
図２１は、リフレッシュ要求が外部からの要求と重なり、外部アクセス要求を選択した場合の動作波形図である。
【００２４】
上記と同様に、各遷移検出回路１７，１８，１９から検出信号oerex ，werex ，cerex とアドレス遷移検出回路２４から検出信号adrex が出力される。それら検出信号oerex ，werex ，cerex ，adrex が合成されて活性化信号atdpz が第２の信号生成回路２５から出力される。その信号atdpz と内部リフレッシュ要求信号srtzとが比較され、リフレッシュ要求信号srtzが活性化信号atdpz より遅い場合には、リフレッシュ制御回路２７からＬレベルの判定信号refzが出力される。そのため、先ず第４の信号生成回路２８は、外部アクセス要求を優先し、外部アドレス信号Add に対応するワード線を活性化するために基幹信号raszを出力する。
【００２５】
次に、外部アクセス動作が終了すると、第４の信号生成回路２８は、リフレッシュ要求信号srtzに応答して基幹信号raszを出力し、内部リフレッシュアドレスに対応するワード線が活性化される。
【００２６】
従って、アービタであるリフレッシュ制御回路２７において、外部アクセス動作が優先された場合は、内部リフレッシュ要求は外部アクセス動作が完了してから内部リフレッシュアドレスに応答して選択したワード線を活性化するための基幹信号raszを出力する。
【００２７】
【発明が解決しようとする課題】
上記説明したように、デバイス内部で自動的にリフレッシュ動作を行うメモリ（ＤＲＡＭ）は、内部のリフレシュ要求と外部からのアクセス要求が重なった揚合、メモリセルの情報を保持するために、原則として内部のリフレッシュ動作を優先する。これは、内部のリフレッシュ要求のタイミング（リフレッシュ間隔）が、メモリセルの特性（データ保持時間）の記憶保持能力によって決定されるためである。
【００２８】
従って、内部のリフレシュ要求と外部からのアクセス要求が重なった場合の、外部アクセス要求に対するデバイスの応答時間は、通常の外部からのアクセス動作に要する時間と、内部リフレッシュ動作に要する時間の合計値となる。この時間は、内部リフレッシュ要求と重ならない場合と比べ約２倍となり、デバイスの高速化を妨げる大きな要因である。
【００２９】
本発明は上記問題点を解決するためになされたものであって、その目的は内部要求と外部要求が重なった場合の、外部要求に対するデバイスの応答速度を高速化することのできる制御回路及び半導体記憶装置を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、第１の信号処理回路は外部からの第１の制御信号をフィルタを介して信号処理した第１の信号を生成し、第２の信号処理回路はフィルタを含まない信号処理して第２の信号を生成する。従って、アービタにて第２の信号と内部で生成された第２の制御信号の優先判定は第１の信号を用いる場合に比べて早く行われて判定信号が生成され、メイン信号生成回路にて判定信号から生成されるメイン信号は第１の信号を用いて判定した場合に比べて早く出力される。また、フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されている。フィルタ値を適宜設定することで、ユーザのシステムボードに適したタイミングでメイン信号が生成される。
【００３１】
請求項２に記載の発明によれば、アービタは、第２の制御信号に基づいて、内部回路を内部信号をトリガとする内部動作か、第１の制御信号をトリガとする外部動作かを判定する。
【００３２】
請求項３に記載の発明によれば、第１の信号処理回路は外部からのコマンド制御信号をフィルタを介して信号処理した第１の信号を生成し、第２の信号処理回路はフィルタを含まない信号処理して第２の信号を生成する。従って、アービタにて第２の信号と内部制御信号の優先判定は第１の信号を用いる場合に比べて早く行われて判定信号が生成され、メイン信号生成回路にて判定信号から生成されるメイン信号は第１の信号を用いて判定した場合に比べて早く出力される。また、フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されている。フィルタ値を適宜設定することで、ユーザのシステムボードに適したタイミングでメイン信号が生成される。
【００３３】
請求項４に記載の発明によれば、コマンド制御信号は、出力イネーブル信号、ライトイネーブル信号またはチップイネーブル信号の何れかである。
請求項５に記載の発明によれば、調整信号を生成するフィルタ値調整回路が備えられる。
請求項６に記載の発明によれば、調整回路は、調整信号を生成するためのデータを記憶するレジスタと、レジスタにデータを設定するためのセット回路とから構成される。
【００３４】
請求項７に記載の発明によれば、調整回路は、外部からの制御信号に基づいて調整信号を生成するためのデータを記憶するため、設定が容易に行われる。
請求項８に記載の発明によれば、第１の変移検出回路は外部アクセス要求信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する。第２の変移検出回路はフィルタを含まず、外部アクセス要求信号の変移を検出した第２の検出信号を生成する。アービタは第２の検出信号と内部リフレッシュ要求信号に基づいて外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成し、メイン信号生成回路は判定信号に基づいて第１の検出信号又は判定信号からメイン信号を生成する。アービタ判定にフィルタを介していない第２の検出信号を用いることで、第１の検出信号を用いた場合に比べて早くメイン信号が生成される。従って、内部リフレッシュが早く開始されるため、その分外部アクセスに要する時間が短い。また、フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されている。フィルタ値を適宜設定することで、ユーザのシステムボードに適したタイミングでメイン信号が生成され、外部アクセスが行われる。
【００３５】
請求項９に記載の発明によれば、第１の変移検出回路は外部アクセス要求信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する。第２の変移検出回路はフィルタを含まず、外部アクセス要求信号の変移を検出した第２の検出信号を生成する。第１のアドレス変移検出回路は外部アドレス信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１のアドレス検出信号を生成する。第２のアドレス変移検出回路は外部アドレス信号の変移を検出した第２のアドレス検出信号を生成する。第１の信号合成回路は第１の検出信号と第１のアドレス検出信号を論理合成し、第２の信号合成回路はフィルタを含まず、第２の検出信号と第２のアドレス検出信号を論理合成する。そして、アービタは第２の信号合成回路の出力信号と内部リフレッシュ要求信号を論理合成して判定信号を生成する。従って、内部リフレッシュが早く開始されるため、その分外部アクセスに要する時間が短い。また、フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されている。フィルタ値を適宜設定することで、ユーザのシステムボードに適したタイミングでメイン信号が生成され、外部アクセスが行われる。
【００３７】
請求項１０に記載の発明によれば、調整信号を生成するフィルタ値調整回路が備えられる。
請求項１１に記載の発明によれば、第１の変移検出回路は外部コマンド信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する。第２の変移検出回路はフィルタを含まず、外部コマンド信号の変移を検出した第２の検出信号を生成する。アービタは第２の検出信号と内部リフレッシュ要求信号に基づいて外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成し、メイン信号生成回路は判定信号に基づいて第１の検出信号又は判定信号からメイン信号を生成する。アービタ判定にフィルタを介していない第２の検出信号を用いることで、第１の検出信号を用いた場合に比べて早くメイン信号が生成される。従って、内部リフレッシュが早く開始されるため、その分外部アクセスに要する時間が短い。
請求項１２に記載の発明によれば、外部コマンド信号は、出力イネーブル信号、ライトイネーブル信号またはチップイネーブル信号の何れかである。
【００３８】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図１４に従って説明する。
【００３９】
図１は、本実施形態の半導体装置の入力回路部を示すブロック回路図である。
半導体装置３０は、第１及び第２信号処理回路３１，３２、アービタ３３、メイン信号生成回路３４を含む。
【００４０】
第１及び第２信号処理回路３１，３２は、共通の外部端子Ｐ１に接続され、該外部端子Ｐ１を介して入力信号ｉｎが入力される。入力信号ｉｎは、半導体装置３０の内部回路が所定の処理を実行するための外部要求信号である。
【００４１】
第１信号処理回路３１は、フィルタ３５と信号処理回路３６を含む。フィルタ３５は、入力信号ｉｎに所定のフィルタ処理を施すことでグリッチなどのノイズ成分を除去した信号Ｓ１を信号処理回路３６に出力する。
【００４２】
信号処理回路３６は、入力信号Ｓ１に所定の信号処理を施して生成した第１の出力信号Ｓ２をメイン信号生成回路３４に出力する。
第２信号処理回路３２は、第１信号処理回路３１の信号処理回路３６と同じ構成を持つ信号処理回路３７を備え、該信号処理回路３７は入力信号ｉｎに所定の信号処理を施して生成した第２の出力信号Ｓ３をアービタ３３に出力する。
【００４３】
アービタ３３は、第１の信号Ｓ４と第２信号処理回路３２の出力信号Ｓ３とを入力する。第１の信号Ｓ４は、半導体装置３０の内部回路に所定の処理を実行させるために信号生成回路が発生した内部要求信号である。アービタ３３は、第１の信号Ｓ４と出力信号Ｓ３の何れを優先するかを判定しその判定結果に基づく判定信号Ｓ５をメイン信号生成回路３４に出力する。例えば、アービタ３３は、第１の信号Ｓ４と出力信号Ｓ３を論理合成して判定信号Ｓ５を生成する。
【００４４】
メイン信号生成回路３４は、第１信号処理回路３１からの信号Ｓ２とアービタ３３からの信号Ｓ５を受け、両信号Ｓ２，Ｓ５を論理合成して生成したメイン信号Ｓ６を出力する。
【００４５】
第１及び第２信号処理回路３１，３２は、同一構成の信号処理回路３６，３７をそれぞれ備えるため、その第１の出力信号Ｓ２の波形は、第２の出力信号Ｓ３の波形とほぼ等しい。従って、アービタ３３において、第１の出力信号Ｓ２を用いた場合と同様の判定結果を第２の出力信号Ｓ３により得られる。
【００４６】
しかし、第１信号処理回路３１はフィルタ３５を備えるため、第１の出力信号Ｓ２は第２の出力信号Ｓ３よりも遅れて出力される。従って、アービタ３３は、第２の出力信号Ｓ３を用いることで、第１の出力信号Ｓ２を用いた場合よりも早く判定を行い判定信号Ｓ５を出力する。
【００４７】
メイン信号生成回路３４は、アービタ３３からの判定信号Ｓ５と第１信号処理回路３１の出力信号Ｓ２を論理合成してメイン信号Ｓ６を生成する。判定信号Ｓ５は、第１信号処理回路３１の出力信号Ｓ２を用いる場合に比べて早く出力されるため、同様にメイン信号Ｓ６も第１の出力信号Ｓ２を用いて判定を行う場合に比べて早く出力される。このため、半導体装置３０の内部回路は第１の出力信号Ｓ２により判定を行う場合に比べて早く動作する。
【００４８】
次に、本実施形態をＤＲＡＭに適用した例を図２〜図１４に従って説明する。
尚、説明の便宜上、図１８と同様の構成については同一の符号を付して説明する。
【００４９】
図２は、デバイス内部で自動的にリフレッシュを行う機能を持つＤＲＡＭの入力回路部分を示すブロック回路図である。
ＤＲＡＭ４０には、複数の制御信号として出力イネーブル信号/OE、ライトイネーブル信号/WE、チップイネーブル信号/CE1が供給される。各信号/OE ，/WE ，/CE1は第１〜第３入力バッファ１１〜１３にそれぞれ入力される。
【００５０】
第１入力バッファ１１は、入力信号/OE をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、変換後の信号を第１及び第２変移検出回路４１ａ，４１ｂにそれぞれ出力する。
【００５１】
第２入力バッファ１２は、入力信号/WE をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、変換後の信号を第３及び第４変移検出回路４２ａ，４２ｂにそれぞれ出力する。
【００５２】
第３入力バッファ１３は、入力信号/CE1をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、変換した信号clb0z を第５及び第６変移検出回路４３ａ，４３ｂに出力する。
【００５３】
図３は、第３入力バッファ１３の一例を示す回路図である。イネーブル信号enx は、外部から供給される第２のチップイネーブル信号CE2 （図示略）を受ける入力バッファから入力される。第３入力バッファ１３は、Ｌレベルのイネーブル信号enx に応答して外部信号（チップイネーブル信号/CE1）を受け付け、Ｈレベルの信号enx に応答してそれを受け付けない。そして、第３入力バッファ１３は、受け付けたチップイネーブル信号/CE1を内部電圧に応じたレベルに変換した信号clb0z を出力する。尚、第１及び第２入力バッファ１１，１２の構成は、第３入力バッファ１３と同じ構成であるため、図面を省略する。
【００５４】
第１変移検出回路４１ａは、第１フィルタ１４と第１遷移検出回路１７ａとから構成されている。第１フィルタ１４は第１入力バッファ１１より入力される信号のグリッチなどのノイズ成分を除去した信号oeb5z を第１遷移検出回路１７ａとコントロールデコーダ２０に出力する。第１遷移検出回路１７ａは、入力信号oeb5z の変移を検出した第１コントロール遷移検出信号oerex-a を第１の信号合成回路４４に出力する。
【００５５】
第２変移検出回路４１ｂは第２遷移検出回路１７ｂを備える。第２遷移検出回路１７ｂは、第１入力バッファ１１より入力される信号の変移を検出した第２コントロール遷移検出信号oerex-r を第２の信号合成回路４５に出力する。
【００５６】
第２遷移検出回路１７ｂは第１遷移検出回路１７ａと同じ構成を持つ。従って、第２コントロール遷移検出信号oerex-r は、第１コントロール遷移検出信号oerex-a とほぼ同じ波形を持ち、それよりも早く出力される。
【００５７】
第３変移検出回路４２ａは、第２フィルタ１５と第３遷移検出回路１８ａとから構成されている。第２フィルタ１５は第２入力バッファ１２より入力される信号のグリッチなどのノイズ成分を除去した信号web5z を第３遷移検出回路１８ａとコントロールデコーダ２０に出力する。第３遷移検出回路１８ａは、入力信号web5z の変移を検出した第３コントロール遷移検出信号werex-a を第１の信号合成回路４４に出力する。
【００５８】
第４変移検出回路４２ｂは第４遷移検出回路１８ｂを備える。第４遷移検出回路１８ｂは、第２入力バッファ１２より入力される信号の変移を検出した第４コントロール遷移検出信号werex-r を第２の信号合成回路４５に出力する。
【００５９】
第４遷移検出回路１８ｂは第３遷移検出回路１８ａと同じ構成を持つ。従って、第４コントロール遷移検出信号werex-r は、第３コントロール遷移検出信号werex-a とほぼ同じ波形を持ち、それよりも早く出力される。
【００６０】
第５変移検出回路４３ａは、第３フィルタ１６と第５遷移検出回路１９ａとから構成されている。第３フィルタ１６は外部より入力される信号のグリッチなどのノイズ成分を除去した信号ceb5z を第５遷移検出回路１９ａとコントロールデコーダ２０に出力する。
【００６１】
図４は、第３フィルタ１６の一例を示す回路図である。尚、第１及び第２フィルタ１４，１５は、第３フィルタ１６と同じ構成であるため、図面を省略する。尚、第１〜第３フィルタ１４〜１６を、図５に示すように構成してもよい。
【００６２】
図７は、コントロールデコーダ２０の一例を示す回路図であり、ライトコマンドに対応したライト制御信号wrz、リードコマンドに対応したリード制御信号rdzを生成する部分回路を示す。コントロールデコーダ２０は、第１〜第３フィルタ１１〜１３からの信号oeb5z ，web5z ，ceb5z を論理合成して生成したライト制御信号wrz 又はリード制御信号rdz を出力する。
【００６３】
第５遷移検出回路１９ａは、入力信号ceb5z の変移を検出した第５コントロール遷移検出信号ctd-a を第１の信号合成回路４４に出力する。図６は、第５遷移検出回路１９ａの一例を示す回路図である。第５遷移検出回路１９ａは、入力信号ceb5z がＨレベルからＬレベルに、又はＬレベルからＨレベルに切り替わった場合に、ワンショットパルスの検出信号ctd-a を出力する。尚、第１，第２，第３及び第４遷移検出回路１７ａ，１７ｂ，１８ａ，１８ｂは第５遷移検出回路１９ａと同じ構成であるため、図面を省略する。
【００６４】
第６変移検出回路４３ｂは第６遷移検出回路１９ｂを備える。第６遷移検出回路１９ｂは、入力信号clb0z の変移を検出した第６コントロール遷移検出信号ctd-r を第２の信号合成回路４５に出力する。
【００６５】
第６遷移検出回路１９ｂは第５遷移検出回路１９ａと同じ構成を持つ。従って、第６コントロール遷移検出信号ctd-r は、第５コントロール遷移検出信号ctd-a とほぼ同じ波形を持ち、それよりも早く出力される。
【００６６】
ＤＲＡＭ４０には、複数ビットにて構成された外部アドレス信号Add が供給され、その信号Add は入力バッファ２２に入力される。入力バッファ２２は、上記した第１〜第３入力バッファ１１〜１３と同じ構成であり、入力信号Add をデバイスの内部電圧に応じたレベルに変換した信号a0z を第１及び第２のアドレス変移検出回路４６ａ，４６ｂに出力する。
【００６７】
第１のアドレス変移検出回路４６ａは、フィルタ２３と第１アドレス遷移検出回路２４とから構成されている。フィルタ２３は上記第１〜第３フィルタ１４〜１６と同じ構成を持ち、外部より入力される信号のグリッチなどのノイズ成分を除去した信号a5z を第１アドレス遷移検出回路２４に出力する。第１アドレス遷移検出回路２４は、上記制御信号の遷移検出回路１７ａ，１７ｂ〜１９ａ，１９ｂと同じ構成を持ち、入力信号a5z の変移を検出した検出信号atd-a を第１の信号合成回路４４に出力する。
【００６８】
第２のアドレス変移検出回路４６ｂは第２アドレス遷移検出回路４８を備える。第２アドレス遷移検出回路４８は、入力信号a0z の変移を検出した検出信号atd-r を第２の信号合成回路４５に出力する。
【００６９】
第２アドレス遷移検出回路４８は第１アドレス遷移検出回路２４と同じ構成を持つ。従って、第２アドレス遷移検出信号atd-r は、第１アドレス遷移検出信号atd-a とほぼ同じ波形を持ち、それよりも早く出力される。
【００７０】
第１の信号合成回路４４は、第１遷移検出信号生成回路２５、外部アクティブラッチ信号生成回路２６、活性化パルス信号生成回路２１を含む。
図８は、第１遷移検出信号生成回路２５の一例を示す回路図である。第１遷移検出信号生成回路２５は、検出信号oerex-a ，werex-a ，ctd-a，atd-aを論理合成して生成した活性化信号atdpz-a をラッチ信号生成回路２６に出力する。尚、図中の信号atd0x 〜atd7x は、外部アドレス信号Add に対応して第１アドレス遷移検出回路２４から出力される検出信号atd-a の下位８ビットである。
【００７１】
図９は、外部アクティブラッチ信号生成回路２６の一例を示す回路図である。ラッチ信号生成回路２６は、入力した活性化信号atdpz-a に応答して生成したデバイスを活性化するメイン信号mpealzを活性化パルス信号生成回路２１に出力する。
【００７２】
図１０は、活性化パルス信号生成回路２１の一例を示す回路図である。活性化パルス信号生成回路２１は、コントロールデコーダ２０からのライト又はリード制御信号wrz ，rdz と活性化信号atdpz に応答して生成したライト又はリード信号wrtz，redzを出力するとともに、生成した活性化信号actpz をメイン信号生成回路としてのロウアドレス信号生成回路２８に出力する。
【００７３】
第２の信号合成回路４５は、第２遷移検出信号生成回路４９、リフレッシュ制御回路２７を備える。
第２遷移検出信号生成回路４９は、検出信号oerex-r ，werex-r ，ctd-r ，atd-r を論理合成して生成した活性化信号atdpz-r をアービタとしてのリフレッシュ制御回路２７に出力する。第２遷移検出信号生成回路４９は、第１遷移検出信号生成回路２５と同じ回路構成を持つ。従って、第１及び第２遷移検出信号生成回路２５，４９から出力される第１及び第２活性化信号atdpz-a ，atdpz-r は同じ波形を持ち、第２活性化信号atdpz-r の方が第１活性化信号atdpz-a に比べて早く（具体的にはフィルタ１６を通過しない分）出力される。即ち、第２遷移検出信号生成回路４９は、第１遷移検出信号生成回路２５に比べて早く論理合成を行う。
【００７４】
図１１は、リフレッシュ制御回路２７の一例を示す回路図である。尚、図中の信号raszは後述するロウアドレス信号生成回路２８にて生成される基幹信号であり、信号icsxはロウアドレス信号生成回路２８にて生成され供給される信号である。
【００７５】
リフレッシュ制御回路２７は、内部のリフレッシュ要求（セルフリフレッシュ要求信号srtz）を選択（優先）するか、あるいは外部からのアクセス要求（第２活性化信号atdpz-r ）を選択（優先）するかを判定した判定信号refz をロウアドレス信号生成回路２８に出力する。
【００７６】
図１２は、ロウアドレス信号生成回路２８の一例を示す回路図である。尚、図中の信号sprxは、基幹信号raszを出力して一定期間が経過した後にＮＡＮＤ回路よりなるフリップフロップをリセットするために生成され供給される信号である。
【００７７】
ロウアドレス信号生成回路２８は、判定信号refzと活性化信号actpz に基づいて生成したワード線選択信号の基幹信号raszを出力する。この基幹信号raszにより、内部リフレッシュ要求を選択した場合には図示しないアドレスカウンタにより生成されたリフレッシュアドレスに対応したワード線が活性化され、外部アクセス要求を選択した場合には外部アドレス信号Add に対応したワード線が活性化される。
【００７８】
第２活性化信号atdpz-r は、第１活性化信号atdpz-a に比べて早く出力されるため、リフレッシュ制御回路２７は、第２活性化信号atdpz-r を用いることで、従来に比べて早く判定を行い判定信号refzを出力する。従って、基幹信号raszも従来に比べて早く出力されるため、リフレッシュアドレス又は外部アドレス信号Add に対応したワード線が従来よりも早く活性化され、外部アクセス時間が短縮される。
【００７９】
次に、上記のように構成されたＤＲＡＭの作用を図１３に従って説明する。
図１３は、リフレッシュ要求が外部からの要求と重なり、リフレッシュ要求を選択した場合の動作波形図である。
【００８０】
チップイネーブル信号/CE1が立下り、第１，第３，第５変移検出回路４１ａ，４２ａ，４３ａから検出信号oerex-a ，werex-a ，ctd-a が出力され、第２，第４，第６変移検出回路４１ｂ，４２ｂ，４３ｂから検出信号oerex-r ，werex-r ，ctd-r が出カされる。同様に、外部アドレス信号Add の変化（例えば最下位ビットA<O>）の変化により、第１のアドレス変移検出回路４６ａから検出信号atd-a が出力され、第２のアドレス変移検出回路４６ｂから検出信号atd-r が出力される。
【００８１】
それら検出信号oerex-a ，werex-a ，ctd-a ，atd-a が第１遷移検出信号生成回路２５にて論理合成されて第１活性化信号atdpz-a が出力され、検出信号oerex-r ，werex-r ，ctd-r ，atd-r が第２遷移検出信号生成回路４９にて論理合成されて第２活性化信号atdpz-r が出力される。
【００８２】
第１活性化信号atdpz-a を受けるラッチ信号生成回路２６から、デバイスを活性化するメイン信号mpealzが出力される。
リフレッシュ制御回路２７にて、第２活性化信号atdpz-r と内部リフレッシュ要求信号srtzが比較され、リフレッシュ要求信号strzが第２活性化信号atdpz-r より早いため、第２活性化信号 atdpz-r の立ち上がりに応じて、リフレッシュ制御回路２７からアクティブ（例えばＨレベル）の判定信号refzが出力される。ロウアドレス信号生成回路２８は、内部のリフレッシュ要求を優先し、内部リフレッシュ用アドレスに対応するワード線を活性化するために基幹信号raszを出力する。
【００８３】
第２活性化信号atdpz-r は、第１活性化信号atdpz-a （従来例の活性化信号atdpz ）より早い。従って、従来例に比べて判定信号refzが早くアクティブになる。そのため、内部リフレッシュ要求が従来例を同じタイミングで発生しても、それによるリフレッシュ動作は従来例に比べて早く開始される。
【００８４】
リフレッシュ動作が終了すると、ロウアドレス信号生成回路２８は、活性化信号actpzに応答して基幹信号raszを出力し、外部アドレス信号Add に対応するワード線が活性化される。
【００８５】
内部リフレッシュ動作が従来に比べて早く開始される、即ち内部リフレッシュ動作が従来に比べて早く終了するため、活性化信号に応答した基幹信号raszも従来のそれに比べて早く出力される。このため、外部アクセスに要する時間は、従来のそれに比べて短い。
【００８６】
ところで、外部信号にグッリチ等のノイズが入った場合、各フィルタ１４，１５，１６，２３にてそのノイズを除去することでデバイスが誤動作するのを防止している。上記実施形態の構成では、フィルタを備えていない第２，第４，第６の変移検出回路４３ｂと第２のアドレス変移検出回路４６ｂからの検出信号oerex-r ，werex-r ，ctd-r ，atd-r を論理合成した第２活性化信号atdpz-r と内部リフレッシュ要求信号srtzを比較して判定信号refzを生成しているため、ノイズが入った場合も判定信号refzを出カする。しかし、判定信号refzが出力されても内部リフレッシュ動作を実行するだけであるため、メモリセルに記憶したデータが変更される等の問題は発生しない。
【００８７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体装置３０はフィルタ３５を含む第１信号処理回路３１と、フィルタを含まない第２信号処理回路３２を備え、アービタ３３にて第２信号処理回路３２からの第２の出力信号Ｓ３と第１の信号Ｓ４の何れを優先するかを判定しその判定結果に基づく判定信号Ｓ５をメイン信号生成回路３４に出力する。メイン信号生成回路３４は、第１信号処理回路３１からの信号Ｓ２とアービタ３３からの信号Ｓ５を受け、両信号Ｓ２，Ｓ５を論理合成して生成したメイン信号Ｓ６を出力する。その結果、判定信号Ｓ５は、第１信号処理回路３１の出力信号Ｓ２を用いる場合に比べて早く出力されるため、同様にメイン信号Ｓ６も第１の出力信号Ｓ２を用いて判定を行う場合に比べて早く出力される。このため、半導体装置３０の内部回路は第１の出力信号Ｓ２により判定を行う場合に比べて早く動作させることができる。
【００８８】
（２）ＤＲＡＭ４０は、フィルタを含まない第２，第４、第６変移検出回路４１ｂ，４２ｂ，４３ｂからの検出信号oerex-r ，werex-r ，ctd-r と第２のアドレス変移検出回路４６ｂからの検出信号atd-r を第２遷移検出信号生成回路４９にて論理合成した第２活性化信号atdpz-r とリフレッシュ要求信号strzをリフレッシュ制御回路２７にて比較し、その比較結果に基づいてワード線を活性化するために基幹信号raszを出力するようにした。その結果、フィルタを含む第１，第３，第５変移検出回路４１ａ，４２ａ，４３ａと第１のアドレス変移検出回路４６ａからの検出信号oerex-a ，werex-a ，ctd-a （従来例ではoerex ，werex ，ctd ），atd-a を用いる場合に比べて基幹信号raszの出力が早くなり、内部リフレッシュが早く開始される。そのため、外部アクセスの開始が早くなり、外部アクセスに要する時間を短くすることができる。
【００８９】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図１４〜図１６に従って説明する。尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００９０】
図１４は、本実施形態の半導体装置の入力回路部を示すブロック回路図である。
半導体装置５０は、第１及び第２信号処理回路５１，５２、アービタ３３、メイン信号生成回路３４、フィルタ値調整回路５３を含む。
【００９１】
第１及び第２信号処理回路５１，５２は、共通の外部端子Ｐ１に接続され、該外部端子Ｐ１を介して入力信号ｉｎが入力される。入力信号ｉｎは、半導体装置５０の内部回路が所定の処理を実行するための外部要求信号である。
【００９２】
第１信号処理回路５１は、フィルタ５４を含む。フィルタ５４は、入力信号ｉｎに所定のフィルタ処理を施すことでグリッチなどのノイズ成分を除去した信号Ｓ１１を出力する。
【００９３】
第２信号処理回路５２は、第１信号処理回路５１の構成に対してフィルタ５４を除いた構成を持ち、入力信号ｉｎに基づく第２の出力信号Ｓ１２をアービタ３３に出力する。
【００９４】
アービタ３３は、第１の信号Ｓ４と第２信号処理回路５２の出力信号Ｓ１２とを入力する。第１の信号Ｓ４は、半導体装置５０の内部回路に所定の処理を実行させるために信号生成回路が発生した内部要求信号である。アービタ３３は、第１の信号Ｓ４と出力信号Ｓ１２の何れを優先するかを判定しその判定結果に基づく判定信号Ｓ１３をメイン信号生成回路３４に出力する。例えば、アービタ３３は、第１の信号Ｓ４と出力信号Ｓ１２を論理合成して判定信号Ｓ１３を生成する。
【００９５】
メイン信号生成回路３４は、第１信号処理回路５１からの信号Ｓ１１とアービタ３３からの信号Ｓ１３を受け、両信号Ｓ１１，Ｓ１３を論理合成して生成したメイン信号Ｓ１４を出力する。
【００９６】
フィルタ５４は、その値が入力される調整信号Ｓ１５により変更可能に構成されている。即ち、フィルタ５４は、調整信号Ｓ１５に応答して入力信号ｉｎに対する出力信号Ｓ１１の遅延時間を任意に設定可能に構成されている。第１信号処理回路５１は、入力信号ｉｎに対してフィルタ５４を経由した第１の出力信号Ｓ１１をメイン信号生成回路３４に出力する。
【００９７】
調整信号Ｓ１５は、フィルタ値調整回路５３から供給される。フィルタ値調整回路５３は外部端子Ｐ２に接続され、その外部端子Ｐ２を介してフィルタ値を調整するためのデータが入力される。
【００９８】
フィルタ値調整回路５３は、セット回路５５と少なくとも一つのレジスタ５６を含む。セット回路５５は、調整信号Ｓ１５を生成するためのデータをレジスタ５６にセットするための回路である。セット回路５５は、外部端子Ｐ２を介して入力される制御信号に基づいてレジスタ５６にデータをセットする。そのレジスタ５６にセットされたデータに対応する調整信号Ｓ１５がフィルタ５４に出力される。
【００９９】
第２信号処理回路５２は、第１信号処理回路５１の構成からフィルタ５４を除いて構成されているため、その第２の出力信号Ｓ１２の波形は、第１の出力信号Ｓ１１の波形とほぼ等しい。従って、アービタ３３において、第１の出力信号Ｓ１１を用いた場合と同様の判定結果を第２の出力信号Ｓ１２により得られる。
【０１００】
しかし、第１信号処理回路５１はフィルタ５４を備えるため、第１の出力信号Ｓ１１は第２の出力信号Ｓ１２よりも遅れて出力される。従って、アービタ３３は、第２の出力信号Ｓ１２を用いることで、第１の出力信号Ｓ１１を用いた場合よりも早く判定信号Ｓ１３を出力する。
【０１０１】
メイン信号生成回路３４は、アービタ３３からの判定信号Ｓ１３と第１信号処理回路５１の出力信号Ｓ１１を論理合成してメイン信号Ｓ１４を生成する。判定信号Ｓ１３は、第１信号処理回路５１の出力信号Ｓ１１を用いる場合に比べて早く出力されるため、同様にメイン信号Ｓ１４も第１の出力信号５１を用いて判定を行う場合に比べて早く出力される。このため、半導体装置５０の内部回路は第１の出力信号Ｓ１４により判定を行う場合に比べて早く動作する。
【０１０２】
また、第１の出力信号Ｓ１１の第２の出力信号Ｓ１２に対する遅れは、フィルタ５４のフィルタ値により決定される。ユーザは、この半導体装置５０を実装したシステムにおいて、入力信号ｉｎのノイズ成分に応じてフィルタ値を調整するようにデータをフィルタ値調整回路５３に供給する。これにより、入力信号ｉｎにより内部回路がユーザのシステムに応じた最適な時間で動作する。
【０１０３】
次に、本実施形態をＤＲＡＭに適用した例を図１５〜図１７に従って説明する。
尚、説明の便宜上、図２と同様の構成については同一の符号を付してその説明を一部省略する。
【０１０４】
図１５は、デバイス内部で自動的にリフレッシュを行う機能を持つＤＲＡＭ６０の入力回路部分のうち、チップイネーブル信号/CE1の入力回路部分を示す回路図である。
【０１０５】
ＤＲＡＭ６０に制御信号として供給されるチップイネーブル信号/CE1は入力バッファ１３に入力され、該入力バッファ１３の出力信号clb0z は第１の変移検出回路６１と第２の変移検出回路６２に入力される。
【０１０６】
第１の変移検出回路６１はフィルタ６３と遷移検出回路１９ａを含み、該フィルタ６３はフィルタ値調整回路としてのモードレジスタ６４にて生成された調整信号pos ，neg が供給され、該調整信号pos ，neg に応答してフィルタ値を変更可能に構成されている。
【０１０７】
モードレジスタ６４は、コントロールデコーダ２０からの外部コマンドと、外部アドレス信号Add に基づく内部アドレス信号a5z （図２参照）を入力する。コントロールデコーダ２０は、外部から入力される制御信号をデコードして生成したモードレジスタセットコマンドをモードレジスタ６４に出力する。モードレジスタ６４は、モードレジスタセットコマンドに応答し、内部アドレス信号a5z に基づくデータをフィルタ値調整データとして記憶する。そして、モードレジスタ６４は、その記憶したフィルタ値調整データに応じて調整信号pos ，neg を出力する。
【０１０８】
フィルタ６３は、調整信号pos ，neg にフィルタ値にて入力信号clb0z のノイズ成分を除去して生成した信号clbfz をコントロールデコーダ２０と遷移検出回路１９ａに出力する。遷移検出回路１９ａは、入力信号clbfz の変移を検出して検出信号ctd-a を出力する。
【０１０９】
第２の変移検出回路６２は遷移検出回路１９ｂを含み、該遷移検出回路１９ｂは入力バッファ１３からの信号clb0z の変移を検出して検出信号ctd-r を出力する。この検出信号ctd-r の出力タイミングと第１の変移検出回路６１の検出信号ctd-a の出力タイミングの差は、フィルタ６３のフィルタ値に対応している。
【０１１０】
ユーザは、このＤＲＡＭ６０を実装したシステムボードの状態に応じて、該システムボードの初期設定時などにおいてモードレジスタセットコマンドを発行してデータをモードレジスタ６４に記憶させ、該データに基づいてフィルタ６３のフィルタ値を調整する。
【０１１１】
従って、本実施形態のＤＲＡＭ６０は、第２の変移検出回路６２からの検出信号ctd-r により内部リフレッシュ要求か外部からのアクセス要求かを判定することで、内部リフレッシュ要求と外部アクセス要求が重なった場合の外部アクセスに要する時間を短縮する。更に、第１の変移検出回路６１のフィルタ６３のフィルタ値をシステムボードの状態に応じて調整することで、
図１６は、フィルタ６３の一例を示す回路図である。
【０１１２】
フィルタ６３は、第１及び第２遅延回路７１，７２、ラッチ回路７３、第１〜第３インバータ回路７４〜７６、第１〜第３ＮＡＮＤ回路７７〜７９から構成されている。
【０１１３】
第１及び第２遅延回路７１，７２は入力信号clb0z を入力する。第１遅延回路７１は入力信号clb0z の立ち下がりエッジを遅延させた信号nfd を出力する。第２遅延回路７２は入力信号clb0z の立ち上がりエッジを遅延させた信号nrd を出力する。
【０１１４】
入力信号clb0z は、第１遅延回路７１の第１ＮＯＲ回路８１と遅延回路８２に入力される。遅延回路８２は直列接続された偶数段（本実施形態では４段）のインバータ回路８３〜８６から構成されている。遅延回路８２の出力信号はインバータ回路８７に出力され、インバータ回路８７の出力信号は第２ＮＯＲ回路８８に入力される。その第２ＮＯＲ回路８８には、インバータ回路８９により調整信号pos を反転した信号が入力される。従って、第２ＮＯＲ回路８８は、調整信号pos がＨレベルの場合に入力信号clb0z を遅延回路８２の４段のインバータ回路８３〜８６により遅延した信号を出力し、調整信号pos がＬレベルの場合にＬレベルの信号を出力する。その第２ＮＯＲ回路８８の出力信号は第１ＮＯＲ回路８１に入力される。
【０１１５】
遅延回路８２の所定段（本実施形態では２段目のインバータ回路８４）の出力信号はインバータ回路９０に出力され、そのインバータ回路９０の出力信号は第３ＮＯＲ回路９１に出力される。その第３ＮＯＲ回路９１には調整信号pos が入力される。従って、第３ＮＯＲ回路９１は、調整信号pos がＬレベルの場合に入力信号clb0z を遅延回路８２の２段のインバータ回路８３，８４により遅延した信号を出力し、調整信号pos がＨレベルの場合にＬレベルの信号を出力する。その第３ＮＯＲ回路９１の出力信号は第１ＮＯＲ回路８１に入力される。
【０１１６】
従って、第１ＮＯＲ回路８１は、調整信号pos がＬレベルの場合に入力信号clb0z と第３ＮＯＲ回路９１の出力信号とを論理合成した信号を出力し、調整信号pos がＨレベルの場合に入力信号clb0z と第２ＮＯＲ回路８８の出力信号とを論理合成した信号を出力する。即ち、第１ＮＯＲ回路８１は、調整信号pos のレベルに応じて、入力信号clb0z を所定時間（第１のフィルタ値）させた信号、又は入力信号clb0z を第１のフィルタ値よりも２段分（第２のフィルタ値）余計に遅延させた信号を出力する。
【０１１７】
第１ＮＯＲ回路８１の出力信号はインバータ回路９２に入力され、インバータ回路９２の出力信号は第４ＮＯＲ回路９３に直接入力されると共に、直列接続された奇数段のインバータ回路よりなる遅延回路９４を介して第４ＮＯＲ回路９３に入力される。そして、第４ＮＯＲ回路９３は遅延信号nfd を出力する。
【０１１８】
入力信号clb0z は第２遅延回路７２のインバータ回路１０１に入力され、そのインバータ回路１０１の出力信号は、第１ＮＯＲ回路１０２と遅延回路１０３に入力される。遅延回路１０３は直列接続された偶数段（本実施形態では４段）のインバータ回路１０４〜１０７から構成されている。遅延回路１０３の出力信号はインバータ回路１０８に出力され、インバータ回路１０８の出力信号は第２ＮＯＲ回路１０９に入力される。その第２ＮＯＲ回路１０９には、インバータ回路１１０により調整信号pos を反転した信号が入力される。従って、第２ＮＯＲ回路１０９は、調整信号pos がＨレベルの場合に入力信号clb0z を遅延回路１０３の４段のインバータ回路１０４〜１０７により遅延した信号を出力し、調整信号pos がＬレベルの場合にＬレベルの信号を出力する。その第２ＮＯＲ回路１０９の出力信号は第１ＮＯＲ回路１０２に入力される。
【０１１９】
遅延回路１０３の所定段（本実施形態では２段目のインバータ回路１０５）の出力信号はインバータ回路１１１に出力され、そのインバータ回路１１１の出力信号は第３ＮＯＲ回路１１２に出力される。その第３ＮＯＲ回路１１２には調整信号pos が入力される。従って、第３ＮＯＲ回路１１２は、調整信号pos がＬレベルの場合に入力信号clb0z を遅延回路１０３の２段のインバータ回路１０４，１０５により遅延した信号を出力し、調整信号pos がＨレベルの場合にＬレベルの信号を出力する。その第３ＮＯＲ回路１１２の出力信号は第１ＮＯＲ回路１０２に入力される。
【０１２０】
従って、第１ＮＯＲ回路１０２は、調整信号pos がＨレベルの場合に入力信号clb0z と第２ＮＯＲ回路１０９の出力信号とを論理合成した信号を出力し、調整信号pos がＬレベルの場合に入力信号clb0z と第３ＮＯＲ回路１１２の出力信号とを論理合成した信号を出力する。即ち、第１ＮＯＲ回路１０２は、調整信号pos のレベルに応じて、入力信号clb0z を所定時間（第１のフィルタ値）させた信号、又は入力信号clb0z を第１のフィルタ値よりも２段分（第２のフィルタ値）余計に遅延させた信号を出力する。
【０１２１】
第１ＮＯＲ回路１０２の出力信号はインバータ回路１１３に入力され、インバータ回路１１３の出力信号はＮＡＮＤ回路１１４に直接入力されると共に、直列接続された奇数段のインバータ回路よりなる遅延回路１１５を介してＮＡＮＤ回路１１４に入力される。ＮＡＮＤ回路１１４の出力信号はインバータ回路１１６に入力され、そのインバータ回路１１６は遅延信号nrd を出力する。
【０１２２】
第１遅延信号nfd と第２遅延信号nrd はラッチ回路７３に入力される。ラッチ回路７３は第１及び第２ＮＯＲ回路１２１，１２２から構成されている。第１遅延信号nfd は第１ＮＯＲ回路１２１に入力され、第２遅延信号nrd は第２ＮＯＲ回路１２２に入力される。第１ＮＯＲ回路１２１には第２ＮＯＲ回路１２２の出力信号が入力され、第２ＮＯＲ回路１２２には第１ＮＯＲ回路１２１の出力信号と制御信号sttzが入力される。この制御信号sttzは、チップの電源投入（起動時）に図示しない検出回路により生成されるパルス信号である。
【０１２３】
第１ＮＯＲ回路１２１の出力信号は第１ＮＡＮＤ回路７７に入力され、その第１ＮＡＮＤ回路７７にはインバータ回路７４により調整信号neg を反転した信号が入力される。調整信号neg は第２ＮＡＮＤ回路７８に入力され、その第２ＮＡＮＤ回路７８には入力信号clb0z が入力される。第１及び第２ＮＡＮＤ回路７７，７８の出力信号は第３ＮＡＮＤ回路７９に入力され、その第３ＮＡＮＤ回路７９の出力信号は直列接続された２段のインバータ回路７５，７６の初段に入力され、最終段のインバータ回路７６は信号clbfz を出力する。
【０１２４】
第１ＮＡＮＤ回路７７は、Ｈレベルの調整信号neg に応答してＨレベルの信号を出力し、Ｌレベルの調整信号neg に応答して第１及び第２遅延信号nfd ，nrd をラッチした信号を反転して出力する。
【０１２５】
第２ＮＡＮＤ回路７８は、Ｈレベルの調整信号neg に応答して入力信号clb0z を反転した信号を出力し、Ｌレベルの調整信号neg に応答してＨレベルの信号を出力する。
【０１２６】
従って、フィルタ６４は、Ｈレベルの調整信号neg に応答して入力信号clb0z を第１及び第３ＮＡＮＤ回路７８，７９及びインバータ回路７５，７６を介して信号clbfz として出力する。一方、フィルタ６４は、図１７に示すように、Ｌレベルの調整信号neg に応答して調整信号pos に応じて第１又は第２のフィルタ値にて遅延させることでノイズ成分を除去した信号clbfz を出力する。
【０１２７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）フィルタ５４をそのフィルタ値が調整可能に構成した。その結果、フィルタ値をユーザのシステムボードにおけるノイズに応じて設定することで、入力信号ｉｎに対して内部回路が動作するまでの時間を最適化することができる。
【０１２８】
（２）フィルタ５４のフィルタ値を調整するフィルタ値調整回路５３を備えた。その結果、フィルタ値をユーザがシステムボードに応じて容易に変更することができる。
【０１２９】
（３）ＤＲＡＭ６０に適用した場合、フィルタ値調整回路としてのモードレジスタは外部コマンドに応答して外部アドレス信号をフィルタ値を設定するためのデータとして記憶する。その結果、フィルタ値をユーザがシステムボードに応じて簡単なシーケンスで容易に設定することができる。
【０１３０】
尚、前記各実施形態は、以下の態様に変更してもよい。
・上記第第二実施形態では、モードレジスタセットコマンドによってレジスタ５６，６４にフィルタ値を設定するためのデータを記憶させるようにしたが、テストモードにエントリするためのコマンド等の他のコマンドによって設定してもよい。また、データの記憶にレジスタ５６，６４を用いたが、フューズのトリミングによりフィルタ値を設定するようにしてもよい。
【０１３１】
・上記第二実施形態では、調整信号pos によりフィルタ６３のフィルタ値を２段階に調整するようにしたが、３段階以上に調整可能に構成してもよい。その場合、モードレジスタ６４（フィルタ値調整回路５３）は、調整可能な段階に応じた信号を出力するよう構成する（調整する段階に応じた複数のレジスタを備える）ことは言うまでもない。
【０１３２】
・上記各実施形態では、メイン信号生成回路３４は判定信号Ｓ５，Ｓ１３に基づいて、第１の出力信号Ｓ２，Ｓ１１又は判定信号Ｓ５，Ｓ１３からメイン信号Ｓ６，Ｓ１４を生成するようにしたが、第２信号処理回路３２，５２からの第２の出力信号Ｓ３，Ｓ１２をメイン信号生成回路３４に供給し、判定信号Ｓ５，Ｓ１３に基づいて第１の出力信号Ｓ２，Ｓ１１又は第２の出力信号Ｓ３，Ｓ１２からメイン信号Ｓ６，Ｓ１４を生成するようにしてもよい。
【０１３３】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１） 第１の制御信号と第２の制御信号とのそれぞれに応答して内部回路を制御するためのメイン信号を生成する制御回路において、
前記第１の制御信号をフィルタを介して信号処理した第１の信号を生成する第１の信号処理回路と、
前記第１の制御信号をフィルタを含まない信号処理して第２の信号を生成する第２の信号処理回路と、
前記第２の信号と前記第２の制御信号とを入力し、両信号の優先判定を行い判定信号を生成するアービタと、
前記判定信号に基づいて、該判定信号又は前記第１の信号からメイン信号を生成するメイン信号生成回路と、
を備えたことを特徴とする制御回路。
（付記２） 前記アービタは、前記第２の制御信号に基づいて、前記内部回路を内部信号をトリガとする内部動作か、前記第１の制御信号をトリガとする外部動作かを判定することを特徴とする付記１記載の制御回路。
（付記３） 前記フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されていることを特徴とする付記１又は２記載の制御回路。
（付記４） 前記調整信号を生成するフィルタ値調整回路を備えたことを特徴とする付記３記載の制御回路。
（付記５） 前記調整回路は、前記調整信号を生成するためのデータを記憶するレジスタと、前記レジスタにデータを設定するためのセット回路とから構成されたことを特徴とする付記４記載の制御回路。
（付記６） 前記調整回路は、外部からの制御信号に基づいて前記調整信号を生成するためのデータを記憶することを特徴とする付記４又は５記載の制御回路。
（付記７） セルフリフレッシュ機能を有する半導体記憶装置において、
外部アクセス要求信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する第１の変移検出回路と、
前記外部アクセス要求信号の変移を検出した第２の検出信号を生成する第２の変移検出回路と、
前記第２の検出信号と内部リフレッシュ要求信号に基づいて外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成するアービタと、
前記判定信号に基づいて前記第１の検出信号又は前記判定信号からメイン信号を生成するメイン信号生成回路と、
を備えたことを特徴とする半導体記憶装置。
（付記８） セルフリフレッシュ機能を有する半導体記憶装置において、
外部アクセス要求信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する第１の変移検出回路と、
前記外部アクセス要求信号の変移を検出した第２の検出信号を生成する第２の変移検出回路と、
前記判定信号に基づいて前記第１の検出信号又は前記判定信号からメイン信号を生成するメイン信号生成回路と、
外部アドレス信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１のアドレス検出信号を生成する第１のアドレス変移検出回路と、
前記外部アドレス信号の変移を検出した第２のアドレス検出信号を生成する第２のアドレス変移検出回路と、
前記第１の検出信号と前記第１のアドレス検出信号を論理合成する第１の信号合成回路と、
前記第２の検出信号と前記第２のアドレス検出信号を論理合成する第２の信号合成回路と、
前記アービタは前記第２の信号合成回路の出力信号と前記内部リフレッシュ要求信号を論理合成して外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成するアービタと、
を備えたことを特徴とする半導体記憶装置。
（付記９） 前記フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されていることを特徴とする付記７又は８記載の半導体記憶装置。
（付記１０） 前記調整信号を生成するフィルタ値調整回路を備えたことを特徴とする付記９記載の半導体記憶装置。
（付記１１） 前記調整回路は、前記調整信号を生成するためのデータを記憶するレジスタと、前記レジスタにデータを設定するためのセット回路とから構成されたことを特徴とする付記１０記載の半導体記憶装置。
（付記１２） 前記調整回路は、コマンドを受け付け、該コマンドに応答して外部からの信号に基づいて前記調整信号を生成するためのデータを記憶することを特徴とする付記１０又は１１記載の半導体記憶装置。
【０１３４】
【発明の効果】
以上詳述したように、本発明によれば、内部要求と外部要求が重なった場合の、外部要求に対するデバイスの応答速度を高速化することのできる制御回路及び半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態の半導体装置の一部ブロック回路図である。
【図２】 第一実施形態の半導体記憶装置の一部ブロック回路図である。
【図３】 入力バッファの回路図である。
【図４】 フィルタの回路図である。
【図５】 別のフィルタの回路図である。
【図６】 遷移検出回路の回路図である。
【図７】 コントロールデコーダの回路図である。
【図８】 遷移検出信号生成回路の回路図である。
【図９】 外部アクティブラッチ信号生成回路の回路図である。
【図１０】 活性化パルス信号生成回路の回路図である。
【図１１】 リフレッシュ制御回路の回路図である。
【図１２】 ロウアドレス信号生成回路の回路図である。
【図１３】 第一実施形態の動作波形図である。
【図１４】 第二実施形態の半導体装置の一部ブロック回路図である。
【図１５】 第二実施形態の半導体記憶装置の一部ブロック回路図である。
【図１６】 第二実施形態のフィルタの回路図である。
【図１７】 第二実施形態の動作波形図である。
【図１８】 従来の半導体記憶装置の一部ブロック回路図である。
【図１９】 従来例の動作波形図である。
【図２０】 従来例の動作波形図である。
【図２１】 従来例の動作波形図である。
【符号の説明】
３１ 第１の信号処理回路
３２ 第２の信号処理回路
３３ アービタ
３４ メイン信号生成回路
３５ フィルタ
ｉｎ 第１の制御信号
Ｓ２ 第１の信号
Ｓ３ 第２の信号
Ｓ４ 第２の制御信号
Ｓ５ 判定信号
Ｓ６ メイン信号
１６ フィルタ
４１ａ，４２ａ，４３ａ 第１の変移検出回路としての第１，第３，第５変移検出回路
４１ｂ，４２ｂ，４３ｂ 第２の変移検出回路としての第２，第４，第６変移検出回路
oerex-a ，werex-a ，ctd-a 第１の検出信号
oerex-r ，werex-r ，ctd-r 第２の検出信号
refz 判定信号
srtz 内部リフレッシュ要求信号
rasz メイン信号としての基幹信号
/CE1 外部アクセス要求信号としてのチップイネーブル信号
【発明の属する技術分野】
本発明は外部動作要求と内部動作要求とに応じて内部回路を制御する制御回路及び半導体記憶装置に関するものである。
【０００２】
近年、電子情報機器等には記憶容量の大きい半導体記憶装置（DRAM:Dynamic Random Access Memory ）が用いられている。ＤＲＡＭは、内部回路におけるカウンタ動作に従ってメモリセルに対してセルデータのリフレッシュを行うセルフリフレッシュ機能を有している。このセルフリフレッシュ機能を有するＤＲＡＭは、外部からのリフレッシュ操作が不要であるため、低消費電力化が図れると共に、ＤＲＡＭ周辺の回路設計が簡単化できる利点がある。
【０００３】
このようなセルフリフレッシュ機能を有するＤＲＡＭは、デバイス内部のリフレシュ動作と外部からのアクセス要求が重なった場合、セルデータを保持する為にデバイス内部のリフレッシュ動作を優先させるよう設計される。この揚合、外部からのアクセス要求は内部リフレッシュ動作が完了してから行われるために、内部リフレッシュ要求と重ならない場合のアクセスと比べ約２倍のアクセス時間を要す。このようなアクセス時間の短縮が求められている。
【０００４】
【従来の技術】
図１８は、従来のデバイス内部で自動的にリフレッシュを行う機能を持つＤＲＡＭの入力回路部分を示すブロック回路図である。
【０００５】
ＤＲＡＭには、複数の制御信号として出力イネーブル信号/OE 、ライトイネーブル信号/WE 、チップイネーブル信号/CE1が供給される。各信号/OE ，/WE ，/CE1は、それぞれ入力バッファ１１，１２，１３を介してフィルタ１４，１５，１６に入力される。入力バッファ１１〜１３は、入力信号をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、ＣＭＯＳインバータ形式またはＣ／Ｍ差動増幅形式等で構成されている。
【０００６】
各フィルタ１４〜１６は、外部より入力される信号のグリッチなどのノイズ成分を除去する。これはＤＲＡＭのデータ保持形式が電荷保持形式であり、入力信号に不確定なノイズ成分が含まれるとデバイスの内部動作が中途半端な状態でワード線のレベルが変更され、メモリセルのデータを破壊してしまうことを防ぐためである。これらフィルタ１４〜１６の特性は、ＤＲＡＭを使用する顧客のシステムボードによって各信号のノイズ状況が変わるので、一般的にデバイス設計としては、最悪のケースのノイズに耐えられるように設計されている。従って、フィルタ１４〜１６の設定値は一般的に読み出しや書き込みアクセスにとってそれらアクセス速度を制限する素子であり、ここでの設定値はアクセス時間に占める割合を大きく変える。
【０００７】
各フィルタ１４，１５，１６の出力信号oeb5z ，web5z ，clb5z は、それぞれ対応する第１〜第３の遷移検出回路（CTD:Control Transition Detector ）１７，１８，１９とコントロールデコーダ（CTLDEC:Control Decoder）２０に入力される。各遷移検出回路１７，１８，１９は、それぞれ入力信号の状態の変移を検出した検出信号oerex ，werex ，cerex を出力する。
【０００８】
コントロールデコーダ２０は、外部制御信号（本例ではチップイネーブル信号/CE1，出力イネーブル信号/OE ，ライトイネーブル信号/WE であって、実際には入力信号oeb5z ，web5z ，clb5z ）の状態（Ｈレベル又はＬレベル）からライトコマンド、リードコマンド等の各種のコマンドをデコードする。そして、コントロールデコーダ２０は、デコードしたコマンドに対応する制御信号（例えば、ライトコマンドに対応したライト制御信号wrz 、リードコマンドに対応したリード制御信号rdz ）を活性化パルス信号生成回路（ACTPGEN:Active Pulse Generator）（第１の信号生成回路）２１に出力する。
【０００９】
外部アドレス信号Add は、上記と同様に構成された入力バッファ２２、フィルタ２３を介してアドレス遷移検出回路（ATD:Address Transition Detector ）２４に入力される。アドレス遷移検出回路２４は、上記制御信号の遷移検出回路１７〜１９と同様に、外部アドレスの変移を検出した検出信号adrex を出力する。
【００１０】
各遷移検出回路１７，１８，１９からの検出信号oerex ，werex ，cerex とアドレス遷移検出回路２４からの検出信号adrex は、アドレス遷移検出信号生成回路（ATDGEN:ATD Generator）（第２の信号生成回路）２５に入力される。
【００１１】
第２の信号生成回路２５は、各検出信号oerex ，werex ，cerex ，adrex を論理合成し、最後に入力される検出信号、つまり制御信号/OE ，/WE ，/CE1と外部アドレス信号Add により生成した活性化信号atdpz を外部アクティブラッチ信号生成回路（EALGEN：External Active Latch Generator ）（第３の信号生成回路）２６とリフレッシュ制御回路２７（REFCNTL:Refresh Control ）に出力する。
【００１２】
第３の信号生成回路２６は、入力した活性化信号atdpz に応答して生成したデバイスを活性化するメイン信号mpealzを第１の信号生成回路２１に出力する。
第１の信号生成回路２１は、コントロールデコーダ２０からの制御信号wrz ，rdz と第３の信号生成回路２６からのメイン信号mpealzに応答し生成したライト信号wrtz又はリード信号redzを出力するとともに、生成した活性化信号actpzをロウアドレス信号生成回路（RASGEN:Row Address Generator ）（第４の信号生成回路）２８に出力する。この活性化信号actpz は、メモリセルにつながるワード線やビット線につながるセンスアンプなどを制御するロウ系の回路、データバスにつながるコラムゲートなどを制御するコラム系の回路を活性化する信号である。
【００１３】
リフレッシュ制御回路２７は所謂アービタであり、内部のリフレッシュ要求（セルフリフレッシュ要求信号srtz）を選択（優先）するか、あるいは外部からのアクセス要求（活性化信号atdpz ）を選択（優先）するかを判定した判定信号refzを第４の信号生成回路２８に出力する。
【００１４】
第４の信号生成回路２８は、判定信号refzと活性化信号actpz に基づいて生成したワード線選択信号の基幹信号raszを出力する。この基幹信号raszにより、内部リフレッシュ要求を選択した場合には図示しないアドレスカウンタにより生成されたリフレッシュアドレスに対応したワード線が活性化され、外部アクセス要求を選択した場合には外部アドレス信号Add に対応したワード線が活性化される。
【００１５】
上記のように構成されたＤＲＡＭの動作を説明する。
［外部アクセス要求に応答する場合］
図１９は、外部からのアクセス要求に応答する場合の動作波形図である。
【００１６】
チップイネーブル信号/CE1が立下り、各遷移検出回路１７，１８，１９から検出信号oerex ，werex ，cerex が出力される。アドレス遷移検出回路２４は、外部アドレス信号Add の遷移（例えば外部アドレス信号Add の最下位ビットA<O>の変化）を検出して検出信号adrex を出カする。
【００１７】
それらの検出信号oerex ，werex ，cerex ，adrex が第２の信号生成回路２５で論理合成され活性化信号atdpz が出力される。その信号atdpz を受け、第３の信号生成回路２６からメイン信号mpealzが出カされる。内部でのリフレッシュ要求が無い場合はセルフリフレッシュ要求信号srtzがＬレベルのために、それにより出力される判定信号refzは変化しない（Ｌレベル）。第３の信号生成回路２６からのメイン信号mpealzとコントロールデコーダ２０からの制御信号wrz ，rdz を受け、第１の信号生成回路２１から活性化信号actpz と、ライト信号writezまたはリード信号readz が出力される。ライト信号wrtzはライトモードを示し、リード信号redzはリードモードを示す。これらのどちらを出力するかは、その他の制御信号（/WE ，/OE ）の状態による。
【００１８】
第１の信号生成回路２１からの出力信号actpz が第４の信号生成回路２８に入カされ、ワード線を選択する基幹信号raszを出力する。この基幹信号raszに応答する回路は、リフレッシュ要求がないため外部アドレス信号Add に対応するワード線が選択される。
【００１９】
［リフレッシュ要求を選択した場合］
図２０は、リフレッシュ要求が外部からの要求と重なり、リフレッシュ要求を選択した場合の動作波形図である。
【００２０】
上記と同様に、各遷移検出回路１７，１８，１９から検出信号oerex ，werex ，cerex とアドレス遷移検出回路２４から検出信号adrex が出力される。それら検出信号oerex ，werex ，cerex ，adrex が合成されて活性化信号atdpz が第２の信号生成回路２５から出力される。その信号atdpz と内部リフレッシュ要求信号srtzとが比較され、リフレッシュ要求信号srtzが活性化信号atdpz より早い場合には、リフレッシュ制御回路２７からＨレベルの判定信号refzが出力される。そのため、先ず第４の信号生成回路２８は、内部のリフレッシュ要求を優先し、内部リフレッシュ用アドレスに対応するワード線を活性化するために基幹信号raszを出力する。
【００２１】
次に、リフレッシュ動作が終了すると、第４の信号生成回路２８は、活性化信号actpz に応答して基幹信号raszを出力し、外部アドレス信号Add に対応するワード線が活性化される。
【００２２】
従って、アービタであるリフレッシュ制御回路２７において、内部リフレッシュ動作が優先された場合は、外部アクセス要求（外部アクセスコマンド）は内部リフレッシュ動作が終了が完了してから外部アドレス信号Add に応答して選択したワード線を活性化するための基幹信号raszを出力する。
【００２３】
［外部アクセス要求を選択した場合］
図２１は、リフレッシュ要求が外部からの要求と重なり、外部アクセス要求を選択した場合の動作波形図である。
【００２４】
上記と同様に、各遷移検出回路１７，１８，１９から検出信号oerex ，werex ，cerex とアドレス遷移検出回路２４から検出信号adrex が出力される。それら検出信号oerex ，werex ，cerex ，adrex が合成されて活性化信号atdpz が第２の信号生成回路２５から出力される。その信号atdpz と内部リフレッシュ要求信号srtzとが比較され、リフレッシュ要求信号srtzが活性化信号atdpz より遅い場合には、リフレッシュ制御回路２７からＬレベルの判定信号refzが出力される。そのため、先ず第４の信号生成回路２８は、外部アクセス要求を優先し、外部アドレス信号Add に対応するワード線を活性化するために基幹信号raszを出力する。
【００２５】
次に、外部アクセス動作が終了すると、第４の信号生成回路２８は、リフレッシュ要求信号srtzに応答して基幹信号raszを出力し、内部リフレッシュアドレスに対応するワード線が活性化される。
【００２６】
従って、アービタであるリフレッシュ制御回路２７において、外部アクセス動作が優先された場合は、内部リフレッシュ要求は外部アクセス動作が完了してから内部リフレッシュアドレスに応答して選択したワード線を活性化するための基幹信号raszを出力する。
【００２７】
【発明が解決しようとする課題】
上記説明したように、デバイス内部で自動的にリフレッシュ動作を行うメモリ（ＤＲＡＭ）は、内部のリフレシュ要求と外部からのアクセス要求が重なった揚合、メモリセルの情報を保持するために、原則として内部のリフレッシュ動作を優先する。これは、内部のリフレッシュ要求のタイミング（リフレッシュ間隔）が、メモリセルの特性（データ保持時間）の記憶保持能力によって決定されるためである。
【００２８】
従って、内部のリフレシュ要求と外部からのアクセス要求が重なった場合の、外部アクセス要求に対するデバイスの応答時間は、通常の外部からのアクセス動作に要する時間と、内部リフレッシュ動作に要する時間の合計値となる。この時間は、内部リフレッシュ要求と重ならない場合と比べ約２倍となり、デバイスの高速化を妨げる大きな要因である。
【００２９】
本発明は上記問題点を解決するためになされたものであって、その目的は内部要求と外部要求が重なった場合の、外部要求に対するデバイスの応答速度を高速化することのできる制御回路及び半導体記憶装置を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、第１の信号処理回路は外部からの第１の制御信号をフィルタを介して信号処理した第１の信号を生成し、第２の信号処理回路はフィルタを含まない信号処理して第２の信号を生成する。従って、アービタにて第２の信号と内部で生成された第２の制御信号の優先判定は第１の信号を用いる場合に比べて早く行われて判定信号が生成され、メイン信号生成回路にて判定信号から生成されるメイン信号は第１の信号を用いて判定した場合に比べて早く出力される。また、フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されている。フィルタ値を適宜設定することで、ユーザのシステムボードに適したタイミングでメイン信号が生成される。
【００３１】
請求項２に記載の発明によれば、アービタは、第２の制御信号に基づいて、内部回路を内部信号をトリガとする内部動作か、第１の制御信号をトリガとする外部動作かを判定する。
【００３２】
請求項３に記載の発明によれば、第１の信号処理回路は外部からのコマンド制御信号をフィルタを介して信号処理した第１の信号を生成し、第２の信号処理回路はフィルタを含まない信号処理して第２の信号を生成する。従って、アービタにて第２の信号と内部制御信号の優先判定は第１の信号を用いる場合に比べて早く行われて判定信号が生成され、メイン信号生成回路にて判定信号から生成されるメイン信号は第１の信号を用いて判定した場合に比べて早く出力される。また、フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されている。フィルタ値を適宜設定することで、ユーザのシステムボードに適したタイミングでメイン信号が生成される。
【００３３】
請求項４に記載の発明によれば、コマンド制御信号は、出力イネーブル信号、ライトイネーブル信号またはチップイネーブル信号の何れかである。
請求項５に記載の発明によれば、調整信号を生成するフィルタ値調整回路が備えられる。
請求項６に記載の発明によれば、調整回路は、調整信号を生成するためのデータを記憶するレジスタと、レジスタにデータを設定するためのセット回路とから構成される。
【００３４】
請求項７に記載の発明によれば、調整回路は、外部からの制御信号に基づいて調整信号を生成するためのデータを記憶するため、設定が容易に行われる。
請求項８に記載の発明によれば、第１の変移検出回路は外部アクセス要求信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する。第２の変移検出回路はフィルタを含まず、外部アクセス要求信号の変移を検出した第２の検出信号を生成する。アービタは第２の検出信号と内部リフレッシュ要求信号に基づいて外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成し、メイン信号生成回路は判定信号に基づいて第１の検出信号又は判定信号からメイン信号を生成する。アービタ判定にフィルタを介していない第２の検出信号を用いることで、第１の検出信号を用いた場合に比べて早くメイン信号が生成される。従って、内部リフレッシュが早く開始されるため、その分外部アクセスに要する時間が短い。また、フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されている。フィルタ値を適宜設定することで、ユーザのシステムボードに適したタイミングでメイン信号が生成され、外部アクセスが行われる。
【００３５】
請求項９に記載の発明によれば、第１の変移検出回路は外部アクセス要求信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する。第２の変移検出回路はフィルタを含まず、外部アクセス要求信号の変移を検出した第２の検出信号を生成する。第１のアドレス変移検出回路は外部アドレス信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１のアドレス検出信号を生成する。第２のアドレス変移検出回路は外部アドレス信号の変移を検出した第２のアドレス検出信号を生成する。第１の信号合成回路は第１の検出信号と第１のアドレス検出信号を論理合成し、第２の信号合成回路はフィルタを含まず、第２の検出信号と第２のアドレス検出信号を論理合成する。そして、アービタは第２の信号合成回路の出力信号と内部リフレッシュ要求信号を論理合成して判定信号を生成する。従って、内部リフレッシュが早く開始されるため、その分外部アクセスに要する時間が短い。また、フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されている。フィルタ値を適宜設定することで、ユーザのシステムボードに適したタイミングでメイン信号が生成され、外部アクセスが行われる。
【００３７】
請求項１０に記載の発明によれば、調整信号を生成するフィルタ値調整回路が備えられる。
請求項１１に記載の発明によれば、第１の変移検出回路は外部コマンド信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する。第２の変移検出回路はフィルタを含まず、外部コマンド信号の変移を検出した第２の検出信号を生成する。アービタは第２の検出信号と内部リフレッシュ要求信号に基づいて外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成し、メイン信号生成回路は判定信号に基づいて第１の検出信号又は判定信号からメイン信号を生成する。アービタ判定にフィルタを介していない第２の検出信号を用いることで、第１の検出信号を用いた場合に比べて早くメイン信号が生成される。従って、内部リフレッシュが早く開始されるため、その分外部アクセスに要する時間が短い。
請求項１２に記載の発明によれば、外部コマンド信号は、出力イネーブル信号、ライトイネーブル信号またはチップイネーブル信号の何れかである。
【００３８】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図１４に従って説明する。
【００３９】
図１は、本実施形態の半導体装置の入力回路部を示すブロック回路図である。
半導体装置３０は、第１及び第２信号処理回路３１，３２、アービタ３３、メイン信号生成回路３４を含む。
【００４０】
第１及び第２信号処理回路３１，３２は、共通の外部端子Ｐ１に接続され、該外部端子Ｐ１を介して入力信号ｉｎが入力される。入力信号ｉｎは、半導体装置３０の内部回路が所定の処理を実行するための外部要求信号である。
【００４１】
第１信号処理回路３１は、フィルタ３５と信号処理回路３６を含む。フィルタ３５は、入力信号ｉｎに所定のフィルタ処理を施すことでグリッチなどのノイズ成分を除去した信号Ｓ１を信号処理回路３６に出力する。
【００４２】
信号処理回路３６は、入力信号Ｓ１に所定の信号処理を施して生成した第１の出力信号Ｓ２をメイン信号生成回路３４に出力する。
第２信号処理回路３２は、第１信号処理回路３１の信号処理回路３６と同じ構成を持つ信号処理回路３７を備え、該信号処理回路３７は入力信号ｉｎに所定の信号処理を施して生成した第２の出力信号Ｓ３をアービタ３３に出力する。
【００４３】
アービタ３３は、第１の信号Ｓ４と第２信号処理回路３２の出力信号Ｓ３とを入力する。第１の信号Ｓ４は、半導体装置３０の内部回路に所定の処理を実行させるために信号生成回路が発生した内部要求信号である。アービタ３３は、第１の信号Ｓ４と出力信号Ｓ３の何れを優先するかを判定しその判定結果に基づく判定信号Ｓ５をメイン信号生成回路３４に出力する。例えば、アービタ３３は、第１の信号Ｓ４と出力信号Ｓ３を論理合成して判定信号Ｓ５を生成する。
【００４４】
メイン信号生成回路３４は、第１信号処理回路３１からの信号Ｓ２とアービタ３３からの信号Ｓ５を受け、両信号Ｓ２，Ｓ５を論理合成して生成したメイン信号Ｓ６を出力する。
【００４５】
第１及び第２信号処理回路３１，３２は、同一構成の信号処理回路３６，３７をそれぞれ備えるため、その第１の出力信号Ｓ２の波形は、第２の出力信号Ｓ３の波形とほぼ等しい。従って、アービタ３３において、第１の出力信号Ｓ２を用いた場合と同様の判定結果を第２の出力信号Ｓ３により得られる。
【００４６】
しかし、第１信号処理回路３１はフィルタ３５を備えるため、第１の出力信号Ｓ２は第２の出力信号Ｓ３よりも遅れて出力される。従って、アービタ３３は、第２の出力信号Ｓ３を用いることで、第１の出力信号Ｓ２を用いた場合よりも早く判定を行い判定信号Ｓ５を出力する。
【００４７】
メイン信号生成回路３４は、アービタ３３からの判定信号Ｓ５と第１信号処理回路３１の出力信号Ｓ２を論理合成してメイン信号Ｓ６を生成する。判定信号Ｓ５は、第１信号処理回路３１の出力信号Ｓ２を用いる場合に比べて早く出力されるため、同様にメイン信号Ｓ６も第１の出力信号Ｓ２を用いて判定を行う場合に比べて早く出力される。このため、半導体装置３０の内部回路は第１の出力信号Ｓ２により判定を行う場合に比べて早く動作する。
【００４８】
次に、本実施形態をＤＲＡＭに適用した例を図２〜図１４に従って説明する。
尚、説明の便宜上、図１８と同様の構成については同一の符号を付して説明する。
【００４９】
図２は、デバイス内部で自動的にリフレッシュを行う機能を持つＤＲＡＭの入力回路部分を示すブロック回路図である。
ＤＲＡＭ４０には、複数の制御信号として出力イネーブル信号/OE、ライトイネーブル信号/WE、チップイネーブル信号/CE1が供給される。各信号/OE ，/WE ，/CE1は第１〜第３入力バッファ１１〜１３にそれぞれ入力される。
【００５０】
第１入力バッファ１１は、入力信号/OE をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、変換後の信号を第１及び第２変移検出回路４１ａ，４１ｂにそれぞれ出力する。
【００５１】
第２入力バッファ１２は、入力信号/WE をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、変換後の信号を第３及び第４変移検出回路４２ａ，４２ｂにそれぞれ出力する。
【００５２】
第３入力バッファ１３は、入力信号/CE1をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、変換した信号clb0z を第５及び第６変移検出回路４３ａ，４３ｂに出力する。
【００５３】
図３は、第３入力バッファ１３の一例を示す回路図である。イネーブル信号enx は、外部から供給される第２のチップイネーブル信号CE2 （図示略）を受ける入力バッファから入力される。第３入力バッファ１３は、Ｌレベルのイネーブル信号enx に応答して外部信号（チップイネーブル信号/CE1）を受け付け、Ｈレベルの信号enx に応答してそれを受け付けない。そして、第３入力バッファ１３は、受け付けたチップイネーブル信号/CE1を内部電圧に応じたレベルに変換した信号clb0z を出力する。尚、第１及び第２入力バッファ１１，１２の構成は、第３入力バッファ１３と同じ構成であるため、図面を省略する。
【００５４】
第１変移検出回路４１ａは、第１フィルタ１４と第１遷移検出回路１７ａとから構成されている。第１フィルタ１４は第１入力バッファ１１より入力される信号のグリッチなどのノイズ成分を除去した信号oeb5z を第１遷移検出回路１７ａとコントロールデコーダ２０に出力する。第１遷移検出回路１７ａは、入力信号oeb5z の変移を検出した第１コントロール遷移検出信号oerex-a を第１の信号合成回路４４に出力する。
【００５５】
第２変移検出回路４１ｂは第２遷移検出回路１７ｂを備える。第２遷移検出回路１７ｂは、第１入力バッファ１１より入力される信号の変移を検出した第２コントロール遷移検出信号oerex-r を第２の信号合成回路４５に出力する。
【００５６】
第２遷移検出回路１７ｂは第１遷移検出回路１７ａと同じ構成を持つ。従って、第２コントロール遷移検出信号oerex-r は、第１コントロール遷移検出信号oerex-a とほぼ同じ波形を持ち、それよりも早く出力される。
【００５７】
第３変移検出回路４２ａは、第２フィルタ１５と第３遷移検出回路１８ａとから構成されている。第２フィルタ１５は第２入力バッファ１２より入力される信号のグリッチなどのノイズ成分を除去した信号web5z を第３遷移検出回路１８ａとコントロールデコーダ２０に出力する。第３遷移検出回路１８ａは、入力信号web5z の変移を検出した第３コントロール遷移検出信号werex-a を第１の信号合成回路４４に出力する。
【００５８】
第４変移検出回路４２ｂは第４遷移検出回路１８ｂを備える。第４遷移検出回路１８ｂは、第２入力バッファ１２より入力される信号の変移を検出した第４コントロール遷移検出信号werex-r を第２の信号合成回路４５に出力する。
【００５９】
第４遷移検出回路１８ｂは第３遷移検出回路１８ａと同じ構成を持つ。従って、第４コントロール遷移検出信号werex-r は、第３コントロール遷移検出信号werex-a とほぼ同じ波形を持ち、それよりも早く出力される。
【００６０】
第５変移検出回路４３ａは、第３フィルタ１６と第５遷移検出回路１９ａとから構成されている。第３フィルタ１６は外部より入力される信号のグリッチなどのノイズ成分を除去した信号ceb5z を第５遷移検出回路１９ａとコントロールデコーダ２０に出力する。
【００６１】
図４は、第３フィルタ１６の一例を示す回路図である。尚、第１及び第２フィルタ１４，１５は、第３フィルタ１６と同じ構成であるため、図面を省略する。尚、第１〜第３フィルタ１４〜１６を、図５に示すように構成してもよい。
【００６２】
図７は、コントロールデコーダ２０の一例を示す回路図であり、ライトコマンドに対応したライト制御信号wrz、リードコマンドに対応したリード制御信号rdzを生成する部分回路を示す。コントロールデコーダ２０は、第１〜第３フィルタ１１〜１３からの信号oeb5z ，web5z ，ceb5z を論理合成して生成したライト制御信号wrz 又はリード制御信号rdz を出力する。
【００６３】
第５遷移検出回路１９ａは、入力信号ceb5z の変移を検出した第５コントロール遷移検出信号ctd-a を第１の信号合成回路４４に出力する。図６は、第５遷移検出回路１９ａの一例を示す回路図である。第５遷移検出回路１９ａは、入力信号ceb5z がＨレベルからＬレベルに、又はＬレベルからＨレベルに切り替わった場合に、ワンショットパルスの検出信号ctd-a を出力する。尚、第１，第２，第３及び第４遷移検出回路１７ａ，１７ｂ，１８ａ，１８ｂは第５遷移検出回路１９ａと同じ構成であるため、図面を省略する。
【００６４】
第６変移検出回路４３ｂは第６遷移検出回路１９ｂを備える。第６遷移検出回路１９ｂは、入力信号clb0z の変移を検出した第６コントロール遷移検出信号ctd-r を第２の信号合成回路４５に出力する。
【００６５】
第６遷移検出回路１９ｂは第５遷移検出回路１９ａと同じ構成を持つ。従って、第６コントロール遷移検出信号ctd-r は、第５コントロール遷移検出信号ctd-a とほぼ同じ波形を持ち、それよりも早く出力される。
【００６６】
ＤＲＡＭ４０には、複数ビットにて構成された外部アドレス信号Add が供給され、その信号Add は入力バッファ２２に入力される。入力バッファ２２は、上記した第１〜第３入力バッファ１１〜１３と同じ構成であり、入力信号Add をデバイスの内部電圧に応じたレベルに変換した信号a0z を第１及び第２のアドレス変移検出回路４６ａ，４６ｂに出力する。
【００６７】
第１のアドレス変移検出回路４６ａは、フィルタ２３と第１アドレス遷移検出回路２４とから構成されている。フィルタ２３は上記第１〜第３フィルタ１４〜１６と同じ構成を持ち、外部より入力される信号のグリッチなどのノイズ成分を除去した信号a5z を第１アドレス遷移検出回路２４に出力する。第１アドレス遷移検出回路２４は、上記制御信号の遷移検出回路１７ａ，１７ｂ〜１９ａ，１９ｂと同じ構成を持ち、入力信号a5z の変移を検出した検出信号atd-a を第１の信号合成回路４４に出力する。
【００６８】
第２のアドレス変移検出回路４６ｂは第２アドレス遷移検出回路４８を備える。第２アドレス遷移検出回路４８は、入力信号a0z の変移を検出した検出信号atd-r を第２の信号合成回路４５に出力する。
【００６９】
第２アドレス遷移検出回路４８は第１アドレス遷移検出回路２４と同じ構成を持つ。従って、第２アドレス遷移検出信号atd-r は、第１アドレス遷移検出信号atd-a とほぼ同じ波形を持ち、それよりも早く出力される。
【００７０】
第１の信号合成回路４４は、第１遷移検出信号生成回路２５、外部アクティブラッチ信号生成回路２６、活性化パルス信号生成回路２１を含む。
図８は、第１遷移検出信号生成回路２５の一例を示す回路図である。第１遷移検出信号生成回路２５は、検出信号oerex-a ，werex-a ，ctd-a，atd-aを論理合成して生成した活性化信号atdpz-a をラッチ信号生成回路２６に出力する。尚、図中の信号atd0x 〜atd7x は、外部アドレス信号Add に対応して第１アドレス遷移検出回路２４から出力される検出信号atd-a の下位８ビットである。
【００７１】
図９は、外部アクティブラッチ信号生成回路２６の一例を示す回路図である。ラッチ信号生成回路２６は、入力した活性化信号atdpz-a に応答して生成したデバイスを活性化するメイン信号mpealzを活性化パルス信号生成回路２１に出力する。
【００７２】
図１０は、活性化パルス信号生成回路２１の一例を示す回路図である。活性化パルス信号生成回路２１は、コントロールデコーダ２０からのライト又はリード制御信号wrz ，rdz と活性化信号atdpz に応答して生成したライト又はリード信号wrtz，redzを出力するとともに、生成した活性化信号actpz をメイン信号生成回路としてのロウアドレス信号生成回路２８に出力する。
【００７３】
第２の信号合成回路４５は、第２遷移検出信号生成回路４９、リフレッシュ制御回路２７を備える。
第２遷移検出信号生成回路４９は、検出信号oerex-r ，werex-r ，ctd-r ，atd-r を論理合成して生成した活性化信号atdpz-r をアービタとしてのリフレッシュ制御回路２７に出力する。第２遷移検出信号生成回路４９は、第１遷移検出信号生成回路２５と同じ回路構成を持つ。従って、第１及び第２遷移検出信号生成回路２５，４９から出力される第１及び第２活性化信号atdpz-a ，atdpz-r は同じ波形を持ち、第２活性化信号atdpz-r の方が第１活性化信号atdpz-a に比べて早く（具体的にはフィルタ１６を通過しない分）出力される。即ち、第２遷移検出信号生成回路４９は、第１遷移検出信号生成回路２５に比べて早く論理合成を行う。
【００７４】
図１１は、リフレッシュ制御回路２７の一例を示す回路図である。尚、図中の信号raszは後述するロウアドレス信号生成回路２８にて生成される基幹信号であり、信号icsxはロウアドレス信号生成回路２８にて生成され供給される信号である。
【００７５】
リフレッシュ制御回路２７は、内部のリフレッシュ要求（セルフリフレッシュ要求信号srtz）を選択（優先）するか、あるいは外部からのアクセス要求（第２活性化信号atdpz-r ）を選択（優先）するかを判定した判定信号refz をロウアドレス信号生成回路２８に出力する。
【００７６】
図１２は、ロウアドレス信号生成回路２８の一例を示す回路図である。尚、図中の信号sprxは、基幹信号raszを出力して一定期間が経過した後にＮＡＮＤ回路よりなるフリップフロップをリセットするために生成され供給される信号である。
【００７７】
ロウアドレス信号生成回路２８は、判定信号refzと活性化信号actpz に基づいて生成したワード線選択信号の基幹信号raszを出力する。この基幹信号raszにより、内部リフレッシュ要求を選択した場合には図示しないアドレスカウンタにより生成されたリフレッシュアドレスに対応したワード線が活性化され、外部アクセス要求を選択した場合には外部アドレス信号Add に対応したワード線が活性化される。
【００７８】
第２活性化信号atdpz-r は、第１活性化信号atdpz-a に比べて早く出力されるため、リフレッシュ制御回路２７は、第２活性化信号atdpz-r を用いることで、従来に比べて早く判定を行い判定信号refzを出力する。従って、基幹信号raszも従来に比べて早く出力されるため、リフレッシュアドレス又は外部アドレス信号Add に対応したワード線が従来よりも早く活性化され、外部アクセス時間が短縮される。
【００７９】
次に、上記のように構成されたＤＲＡＭの作用を図１３に従って説明する。
図１３は、リフレッシュ要求が外部からの要求と重なり、リフレッシュ要求を選択した場合の動作波形図である。
【００８０】
チップイネーブル信号/CE1が立下り、第１，第３，第５変移検出回路４１ａ，４２ａ，４３ａから検出信号oerex-a ，werex-a ，ctd-a が出力され、第２，第４，第６変移検出回路４１ｂ，４２ｂ，４３ｂから検出信号oerex-r ，werex-r ，ctd-r が出カされる。同様に、外部アドレス信号Add の変化（例えば最下位ビットA<O>）の変化により、第１のアドレス変移検出回路４６ａから検出信号atd-a が出力され、第２のアドレス変移検出回路４６ｂから検出信号atd-r が出力される。
【００８１】
それら検出信号oerex-a ，werex-a ，ctd-a ，atd-a が第１遷移検出信号生成回路２５にて論理合成されて第１活性化信号atdpz-a が出力され、検出信号oerex-r ，werex-r ，ctd-r ，atd-r が第２遷移検出信号生成回路４９にて論理合成されて第２活性化信号atdpz-r が出力される。
【００８２】
第１活性化信号atdpz-a を受けるラッチ信号生成回路２６から、デバイスを活性化するメイン信号mpealzが出力される。
リフレッシュ制御回路２７にて、第２活性化信号atdpz-r と内部リフレッシュ要求信号srtzが比較され、リフレッシュ要求信号strzが第２活性化信号atdpz-r より早いため、第２活性化信号 atdpz-r の立ち上がりに応じて、リフレッシュ制御回路２７からアクティブ（例えばＨレベル）の判定信号refzが出力される。ロウアドレス信号生成回路２８は、内部のリフレッシュ要求を優先し、内部リフレッシュ用アドレスに対応するワード線を活性化するために基幹信号raszを出力する。
【００８３】
第２活性化信号atdpz-r は、第１活性化信号atdpz-a （従来例の活性化信号atdpz ）より早い。従って、従来例に比べて判定信号refzが早くアクティブになる。そのため、内部リフレッシュ要求が従来例を同じタイミングで発生しても、それによるリフレッシュ動作は従来例に比べて早く開始される。
【００８４】
リフレッシュ動作が終了すると、ロウアドレス信号生成回路２８は、活性化信号actpzに応答して基幹信号raszを出力し、外部アドレス信号Add に対応するワード線が活性化される。
【００８５】
内部リフレッシュ動作が従来に比べて早く開始される、即ち内部リフレッシュ動作が従来に比べて早く終了するため、活性化信号に応答した基幹信号raszも従来のそれに比べて早く出力される。このため、外部アクセスに要する時間は、従来のそれに比べて短い。
【００８６】
ところで、外部信号にグッリチ等のノイズが入った場合、各フィルタ１４，１５，１６，２３にてそのノイズを除去することでデバイスが誤動作するのを防止している。上記実施形態の構成では、フィルタを備えていない第２，第４，第６の変移検出回路４３ｂと第２のアドレス変移検出回路４６ｂからの検出信号oerex-r ，werex-r ，ctd-r ，atd-r を論理合成した第２活性化信号atdpz-r と内部リフレッシュ要求信号srtzを比較して判定信号refzを生成しているため、ノイズが入った場合も判定信号refzを出カする。しかし、判定信号refzが出力されても内部リフレッシュ動作を実行するだけであるため、メモリセルに記憶したデータが変更される等の問題は発生しない。
【００８７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体装置３０はフィルタ３５を含む第１信号処理回路３１と、フィルタを含まない第２信号処理回路３２を備え、アービタ３３にて第２信号処理回路３２からの第２の出力信号Ｓ３と第１の信号Ｓ４の何れを優先するかを判定しその判定結果に基づく判定信号Ｓ５をメイン信号生成回路３４に出力する。メイン信号生成回路３４は、第１信号処理回路３１からの信号Ｓ２とアービタ３３からの信号Ｓ５を受け、両信号Ｓ２，Ｓ５を論理合成して生成したメイン信号Ｓ６を出力する。その結果、判定信号Ｓ５は、第１信号処理回路３１の出力信号Ｓ２を用いる場合に比べて早く出力されるため、同様にメイン信号Ｓ６も第１の出力信号Ｓ２を用いて判定を行う場合に比べて早く出力される。このため、半導体装置３０の内部回路は第１の出力信号Ｓ２により判定を行う場合に比べて早く動作させることができる。
【００８８】
（２）ＤＲＡＭ４０は、フィルタを含まない第２，第４、第６変移検出回路４１ｂ，４２ｂ，４３ｂからの検出信号oerex-r ，werex-r ，ctd-r と第２のアドレス変移検出回路４６ｂからの検出信号atd-r を第２遷移検出信号生成回路４９にて論理合成した第２活性化信号atdpz-r とリフレッシュ要求信号strzをリフレッシュ制御回路２７にて比較し、その比較結果に基づいてワード線を活性化するために基幹信号raszを出力するようにした。その結果、フィルタを含む第１，第３，第５変移検出回路４１ａ，４２ａ，４３ａと第１のアドレス変移検出回路４６ａからの検出信号oerex-a ，werex-a ，ctd-a （従来例ではoerex ，werex ，ctd ），atd-a を用いる場合に比べて基幹信号raszの出力が早くなり、内部リフレッシュが早く開始される。そのため、外部アクセスの開始が早くなり、外部アクセスに要する時間を短くすることができる。
【００８９】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図１４〜図１６に従って説明する。尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００９０】
図１４は、本実施形態の半導体装置の入力回路部を示すブロック回路図である。
半導体装置５０は、第１及び第２信号処理回路５１，５２、アービタ３３、メイン信号生成回路３４、フィルタ値調整回路５３を含む。
【００９１】
第１及び第２信号処理回路５１，５２は、共通の外部端子Ｐ１に接続され、該外部端子Ｐ１を介して入力信号ｉｎが入力される。入力信号ｉｎは、半導体装置５０の内部回路が所定の処理を実行するための外部要求信号である。
【００９２】
第１信号処理回路５１は、フィルタ５４を含む。フィルタ５４は、入力信号ｉｎに所定のフィルタ処理を施すことでグリッチなどのノイズ成分を除去した信号Ｓ１１を出力する。
【００９３】
第２信号処理回路５２は、第１信号処理回路５１の構成に対してフィルタ５４を除いた構成を持ち、入力信号ｉｎに基づく第２の出力信号Ｓ１２をアービタ３３に出力する。
【００９４】
アービタ３３は、第１の信号Ｓ４と第２信号処理回路５２の出力信号Ｓ１２とを入力する。第１の信号Ｓ４は、半導体装置５０の内部回路に所定の処理を実行させるために信号生成回路が発生した内部要求信号である。アービタ３３は、第１の信号Ｓ４と出力信号Ｓ１２の何れを優先するかを判定しその判定結果に基づく判定信号Ｓ１３をメイン信号生成回路３４に出力する。例えば、アービタ３３は、第１の信号Ｓ４と出力信号Ｓ１２を論理合成して判定信号Ｓ１３を生成する。
【００９５】
メイン信号生成回路３４は、第１信号処理回路５１からの信号Ｓ１１とアービタ３３からの信号Ｓ１３を受け、両信号Ｓ１１，Ｓ１３を論理合成して生成したメイン信号Ｓ１４を出力する。
【００９６】
フィルタ５４は、その値が入力される調整信号Ｓ１５により変更可能に構成されている。即ち、フィルタ５４は、調整信号Ｓ１５に応答して入力信号ｉｎに対する出力信号Ｓ１１の遅延時間を任意に設定可能に構成されている。第１信号処理回路５１は、入力信号ｉｎに対してフィルタ５４を経由した第１の出力信号Ｓ１１をメイン信号生成回路３４に出力する。
【００９７】
調整信号Ｓ１５は、フィルタ値調整回路５３から供給される。フィルタ値調整回路５３は外部端子Ｐ２に接続され、その外部端子Ｐ２を介してフィルタ値を調整するためのデータが入力される。
【００９８】
フィルタ値調整回路５３は、セット回路５５と少なくとも一つのレジスタ５６を含む。セット回路５５は、調整信号Ｓ１５を生成するためのデータをレジスタ５６にセットするための回路である。セット回路５５は、外部端子Ｐ２を介して入力される制御信号に基づいてレジスタ５６にデータをセットする。そのレジスタ５６にセットされたデータに対応する調整信号Ｓ１５がフィルタ５４に出力される。
【００９９】
第２信号処理回路５２は、第１信号処理回路５１の構成からフィルタ５４を除いて構成されているため、その第２の出力信号Ｓ１２の波形は、第１の出力信号Ｓ１１の波形とほぼ等しい。従って、アービタ３３において、第１の出力信号Ｓ１１を用いた場合と同様の判定結果を第２の出力信号Ｓ１２により得られる。
【０１００】
しかし、第１信号処理回路５１はフィルタ５４を備えるため、第１の出力信号Ｓ１１は第２の出力信号Ｓ１２よりも遅れて出力される。従って、アービタ３３は、第２の出力信号Ｓ１２を用いることで、第１の出力信号Ｓ１１を用いた場合よりも早く判定信号Ｓ１３を出力する。
【０１０１】
メイン信号生成回路３４は、アービタ３３からの判定信号Ｓ１３と第１信号処理回路５１の出力信号Ｓ１１を論理合成してメイン信号Ｓ１４を生成する。判定信号Ｓ１３は、第１信号処理回路５１の出力信号Ｓ１１を用いる場合に比べて早く出力されるため、同様にメイン信号Ｓ１４も第１の出力信号５１を用いて判定を行う場合に比べて早く出力される。このため、半導体装置５０の内部回路は第１の出力信号Ｓ１４により判定を行う場合に比べて早く動作する。
【０１０２】
また、第１の出力信号Ｓ１１の第２の出力信号Ｓ１２に対する遅れは、フィルタ５４のフィルタ値により決定される。ユーザは、この半導体装置５０を実装したシステムにおいて、入力信号ｉｎのノイズ成分に応じてフィルタ値を調整するようにデータをフィルタ値調整回路５３に供給する。これにより、入力信号ｉｎにより内部回路がユーザのシステムに応じた最適な時間で動作する。
【０１０３】
次に、本実施形態をＤＲＡＭに適用した例を図１５〜図１７に従って説明する。
尚、説明の便宜上、図２と同様の構成については同一の符号を付してその説明を一部省略する。
【０１０４】
図１５は、デバイス内部で自動的にリフレッシュを行う機能を持つＤＲＡＭ６０の入力回路部分のうち、チップイネーブル信号/CE1の入力回路部分を示す回路図である。
【０１０５】
ＤＲＡＭ６０に制御信号として供給されるチップイネーブル信号/CE1は入力バッファ１３に入力され、該入力バッファ１３の出力信号clb0z は第１の変移検出回路６１と第２の変移検出回路６２に入力される。
【０１０６】
第１の変移検出回路６１はフィルタ６３と遷移検出回路１９ａを含み、該フィルタ６３はフィルタ値調整回路としてのモードレジスタ６４にて生成された調整信号pos ，neg が供給され、該調整信号pos ，neg に応答してフィルタ値を変更可能に構成されている。
【０１０７】
モードレジスタ６４は、コントロールデコーダ２０からの外部コマンドと、外部アドレス信号Add に基づく内部アドレス信号a5z （図２参照）を入力する。コントロールデコーダ２０は、外部から入力される制御信号をデコードして生成したモードレジスタセットコマンドをモードレジスタ６４に出力する。モードレジスタ６４は、モードレジスタセットコマンドに応答し、内部アドレス信号a5z に基づくデータをフィルタ値調整データとして記憶する。そして、モードレジスタ６４は、その記憶したフィルタ値調整データに応じて調整信号pos ，neg を出力する。
【０１０８】
フィルタ６３は、調整信号pos ，neg にフィルタ値にて入力信号clb0z のノイズ成分を除去して生成した信号clbfz をコントロールデコーダ２０と遷移検出回路１９ａに出力する。遷移検出回路１９ａは、入力信号clbfz の変移を検出して検出信号ctd-a を出力する。
【０１０９】
第２の変移検出回路６２は遷移検出回路１９ｂを含み、該遷移検出回路１９ｂは入力バッファ１３からの信号clb0z の変移を検出して検出信号ctd-r を出力する。この検出信号ctd-r の出力タイミングと第１の変移検出回路６１の検出信号ctd-a の出力タイミングの差は、フィルタ６３のフィルタ値に対応している。
【０１１０】
ユーザは、このＤＲＡＭ６０を実装したシステムボードの状態に応じて、該システムボードの初期設定時などにおいてモードレジスタセットコマンドを発行してデータをモードレジスタ６４に記憶させ、該データに基づいてフィルタ６３のフィルタ値を調整する。
【０１１１】
従って、本実施形態のＤＲＡＭ６０は、第２の変移検出回路６２からの検出信号ctd-r により内部リフレッシュ要求か外部からのアクセス要求かを判定することで、内部リフレッシュ要求と外部アクセス要求が重なった場合の外部アクセスに要する時間を短縮する。更に、第１の変移検出回路６１のフィルタ６３のフィルタ値をシステムボードの状態に応じて調整することで、
図１６は、フィルタ６３の一例を示す回路図である。
【０１１２】
フィルタ６３は、第１及び第２遅延回路７１，７２、ラッチ回路７３、第１〜第３インバータ回路７４〜７６、第１〜第３ＮＡＮＤ回路７７〜７９から構成されている。
【０１１３】
第１及び第２遅延回路７１，７２は入力信号clb0z を入力する。第１遅延回路７１は入力信号clb0z の立ち下がりエッジを遅延させた信号nfd を出力する。第２遅延回路７２は入力信号clb0z の立ち上がりエッジを遅延させた信号nrd を出力する。
【０１１４】
入力信号clb0z は、第１遅延回路７１の第１ＮＯＲ回路８１と遅延回路８２に入力される。遅延回路８２は直列接続された偶数段（本実施形態では４段）のインバータ回路８３〜８６から構成されている。遅延回路８２の出力信号はインバータ回路８７に出力され、インバータ回路８７の出力信号は第２ＮＯＲ回路８８に入力される。その第２ＮＯＲ回路８８には、インバータ回路８９により調整信号pos を反転した信号が入力される。従って、第２ＮＯＲ回路８８は、調整信号pos がＨレベルの場合に入力信号clb0z を遅延回路８２の４段のインバータ回路８３〜８６により遅延した信号を出力し、調整信号pos がＬレベルの場合にＬレベルの信号を出力する。その第２ＮＯＲ回路８８の出力信号は第１ＮＯＲ回路８１に入力される。
【０１１５】
遅延回路８２の所定段（本実施形態では２段目のインバータ回路８４）の出力信号はインバータ回路９０に出力され、そのインバータ回路９０の出力信号は第３ＮＯＲ回路９１に出力される。その第３ＮＯＲ回路９１には調整信号pos が入力される。従って、第３ＮＯＲ回路９１は、調整信号pos がＬレベルの場合に入力信号clb0z を遅延回路８２の２段のインバータ回路８３，８４により遅延した信号を出力し、調整信号pos がＨレベルの場合にＬレベルの信号を出力する。その第３ＮＯＲ回路９１の出力信号は第１ＮＯＲ回路８１に入力される。
【０１１６】
従って、第１ＮＯＲ回路８１は、調整信号pos がＬレベルの場合に入力信号clb0z と第３ＮＯＲ回路９１の出力信号とを論理合成した信号を出力し、調整信号pos がＨレベルの場合に入力信号clb0z と第２ＮＯＲ回路８８の出力信号とを論理合成した信号を出力する。即ち、第１ＮＯＲ回路８１は、調整信号pos のレベルに応じて、入力信号clb0z を所定時間（第１のフィルタ値）させた信号、又は入力信号clb0z を第１のフィルタ値よりも２段分（第２のフィルタ値）余計に遅延させた信号を出力する。
【０１１７】
第１ＮＯＲ回路８１の出力信号はインバータ回路９２に入力され、インバータ回路９２の出力信号は第４ＮＯＲ回路９３に直接入力されると共に、直列接続された奇数段のインバータ回路よりなる遅延回路９４を介して第４ＮＯＲ回路９３に入力される。そして、第４ＮＯＲ回路９３は遅延信号nfd を出力する。
【０１１８】
入力信号clb0z は第２遅延回路７２のインバータ回路１０１に入力され、そのインバータ回路１０１の出力信号は、第１ＮＯＲ回路１０２と遅延回路１０３に入力される。遅延回路１０３は直列接続された偶数段（本実施形態では４段）のインバータ回路１０４〜１０７から構成されている。遅延回路１０３の出力信号はインバータ回路１０８に出力され、インバータ回路１０８の出力信号は第２ＮＯＲ回路１０９に入力される。その第２ＮＯＲ回路１０９には、インバータ回路１１０により調整信号pos を反転した信号が入力される。従って、第２ＮＯＲ回路１０９は、調整信号pos がＨレベルの場合に入力信号clb0z を遅延回路１０３の４段のインバータ回路１０４〜１０７により遅延した信号を出力し、調整信号pos がＬレベルの場合にＬレベルの信号を出力する。その第２ＮＯＲ回路１０９の出力信号は第１ＮＯＲ回路１０２に入力される。
【０１１９】
遅延回路１０３の所定段（本実施形態では２段目のインバータ回路１０５）の出力信号はインバータ回路１１１に出力され、そのインバータ回路１１１の出力信号は第３ＮＯＲ回路１１２に出力される。その第３ＮＯＲ回路１１２には調整信号pos が入力される。従って、第３ＮＯＲ回路１１２は、調整信号pos がＬレベルの場合に入力信号clb0z を遅延回路１０３の２段のインバータ回路１０４，１０５により遅延した信号を出力し、調整信号pos がＨレベルの場合にＬレベルの信号を出力する。その第３ＮＯＲ回路１１２の出力信号は第１ＮＯＲ回路１０２に入力される。
【０１２０】
従って、第１ＮＯＲ回路１０２は、調整信号pos がＨレベルの場合に入力信号clb0z と第２ＮＯＲ回路１０９の出力信号とを論理合成した信号を出力し、調整信号pos がＬレベルの場合に入力信号clb0z と第３ＮＯＲ回路１１２の出力信号とを論理合成した信号を出力する。即ち、第１ＮＯＲ回路１０２は、調整信号pos のレベルに応じて、入力信号clb0z を所定時間（第１のフィルタ値）させた信号、又は入力信号clb0z を第１のフィルタ値よりも２段分（第２のフィルタ値）余計に遅延させた信号を出力する。
【０１２１】
第１ＮＯＲ回路１０２の出力信号はインバータ回路１１３に入力され、インバータ回路１１３の出力信号はＮＡＮＤ回路１１４に直接入力されると共に、直列接続された奇数段のインバータ回路よりなる遅延回路１１５を介してＮＡＮＤ回路１１４に入力される。ＮＡＮＤ回路１１４の出力信号はインバータ回路１１６に入力され、そのインバータ回路１１６は遅延信号nrd を出力する。
【０１２２】
第１遅延信号nfd と第２遅延信号nrd はラッチ回路７３に入力される。ラッチ回路７３は第１及び第２ＮＯＲ回路１２１，１２２から構成されている。第１遅延信号nfd は第１ＮＯＲ回路１２１に入力され、第２遅延信号nrd は第２ＮＯＲ回路１２２に入力される。第１ＮＯＲ回路１２１には第２ＮＯＲ回路１２２の出力信号が入力され、第２ＮＯＲ回路１２２には第１ＮＯＲ回路１２１の出力信号と制御信号sttzが入力される。この制御信号sttzは、チップの電源投入（起動時）に図示しない検出回路により生成されるパルス信号である。
【０１２３】
第１ＮＯＲ回路１２１の出力信号は第１ＮＡＮＤ回路７７に入力され、その第１ＮＡＮＤ回路７７にはインバータ回路７４により調整信号neg を反転した信号が入力される。調整信号neg は第２ＮＡＮＤ回路７８に入力され、その第２ＮＡＮＤ回路７８には入力信号clb0z が入力される。第１及び第２ＮＡＮＤ回路７７，７８の出力信号は第３ＮＡＮＤ回路７９に入力され、その第３ＮＡＮＤ回路７９の出力信号は直列接続された２段のインバータ回路７５，７６の初段に入力され、最終段のインバータ回路７６は信号clbfz を出力する。
【０１２４】
第１ＮＡＮＤ回路７７は、Ｈレベルの調整信号neg に応答してＨレベルの信号を出力し、Ｌレベルの調整信号neg に応答して第１及び第２遅延信号nfd ，nrd をラッチした信号を反転して出力する。
【０１２５】
第２ＮＡＮＤ回路７８は、Ｈレベルの調整信号neg に応答して入力信号clb0z を反転した信号を出力し、Ｌレベルの調整信号neg に応答してＨレベルの信号を出力する。
【０１２６】
従って、フィルタ６４は、Ｈレベルの調整信号neg に応答して入力信号clb0z を第１及び第３ＮＡＮＤ回路７８，７９及びインバータ回路７５，７６を介して信号clbfz として出力する。一方、フィルタ６４は、図１７に示すように、Ｌレベルの調整信号neg に応答して調整信号pos に応じて第１又は第２のフィルタ値にて遅延させることでノイズ成分を除去した信号clbfz を出力する。
【０１２７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）フィルタ５４をそのフィルタ値が調整可能に構成した。その結果、フィルタ値をユーザのシステムボードにおけるノイズに応じて設定することで、入力信号ｉｎに対して内部回路が動作するまでの時間を最適化することができる。
【０１２８】
（２）フィルタ５４のフィルタ値を調整するフィルタ値調整回路５３を備えた。その結果、フィルタ値をユーザがシステムボードに応じて容易に変更することができる。
【０１２９】
（３）ＤＲＡＭ６０に適用した場合、フィルタ値調整回路としてのモードレジスタは外部コマンドに応答して外部アドレス信号をフィルタ値を設定するためのデータとして記憶する。その結果、フィルタ値をユーザがシステムボードに応じて簡単なシーケンスで容易に設定することができる。
【０１３０】
尚、前記各実施形態は、以下の態様に変更してもよい。
・上記第第二実施形態では、モードレジスタセットコマンドによってレジスタ５６，６４にフィルタ値を設定するためのデータを記憶させるようにしたが、テストモードにエントリするためのコマンド等の他のコマンドによって設定してもよい。また、データの記憶にレジスタ５６，６４を用いたが、フューズのトリミングによりフィルタ値を設定するようにしてもよい。
【０１３１】
・上記第二実施形態では、調整信号pos によりフィルタ６３のフィルタ値を２段階に調整するようにしたが、３段階以上に調整可能に構成してもよい。その場合、モードレジスタ６４（フィルタ値調整回路５３）は、調整可能な段階に応じた信号を出力するよう構成する（調整する段階に応じた複数のレジスタを備える）ことは言うまでもない。
【０１３２】
・上記各実施形態では、メイン信号生成回路３４は判定信号Ｓ５，Ｓ１３に基づいて、第１の出力信号Ｓ２，Ｓ１１又は判定信号Ｓ５，Ｓ１３からメイン信号Ｓ６，Ｓ１４を生成するようにしたが、第２信号処理回路３２，５２からの第２の出力信号Ｓ３，Ｓ１２をメイン信号生成回路３４に供給し、判定信号Ｓ５，Ｓ１３に基づいて第１の出力信号Ｓ２，Ｓ１１又は第２の出力信号Ｓ３，Ｓ１２からメイン信号Ｓ６，Ｓ１４を生成するようにしてもよい。
【０１３３】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１） 第１の制御信号と第２の制御信号とのそれぞれに応答して内部回路を制御するためのメイン信号を生成する制御回路において、
前記第１の制御信号をフィルタを介して信号処理した第１の信号を生成する第１の信号処理回路と、
前記第１の制御信号をフィルタを含まない信号処理して第２の信号を生成する第２の信号処理回路と、
前記第２の信号と前記第２の制御信号とを入力し、両信号の優先判定を行い判定信号を生成するアービタと、
前記判定信号に基づいて、該判定信号又は前記第１の信号からメイン信号を生成するメイン信号生成回路と、
を備えたことを特徴とする制御回路。
（付記２） 前記アービタは、前記第２の制御信号に基づいて、前記内部回路を内部信号をトリガとする内部動作か、前記第１の制御信号をトリガとする外部動作かを判定することを特徴とする付記１記載の制御回路。
（付記３） 前記フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されていることを特徴とする付記１又は２記載の制御回路。
（付記４） 前記調整信号を生成するフィルタ値調整回路を備えたことを特徴とする付記３記載の制御回路。
（付記５） 前記調整回路は、前記調整信号を生成するためのデータを記憶するレジスタと、前記レジスタにデータを設定するためのセット回路とから構成されたことを特徴とする付記４記載の制御回路。
（付記６） 前記調整回路は、外部からの制御信号に基づいて前記調整信号を生成するためのデータを記憶することを特徴とする付記４又は５記載の制御回路。
（付記７） セルフリフレッシュ機能を有する半導体記憶装置において、
外部アクセス要求信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する第１の変移検出回路と、
前記外部アクセス要求信号の変移を検出した第２の検出信号を生成する第２の変移検出回路と、
前記第２の検出信号と内部リフレッシュ要求信号に基づいて外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成するアービタと、
前記判定信号に基づいて前記第１の検出信号又は前記判定信号からメイン信号を生成するメイン信号生成回路と、
を備えたことを特徴とする半導体記憶装置。
（付記８） セルフリフレッシュ機能を有する半導体記憶装置において、
外部アクセス要求信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する第１の変移検出回路と、
前記外部アクセス要求信号の変移を検出した第２の検出信号を生成する第２の変移検出回路と、
前記判定信号に基づいて前記第１の検出信号又は前記判定信号からメイン信号を生成するメイン信号生成回路と、
外部アドレス信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１のアドレス検出信号を生成する第１のアドレス変移検出回路と、
前記外部アドレス信号の変移を検出した第２のアドレス検出信号を生成する第２のアドレス変移検出回路と、
前記第１の検出信号と前記第１のアドレス検出信号を論理合成する第１の信号合成回路と、
前記第２の検出信号と前記第２のアドレス検出信号を論理合成する第２の信号合成回路と、
前記アービタは前記第２の信号合成回路の出力信号と前記内部リフレッシュ要求信号を論理合成して外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成するアービタと、
を備えたことを特徴とする半導体記憶装置。
（付記９） 前記フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されていることを特徴とする付記７又は８記載の半導体記憶装置。
（付記１０） 前記調整信号を生成するフィルタ値調整回路を備えたことを特徴とする付記９記載の半導体記憶装置。
（付記１１） 前記調整回路は、前記調整信号を生成するためのデータを記憶するレジスタと、前記レジスタにデータを設定するためのセット回路とから構成されたことを特徴とする付記１０記載の半導体記憶装置。
（付記１２） 前記調整回路は、コマンドを受け付け、該コマンドに応答して外部からの信号に基づいて前記調整信号を生成するためのデータを記憶することを特徴とする付記１０又は１１記載の半導体記憶装置。
【０１３４】
【発明の効果】
以上詳述したように、本発明によれば、内部要求と外部要求が重なった場合の、外部要求に対するデバイスの応答速度を高速化することのできる制御回路及び半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態の半導体装置の一部ブロック回路図である。
【図２】 第一実施形態の半導体記憶装置の一部ブロック回路図である。
【図３】 入力バッファの回路図である。
【図４】 フィルタの回路図である。
【図５】 別のフィルタの回路図である。
【図６】 遷移検出回路の回路図である。
【図７】 コントロールデコーダの回路図である。
【図８】 遷移検出信号生成回路の回路図である。
【図９】 外部アクティブラッチ信号生成回路の回路図である。
【図１０】 活性化パルス信号生成回路の回路図である。
【図１１】 リフレッシュ制御回路の回路図である。
【図１２】 ロウアドレス信号生成回路の回路図である。
【図１３】 第一実施形態の動作波形図である。
【図１４】 第二実施形態の半導体装置の一部ブロック回路図である。
【図１５】 第二実施形態の半導体記憶装置の一部ブロック回路図である。
【図１６】 第二実施形態のフィルタの回路図である。
【図１７】 第二実施形態の動作波形図である。
【図１８】 従来の半導体記憶装置の一部ブロック回路図である。
【図１９】 従来例の動作波形図である。
【図２０】 従来例の動作波形図である。
【図２１】 従来例の動作波形図である。
【符号の説明】
３１ 第１の信号処理回路
３２ 第２の信号処理回路
３３ アービタ
３４ メイン信号生成回路
３５ フィルタ
ｉｎ 第１の制御信号
Ｓ２ 第１の信号
Ｓ３ 第２の信号
Ｓ４ 第２の制御信号
Ｓ５ 判定信号
Ｓ６ メイン信号
１６ フィルタ
４１ａ，４２ａ，４３ａ 第１の変移検出回路としての第１，第３，第５変移検出回路
４１ｂ，４２ｂ，４３ｂ 第２の変移検出回路としての第２，第４，第６変移検出回路
oerex-a ，werex-a ，ctd-a 第１の検出信号
oerex-r ，werex-r ，ctd-r 第２の検出信号
refz 判定信号
srtz 内部リフレッシュ要求信号
rasz メイン信号としての基幹信号
/CE1 外部アクセス要求信号としてのチップイネーブル信号
Claims (12)
- 外部からの第１の制御信号と内部で生成された第２の制御信号とのそれぞれに応答して内部回路を制御するためのメイン信号を生成する制御回路において、
前記第１の制御信号をフィルタを介して信号処理した第１の信号を生成する第１の信号処理回路と、
前記第１の制御信号をフィルタを含まない信号処理して第２の信号を生成する第２の信号処理回路と、
前記第２の信号と前記第２の制御信号とを入力し、両信号の優先判定を行い判定信号を生成するアービタと、
前記判定信号に基づいて、該判定信号又は前記第１の信号からメイン信号を生成するメイン信号生成回路と、
を備え、
前記フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されていることを特徴とする制御回路。 - 前記アービタは、前記第２の制御信号に基づいて、前記内部回路の内部信号をトリガとする内部動作か、前記第１の制御信号をトリガとする外部動作かを判定することを特徴とする請求項１記載の制御回路。
- 外部からのコマンド制御信号と内部制御信号とのそれぞれに応答して内部回路を制御するためのメイン信号を生成する制御回路において、
前記コマンド制御信号をフィルタを介して信号処理した第１の信号を生成する第１の信号処理回路と、
前記コマンド制御信号をフィルタを含まない信号処理して第２の信号を生成する第２の信号処理回路と、
前記第２の信号と前記内部制御信号とを入力し、両信号の優先判定を行い判定信号を生成するアービタと、
前記判定信号に基づいて、該判定信号又は前記第１の信号からメイン信号を生成するメイン信号生成回路と、
を備え、
前記フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されていることを特徴とする制御回路。 - 前記コマンド制御信号は、出力イネーブル信号、ライトイネーブル信号またはチップイネーブル信号の何れかであることを特徴とする請求項３記載の制御回路。
- 前記調整信号を生成するフィルタ値調整回路を備えたことを特徴とする請求項１〜４のいずれか１つに記載の制御回路。
- 前記調整回路は、前記調整信号を生成するためのデータを記憶するレジスタと、前記レジスタにデータを設定するためのセット回路とから構成されたことを特徴とする請求項５記載の制御回路。
- 前記調整回路は、外部からの制御信号に基づいて前記調整信号を生成するためのデータを記憶することを特徴とする請求項５又は６記載の制御回路。
- セルフリフレッシュ機能を有する半導体記憶装置において、
外部アクセス要求信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する第１の変移検出回路と、
フィルタを含まず、前記外部アクセス要求信号の変移を検出した第２の検出信号を生成する第２の変移検出回路と、
前記第２の検出信号と内部リフレッシュ要求信号に基づいて外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成するアービタと、
前記判定信号に基づいて前記第１の検出信号又は前記判定信号からメイン信号を生成するメイン信号生成回路と、を備え、
前記フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されていることを特徴とする半導体記憶装置。 - セルフリフレッシュ機能を有する半導体記憶装置において、
外部アクセス要求信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する第１の変移検出回路と、
フィルタを含まず、前記外部アクセス要求信号の変移を検出した第２の検出信号を生成する第２の変移検出回路と、
外部アドレス信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１のアドレス検出信号を生成する第１のアドレス変移検出回路と、
フィルタを含まず、前記外部アドレス信号の変移を検出した第２のアドレス検出信号を生成する第２のアドレス変移検出回路と、
前記第１の検出信号と前記第１のアドレス検出信号を論理合成する第１の信号合成回路と、
前記第２の検出信号と前記第２のアドレス検出信号を論理合成する第２の信号合成回路と、
前記第２の信号合成回路の出力信号と内部リフレッシュ要求信号を論理合成して外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成するアービタと、
前記判定信号に基づいて前記第１の検出信号又は前記判定信号からメイン信号を生成するメイン信号生成回路と、を備え、
前記フィルタは、調整信号に基づいてフィルタ値を変更可能に構成されていることを特徴とする半導体記憶装置。 - 前記調整信号を生成するフィルタ値調整回路を備えたことを特徴とする請求項８又は９記載の半導体記憶装置。
- セルフリフレッシュ機能を有する半導体記憶装置において、
外部コマンド信号のノイズ成分を除去するフィルタを含み、該フィルタの出力信号の変移を検出した第１の検出信号を生成する第１の変移検出回路と、
フィルタを含まず、前記外部コマンド信号の変移を検出した第２の検出信号を生成する第２の変移検出回路と、
前記第２の検出信号と内部リフレッシュ要求信号に基づいて外部アクセス要求と内部リフレッシュ要求の何れを優先するかを示す判定信号を生成するアービタと、
前記判定信号に基づいて前記第１の検出信号又は前記判定信号からメイン信号を生成するメイン信号生成回路と、を備えたことを特徴とする半導体記憶装置。 - 前記外部コマンド信号は、出力イネーブル信号、ライトイネーブル信号またはチップイネーブル信号の何れかであることを特徴とする請求項１１記載の半導体記憶装置。
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Family Cites Families (11)
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| US5469559A (en) * | 1993-07-06 | 1995-11-21 | Dell Usa, L.P. | Method and apparatus for refreshing a selected portion of a dynamic random access memory |
| US5640364A (en) * | 1994-12-23 | 1997-06-17 | Micron Technology, Inc. | Self-enabling pulse trapping circuit |
| JPH09167488A (ja) * | 1995-12-18 | 1997-06-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR0167299B1 (ko) * | 1995-12-21 | 1999-02-01 | 문정환 | 메모리의 컬럼스위치 인에이블신호 발생회로 |
| US6028804A (en) * | 1998-03-09 | 2000-02-22 | Monolithic System Technology, Inc. | Method and apparatus for 1-T SRAM compatible memory |
| JP4270707B2 (ja) * | 1999-04-09 | 2009-06-03 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JP3778417B2 (ja) * | 2000-02-29 | 2006-05-24 | 富士通株式会社 | 半導体記憶装置 |
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