JPH1125671A - Ｓｄｒａｍ及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 デバイスの温度依存性や、電源電圧依存性、
プロセスばらつき等を十分に低減するための技術を提供
することにある。 【解決手段】 第１遅延回路列６００において単位遅延
回路の出力ノードに負荷素子が結合されるとき、第２遅
延回路列８００においても単位遅延回路の出力ノードに
負荷素子を結合させ、各単位遅延回路の負荷条件を等し
くすることにより、第１遅延回路列６００と第２遅延回
路列８００とで、波形立ち上がり、立ち下がり特性（ｔ
ｒ／ｔｆ）と、遅延時間を等しくして、低周波数側及び
高周波数側での誤差の中心軸のずれ量の低減化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部クロックに同
期動作可能なシンクロナス・ダイナミック・ランダム・
アクセス・メモリ（ＳＤＲＡＭと略記する）に関し、例
えばコンピュータシステム等のデータ処理装置に適用し
て有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
は、昭和５９年１１月３０日に株式会社オーム社から発
行された「ＬＳＩハンドブック（第４８６頁〜）」にも
記載されているように、アドレスバッファ、デコーダ、
センス増幅器などの周辺回路にはクロックに同期して動
作するダイナミック型の回路が用いられ、消費電力の低
下が図られている。ＤＲＡＭでは、１〜３相の外部クロ
ックが必要とされ、これらのクロックに基づいて内部回
路クロックを発生させて周辺回路を制御、あるいは駆動
するようにしている。そのようなＤＲＡＭにおいては、
ランダムアクセスが主体であり、アクセス毎にロウアド
レス、カラムアドレスの読み込みを順次行うことによ
り、メモリセルが選択される。周辺回路の各部は、メモ
リセルの情報破壊を防ぐため、行選択、メモリセル情報
の検出、列選択の手順に従うように内部クロックによっ
て制御される。通常のＤＲＡＭはシステムに搭載された
状態で、システムクロックに非同期で、リードライト動
作が行われるが、それに対して、システムクロックに同
期して動作される半導体記憶装置として、ＳＤＲＡＭが
ある。このＳＤＲＡＭは、クロックに同期してデータ、
アドレス、制御信号を入出力できるため、ＤＲＡＭと同
様の大容量メモリをＳＲＡＭに匹敵する高速動作させる
ことが可能であり、また、選択された１本のワード線に
対して幾つのデータをアクセスするかをバーストレング
スによって指定することによって、内蔵カラムアドレス
カウンタで順次カラム系の選択状態を切換えていって複
数個のデータを連続的にリード又はライトできる。

【０００３】

【発明が解決しようとする課題】ＳＤＲＡＭには、外部
から入力されたクロック信号の遅延時間を安定化するた
めのシンクロナス・ミラー・ディレイ（「ＳＭＤ」と略
記する）回路が搭載される。このＳＭＤ回路は、メモり
セルデータを外部出力する出力回路の同期動作用クロッ
ク信号を形成するのに使用される。ＳＭＤ回路を設ける
ことにより、デバイスの温度依存性や、電源電圧依存
性、プロセスばらつき等が低減されるため、スペックを
決める際に、アクセス時間ｔＡＣや、データ出力ホール
ド時間ｔＯＨとも、デバイスの温度依存性、電源電圧依
存性、プロせずばらつきのワースト条件を考えなくて良
い利点がある。アクセス時間ｔＡＣのワースト条件は、
遅延時間が最大となる時間として、温度が高く、電源電
圧が低く、プロセスばらつきが大きくなることである。
データ出力ホールド時間ｔＯＨのワースト条件は、遅延
時間が最小となる時間として、温度が低く、電源電圧が
高く、プロセスばらつきが大きくなることである。ＳＭ
Ｄ回路を介在させることにより、このようなワースト条
件を考慮しなくてもよいため、アクセス時間ｔＡＣを短
くすることができ、データ出力ホールド時間ｔＯＨを長
くすることができる。

【０００４】ＳＭＤ回路は、入力クロック信号を遅延す
るための第１遅延回路列ＦＡＤと、この第１遅延回路列
の出力信号を遅延するための第２遅延回路列ＢＤＡとを
含む。本願発明者の検討によれば、この第１遅延回路列
ＦＡＤを形成する遅延段と、第２遅延回路列ＢＤＡを形
成する遅延段との間に差があると、周波数によって誤差
の中心軸が大きくなって周波数依存性が顕著になるた
め、スペックを決める際に、アクセス時間ｔＡＣ、デー
タ出力ホールド時間を考慮しなければならないことが見
いだされた。

【０００５】本発明の目的は、周波数依存性を十分に低
減するための技術を提供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、複数の単位遅延回路が直列列接
続されると共に、各単位遅延回路毎に信号出力ノードが
形成された第１遅延回路列（６００）と、この第１遅延
回路列における各信号出力ノードに対応して配置された
複数のフリップフロップと、互いに隣接するフリップフ
ロップの出力信号を論理演算する論理ゲートとを含む制
御回路（７００）と、第１遅延回路における各単位単位
遅延回路と等しい論理構成による複数の単位遅延回路が
直列接続され、各単位遅延回路の出力ノード毎に負荷素
子が設けられるとともに、上記制御回路における論理ゲ
ートの出力信号を取り込むための信号入力ノードが形成
された第２遅延回路列（８００）とを含んで、ＳＭＤ回
路（３００）を構成する。

【０００９】上記した手段によれば、第１遅延回路にお
ける各遅延回路と等しい論理構成による複数の遅延回路
が直列接続され、各遅延回路の出力ノード毎に負荷素子
が設けられることから、入力波形と出力波形との周波数
によるずれを抑制することができ、このことが、デバイ
スの温度依存性や、電源電圧依存性、プロセスばらつき
等の低減化を達成する。

【００１０】さらに、具体的な態様では、上記第１遅延
回路列及び上記第２遅延回路列のそれぞれに含まれる単
位遅延回路は、高電位側電源に結合された入力端子と、
前段回路から伝達された信号を取り込むための入力端子
を備えた第１ナンドゲートと、上記第１ナンドゲートの
出力端子に結合された入力端子を備えた第２ナンドゲー
トとを含み、上記第１遅延回路列と上記第２遅延回路列
との間で、第１ナンドゲート同士、及び第２ナンドゲー
ト同士を、それぞれ同一の定数に設定する。

【００１１】上記第１遅延回路列及び上記第２遅延回路
列のそれぞれに含まれる遅延回路は、前段回路から伝達
された信号を取り込むための入力端子を備えた第１ノア
ゲートと、上記第１ノアゲートの出力端子に結合された
入力端子を備えた第２ナンドゲートとを含み、上記第１
遅延回路列と上記第２遅延回路列との間で、第１ノアゲ
ート同士、及び第２ノアゲート同士を、それぞれ同一定
数に設定する。

【００１２】上記第１遅延回路列及び上記第２遅延回路
列のそれぞれに含まれる遅延回路は、前段回路から伝達
された信号を取り込むための入力端子を備えたインバー
タと、上記インバータの出力端子に結合された第２入力
端子を備えたナンドゲートと、上記第１遅延回路列と上
記第２遅延回路列とにおいて、インバータ同士、及びナ
ンドゲート同士を、それぞれ互いに等しい定数とする。

【００１３】さらに、第１遅延回路列及び上記第２遅延
回路列のそれぞれに含まれる遅延回路は、前段回路から
伝達された信号を取り込むための第２入力端子とを備え
たノアゲートと、上記ノアゲートの出力端子に結合され
た入力端子を備えたインバータとを含み、上記第１遅延
回路列と上記第２遅延回路列との間で、ノアゲート同
士、及びインバータ同士を、それぞれ互いに同一定数と
する。

【００１４】

【発明の実施の形態】図１３には、本発明にかかるデー
タ処理装置の一実施形態であるコンピュータシステムが
示される。

【００１５】このコンピュータシステムは、システムバ
スＢＵＳを介して、ＣＰＵ（中央処理装置）３１０、Ｒ
ＡＭ（ランダム・アクセス・メモリ）３２０、ＲＯＭ
（リード・オンリ・メモリ）３４０、周辺装置制御部３
５０、表示制御部３６０などが、互いに信号のやり取り
可能に結合され、予め定められたプログラムに従って所
定のデータ処理を行うコンピュータシステムとして構成
される。上記ＣＰＵ３１０は、本システムの論理的中核
とされ、主として、アドレス指定、情報の読出しと書込
み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有し、演算制御部や、バス制御部、メモリアクセス制
御部などから構成される。上記ＲＡＭ３２０や、ＲＯＭ
３４０は内部記憶装置として位置付けられている。ＲＡ
Ｍ３２０はメインメモリとされ、ＣＰＵ３１０での計算
や制御に必要なプログラムやデータが格納される。周辺
装置制御部３５０によって、外部憶装置３８０の動作制
御や、キーボード３９０などからの情報入力制御が行わ
れる。また、上記表示制御部３６０によって、ＣＲＴデ
ィスプレイ３７０への情報表示制御が行われる。

【００１６】尚、特に制限されないが、上記ＲＡＭ３２
０には、外部クロックに同期動作可能なシンクロナス・
ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡ
Ｍ）が複数個結合されて成るメモリモジュールが適用さ
れる。

【００１７】図８には上記メモリモジュールを形成する
複数のＳＤＲＡＭのうちの一つの構成例が代表的に示さ
れる。

【００１８】図８に示されるＳＤＲＡＭ１５は、特に制
限されないが、公知の半導体集積回路製造技術によって
単結晶シリコン基板のような一つの半導体基板に形成さ
れ、メモリバンクＡを構成するメモリセルアレイ２００
ＡとメモリバンクＢを構成するメモリセルアレイ２００
Ｂを備える。それぞれのメモリセルアレイ２００Ａ，２
００Ｂは、マトリクス配置されたダイナミック型のメモ
リセルを備え、図に従えば、同一列に配置されたメモリ
セルの選択端子は列毎のワード線（図示せず）に結合さ
れ、同一行に配置されたメモリセルのデータ入出力端子
は行毎に相補データ線（図示せず）に結合される。

【００１９】上記メモリセルアレイ２００Ａの図示しな
いワード線はロウデコーダ２０１Ａによるロウアドレス
信号のデコード結果に従って１本が選択レベルに駆動さ
れる。メモリセルアレイ２００Ａの図示しない相補デー
タ線はセンスアンプ及びカラム選択回路２０２Ａに結合
される。センスアンプ及びカラム選択回路２０２Ａにお
けるセンスアンプは、メモリセルからのデータ読出しに
よってそれぞれの相補データ線に現れる微小電位差を検
出して増幅する増幅回路である。それにおけるカラムス
イッチ回路は、相補データ線を各別に選択して相補共通
データ線に導通させるためのスイッチ回路である。カラ
ムスイッチ回路はカラムデコーダ２０３Ａによるカラム
アドレス信号のデコード結果に従って選択動作される。
メモリセルアレイ２００Ｂ側にも同様にロウデコーダ２
０１Ｂ，センスアンプ及びカラム選択回路２０２Ｂ，カ
ラムデコーダ２０３Ｂが設けられる。上記相補共通デー
タ線２０４は、入出力部２１０を介してデータ入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続される。入出力部２１０
は、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５を介して外
部から入力された書き込み用データを取り込むための入
力回路２１０Ａと、メモリセルアレイ２００Ａ，２００
Ｂからの読み出しデータを外部に出力するための出力回
路２１０Ｂとを含む。特に、このＳＤＲＡＭ１５におい
ては、内部クロック信号ＣＬＫ＿ＳＭＤに同期してメモ
リセルアレイ２００Ａ，２００Ｂからの読み出しデータ
の外部出力が行われるようになっている。

【００２０】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ２０５とロウアドレスバッファ及びラッ
チ回路２０６にアドレスマルチプレクス形式で取り込ま
れる。供給されたアドレス信号はそれぞれのバッファが
保持する。ロウアドレスバッファ及びラッチ回路２０６
は、リフレッシュ動作モードにおいて、リフレッシュカ
ウンタ２０８から出力されるリフレッシュアドレス信号
をロウアドレス信号として取り込む。カラムアドレスバ
ッファ２０５の出力はカラムアドレスカウンタ及びラッ
チ回路２０７のプリセットデータとして供給され、カラ
ムアドレスカウンタ及びラッチ回路２０７は、動作モー
ドに応じて、上記プリセットデータとしてのカラムアド
レス信号、又はそのカラムアドレス信号を順次インクリ
メントした値を、カラムデコーダ２０３Ａ，２０３Ｂに
向けて出力する。

【００２１】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ＊（記号＊はローイネーブ
ル又は信号反転を意味する）、カラムアドレスストロー
ブ信号ＣＡＳ＊、ロウアドレスストローブ信号ＲＡＳ
＊、及びライトイネーブル信号ＷＥ＊などの外部制御信
号と、アドレス入力端子Ａ０〜Ａ１１からの制御データ
などが供給され、それら信号のレベルや変化のタイミン
グなどに基づいてＳＤＲＡＭの動作モード及び上記回路
ブロックの動作を制御するための内部タイミング信号を
形成するもので、そのためのクロック生成回路とモード
レジスタを備える。上記クロック信号ＣＬＫ、クロック
イネーブル信号ＣＫＥや、チップセレクト信号ＣＳ＊な
どの各種制御信号は、ＣＰＵ３１からシステムバスＢＵ
Ｓを介して伝達される。

【００２２】クロック信号ＣＬＫはＳＤＲＡＭ１５のマ
スタクロックとされる。チップセレクト信号ＣＳ＊はそ
のローレベルによってコマンド入力サイクルの開始を指
示する。チップセレクト信号ＣＳ＊がハイレベルのとき
（チップ非選択状態）、その他の信号入力は意味を持た
ない。ただし、メモリバンクの選択状態やバースト動作
などの内部動作はチップ非選択状態への変化によって影
響されない。ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊の各信号は、
コマンドサイクルを定義するときに有意の信号とされ
る。クロックイネーブル信号ＣＫＥは次のクロック信号
の有効性を指示する信号であり、当該信号ＣＫＥがハイ
レベルであれば次のクロック信号ＣＬＫの立ち上がりエ
ッジが有効とされ、ローレベルのときは無効とされる。
上記ロウアドレス信号は、クロック信号ＣＬＫの立ち上
がりエッジに同期するロウアドレスストローブ・バンク
アクティブコマンドサイクルにおける端子Ａ０〜Ａ１１
のレベルによって定義される。

【００２３】端子Ａ１１からの入力は、上記ロウアドレ
スストローブ・バンクアクティブコマンドサイクルにお
いてバンク選択信号とみなされる。すなわち、Ａ１１の
入力がローレベルのときはメモリバンクＡが選択され、
ハイレベルのときはメモリバンクＢが選択される。メモ
リバンクの選択制御は、特に制限されないが、選択メモ
リバンク側のロウデコーダのみの活性化、非選択メモリ
バンク側のカラムスイッチ回路の全非選択、選択メモリ
バンク側のみの入出力部２１０への接続などの処理によ
って行うことができる。

【００２４】上記コントローラ２１２は、外部から入力
されたクロック信号ＣＬＫに基づいて内部クロック信号
ＣＬＫ＿ＳＭＤを生成するためのＳＭＤ（シンクロナス
・ミラー・ディレイ）回路３００を含む。ＳＭＤ回路３
００は、それを構成するデバイスの温度依存性、電源電
圧依存性、プロセスばらつきをキャンセルする機能を有
し、このＳＭＤ回路３００から出力された内部クロック
信号ＣＬＫ＿ＳＭＤに同期して出力回路２１０Ｂからデ
ータ出力が行われることにより、外部回路例えばＣＰＵ
３１０側におけるデータ取り込み可能時間を長くするこ
とができる。例えば、図１０に示されるように、内部ク
ロック信号ＣＬＫ＿ＳＭＤに同期して出力回路２１０Ｂ
からデータ出力（ＯＵＴ）が行われるものとして、内部
クロック信号ＣＬＫ＿ＳＭＤの立ち上がり波形エッジか
らのアクセス時間をｔＡＣで示し、データ出力ホールド
時間をｔＯＨで示すとき、外部回路例えばＣＰＵ３１０
側におけるデータ取り込み可能時間を長くするには、ア
クセス時間ｔＡＣを短くし、データ出力ホールド時間ｔ
ＯＨを長くするのが望ましい。そこで、ＳＭＤ回路３０
０が設けられ、このＳＭＤ回路３００において、それを
構成するデバイスの温度依存性、電源電圧依存性、プロ
セスばらつきをキャンセルすることにより、外部回路例
えばＣＰＵ３１０側におけるデータ取り込み可能時間を
長くするようにしている。

【００２５】プリチャージコマンドサイクルにおける端
子Ａ１１の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ローレベルは、Ａ１１で指示されている一方のメモリバ
ンクがプリチャージ対象であることを指示する。上記カ
ラムアドレス信号は、クロック信号ＣＬＫの立ち上がり
エッジに同期するリード又はライトコマンドサイクルに
おける端子Ａ０〜Ａ７のレベルによって定義される。そ
して、このようにして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００２６】図９には、ＤＲＡＭ１５の動作タイミング
が示される。外部クロック信号ＣＬＫに基づいて内部ク
ロック信号ＣＬＫ＿ＳＭＤが生成され、読み出しモード
（ＲＥＤ）においてメモリセルアレイから読み出された
データ（０，１，２，３）が上記内部クロック信号ＣＬ
Ｋ＿ＳＭＤに同期して連続的に外部出力（ｏｕｔ０，ｏ
ｕｔ１，ｏｕｔ２，ｏｕｔ３）される。

【００２７】尚、ＣＡＳレイテンシを「３」とし、バー
ストレングスを「４」とする。

【００２８】図２には上記ＳＭＤ回路３００の基本構成
例が示される。

【００２９】図２に示されるように、ＳＭＤ回路３００
は、外部クロック信号ＣＬＫを取り込むための入力バッ
ファ４００と、この入力バッファ４００の出力信号を遅
延させるためのダミー遅延回路５００と、複数の遅延回
路が直列列接続されると共に各遅延回路毎に信号出力ノ
ードが形成された第１遅延回路列（ＦＤＡ）６００と、
複数の遅延回路が直列列接続されると共に各遅延回路毎
に信号出力ノードが形成された第２遅延制御回路（ＢＤ
Ａ）８００と、上記第１遅延回路列における各信号出力
ノードに対応して配置された複数のフリップフロップ
や、互いに隣接するフリップフロップの出力信号を論理
演算する論理ゲートとを含むミラー制御回路（ＭＣＣ）
７００とを含む。

【００３０】図１には、ＳＭＤ回路３００の具体的な構
成例が示される。

【００３１】入力バッファ４００は６個のインバータが
直列接続されて成る。ダミー遅延回路５００は、入力バ
ッファ１３とクロックドライバ１４とを含む。入力バッ
ファ１３は６個のインバータが直列接続されて成り、ク
ロックドライバ１４は、５個のインバータと１個のナン
ドゲートとが直列接続されて成る。ナンドゲートの一方
の入力端子は、高電位側電源Ｖｄｄに結合される。ま
た、クロックドライバ９００は、４個のインバータが直
列接続されて成る。

【００３２】第１遅延回路列６００は、代表的に示され
る複数のナンドゲート６０１〜６１２を含む。一つの遅
延回路（単位遅延回路）は、２個のナンドゲートが結合
されて成る。例えば、ナンドゲート６０１，６０２が結
合されて単位遅延回路が形成され、ナンドゲート６０
３，６０４が形成されて単位遅延回路が形成される。ナ
ンドゲート６０１〜６１０の一方の入力端子は高電位側
電源Ｖｄｄに結合される。ナンドゲート６０１の他方の
入力端子には上記ダミー遅延回路５００の出力信号が伝
達される。ナンドゲート６０１の出力信号は後段のナン
ドゲート６０２の他方の入力端子に伝達され、このナン
ドゲート６０２の出力信号は、後段のナンドゲート６０
３の他方の入力端子に伝達される。ナンドゲート６０４
の出力信号は後段のナンドゲート６０５の他方の入力端
子に伝達され、このナンドゲート６０５の出力信号は後
段のナンドゲート６０６の他方の入力端子６０７に伝達
される。ナンドゲート６０７の出力信号は後段のナンド
ゲート６０８の入力端子に伝達され、このナンドゲート
６０８の出力信号は後段のナンドゲート６０９の他方の
入力端子に伝達される。ナンドゲート６０９の出力信号
は、後段のナンドゲート６１０の他方の入力端子に伝達
され、このナンドゲート６１０の出力信号は後段のナン
ドゲート６１１の入力端子に伝達される。ナンドゲート
６１１の出力信号は後段のナンドゲート６１２の入力端
子に伝達され、そのようにして最終段のナンドゲートま
で信号伝達が行われる。

【００３３】ミラー制御回路７００は、代表的に示され
るナンドゲート７０１〜７１２、インバータ７２１〜７
２５、ナンドゲート７３１〜７３５を含む。それぞれ互
いに隣接するナンドゲート７０１，７０２、７０３，７
０４、７０５，７０６、７０７，７０８、７０９，７１
０、７１１，７１２が結合されることにより、フリップ
フロップが形成される。このフリップフロップ群はアー
ビタと称される。ナンドゲート７０１，７０３，７０
５，７０７，７０９，７１１の一方の入力端子はノード
ＮＯＤＥ＿Ａに結合され、ここに、上記入力バッファ４
００の出力信号が伝達される。また、ナンドゲート７０
２，７０４，７０６，７０８，７１０，７１２の一方の
入力端子には、上記第１遅延回路列６００における対応
するナンドゲート６０２，６０４，６０６，６０８，６
１０，６１２の出力信号が伝達される。ナンドゲート７
０１の出力信号はナンドゲート７３１の一方の入力端子
に伝達される。ナンドゲート７０３の出力信号はインバ
ータ７２１を介してナンドゲート７３１の他方の入力端
子に伝達されるとともに、隣接するナンドゲート７３２
の一方の入力端子に伝達される。ナンドゲート７０５の
出力信号はインバータ７２２を介してナンドゲート７３
２の他方の入力端子に伝達されるとともに、隣接するナ
ンドゲート７３３の一方の入力端子に伝達される。ナン
ドゲート７０７の出力信号はインバータ７２３を介して
ナンドゲート７３３の他方の入力端子に伝達されるとと
もに、隣接するナンドゲート７３４の一方の入力端子に
伝達される。ナンドゲート７０９の出力信号はインバー
タ７２４を介してナンドゲート７３４の他方の入力端子
に伝達されるとともに、隣接するナンドゲート７３５の
一方の入力端子に伝達される。ナンドゲート７１１の出
力信号はインバータ７２５を介してナンドゲート７３５
の他方の入力端子に伝達されるとともに、隣接するナン
ドゲートの一方の入力端子に伝達される。

【００３４】また、第２遅延回路８００は、代表的に示
されるナンドゲート８０１〜８１０，８２１〜８２５を
含む。一つの遅延回路（単位遅延回路という）は、２個
のナンドゲートが結合されて成る。例えば、ナンドゲー
ト８１０，８０９が結合されて単位遅延回路が形成さ
れ、ナンドゲート８０８，８０７が形成されて単位遅延
回路が形成される。各単位遅延回路の出力ノードには、
上記第１遅延回路列における各単位遅延回路の出力ノー
ドの負荷に対応する負荷として、ナンドゲート８２１〜
８２５がそれぞれ結合されている。すなわち、上記第１
遅延回路列におけるナンドゲート６２１の出力ノードに
結合されたナンドゲート７１２は、ナンドゲート６１２
の負荷として機能し、このナンドゲート１２に対応する
負荷として、ナンドゲート８０９の出力ノードにナンド
ゲート８２５が結合される。同様に、ナンドゲート８０
７の出力ノードにはナンドゲート８２４が結合され、ナ
ンドゲート８０５の出力ノードにはナンドゲート８２３
が結合され、ナンドゲート８０３の出力ノードにはナン
ドゲート８２２が結合され、ナンドゲート８０１の出力
ノードにはナンドゲート８２１が結合される。ナンドゲ
ート８０２，８０４，８０６，８０８，８１０の他方の
入力端子は高電位側電源Ｖｄｄに結合される。ナンドゲ
ート８０１の出力信号は第２遅延回路列８００の出力信
号としてクロックドライバ９００に入力される。

【００３５】上記構成の動作を説明する。

【００３６】図１１にはＳＭＤ回路３００の主要部が代
表的に示され、図１２にはその動作タイミングが示され
る。

【００３７】入力クロックは、入力バッファ４００から
ダミー遅延回路５００を介して第１遅延回路列６００に
入力され、この第１の遅延回路列６００内の単位遅延回
路を順次伝搬する。伝搬しているｎ番目のクロック信号
の立ち上がりと、図１に示されるノードＮＯＤＥ＿Ａに
ある（ｎ＋１）番目のクロック信号とがアービタで比較
され、ｎ番目のクロック信号の位相を１周期抑えるため
に必要な遅延時間（単位遅延回路の段数）が予め決定さ
れている。その結果、あるブロックのミラー制御回路７
００から外部クロック信号ＣＬＫにほぼ等しい信号が出
力されて、第１遅延回路列６００における単位遅延回路
の段数に等しい第２遅延回路列８００を伝搬すること
で、２サイクル後に内部クロックがクロックドライバ９
００から出力される。

【００３８】次に、アービタの動作を説明する。

【００３９】第１遅延回路列６００内のノードｎｏｄｅ
ｉ−１が立ち上がってからノードｉが立ち上がるまでの
間に、ノードＮＯＤＥ＿Ａで（ｎ＋１）番目のクロック
信号が立ち上がるものとする。（ｉ＋１）番目の以降の
アービタ出力Ｑｉ，Ｑｉ＋１，…は、（ｎ＋１）番目の
クロック信号が立ち上がるのと同時にローレベルにな
る。従って、隣接し合うブロックのアービタ出力を比較
してｉ段目のブロックのミラー制御回路７００だけがハ
イレベルになるように、第１遅延回路列６００及び第２
遅延回路列８００へのパスを生成することができる。

【００４０】ここで、ＳＭＤ回路３００としては、クロ
ック信号の精度の面から、入力波形と出力波形（２周期
目以降）との誤差はより小さくすべきである。本願発明
者の検討によれば、このＳＭＤ回路３００で第１遅延回
路列６００における単位比較回路と、第２遅延回路列８
００における単位遅延回路とを論理的に等しく設計しな
いと、周波数によって出力波形が大幅にずれてしまうこ
とが見いだされた。

【００４１】図３には単位遅延回路１段についての改良
前と改良後の構成例が示される。

【００４２】改良前と改良後とを比較してみると、負荷
素子としてのナンドゲートが接続されるノードの位置が
異なる。つまり、改良前の第１遅延回路列（ＦＤＡ）に
おいては、単位遅延回路（３４，３５、３７，３８）の
出力ノードに負荷素子としてのナンドゲート３６，３９
が結合されているにもかかわらず、第２遅延回路（ＢＤ
Ａ）では、単位遅延回路（４４，４５、４７，４８）の
中間ノードに負荷素子としてのナンドゲート４６，４９
が結合されている。また、ナンドゲート３４とナンドゲ
ート４４との定数が等しくされ、ナンドゲート３５とナ
ンドゲート４５との定数が等しくされ、ナンドゲート３
７とナンドゲート４７との定数が等しくされ、インバー
タ３８とインバータ４８との定数が等しくされる。

【００４３】単位遅延回路は基本的に論理ゲートの２段
構成とされるから、単位遅延回路の出力ノードに負荷素
子が設けられた場合と、中間ノードに負荷素子が設けら
れた場合とでは、波形立ち上がり、立ち下がり特性（ｔ
ｒ／ｔｆ）が異なってしまう。従ってそのような単位遅
延回路がＳＭＤ回路３００に適用された場合には、第１
遅延回路列と第２遅延回路列との間で遅延時間が等しく
ならなくなり、図４に示されるように、周波数によって
遅延時間の誤差が大きく異なってしまう。すなわち、図
２に示されるように、第１遅延回路６００からミラー制
御回路７００を介して第２遅延回路８００に至る信号経
路において、ダミー遅延回路５００やクロックドライバ
９００に近い高周波数側と、ダミー遅延回路５００やク
ロックドライバ９００から遠くなる低周波数側とを比べ
た場合に、低周波数側では遅延段数が多くなってしまう
ため、高周波数側に比べてどうしても誤差の中心軸のず
れ量が多くなる。

【００４４】そのため、図3に示される改良後の構成で
は、第１遅延回路列６００と第２遅延回路列８００と
で、波形立ち上がり、立ち下がり特性（ｔｒ／ｔｆ）を
等しくするため、負荷素子とその結合ノードを整合させ
ている。すなわち、第１遅延回路列６００において単位
遅延回路の出力ノードに負荷素子が結合されるとき、第
２遅延回路列８００においても単位遅延回路の出力ノー
ドに負荷素子を結合する。それにより、例えば負荷素子
であるナンドゲート３３に立ち上がり波形が伝達される
とき、同様に負荷素子であるナンドゲート４３にも立ち
上がり波形が伝達される。誤差の中心軸を零に合わせる
には、図７に示されるように、入力バッファ４００での
遅延時間をｔ１とし、ダミー遅延回路５００での遅延時
間ｔ２とし、ミラー制御回路７００での遅延時間をｔ４
とし、クロックドライバ９００での遅延時間をｔ３とす
るとき、ｔ２＝ｔ１＋ｔ３＋ｔ４が成立するように設計
されるが、その際に、各単位遅延回路の負荷条件を等し
くすることにより、第１遅延回路列６００と第２遅延回
路列８００とで、波形立ち上がり、立ち下がり特性（ｔ
ｒ／ｔｆ）が等しくされて、低周波数側及び高周波数側
での誤差の中心軸のずれ量が低減される。

【００４５】さらに、図３に示される構成では、ナンド
ゲート３１とナンドゲート４２とが同一定数とされ、ナ
ンドゲート３２とナンドゲート４１とが同一定数とされ
る。つまり、単位遅延回路を形成する二つのゲートを信
号伝達方向に沿って前段及び後段とするとき、第１遅延
回路列６００における単位遅延回路内の前段ゲートの定
数と、第２遅延回路列８００における単位遅延回路列内
の前段ゲートの定数とは同一とされ、また、第１遅延回
路列６００における単位遅延回路内の後段ゲートの定数
と、第２遅延回路列８００における単位遅延回路列内の
後段ゲートの定数とは同一とされる。

【００４６】そのようにすることで、低周波数側及び高
周波数側での誤差の中心軸のずれ量がさらに低減され
る。

【００４７】上記した例によれば、以下の作用効果を得
ることができる。

【００４８】（１）第１遅延回路列６００と第２遅延回
路列８００とで、波形立ち上がり、立ち下がり特性（ｔ
ｒ／ｔｆ）を等しくするため、負荷素子とその結合ノー
ドを整合させている。すなわち、第１遅延回路列６００
において単位遅延回路の出力ノードに負荷素子が結合さ
れるとき、第２遅延回路列８００においても単位遅延回
路の出力ノードに負荷素子が結合されるので、例えば負
荷素子であるナンドゲート３３に立ち上がり波形が伝達
されるとき、同様に負荷素子であるナンドゲート４３に
も立ち上がり波形が伝達される。このように、第１遅延
回路列６００と第２遅延回路列８００とにおいて、各単
位遅延回路の負荷条件を等しくすることにより、第１遅
延回路列６００と第２遅延回路列８００とで、波形立ち
上がり、立ち下がり特性（ｔｒ／ｔｆ）を等しくして、
低周波数側及び高周波数側での誤差の中心軸のずれ量を
低減している。

【００４９】（２）上記（１）の作用効果を有するＳＤ
ＲＡＭ３００を含むＳＤＲＡＭ１５においては、ＳＭＤ
回路を採用することによってデバイスの温度依存性や電
源電圧依存性、プロセスばらつきを十分に低減すること
ができ、さらに周波数依存性を十分に低減することがで
きるので、ＤＲＡＭのスペックを決定する際に、アクセ
ス時間ｔＡＣを十分に短く、また、データ出力ホールド
時間ｔＯＨを十分に長くすることができる。

【００５０】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５１】単位遅延回路は種々の論理ゲートを組み合
わせて形成することができる。例えば、図５に示される
ように、ノアゲート５１，５２、及びノアゲート６１，
６２を使用してそれぞれ単位遅延回路を形成することが
できる。

【００５２】また、図６に示されるように、単位遅延回
路をインバータ７１とナンドゲート７２、インバータ８
１とナンドゲート８２を使用してそれぞれ単位遅延回路
を構成しても良いし、ノアゲート９１とインバータ９
２、ノアゲート１０２とインバータ１０１を使用してそ
れぞれ単位遅延回路を構成しても良い。

【００５３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種データ処理
装置に広く適用することができる。

【００５４】本発明は、少なくとも単位遅延回路が複数
結合されることを条件に適用することができる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５６】すなわち、第１遅延回路列において単位遅
延回路の出力ノードに負荷素子が結合されるとき、第２
遅延回路列においても単位遅延回路の出力ノードに負荷
素子が結合されるので、第１遅延回路列と第２遅延回路
列とで、波形立ち上がり、立ち下がり特性と遅延時間を
等しくして、低周波数側及び高周波数側での誤差の中心
軸のずれ量を低減することができる。

【００５７】そのような作用効果を有するＳＤＲＡＭを
含むＳＤＲＡＭにおいては、デバイスの温度依存性や電
源電圧依存性、プロセスばらつきを十分に低減すること
だけでなく、周波数依存性も十分に低減することがで
き、ＤＲＡＭのスペックを決定する際に、アクセス時間
ｔＡＣを十分に短く、データ出力ホールド時間ｔＯＨを
十分に長くすることができる。

【図面の簡単な説明】

【図１】本発明に係るＳＤＲＡＭに含まれるＳＭＤ回路
の構成例回路図である。

【図２】上記ＳＭＤ回路の全体的な構成例ブロック図で
ある。

【図３】上記ＳＭＤ回路に含まれる単位遅延回路を改良
前の構成と比較するための回路図である。

【図４】誤差の中心軸のずれを示す特性図である。

【図５】上記単位遅延回路の別の構成例回路図である。

【図６】上記単位遅延回路の別の構成例回路図である。

【図７】誤差の中心軸を零に合わせるための原理説明図
である。

【図８】上記ＳＭＤ回路を含むＳＤＲＡＭの構成例ブロ
ック図である。

【図９】上記ＳＤＲＡＭにおける主要部の動作タイミン
グ図である。

【図１０】アクセス時間ｔＡＣ、データ出力ホールド時
間ｔＯＨの説明図である。

【図１１】上記ＳＭＤ回路の動作説明のための回路図で
ある。

【図１２】上記ＳＭＤ回路の動作説明のための動作タイ
ミング図である。

【図１３】上記ＳＤＲＡＭを含むコンピュータシステム
の構成例ブロック図である。

【符号の説明】

１５ ＤＲＡＭ ２０１Ａ，２０１Ｂ メモリセルアレイ ２０２Ａ，２０２Ｂ センスアンプ及びカラム選択回路 ２０３Ａ，２０３Ｂ カラムデコーダ ２０５ カラムアドレスバッファ ２０６ ロウアドレスバッファ及びラッチ回路 ２０７ カラムアドレスカウンタ及びラッチ回路 ２０８ リフレッシュカウンタ ２１０ 入出力部 ２１０Ａ 入力回路 ２１０Ｂ 出力回路 ３００ ＳＭＤ回路 ３１０ ＣＰＵ ３２０ ＲＡＭ ３４０ ＲＯＭ ３５０ 周辺装置制御部 ３６０ 表示制御部 ３７０ ＣＲＴディスプレイ ３８０ 外部記憶装置 ３９０ キーボード ４００ 入力バッファ ５００ ダミー遅延回路 ６００ 第１遅延回路列 ７００ ミラー制御回路 ８００ 第２遅延回路列

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤澤 宏樹 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 遠藤 均 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のダイナミック型メモリセルが配列
   されて成るメモリセルアレイと、入力されたクロック信
   号に基づいて内部クロック信号を生成するためのＳＭＤ
   回路と、上記内部クロックに同期動作され、上記メモリ
   セルアレイから読み出されたデータを外部出力するため
   の出力回路とを含むＳＤＲＡＭにおいて、上記ＳＭＤ回
   路は、複数の単位遅延回路が直列列接続されると共に、
   各単位遅延回路毎に信号出力ノードが形成された第１遅
   延回路列と、 上記第１遅延回路列における各信号出力ノードに対応し
   て配置された複数のフリップフロップと、互いに隣接す
   るフリップフロップの出力信号を論理演算する論理ゲー
   トとを含む制御回路と、 上記第１遅延回路列における各単位遅延回路と等しい論
   理構成による複数の単位遅延回路が直列接続され、各単
   位遅延回路の出力ノード毎に負荷素子が設けられるとと
   もに、上記制御回路における論理ゲートの出力信号を取
   り込むための信号入力ノードが形成された第２遅延回路
   列とを含んで成ることを特徴とするＳＤＲＡＭ。
2. 【請求項２】 上記第１遅延回路列及び上記第２遅延回
   路列のそれぞれに含まれる単位遅延回路は、 前段回路から伝達された信号を取り込むための入力端子
   を備えた第１ナンドゲートと、 上記第１ナンドゲートの出力端子に結合された入力端子
   を備えた第２ナンドゲートと、 を含み、上記第１遅延回路列と上記第２遅延回路列との
   間で、第１ナンドゲート同士、及び第２ナンドゲート同
   士は、それぞれ同一定数に設定されて成る請求項１記載
   のＳＤＲＡＭ。
3. 【請求項３】 上記第１遅延回路列及び上記第２遅延回
   路列のそれぞれに含まれる遅延回路は、 前段回路から伝達された信号を取り込むための入力端子
   を備えた第１ノアゲートと、 上記第１ノアゲートの出力端子に結合された入力端子を
   備えた第２ナンドゲートと、 高電位側電源に結合された第１入力端子と、を含み、上
   記第１遅延回路列と上記第２遅延回路列との間で、第１
   ノアゲート同士、及び第２ノアゲート同士は、それぞれ
   互いに同一定数に設定されて成る請求項１記載のＳＤＲ
   ＡＭ。
4. 【請求項４】 上記第１遅延回路列及び上記第２遅延回
   路列のそれぞれに含まれる遅延回路は、 前段回路から伝達された信号を取り込むための入力端子
   を備えたインバータと、 上記インバータの出力端子に結合された入力端子を備え
   たナンドゲートと、 を含み、上記第１遅延回路列と上記第２遅延回路列との
   間で、ノアゲート同士は、それぞれ同一定数に設定され
   て成る請求項１記載のＳＤＲＡＭ。
5. 【請求項５】 記第１遅延回路列及び上記第２遅延回路
   列のそれぞれに含まれる遅延回路は、 前段回路から伝達された信号を取り込むための入力端子
   を備えたノアゲートと、 上記ノアゲートの出力端子に結合された入力端子を備え
   たインバータと、 を含み、上記第１遅延回路列と上記第２遅延回路列との
   間で、ノアゲート同士、及びインバータ同士は、それぞ
   れ同一定数に設定されて成る請求項１記載のＳＤＲＡ
   Ｍ。
6. 【請求項６】 請求項１又は５記載のＳＤＲＡＭと、そ
   れをアクセス可能な中央処理装置とを含んで成るデータ
   処理装置。