JP2012113819A - 自動プリチャージ制御回路と半導体メモリ装置とプリチャージング動作制御方法 - Google Patents
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Abstract
【課題】レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法を提供する。
【解決手段】基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。ライトオートプリチャージ命令信号及び内部クロック信号に応答して、複数の第1 プリチャージ命令遅延信号を発生させるプリチャージ命令遅延部と、遅延されたバンクアドレス信号を発生させる少なくとも一つのバンクアドレス遅延部と、遅延されたバンクアドレス信号に基づいてプリチャージメイン信号を出力するプリチャージメイン信号生成部と、を備える自動プリチャージ制御回路。
【選択図】図2
【解決手段】基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。ライトオートプリチャージ命令信号及び内部クロック信号に応答して、複数の第1 プリチャージ命令遅延信号を発生させるプリチャージ命令遅延部と、遅延されたバンクアドレス信号を発生させる少なくとも一つのバンクアドレス遅延部と、遅延されたバンクアドレス信号に基づいてプリチャージメイン信号を出力するプリチャージメイン信号生成部と、を備える自動プリチャージ制御回路。
【選択図】図2
Description
本発明は、半導体メモリ装置に係り、特に、レイテンシー制御回路及びその方法、ライトオートプリチャージ(write auto precharge)動作のための自動プリチャージ制御回路及びその方法に関する。
同期式半導体装置は、外部から印加される外部クロックに同期してデータを入出力する。 DDR(Double Data Rate)DRAM(Dynamic RandomAccess Memory)は、アドレスバスライン(address bus line)やコマンドバスライン(command bus line)の效率を高めるために、書込みレイテンシー(write latency、WL)及び追加レイテンシー(additive latency、AL)スキームを採用している。
このように、レイテンシースキームが採用される場合、コントローラ(controller)が命令(例えば、読出命令や書込み命令)を印加した後、レイテンシーに対応するクロックサイクル後に内部命令信号及び/またはデータが入出力されるメモリ番地を指定するためのアドレス信号が活性化されなければならない。そのために、外部から入力されたアドレス信号や命令信号をWL、AL、またはWL+ALクロックサイクルほど遅延させる回路が必要である。
図24は、従来のレイテンシー制御回路を示す回路図である。
図24を参照すれば、従来のレイテンシー制御回路1500は、直列に連結される複数のレジスタ1511〜1517及び複数のマルチプレクサ1521〜1527を含む。ここで、書込みレイテンシー信号(Wli、i=1〜M)は、設定された書込みレイテンシーWLに基づいた信号であって、例えば、書込みレイテンシーが7である場合、WL7のみが第1ロジックレベル(ロジックハイレベルまたはロジック“1”)で活性化され、残りの信号(Wli、i=1、2、3、4、5、6)は第2ロジックレベル(ロジックローレベルまたはロジック“0”)で非活性化される。したがって、WLが7である場合には、アドレス信号Aiは7個のレジスタ1511〜1517を経て遅延されたアドレス信号CAiとして出力され、WLが4である場合には、アドレス信号Aiは4個のレジスタ1511〜1514を経て遅延されたアドレス信号CAiとして出力される。したがって、外部命令(例えば、書込み命令)が印加された時点から入力レイテンシーWL+ALほど待った後、対応するカラム選択ラインを活性化するためのカラムアドレスCAiを発生させる。したがって、アドレス信号の各ビット信号Aiに対して少なくとも入力レイテンシーAL+WL数ほどのレジスタが必要であった。レジスタは、通常はフリップフロップ(Flip-Flop)として具現される。すなわち、アドレス信号の各ビット信号を発生させる回路に入力レイテンシーと同等な数のフリップフロップを備え、内部クロック信号PCLKに同期して、アドレス信号を所望のレイテンシーほど遅延させ、カラムアドレスCAiを生成した。
従来のレイテンシー制御回路1500には、複数のフリップフロップが使われるので、複数のフリップフロップが消費する電流の量が比較的多く、また複数のフリップフロップが占めるレイアウト面積が相当広い。
DRAM(例えば、800MHz以上に動作するDDR-DRAM)の動作周波数が増加するにつれて、ALとWLが10以上増加し、これによりアドレス及び命令語のレイテンシー制御のために必要なレジスタの数が急激に増えた。
例えば、512M DDR SDRAM(Synchronous DRAM、同期式DRAM)でALが8、WLが10である場合、16ビットのアドレス信号の各ビットに対してAL用レジスタ8個及びWL用レジスタ10個で合計18個のレジスタが必要となる。また。命令語の各々にAL用レジスタ8個をさらに必要とする。この場合に、外部から印加される命令語数が、例えば、/WE、/CS、/RAS、/CAS、/OEとして合計5個とすれば、アドレスと命令語のレイテンシー制御のために必要な合計レジスタの数は18*16+8*5=248個になる。レジスタの数が200個を超えるにつれてレジスタが占める面積が増加し、またルーティングが複雑になる。バースト長(burst length)を考慮すれば、各アドレス信号当り必要なレジスタの数はさらに増加する。バースト長は、一つの書き込み(あるいは、読出)命令に応答してデータ入出力ピン当り連続して入(出)力されるデータビット数である。DDR2のようにデータ入出力ピン当り一クロックサイクルの間、二つのビットのデータが入出力されるメモリ素子では(バースト長/2)に対応するクロックサイクルほどアドレスをさらに遅延する必要があるので、各アドレス信号当り(バースト長/2)に対応するレジスタの数がさらに必要である。
したがって、レイテンシー制御回路1500の大きさが増加するにつれて回路に入力されるクロック信号のラインが長くなってクロック信号の遅延時間が増加する。
半導体メモリ装置、特にDRAM(Dynamic RAM:DRAM)は速かに書き込み及び読み出しを行い、活性状態のバンクを閉じるためにビットラインを所定の電圧で充電するプリチャージ動作を実行する。活性状態になったバンクの新しい列(row)を開く前に、活性状態になったバンクはプリチャージ動作が行わなければならない。すなわち、ビットラインを介してメモリセルにデータを書き込むかメモリセルのデータを読み出すと、ビットラインの電位が変化しうる。したがって、データの書き込みあるいは読み出し動作が行った後にビットラインを所定の電圧レベルにプリチャージすることが必要である。
プリチャージ動作は、プリチャージ命令または自動プリチャージ機能を用いて実行される。書き込み動作後、プリチャージ動作もプリチャージ命令または自動プリチャージ機能を使って実行されるが、書き込み命令後に別途のプリチャージ命令を下してプリチャージ動作を実行すれば、システム内のバスラインを介して伝送されるデータがないアイドル(idle)区間が存在してデータバスラインの伝送効率が落ちる。したがって、自動プリチャージ機能を使ってプリチャージ動作が実行されることが一般的である。
一般的に、ライトオートプリチャージ機能は、外部(例えば、メモリコントローラ)から書き込み命令(write command)が印加される時、ともに入力される所定の信号(例えば、アドレス信号の特定ビットであるA10)をハイレベルにして定義されるライトオートプリチャージ命令に応答して実行される。
すなわち、DRAMは、外部から書き込み命令とともにハイレベルを有する所定信号(アドレス信号の特定ビットであるA10)が入力されれば、ここに応答して内部的にライトオートプリチャージ命令を生成し、ライトオートプリチャージ動作を実行する。生成されたライトオートプリチャージ命令に基づいて先に書き込み命令が実行される。書き込み命令では、バースト書き込みシーケンスの最後のデータがメモリアレイに保存されるまでプリチャージ動作は実行されず、メモリアレイに最後のデータが保存されて所定時間が経った後、プリチャージ動作が実行される。
上記の所定の時間は、ライト(書き込み)回復時間tWRとしてデータが十分に安定的にメモリセルに書き込みされうる最小時間である。ライト回復時間tWRは、約15ns(10E-9秒)で一定である。したがって、メモリアレイにデータが書き込みされた時点からライト回復時間tWR後にプリチャージ動作が行わなければならない。このために、ライトオートプリチャージ命令を遅延しなければならない。
図25は、ライトオートプリチャージ命令をライト回復時間ほど遅延させるための従来の自動プリチャージ制御回路2100を示す。
自動プリチャージ制御回路2100は、バンク数が8個であり、動作周波数1.6GHzであるDDR3(Double Data Rate 3)DRAMの自動プリチャージ動作を制御する回路である。したがって、DDR3 DRAMに印加されるクロック信号の周波数は800GHzであり、クロック信号の周期が1.25nsであるために、自動プリチャージ命令を15ns(tWR)に対応するクロック信号の12クロックサイクルほど遅延しなければならない。
図25を参照すれば、自動プリチャージ制御回路2100は、プリチャージサブ信号生成部2110及びプリチャージメイン信号生成部2120を備える。
プリチャージサブ信号生成部2110は、デコーダ2111及び論理積素子アレイ2112を備える。デコーダ2111は、バンクアドレス信号dBA0〜dBA2に基づいて8個のバンクに対応する第1プリチャージサブ信号BANK0〜BANK7を出力する。論理積素子アレイ2112は、並列に連結された8個の論理積素子を備え、第1プリチャージサブ信号BANK0〜BANK7とライトオートプリチャージ命令信号dWAPとを論理積演算して第2プリチャージサブ信号FAP0〜FAP7を出力する。
プリチャージメイン信号生成部2120は、レジスタアレイを備え、レジスタアレイはプリチャージサブ信号生成部2110から出力された第2プリチャージサブ信号FAP0〜FAP7の中で対応する信号を遅延させ、各々対応するバンクにプリチャージメイン信号PAPB0〜PAPB7を出力する。プリチャージメイン信号PAPB0〜PAPB7に基づいてプリチャージ動作は実行される。
レジスタアレイは、第2プリチャージサーブ信号FAP0〜FAP7を書き込み回復時間ほど遅延させるために、各々が内部クロック信号PCLKに応答する12個のレジスタが直列に連結されている。
したがって、自動プリチャージ制御回路2100は、バンク数(ここでは、8)と書き込み回復時間(tWR=15ns)に対応する内部クロック信号PCLKのクロックサイクル数である12を乗算した96個のレジスタを必要とする。このようにレジスタ数は、バンク数とクロック信号との周期に密接な関連がある。メモリ装置の動作周波数は、徐々に高くなり、クロック信号の周期は短くなっているのでる、書き込み回復時間(tWR=15ns)に対応する内部クロック信号PCLKのクロックサイクル数が増加する。したがって、ライトオートプリチャージ命令を実行するためのレジスタ数が大幅に増加する。
したがって、自動プリチャージ制御回路2100は、バンク数(ここでは、8)と書き込み回復時間(tWR=15ns)に対応する内部クロック信号PCLKのクロックサイクル数である12を乗算した96個のレジスタを必要とする。このようにレジスタ数は、バンク数とクロック信号との周期に密接な関連がある。メモリ装置の動作周波数は、徐々に高くなり、クロック信号の周期は短くなっているのでる、書き込み回復時間(tWR=15ns)に対応する内部クロック信号PCLKのクロックサイクル数が増加する。したがって、ライトオートプリチャージ命令を実行するためのレジスタ数が大幅に増加する。
レジスタ数の増加によってレイアウトで占める面積が増加するだけでなく、各レジスタに入力される内部クロック信号PCLKの負荷(loading)が増加されるために電流消費量も大幅に増加する。
本発明の目的は、上記の従来技術の問題点を解決し、レイテンシー制御のためのレジスタの数を減少させることでレジスタ数の増加によるルーティングの複雑度、回路面積の増加及びクロック信号の遅延を改善する、レイテンシー制御回路及びその方法を提供することである。
本発明の他の目的は、前記制御回路を備える半導体メモリ装置及び前記半導体メモリ装置の動作方法を提供することである。
本発明のまた他の目的は、レジスタ数を減少してレイアウトで小さな面積を占めながら、内部クロック信号の負荷を減少させ、電流消費量を減らしうる自動プリチャージ制御回路、その方法及び前記自動プリチャージ制御回路を備える半導体メモリ装置を提供することである。
前記のような目的を果たすために本発明の好適な一実施形態に係るレイテンシー制御回路は、基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、前記少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、前記複数のスレーブユニットの各々は、前記受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させる。前記のような目的を果たすために本発明の好適な一実施形態に係るレイテンシー制御方法は、基準信号及び内部クロック信号に基づいて活性化される少なくとも一つの基準信号を受信する段階と、複数の信号を受信し、前記受信された複数の信号のうち少なくとも一つ及びレイテンシー情報に基づいて出力信号を出力する段階と、を含む。
前記のような目的を果たすために本発明の好適な一実施形態に係る自動プリチャージ制御回路は、ライトオートプリチャージ命令信号及び内部クロック信号に応答して、複数の第1プリチャージ命令遅延引信号を発生させるプリチャージ命令遅延部と、遅延されたバンクアドレス信号を発生させる少なくとも一つのバンクアドレス遅延部と、 前記遅延されたバンクアドレス信号に基づいてプリチャージメイン信号を出力するプリチャージメイン信号生成部と、を備える。
前記のような目的を果たすために本発明の好適な一実施形態に係る自動プリチャージ制御方法は、オートプリチャージ制御回路を利用したフリーチャージング動作制御方法であって、実行されるメモリ命令語間の最小時間間隔に基づいてバンクアドレス信号を遅延する段階と、前記遅延されたバンクアドレス信号に基づいて一つ以上のメモリバンクにプリチャーメイン信号を出力する段階と、を含む。
本発明によれば、レイテンシー制御回路をマスタとスレーブ構造とにすることによって、スレーブユニットに含まれるレジスタの数がtCCDあるいはBLに比例して顕著に減る。したがって、レイテンシー制御のために必要な合計レジスタの数が顕著に減り、電流消費量が減ってレイアウト面積も減る。
また、前述したように、本発明による半導体メモリ装置の自動プリチャージ制御回路によれば、バンクアドレス信号を遅延させるために命令語間の最小間隔ほど分周されたライトオートプリチャージ命令信号を内部クロック信号の代わりに用いることによって、ライトオートプリチャージ命令を実行するためのレジスタ数を減少させてレイアウトで占める面積が減少し、同時に内部クロック信号の負荷が減少して電流消費量も減少するという効果がある。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一の参照符号は、同様の構成要素を示す。
図1は、本発明の好適な一実施形態に係る半導体メモリ装置100を示すブロック図である。これを参照すれば、半導体メモリ装置100は、メモリセルアレイ110、アドレスバッファ120、ローデコーダ130、カラムデコーダ140、バンクデコーダ145、データ入力回路150、データ出力回路160、クロック回路170、命令語検出回路180、MRS/EMRS(Mode Register Set/Extended Mode Register Set)回路190及びレイテンシー制御回路200を備える。
メモリセルアレイ110は、多くのメモリセルがロー(row)方向とカラム(column)方向に配列されているデータ保存場所である。データ入力回路150を介して入力された入力データIDATAは、アドレス信号ADDIに基づいてメモリセルアレイ110に書込まれ、アドレス信号ADDIに基づいてメモリセルアレイ110から読出された出力データODATAは、データ出力回路160を介して外部装置に出力される。データが書込まれるかあるいは読出されるメモリセルを指定するためにアドレス信号ADDIがアドレスバッファ120に入力される。アドレスバッファ120は、外部装置から入力されるアドレス信号ADDIを一時的に保存する。ローデコーダ130は、アドレスバッファ120から出力されたアドレス信号ADDを受信して、そのアドレス信号ADDからメモリセルアレイ110のローアドレス(row address)をデコーディングする。カラムデコーダ140は、レイテンシー制御回路200から出力されたカラムアドレス信号CAを受信して、そのアドレス信号CAからメモリセルアレイ110のカラムアドレス(column address)をデコーディングする。バンクデコーダ145は、レイテンシー制御回路200から出力されたバンクアドレス信号BALを受信して、メモリーバンクを指定するためのバンクアドレス(bank address)をデコーディングする。メモリセルアレイ110は、バンクアドレスによって指定されたメモリバンクでロー及びカラムアドレスによって指定されたメモリセルからデータを出力するかあるいはメモリセルにデータを書込む。
クロック回路170は、外部クロック信号ECLKを受信して外部クロック信号ECLKから内部クロック信号PCLKを発生させる。特に、内部クロック信号PCLKは、外部クロック信号ECLKのバッファリングされた信号である。
命令語検出回路180は、外部から印加される命令信号CMD、例えば、/WE、/CS、/RAS、/CASなどの信号を受信し、この信号をデコーディングしてデコーディングされた命令信号(例えば、PWA)を出力する。図1では詳しく図示されていないが、命令語検出回路180は、命令バッファと命令デコーダとを含むことが望ましい。また、命令語検出回路180は、追加レイテンシーALによって命令信号を追加レイテンシーALに該当(対応)するクロックサイクルほど遅延するために、本発明によるレイテンシー制御回路を含むこともできる。これについては後述する。命令語検出回路180からデコーディングされた命令信号、例えば、書込み命令信号PWAなどが出力される。
MRS/EMRS回路190は、半導体メモリ装置100の動作モードを指定するためのMRS/
EMRS命令MRS_CMD及びアドレス信号ADDに応答して内部のモードレジスタを設定する。入力レイテンシー、すなわち書込みレイテンシーWL及び追加レイテンシー(Ali、iは正の整数)もMRS/EMRS命令MRS_CMDによってモードレジスタに設定されうる。MRS/EMRS 回路190は、設定された書込みレイテンシーWL情報に基づいて書込みレイテンシー信号WLiを出力し、また設定された追加レイテンシーAL情報に基づいて追加レイテンシー信号ALjを出力する。
EMRS命令MRS_CMD及びアドレス信号ADDに応答して内部のモードレジスタを設定する。入力レイテンシー、すなわち書込みレイテンシーWL及び追加レイテンシー(Ali、iは正の整数)もMRS/EMRS命令MRS_CMDによってモードレジスタに設定されうる。MRS/EMRS 回路190は、設定された書込みレイテンシーWL情報に基づいて書込みレイテンシー信号WLiを出力し、また設定された追加レイテンシーAL情報に基づいて追加レイテンシー信号ALjを出力する。
レイテンシー制御回路200は、MRS/EMRS回路190から書込みレイテンシー信号(Wli、iは正の整数)とアドレスバッファ120からアドレス信号ADDとを受信し、書込みレイテンシー信号(Wli、iは正の整数)に従って適切な時点にカラムアドレス信号CA及びバンクアドレス信号BALが発生されるように制御する。レイテンシー制御回路200は、 MRS/EMRS回路190から追加レイテンシー信号(Alj、jは正の整数)をさらに受信して、書込みレイテンシー信号(Wli、iは正の整数)と追加レイテンシー信号(Alj、jは正の整数)に従ってカラムアドレス信号CA及びバンクアドレス信号BALの発生時点を制御することもできる。
図2は、本発明の好適な第1実施形態に係るレイテンシー制御回路200を示すブロック図でる。
図1及び図2を参照すれば、本発明の好適な第1 実施形態に係るレイテンシー制御回路200は、マスタユニット210と複数のスレーブユニット220、221、ないし22n、230とを含む。第1実施形態によるレイテンシー制御回路200は、レイテンシー情報に基づいて、具体的には、書込みレイテンシー信号(Wli、iは正の整数)に従ってカラムアドレス信号CA及びバンクアドレス信号BALの発生時点を制御する。すなわち、書込み命令信号PWAが活性化される時点を基準として、アドレス信号をレイテンシー情報に基づいたクロックサイクルほど遅延することでカラムアドレス及びバンクアドレスの発生(活性化)時点を調節する。
マスタユニット210は、内部クロック信号PCLK、書込み命令信号PWA及び書込みレイテンシー信号WLiに応答してマスタ信号PWA_WL5、PWA_WL1、PWA_BLを発生させる。ここで、書込み命令信号PWAは、外部から入力される書込み命令に応答して命令語検出回路180によって発生する信号である。
図3は、図2に図示されたマスタユニット210の一具現例を示す回路図である。
これを参照すれば、マスタユニット210は、書込みマスタ信号発生部310とバーストマスタ信号発生部330とを含む。
書込みマスタ信号発生部310は、直列(cascadeあるいはseries)に連結される複数のレジスタ311〜317及び複数のマルチプレクサ321〜327を含む。本実施形態で各レジスタ311〜317は、フリップフロップとして具現される。書込みマスタ信号発生部310を構成するフリップフロップの数は、書込みレイテンシーの最大値によって決定される。すなわち、書込みレイテンシーWLの最大値がM(Mは、1以上の正の整数)であれば、書込みマスタ信号発生部310のフリップフロップはM個備えられることが望ましい。本実施形態では、書込みレイテンシーWLの最大値は7(M=7)であり、バースト長(burst length)は8であると仮定する。しかし、他の実施形態では、WLの最大値が7ではない他の値であり、バースト長も8ではない他の値であり得る。
各フリップフロップ311〜317のクロック端子CKには、内部クロック信号PCLKが入力される。各マルチプレクサ321〜326は、対応する書込みレイテンシー信号(Wli、i=1〜M)に応答して、前のフリップフロップの出力信号と書込み命令信号PWAとの中の何れか一つを選択して出力する。書込みレイテンシー信号(Wli、i=1〜M)は、設定された書込みレイテンシーに基づいて、MRS/EMRS回路190から出力される信号である。例えば、書込みレイテンシーが7である場合、WL7のみが第1ロジックレベル(例えば、ロジックハイレベルまたはロジック“1”)で活性化され、残りの信号(Wli、i=1、2、3、4、5、6)は第2ロジックレベル(例えば、ロジックローレベルまたはロジック“0”)で非活性化されうる。
第1ないし第6マルチプレクサ321〜326は、対応する書込みレイテンシー信号(Wli、i=1〜6)が活性化された場合には、書込み命令信号PWAを選択して出力し、対応する書込みレイテンシー信号(Wli、i=1〜6)が非活性化された場合には、前のフリップフロップの出力信号を選択して出力する。第7マルチプレクサ327は、対応する書込みレイテンシー信号WL7が活性化された場合には、書込み命令信号PWAを選択して出力し、対応する書込みレイテンシー信号WL7が非活性化された場合には、ローレベル第2ロジックレベル(例えば、ロジック“0”)を出力する。
各フリップフロップ311〜317は、入力された信号を内部クロック信号PCLKに同期して出力信号として出力する。説明の便宜上、第1フリップフロップ311の出力信号PWA_WL1を第1書込みマスタ信号といい、第5フリップフロップ315の出力信号PWA_WL5を第2書込みマスタ信号という。
したがって、書込みマスタ信号発生部310は、書込み命令信号PWAを決まった遅延期間(例えば、内部クロック信号PCLKの整数倍、すなわち内部クロック信号PCLKの一周期(一クロックサイクル、tCKの整数倍)遅延させ、遅延された信号の中に所定の信号を書込みマスタ信号PWA_WL1、PWA_WL5として出力する。書込みマスタ信号PWA_WL1、PWA_WL5は、tCCDほどの間隔を有しうる。tCCDとは、CAS命令語と次のCAS命令語間のディレイ(CAS to CAS command delay)である。すなわち、tCCDとは、命令語間の最小間隔をクロックサイクルtCK数で表したものである。一般的に、tCCDは、半導体装置の製造前に既に決定され、(BL/2)と一致する場合が多い。BLは、バースト長(burst length)を意味する。そして、tCKは、内部クロック信号PCLのクロックサイクル数を表わす単位として使われる。すなわち、1tCKは、内部クロック信号PCLKの一クロックサイクル(一周期)を意味する。
書込みレイテンシーが7である場合には、書込み命令信号PWAは第7フリップフロップ317の入力信号として入力されて、第6、第5、第4、第3、第2及び第1フリップフロップ316、315、314、313、312、311を順次経由する。したがって、第2書込みマスタ信号PWA_WL5は、書込み命令信号PWAに比べて約3tCKほど遅延されて発生し、第1書込みマスタ信号PWA_WL1は、書込み命令信号PWAに比べて書込みレイテンシーに対応するクロックサイクル(例えば、すなわち7tCKまたはクロックサイクル)ほど遅延されて発生する。
書込みレイテンシーが6であるの場合には、書込み命令信号PWAは第6フリップフロップ 316の入力信号として入力されて、第5、第4、第3、第2及び第1フリップフロップ315、314、313、312、311を順次経由する。したがって、第2書込みマスタ信号PWA_WL5は、書込み命令信号PWAに比べて約2tCKまたはクロックサイクルほど遅延されて発生し、第1書込みマスタ信号PWA_WL1は、書込み命令信号PWAに比べて書込みレイテンシーに対応するクロックサイクル(例えば、6tCKまたはクロックサイクル)ほど遅延されて発生する。
書込みレイテンシーが異なる値(例えば、5、4、3、2あるいは1)に設定された場合にも、書込みマスタ信号発生部310の動作は、前述した書込みレイテンシーが7、6である場合と同一である。但し、書込みレイテンシーが4、3、2、あるいは1である場合には、書込み命令信号PWAは第4、第3、第2あるいは第1 フリップフロップ314、313、312、311の入力信号として入力されるので、第2書込みマスタ信号PWA_WL5は発生または活性化(例えば、第1ロジックレベルで設定)されず、第1書込みマスタ信号PWA_WL1のみ発生または活性化される。
バーストマスタ信号発生部330の構成から分かるように、バーストマスタ信号発生部330も一つ以上のレジスタ331〜334を含む。本実施形態では、各レジスタ331〜334はフリップフロップとして具現される。
バーストマスタ信号発生部330を構成するフリップフロップの数は、バースト長(Burst Length、BL)によって決定される。具体的には、バーストマスタ信号発生部330のフリップフロップの数は、(BL/2)であることが望ましい。本実施形態ではBL=8であるので、バーストマスタ信号発生部330のフリップフロップの数は4である。説明の便宜上、各フリップフロップ331〜334を第8ないし第11フリップフロップという。第8ないし第11フリップフロップ331〜334のクロック端子CKには、内部クロック信号PCLKが入力される。
第8ないし第11フリップフロップ331〜334は、直列に連結されて、前の(previous)または先行(preceding)するフリップフロップの出力信号を受信する。第8フリップフロップ331は、第1フリップフロップ311の出力信号である第1書込みマスタ信号PWA_WL1を受信し、第9フリップフロップ332は、第8フリップフロップ331の出力信号を受信し、第10フリップフロップ333は、第9フリップフロップ332の出力信号を受信し、第11フリップフロップ334は、第10フリップフロップ333の出力信号を受信する。そして、第11フリップフロップ334の出力信号がバーストマスタ信号PWA_BLとして出力される。
したがって、バーストマスタ信号発生部330は、書込みマスタ信号発生部310の最終出力信号、すなわち、第1書込みマスタ信号PWA_WL1を(BL/2)ほど遅延してバーストマスタ信号PWA_BLを出力する。結果として、バーストマスタ信号発生部330は、書込み命令信号PWAに比べて書込みレイテンシーWLほど遅延された信号を(BL/2)ほどさらに遅延して出力する。
図4は、図2に図示されたスレーブユニット(22i、230、i=0〜n)の一具現例を示す回路図である。スレーブユニット(22i、230、i=0〜n)は、任意の数のスレーブユニットを表われうる。したがって、図4には、カラムアドレス信号のためのスレーブユニット(22i、i=0〜n)一つとバンクアドレス信号のためのスレーブユニット230一つのみが図示されているが、カラムアドレス信号とバンクアドレス信号とを構成するビットの数ほどスレーブユニットがさらに備えられうる。アドレス信号ADDは、カラムアドレス信号Aとバンクアドレス信号BAとを含む。
カラムアドレス信号Aとバンクアドレス信号BAは、アドレスバッファ(図1の120)の出力信号であるかアドレスバッファ(図1の120)の出力信号をラッチ、サンプリングまたは遅延した信号であり得る。
アドレス信号A、BA、CAあるいはBALに付く添字(i)あるいは数字は、アドレス信号中の任意の一ビットあるいは特定の一ビットを意味する。また、本実施形態では、一ビットのバンクアドレス信号BA0のみ図示されているが、バンクアドレス信号が複数のビットで構成されうる。したがって、合計スレーブユニットの数は、カラムアドレスのビット数にバンクアドレスのビット数を加えた個数であることが望ましい。
各スレーブユニット(22i、230、i=0〜n)は、マスタユニット210から出力される複数(ここでは、3である)のマスタ信号PWA_WL5、PWA_WL1、PWLA_BLに応答して、アドレス信号の任意の一ビット信号に対応する遅延アドレスビット信号を発生させる。
図4Aに図示されたスレーブユニット(22i、i=0〜n)と図4Bに図示されたスレーブユニット230との構成と動作は同一である。但し、図4Aに図示されたスレーブユニット(22i、i=0〜n)は、カラムアドレス信号の任意の一ビット信号(Ai、i=0〜n)を受信し、受信された信号を書込みレイテンシーを反映して遅延させ、遅延カラムアドレス信号(Cai、i=0〜n)を発生させる。
図4Bに図示されたスレーブユニット230は、バンクアドレス信号の任意の一ビット信号BA0を受信し、受信された信号を入力レイテンシーを反映して遅延させ、遅延バンクアドレス信号BAL0を発生させる。
カラムアドレス信号のためのスレーブユニット(22i、i=0〜n)は、複数(ここでは、3)のフリップフロップ411、412、413とマルチプレクサ421とを含む。
第1フリップフロップ411のクロック端子CKには、第2書込みマスタ信号PWA_WL5が入力され、入力端子にはカラムアドレスビット信号Aiが入力される。したがって、第1フリップフロップ411は、第2書込みマスタ信号PWA_WL5に応答して入力信号を出力する。第2フリップフロップ412のクロック端子CKには、第1書込みマスタ信号PWA_WL1が入力され、入力端子にはマルチプレクサ421の出力信号が入力される。マルチプレクサ421は、書込みレイテンシーコード信号WL_1234に応答してカラムアドレスビット信号と前のフリップフロップ(ここでは、第1フリップフロップ411)の出力信号のうち何れか一つを選択して出力する。書込みレイテンシーコード信号WL_1234は、入力レイテンシーが1ないし4である時は、第1ロジックレベル(例えば、ロジックハイレベルまたはロジック“1”)で活性化され、5以上である時は、第2ロジックレベル(例えば、ロジックローレベル)で非活性化される信号である。第2フリップフロップ412は、マルチプレクサ421の出力信号を受信し、第1書込みマスタ信号PWA_WL1に応答して入力信号を出力する。
第3フリップフロップ413のクロック端子CKにはバーストマスタ信号PWA_BLが入力され、入力端子には第2フリップフロップ412の出力信号が入力される。したがって、第3フリップフロップ413は、バーストマスタ信号PWA_BLに応答して入力信号を出力する。第3フリップフロップ413の出力信号が遅延カラムアドレスビット信号CAiとなる。
バンクアドレス信号のためのスレーブユニット230の構成と動作は、カラムアドレス信号のためのスレーブユニット(22i、i=0〜n)の構成と動作と同一なので、これについての詳細な説明は省略する。
スレーブユニット(22i、i=0〜n、230)は、結果として、カラム(あるいはバンク)アドレス信号を受信し、マスタユニット210から発生するマスタ信号PWA_WL5、PWA_WL1、PWA_BLのうち活性化されたマスタ信号に順次応答して、受信されたアドレス信号Ai、BA0を順次ラッチして出力することによって、最終的には、受信されたアドレス信号をWL+BL/2ほど遅延して出力する。
図5Aは、書込みレイテンシーが6である場合の本発明の好適な第1実施形態に係るレイテンシー制御回路200の動作を示す信号タイミング図である。図5Bは、書込みレイテンシーが4であるの場合の本発明の好適な第1実施形態に係るレイテンシー制御回路200の動作を示す信号タイミング図である。図5A及び図5Bは、0時点から10時点までの一連の時間単位によって表わされる、クロック信号の進行(progression)の間の信号遷移を図示する。
0時点で外部から書込み命令WRが入力されれば、書込み命令信号PWAが発生する。また、書込み命令WRとともに、入力データD0〜D7が書込まれるメモリセルを指定するためのアドレス信号ADDが入力される。0時点で書込み命令WR印加後、tCCD間隔を置いて次の命令が印加されうるが、ここでは、説明の便宜上、0時点に印加される一つの書込み命令WRのみを基準として説明する。
まず、図3、図4及び図5Aをともに参照して、書込みレイテンシーが6であり、tCCDが4tCKである場合のレイテンシー制御回路200の動作を説明すれば次のようである。
マスタユニット210の書込みマスタ信号発生部310の動作を見れば、書込みレイテンシーが6であるので、WL6のみ活性化されて残りのレイテンシー信号(Wli、i=1、2、3、4、5、7)は非活性化される。したがって、第6マルチプレクサ326は、書込み命令信号PWAを選択して出力し、残りのマルチプレクサ325〜321は、各々前のフリップフロップ316〜312の出力信号を選択して出力する。したがって、書込み命令信号PWAは、第6フリップフロップ316に入力され、内部クロック信号PCLKに同期して出力される。第5マルチプレクサ325は、前のフリップフロップ、すなわち第6フリップフロップ316の出力信号を選択して出力し、これにより第5フリップフロップ315は、第6フリップフロップ316の出力信号を受信する。第5フリップフロップ315は、内部クロック信号PCLKに応答して入力信号を出力する。残りのマルチプレクサ324、323、322、321も前のフリップフロップの出力信号を選択して出力するので、残りのフリップフロップ324〜321も前のフリップフロップの出力信号を入力されて、内部クロック信号PCLKに応答して入力された信号を出力する。第5フリップフロップ315の出力信号が第2書込みマスタ信号PWA_WL5として出力され、第1フリップフロップ311の出力信号が第1書込みマスタ信号PWA_WL1として出力される。
したがって、第2書込みマスタ信号PWA_WL5は、書込み命令信号PWAに比べて約2tCK遅延されて発生し、第1書込みマスタ信号PWA_WL1は書込み命令信号PWAに比べて書込みレイテンシーに対応するクロックサイクル(この例では、WLが6であるので、約6tCK)ほど遅延されて発生する。
バーストマスタ信号発生部330は、書込みマスタ信号発生部310の最終出力信号(第2マスタ信号)を4tCKほど遅延してバーストマスタ信号PWA_BLを出力する。
スレーブユニット22i、230は、カラム及びバンクアドレス信号A、BAを含むアドレス信号ADDを第2書込みマスタ信号PWA_WL5に応答して出力し、第2書込みマスタ信号PWA_WL5に応答して出力された信号を再び第1書込みマスタ信号PWA_WL1に応答して出力し、第1書込みマスタ信号PWA_WL1に応答して出力された信号を最後にバーストマスタ信号PWA_BLに応答して出力することによって、遅延カラム及びバンクアドレス信号CA、BALを発生させる。したがって、遅延カラム及びバンクアドレス信号CA、BALは、アドレス信号ADDの入力時点(0)から(WL+BL/2)tCK、すなわち10tCK後に発生する。
図3、図4及び図5Bをともに参照して、書込みレイテンシーが4であり、tCCDが4tCKである場合のレイテンシー制御回路200の動作を説明すれば次のようである。
マスタユニット210の書込みマスタ信号発生部310の動作を見れば、書込みレイテンシーが4であるので、WL4のみ活性化されて残りのレイテンシー信号(Wli、i=1、2、3、5、6、7)は非活性化される。したがって、第4マルチプレクサ324は、書込み命令信号PWAを選択して出力し、書込み命令信号PWAは第4フリップフロップ324、第3フリップフロップ323、第2フリップフロップ322、及び第1フリップフロップ321を順次経由する。すなわち、書込み命令信号PWAはまず、第4フリップフロップ324によってラッチされ、第4フリップフロップ324の出力信号が第3フリップフロップ323によってラッチされ、第3フリップフロップ323の出力信号が第2フリップフロップ322によってラッチされ、第2フリップフロップ322の出力信号が第1フリップフロップ321によってラッチされて出力される。
したがって、第5フリップフロップ325の出力信号である第2書込みマスタ信号PWA_WL5は、活性化されない。そして、第1フリップフロップ321の出力信号である第1書込みマスタ信号PWA_WL1は、書込みレイテンシーに対応するクロックサイクル、すなわち4tCKほど遅延されて発生する。
バーストマスタ信号発生部330は、書込みマスタ信号発生部310の最終出力信号(第2マスタ信号)を4tCKほど遅延してバーストマスタ信号PWA_BLを出力する。
スレーブユニット22i、230は、カラム及びバンクアドレス信号A、BAを含むアドレス信号ADDを第1書込みマスタ信号PWA_WL1に応答して出力し、第1書込みマスタ信号PWA_WL1に応答して出力された信号をバーストマスタ信号PWA_BLに応答して出力することによって、遅延カラム及びバンクアドレス信号CA、BALを発生させる。したがって、遅延カラム及びバンクアドレス信号CA、BALは、アドレス信号の入力時点(0)から(WL+BL/2)tCK(例えば、8tCKまたはクロックサイクル)後に発生する。遅延カラム及びバンクアドレス信号CA、BALは、tCCD(4tCK)間隔で発生されうるが、図5A及び図5Bでは、0時点に入力される一つの書込み命令WRに対応する遅延カラム及びバンクアドレス信号CA、BALのみが図示されている。
スレーブユニット22i、230は、カラム及びバンクアドレス信号A、BAを含むアドレス信号ADDを第1書込みマスタ信号PWA_WL1に応答して出力し、第1書込みマスタ信号PWA_WL1に応答して出力された信号をバーストマスタ信号PWA_BLに応答して出力することによって、遅延カラム及びバンクアドレス信号CA、BALを発生させる。したがって、遅延カラム及びバンクアドレス信号CA、BALは、アドレス信号の入力時点(0)から(WL+BL/2)tCK(例えば、8tCKまたはクロックサイクル)後に発生する。遅延カラム及びバンクアドレス信号CA、BALは、tCCD(4tCK)間隔で発生されうるが、図5A及び図5Bでは、0時点に入力される一つの書込み命令WRに対応する遅延カラム及びバンクアドレス信号CA、BALのみが図示されている。
図3ないし図5Bでは、tCCD=4、BL=8である場合を中心に説明した。
しかし、マスタユニットとスレーブユニットは、tCCD及びBLによって変形されうる。
図6及び図7は、図2に図示されたマスタユニット及びスレーブユニットの他の一具現例を各々表わす回路図である。図6及び図7に各々図示されたマスタユニット610とスレーブユニット710は、CCD=2、BL=4である場合の具現例である。
これを参照すれば、図6に図示されたマスタユニット610は、図3に図示されたマスタユニット210とその構成及び動作が同一である。但し、書込みマスタ信号間の間隔がCCD(2tCK)の整数倍になるようにするために、追加的な書込みマスタ信号PWA_WL7、PWA_WL3が出力される。また、BL=4であるので、バーストマスタ信号PWA_BL’は、第1書込みマスタ信号PWA_WL1からBL/2(2tCK)ほど遅延して出力される。したがって、第9フリップフロップ332の出力信号がバーストマスタ信号PWA_BL’として出力される。この場合、第10及び第11フリップフロップ333、334は備えなくても良い。
図7を参照すれば、スレーブユニット710は、図4に図示されたスレーブユニット(22i、i=0〜n、230)に比べて追加的な書込みマスタ信号PWA_WL7、PWA_WL3に各々応答するフリップフロップ711、713が追加される。
スレーブユニット710は、マスタユニット610から出力される5個のマスタ信号PWA_WL7、PWA_WL5、PWA_WL3、PWA_WL1、PWA_BL’の各々に応答するフリップフロップ711〜715とマルチプレクサ721〜723とを含む。
マルチプレクサ721〜723は、各々対応する書込みレイテンシーコード信号WL_56、WL_34、WL_12に応答して前のフリップフロップの出力信号とアドレス信号Ai、BA0とのうち何れか一つを選択して出力する。WL_12、WL_34、WL_56は、書込みレイテンシー情報に基づいて活性化される。例えば、書込みレイテンシーが1または2である時はWL_12のみ活性化され、書込みレイテンシーが3または4である時はWL_34のみ活性化され、書込みレイテンシーが5または6である時はWL_56のみ活性化される。したがって、書込みレイテンシーが1または2である時は、アドレス信号Ai、BA0はフリップフロップ714、715によって順次遅延されて遅延カラムあるいはバンクアドレス信号Cai、BAL0として発生し、書込みレイテンシーが3または4である時はアドレス信号Ai、BA0はフリップフロップ713、714、715によって順次遅延されて遅延カラムあるいはバンクアドレス信号Cai、BAL0として発生する。
結果として、スレーブユニット(72i、i=0〜n、730)は、カラムあるいはバンクアドレス信号Ai、BA0を受信し、マスタユニット610から発生するマスタ信号PWA_WL7、PWA_WL5、PWA_WL3、PWA_WL1、PWA_BL’のうち活性化されたマスタ信号に順次応答して、受信されたアドレス信号Ai、BA0を順次ラッチして出力することによって、最終的には、受信されたアドレス信号を(WL+BL/2)ほど遅延して出力する。
図8は、本発明の好適な第2実施形態に係るレイテンシー制御回路200’を示すブロック図である。
図8を参照すれば、本発明の好適な第2実施形態に係るレイテンシー制御回路200’も図2に図示された本発明の好適な第1実施形態に係るレイテンシー制御回路200’と同様に、マスタユニット810と複数のスレーブユニット(82i、i=0〜n、830)とを含み、書込みレイテンシー信号(Wli、iは正の整数)に基づいてカラムアドレス信号CA及びバンクアドレス信号BALの発生時点を制御する。
図9は、図8に図示されたマスタユニット810の一具現例を示す回路図である。
これを参照すれば、マスタユニット810は、直列に連結される複数(ここでは、8)のレジスタ911〜918及び複数(ここでは、5)の組合わせ部921〜925を含む。本実施形態で、各レジスタ911〜918は、フリップフロップとして具現され、組合わせ部921〜925は、論理積ゲート(AND gate)として具現される。
説明の便宜上、フリップフロップを第1ないし第8フリップフロップ911〜918と称し、論理積ゲートを第1ないし第5論理積ゲート921〜925と称する。
第1ないし第8フリップフロップ911〜918は直列に連結され、そのクロック端子CKには内部クロック信号PCLKが入力される。第1フリップフロップ911は、書込み命令信号PWAを入力されて第2ないし第8フリップフロップ912〜918は、各々前のフリップフロップの出力信号を入力されて、内部クロック信号PCLKに同期して入力信号を出力する。したがって、第1ないし第8フリップフロップ911〜918は、1ないし8tCKほど遅延された書込み命令信号を発生させる。
第1論理積ゲート921は、書込み命令信号PWAと内部クロック信号PCLKとを論理積して第1マスタ信号CLK0を発生させる。第2論理積ゲート922は、第2フリップフロップ912の出力信号(すなわち、2tCKほど遅延された書込み命令信号)と内部クロック信号PCLKとを論理積して第2マスタ信号CLK2を発生させる。第3論理積ゲート923は、第4フリップフロップの出力信号(すなわち、4tCKほど遅延された書込み命令信号)と内部クロック信号PCLKとを論理積して第3マスタ信号CLK4を発生させる。第4論理積ゲート924は、第6フリップフロップ916の出力信号(すなわち、6tCKほど遅延された書込み命令信号)と内部クロック信号PCLKとを論理積して第4マスタ信号CLK6を発生させる。そして、第5論理積ゲート925は、第8フリップフロップ918の出力信号(すなわち、8tCKほど遅延された書込み命令信号)と内部クロック信号PCLKとを論理積して第5マスタ信号CLK8を発生させる。
したがって、マスタユニット810は、書込み命令信号PWAを内部クロック信号PCLKの整数倍(クロックサイクルの整数倍)単位で遅延させ、遅延された信号の中に所定の信号をマスタ信号として出力する。マスタ信号は、tCCDの整数倍ほどの間隔を有することが望ましい。本実施形態で、tCCDは2である場合であって、第1ないし第5マスタ信号CLK0、CLK2、CLK4、CLK6、CLK8は2tCK間隔を有する。
図10は、図8に図示されたスレーブユニットの一具現例を示す回路図である。図10に図示されたスレーブユニット(82i、i=0〜n)は、図9に図示されたマスタユニット810の出力信号CLK0、CLK2、CLK4、CLK6、CLK8に応答して動作する。
図10を参照すれば、スレーブユニット(82i、i=0〜n)は、直列に連結される複数(ここでは、5)のレジスタ1011〜1015、複数(ここでは、5)のスィッチ1021〜1025及び出力ラッチ1030を含む。本実施形態で、各レジスタ1011〜1015はフリップフロップとして具現され、各スィッチ1021〜1025は伝送ゲートとして具現される。
スレーブユニット(82i、i=0〜n)は、マスタユニット810から出力される複数(ここでは、5である)のマスタ信号CLK0、CLK2、CLK4、CLK6、CLK8に応答して、アドレス信号の任意の一ビット信号(Ai、i=0〜n)に対応する遅延アドレスビット信号(Cai、i=0〜n)を発生させる。
さらに具体的に記述すれば、第1ないし第5フリップフロップ1011〜1015は、各々第1ないし第5マスタ信号CLK0、CLK2、CLK4、CLK6、CLK8をクロック端子CKの入力信号として受信する。第1フリップフロップ1011は、アドレス信号Aiを受信して、第1マスタ信号CLK0に応答して出力する。第2ないし第5フリップフロップ1012〜1015は、各々前のフリップフロップ1011〜1014の出力信号を受信して、第2ないし第5マスタ信号CLK2、CLK4、CLK6、CLK8に応答して出力する。
第1ないし第5マスタ信号CLK0、CLK2、CLK4、CLK6、CLK8が2tCK間隔を有する信号であるので、第1ないし第5フリップフロップ1011〜1015は、受信されたアドレス信号Aiに比べて0、2、4、6、8tCKずつ遅延されたアドレス信号Ai_12、Ai_34、Ai_56、Ai_78、Ai_910を各々発生する。
第1ないし第5フリップフロップの出力信号Ai_12、Ai_34、Ai_56、Ai_78、Ai_910は、各々第1ないし第5スィッチ1021〜1025を介して選択的に出力ラッチ1030に伝達される。第1ないし第5スィッチ1021〜1025は、各々対応する書込みレイテンシーコード信号WL_12、WL_34、WL_56、WL_78、WL_910に応答して開閉される。
書込みレイテンシーコード信号WL_12、WL_34、WL_56、WL_78、WL_910は、書込みレイテンシー信号WLに基づいて活性化される。例えば、書込みレイテンシーが1または2である時はWL_12のみ活性化され、書込みレイテンシーが3または4である時はWL_34のみ活性化され、書込みレイテンシーが5または6である時はWL_56のみ活性化される。本実施形態では、書込みレイテンシーが9であると仮定する。したがって、WL_910が活性化されて、第5フリップフロップの出力信号(Ai_910)が出力ラッチ1030に伝達される。出力ラッチ1030の前端に、第1ないし第5スィッチ1021〜1025から出力される信号を一時的にラッチするための臨時ラッチ(図示せず)がさらに備えられうる。出力ラッチ1030は、ラッチクロック信号LCLKに応答して入力信号を遅延アドレス信号CAiとして出力する。ラッチクロック信号LCLKは、書込み命令WRをWL(あるいは、WL+AL)ほど遅延された信号を内部クロック信号PCLKと組合わせて得られる信号である。したがって、ラッチクロック信号LCLKは、書込み命令WRをWLあるいはWL+ALほど遅延されて発生する。
結果として、スレーブユニット(82i、i=0〜n)は、カラムアドレス信号Aiを受信し、マスタユニット810から発生するマスタ信号CLK0、CLK2、CLK4、CLK6、CLK8に順次応答して、受信されたアドレス信号Aiを順次出力することによって、最終的には、受信されたカラムアドレス信号Aiを書込みレイテンシーほど遅延して出力する。図10に図示されたスレーブユニット(82i、i=0〜n)がバンクアドレス信号にも適用されうる。
スレーブユニット(82i、i=0〜n)を構成するフリップフロップの数及びスィッチの数は書込みレイテンシーの最大値によって変わることがあり、tCCDによって変わることもある。
図9及び図10に図示されたマスタユニット810とスレーブユニット(82i、i=0〜n)は、tCCDが2である場合である。tCCDが4である場合には、マスタユニット810から出力されるマスタ信号の間隔は4tCKであることが望ましい。したがって、図9に図示されたマスタユニット810から第1、第3、第5マスタ信号CLK0、CLK4、CLK8のみ出力され、第2、第4マスタ信号CLK2、CLK6は出力される必要がない。この場合、スレーブユニット(82i、i=0〜n)で第2、第4マスタ信号CLK2、CLK6を受信するフリップフロップ1012、1014は不要であるので、スレーブユニットを構成するフリップフロップの数はさらに減る。
図11は、書込みレイテンシーが9である場合の本発明の好適な第2実施形態に係るレイテンシー制御回路200’の動作を示す信号タイミング図である。図9、図10及び図11をともに参照して、レイテンシー制御回路200’の動作を説明すれば次のようである。
0時点で外部から書込み命令WRが入力されれば、書込み命令信号PWAが発生する。また、書込み命令WRとともにアドレス信号ADDが入力される。
書込み命令信号PWAと内部クロック信号PCLKとを組合わせて第1マスタ信号CLK0が発生する。そして、2、4、6、8tCKほど遅延された書込み命令信号と内部クロック信号PCLKとを各々組合わせて第2、3、4、5マスタ信号CLK2、CLK4、CLK6、CLK8が発生する。
スレーブユニット(82i、i=0〜n)は、受信されたアドレス信号Aiをマスタユニット810から発生するマスタ信号CLK0、CLK2、CLK4、CLK6、CLK8に順次応答して出力することによって、受信されたアドレス信号Aiに比べて0、2、4、6、8tCKずつ遅延されたアドレス信号Ai_12、Ai_34、Ai_56、Ai_78、Ai_910を各々発生させる。図11では、受信されたアドレス信号Aiに比べて4、6、8tCKずつ遅延されたアドレス信号Ai_56、Ai_78、Ai_910が図示される。
遅延されたアドレス信号のうち一つ(Ai_910)がラッチクロック信号LCLKに応答してラッチされて遅延アドレス信号CAiとして発生する。遅延アドレス信号CAiは、tCCD(2tCK)間隔に発生されうるが、図11では0時点に入力される一つの書込み命令WRに対応する遅延アドレス信号CAiのみが図示されている。
前述した実施形態によるレイテンシー制御回路200、200’は、レイテンシー情報、特に書込みレイテンシー情報によってアドレスを遅延するかアドレスの発生時点を制御する。しかし、本発明の好適なレイテンシー制御回路は、レイテンシー情報によって命令語を遅延するか、命令信号の発生時点を制御するのに適用されうる。
図12は、図1に図示された命令語検出回路の一具現例180を示すブロック図である。これを参照すれば、命令語検出回路180は、命令バッファ1210と命令デコーダ1220とを含む。半導体メモリ装置100が図12に図示された命令語検出回路180を含む場合は、命令信号に対して本発明の好適なレイテンシー制御方法を適用しない場合である。
図13は、図1に図示された命令語検出回路の他の一具現例180’を示すブロック図である。これを参照すれば、命令語検出回路180’は、命令バッファ1210、命令信号のためのレイテンシー制御回路1300及び命令デコーダ1220を含む。半導体メモリ装置100が図13に図示された命令語検出回路180’を含む場合は、命令信号に対して本発明の好適なレイテンシー制御方法を適用する場合である。
命令信号のためのレイテンシー制御回路1300は、追加レイテンシー信号(Alj、jは正の整数)に基づいて命令信号(CMD、例えば、/WE、/CS、/CAS)の内部発生時点を制御する。すなわち、命令信号のためのレイテンシー制御回路1300は、追加レイテンシー信号(Alj、jは正の整数)に基づいて命令信号(CMD、例えば、/WE、/CS、/CAS)を遅延する。
命令信号のためのレイテンシー制御回路1300の一具現例が図14に図示される。
図14を参照すれば、レイテンシー制御回路1300は、図2あるいは図8に図示されたレイテンシー制御回路200、200’と同様に、マスタユニット1310と複数のスレーブユニット(132i、i= 0〜k)とを含む。
マスタユニット1310は、内部クロック信号PCLK、命令基準信号INCMD及び追加レイテンシー信号ALiに応答して一つ以上のマスタ信号MCLKを発生させる。命令基準信号INCMDは、マスタユニット1310が内部クロック信号PCLKの整数倍(クロックサイクルの整数倍)間隔を有するマスタ信号MCLKを発生させるのに基準となる信号である。命令基準信号INCMDは、外部から半導体メモリ装置100に命令信号が印加される時、必ずしも活性化される/CS信号であるか、これに基づいた信号であることが望ましい。
スレーブユニット(132i、i=0〜k)は、対応する命令信号/WE、/CS、…、/CASをマスタユニット210から発生する一つ以上のマスタ信号MCLKLに順次応答してラッチして出力することによって、最終的に、受信された命令信号/WE、/CS、…、/CASをALほど遅延して出力する。
マスタユニット1310とスレーブユニット(132i、i=0〜k)は、前述したマスタユニット210、610、あるいは810とスレーブユニット(22i、710、あるいは82i)の構成と各々同様に具現されうる。但し、入出力される信号においては相違する。したがって、マスタユニット1310とスレーブユニット(132i、i=0〜k)との詳細な構成及び動作についての説明は省略する。
本発明の好適な一実施形態に係る命令信号のためのレイテンシー制御回路1300は、命令デコーダ1220前に位置する。しかし、命令信号のためのレイテンシー制御回路1300が命令デコーダ1220後に位置することもできる。すなわち、デコーディングされた命令信号を追加レイテンシーALによって制御することもできる。
命令信号のためのレイテンシー制御回路1300が含まれれば、書込み命令信号PWAは追加レイテンシー情報に基づいて発生する。すなわち、外部から印加される書込み命令に比べてALに対応するクロックサイクル後に書込み命令信号PWAが発生(活性化)する。したがって、ALに対応して遅延された書込み命令信号PWAを基準として制御される遅延カラムあるいはバンクアドレス信号CAあるいはBALは、追加レイテンシー情報及び書込みレイテンシー情報に基づいて発生する。また、書込み命令信号PWAは、レイテンシー情報と関係なく直ちに発生し、遅延カラムあるいはバンクアドレス信号CAあるいはBALは追加レイテンシー情報及び書込みレイテンシー情報に基づいて発生されてもよい。
前述した本発明の好適な実施形態では、レイテンシー回路のマスタユニットから発生する複数のマスタ信号間の間隔が約tCCD間隔を有するように設定されるが、これに限定されるものではない。
図15は、本発明の好適な第3実施形態に係るレイテンシー制御回路200”を示す回路図である。
本発明の好適な第3 実施形態に係るレイテンシー制御回路200”は、本発明の好適な他の実施形態に係るレイテンシー制御回路200、200’と同様に、マスタユニット410とスレーブユニット420とを含む。図15には、便宜上、一つのスレーブユニット420のみが図示されるが、アドレス信号のビット数ほどのスレーブユニット420が備えられうる。すなわち、レイテンシー制御回路200”は、マスタユニット410から出力される複数のマスタ信号CSiを共通に受信する複数のスレーブユニットを備える。
本発明の好適な第3実施形態に係るレイテンシー制御回路200”は、tCCD=2、BL=4、最大書込みレイテンシーWLは7であると仮定した場合の具現例である。
図15を参照すれば、マスタユニット410は、直列(cascadeあるいはseries)に連結される複数のレジスタ411〜419及び複数のマルチプレクサ321〜327を含む。本実施形態で各レジスタ411〜419は、フリップフロップとして具現される。マスタユニット410を構成するフリップフロップの数は、書込みレイテンシーWLの最大値及びバースト長BLによって決定される。例えば、DDR2メモリ装置で、書込みレイテンシーの最大値が M(Mは、1以上の正の整数)であり、バースト長がBLであれば、マスタユニット410のフリップフロップは少なくても(WL+BL/2)個備えられることが望ましい。
マスタユニット410の構成は、図3に図示されたマスタユニット210の構成と類似している。マスタユニット410で“410-1”、“410-2”に表示された部分は、図3に図示されたマスタユニット210で書込みマスタ信号発生部310及びバーストマスタ信号発生部330に各々対応する。但し、マスタユニット410から出力される複数のマスタ信号Csi、例えば、CS1〜CS6の間隔がtCCDの整数倍にならないこともあるという点で差がある。すなわち、マスタユニット410から出力される複数のマスタ信Csi、例えば、CS1〜CS6のうち隣接するマスタ信号間の間隔は、tCCDを超えない範囲内で適切に決定されうる。
本発明の好適な一実施形態では、マスタ信号間の間隔は(BL/2-0.5)tCK、すなわち、tCCD-0.5tCK以下であり得る。0.5tCKは、フリップフロップを介して信号(例えば、PWAあるいはAi)を伝達するに当たってマージンを考慮したことである。マージン(0.5tCK)は変わりうる。したがって、隣接するマスタ信号間の間隔は(BL/2-α)tCK以下であり、αは0以上であり、 tCCDより小さい(望ましくは、1より小さな)実数である。
このように、マスタ信号間の間隔をtCCD間隔ではない(BL/2-α)tCKに調節するために、マスタユニットを構成するフリップフロップの内部ノードから信号を出力する必要がある。フリップフロップの構成については詳しく後述される。
このように、マスタ信号間の間隔をtCCD間隔ではない(BL/2-α)tCKに調節するために、マスタユニットを構成するフリップフロップの内部ノードから信号を出力する必要がある。フリップフロップの構成については詳しく後述される。
図15に図示された本発明の好適な一実施形態では、マスタ信号CSi間の間隔が(BL/2-0.5)tCK、すなわち、1.5tCKである。しかし、マスタ信号CSi間の間隔がすべて1.5tCKである必要はなく、1.5、1.0 tCKなど相異なる間隔を有することもある。また、全体的な遅延時間を適切に調節するために、マスタ信号CSi間の間隔のうち少なくとも一つは1.0tCK以下(例えば、0.5tCK)になることもある。
スレーブユニット420は、複数(ここでは、6)のフリップフロップ421〜426とマルチプレクサ431〜435とを含む.
スレーブユニット420のフリップフロップ421〜426は直列に連結され、マスタユニット410から出力される複数のマスタ信号CSiのうち対応する信号に応答して、入力される信号を受信する。スレーブユニット420は、書込み命令信号PWAに応答してアドレス信号TAiをラッチして出力するためのフリップフロップ427をさらに備えうる。アドレス信号TAiは、アドレスバッファ(図1の120)から出力される信号(ADD)であり得る。フリップフロップ427は、アドレスバッファ(図1の120)が次のアドレス信号を出力する前に前のアドレス信号をラッチする役割を果たすことができる。
スレーブユニット420のフリップフロップ421〜426は直列に連結され、マスタユニット410から出力される複数のマスタ信号CSiのうち対応する信号に応答して、入力される信号を受信する。スレーブユニット420は、書込み命令信号PWAに応答してアドレス信号TAiをラッチして出力するためのフリップフロップ427をさらに備えうる。アドレス信号TAiは、アドレスバッファ(図1の120)から出力される信号(ADD)であり得る。フリップフロップ427は、アドレスバッファ(図1の120)が次のアドレス信号を出力する前に前のアドレス信号をラッチする役割を果たすことができる。
マルチプレクサ431〜435は、各々対応する書込みレイテンシーコード信号WL_67、WL_5、WL_34、WL_2、WL_1に応答して前のフリップフロップの出力信号とアドレス信号Aiとのうち何れか一つを選択して出力する。WL_67、WL_5、WL_34、WL_2、WL_1は、書込みレイテンシー情報に基づいて活性化される。例えば、書込みレイテンシーが1である時はWL_1のみ、書込みレイテンシーが2である時はWL_2のみ活性化され、書込みレイテンシーが3または4である時はWL_34のみ活性化され、書込みレイテンシーが5である時はWL_5のみ、書込みレイテンシーが6または7である時はWL_67のみ活性化される。したがって、書込みレイテンシーが1である時はアドレス信号Aiは、フリップフロップ422、421によって順次遅延されて遅延アドレス信号CAiとして発生し、書込みレイテンシーが6または7である時はアドレス信号Aiはフリップフロップ426、425、424、423、422及び421によって順次遅延されて遅延アドレス信号CAiとして発生する。
結果として、スレーブユニット420は、アドレス信号Aiを受信し、マスタユニット410から発生するマスタ信号CSiのうち活性化されたマスタ信号に順次応答して、受信されたアドレス信号Aiを順次ラッチして出力することによって、最終的には、受信されたアドレス信号を(WL+BL/2)ほど遅延して出力する。
図16Aは、書込みレイテンシーWLが7であり、バースト長BLが4である場合の本発明の好適な第3実施形態に係るレイテンシー制御回路200”の動作を示す信号タイミング図である。
図15及び図16Aをともに参照して、WLが7であり、tCCDが2tCKである場合のレイテンシー制御回路200”の動作を説明すれば次のようである。
マスタユニット410の動作を見れば、書込みレイテンシーが7であるのでWL7のみ活性化され、残りのレイテンシー信号(Wli、i=1〜6)は非活性化される。したがって、マルチプレクサ419は書込み命令信号PWAを選択して出力し、残りのマルチプレクサ418〜411は各々前のフリップフロップ419〜412の出力信号を選択して出力する。したがって、書込み命令信号PWAはフリップフロップ419に入力されて、内部クロック信号PCLKの立ち上がりエッジ(risingedge)に同期して出力される。フリップフロップ419の出力信号は、次のフリップフロップ418に入力されて内部クロックPCLKの立ち下がりエッジ(fallingedge)に同期して第1マスタ信号CS1として出力され、また内部クロックPCLKの立ち上がりエッジに同期して出力される。フリップフロップ418の出力信号は、次のフリップフロップ417に入力されて内部クロックPCLKの立ち上がりエッジに同期して出力される。このような方式で書込み命令信号PWAは、9個のフリップフロップ(419から411まで)を経て、約1.5tCK間隔で第1ないし第6マスタ信号CS1〜CS6が発生する。
したがって、書込み命令WR及びアドレス信号ADDが入力される時点(0)から、約 1.5、3、4.5、6、7.5、8tCK後に各々第1ないし第6マスタ信号CS1〜CS6が活性化される。
スレーブユニット420は、アドレス信号Aiを第1マスタ信号CS1に応答して出力し、第1マスタ信号CS1に応答して出力された信号を再び第2マスタ信号CS2に応答して出力する方式で第1ないし第6マスタ信号CS1〜CS6に応答してアドレス信号Aiを順次遅延することによって、遅延アドレス信号CAiを発生させる。したがって、遅延アドレス信号CAiは、アドレス信号ADDの入力時点(0)から(WL+BL/2)tCK、すなわち9tCK後に発生する。
図16Bは、書込みレイテンシーが1であり、バースト長が4である場合の本発明の好適な第3実施形態に係るレイテンシー制御回路の動作を示す信号タイミング図である。
図16Bは、書込みレイテンシーWLが1であり、バースト長BLが4である場合の本発明の好適な第3 実施形態に係るレイテンシー制御回路200”の動作を示す信号タイミング図である。
図15及び図16Bをともに参照して、WLが1であり、tCCDが2tCKである場合のレイテンシー制御回路200”の動作を説明すれば次のようである。
マスタユニット410の動作を見れば、書込みレイテンシーが1であるのでWL1のみ活性化され、残りのレイテンシー信号(Wli、i=2〜7)は非活性化される。したがって、書込み命令信号PWAはフリップフロップ413に入力されて、内部クロック信号PCLKの立ち上がりエッジ(risingedge)に同期して出力される。フリップフロップ413の出力信号は次のフリップフロップ412に入力されて、内部クロックPCLKの立ち下がりエッジ(fallingedge)に同期して第 5マスタ信号CS5に出力されて、また内部クロックPCLKの立ち上がりエッジに同期して出力される。フリップフロップ413の出力信号は次のフリップフロップ411に入力されて、内部クロックPCLKの立ち上がりエッジに同期して出力される。フリップフロップ411の出力信号が第5マスタ信号CS5である。したがって、書込み命令信号PWAは、3個のフリップフロップ(413から411まで)を経て、約1.5tCK間隔で第5及び第6マスタ信号CS5、CS6が発生する。
したがって、書込み命令WR及びアドレス信号ADDが入力される時点(0)から、1.5、3tCK後に各々第5及び第6マスタ信号CS5、CS6が活性化される。残りのマスタ信号CS1〜CS4は活性化されない。
スレーブユニット420は、アドレス信号Aiを第5マスタ信号CS5に応答して出力し、第5マスタ信号CS5に応答して出力された信号を再び第6マスタ信号CS6に応答して出力することによって、遅延アドレス信号CAiを発生させる。したがって、遅延アドレス信号CAiは、アドレス信号ADDの入力時点(0)から(WL+BL/2)tCK、すなわち、3tCK後に発生する。
図17A及び図17Bは、各々本発明の好適な一実施形態に係るレイテンシー制御回路に使われるフリップフロップの回路図である。
図17Aを参照すれば、フリップフロップ1710は、スィッチ素子TG1、TG2及びインバータIV1、IV2、IV3を含む。スィッチ素子TG1、TG2は、伝送ゲート(transmissiongate)として具現されうる。
第1スィッチ素子TG1は、クロック信号PCLKの第1ロジックレベル(例えば、ロジックロー)に応答して入力信号を受信する。すなわち、第1スィッチ素子TG1は、クロック信号PCLKの第1ロジックレベルの間にオンされて入力信号を受信し、クロック信号PCLKの第2ロジックレベル(例えば、ロジックハイ)ではオフされる。インバータIV1、IV2、IV3はラッチの役割を果たす。第1スィッチ素子TG1を介して受信された信号は内部にラッチされ、また、第1出力信号OUTfとして出力される。第2スィッチ素子TG2は、クロック信号PCLKの第2ロジックレベルに回答してラッチされた信号を第2出力信号OUTrとして出力する。したがって、第1出力信号OUTfは、クロック信号PCLKの第1エッジ(例えば、立ち下がりエッジ)から出力され、第2出力信号OUTrは、クロック信号PCLKの第2エッジ(例えば、立ち上がりエッジ)から出力される。したがって、第1出力信号OUTfと第2出力信号OUTrは、クロック信号PCLKの1/2クロックサイクル間隔を有する。
図17Aを参照すれば、図17Bに図示されたフリップフロップ1720は、図17Aに図示されたフリップフロップ1710に比べて、遅延素子1721をさらに備える。遅延素子1721は、フリップフロップ1720の内部ノードの信号(例えば、インバータIV2の出力信号)を所定時間遅延して出力する。したがって、遅延素子1721の出力信号OUTsは、第2出力信号OUTrと所定間隔を有する。遅延素子1721の遅延時間を調節することによって、遅延素子1721の出力信号OUTsと第2 出力信号OUTrとの間隔は任意に調節されうる。これにより、マスタ信号間の間隔を調節できる。
図18は、本発明の好適な一実施形態に係る半導体メモリ装置2200を示すブロック図である。
図18を参照すれば、半導体メモリ装置2200は、命令語検出回路2210、アドレスバッファ2220、複数のバンク2230、クロック回路2240、レイテンシー制御回路2250、及び自動プリチャージ制御回路2300を備える。
図18に図示された半導体メモリ装置2200は動作周波数が1.6GHzであり、バンク数が 8個であり、命令語間の最小間隔(Column Command Delay:CCD)が4であるDDR 3DRAMである。半導体メモリ装置2200の概略的な動作は次のようである。
命令語検出回路2210は、外部から入力された命令信号/CS、/RAS、/CAS、/WE及び所定アドレスビット信号A10を受信し、受信信号をデコーディングして内部命令信号を出力する。特に、書き込み動作命令とともに所定アドレスビット信号A10がハイ(High)に入力されれば、命令語検出回路2210はライトオートプリチャージ命令信号WAPを出力する。
アドレスバッファ2220は、外部から入力されたアドレス(A0〜An、BA0〜BA2)をバッファリングして、ライトオートプリチャージ命令が実行されるバッファリングされたバンクアドレス(bBA0〜bBA2:bBA)及びメモリセルのアドレスADDRESSを出力する.
複数のバンク2230は、各々メモリセルアレイを含み、アドレスバッファ2220から出力されたバッファリングされたバンクアドレスbBA及びメモリセルのアドレスADDRESSに基づいてデータ入出力がなされるデータ保存場所である。また、複数のバンク2230の各々は、バッファリングされたバンクアドレスbBA及びライトオートプリチャージ命令WAPによって、ライトオートプリチャージ動作が実行される。
複数のバンク2230は、各々メモリセルアレイを含み、アドレスバッファ2220から出力されたバッファリングされたバンクアドレスbBA及びメモリセルのアドレスADDRESSに基づいてデータ入出力がなされるデータ保存場所である。また、複数のバンク2230の各々は、バッファリングされたバンクアドレスbBA及びライトオートプリチャージ命令WAPによって、ライトオートプリチャージ動作が実行される。
クロック回路2240は、外部クロック信号ECLKに基づいて内部クロック信号PCLKを生成する回路である。
レイテンシー制御回路2250は、内部クロック信号PCLK及びレイテンシー制御信号WLiに応答してオートプリチャージ命令信号WAP及びアドレスバッファ2220から出力されたバッファリングされたアドレス信号bBAとメモリセルのアドレスADDRESSとを所定の時間ほど遅延させる回路である。上記の所定の時間は、あらかじめ設定された書き込みレイテンシーtWL及びデータバースト区間tBURSTに対応する。
本実施形態で、書き込みレイテンシーtWLは、内部クロック信号PCLKの1クロックサイクルであり、データバースト区間tBURSTは内部クロック信号PCLKの4クロックサイクルであると仮定する。レイテンシー制御回路2250から書き込みレイテンシーtWL及びデータバースト区間tBURSTほど遅延されて出力されたバンクアドレス信号(dBA0〜dBA2:dBA)及びメモリセルのアドレス信号dADDRESSは、複数のバンク2230及び自動プリチャージ制御回路2300に入力される。したがって、レイテンシー制御回路2250にライトオートプリチャージ命令WAPが入力されてから書き込みレイテンシーtWL及びデータバースト区間tBURSTほどである5クロックサイクルが経った後、複数のバンク2230中でバンクアドレス信号dBA及びメモリセルのアドレス信号dADDRESSによって決定された所定のバンクのセルで書き込み(WRITE)動作が実行される。
レイテンシー制御回路2250は、前述した本発明の好適な実施形態に係るレイテンシー制御回路200、200’、200’’または1300であり得る。
自動プリチャージ制御回路2300は、レイテンシー制御回路2250から遅延されて出力されたライトオートプリチャージ命令信号dWAP及びバンクアドレス信号dBAを書き込み回復時間tWRほど遅延させて複数のバンク2230にプリチャージメイン信号(PAPB0〜PAPB7:PAPB)を出力する。したがって、書き込み動作が実行された後、プリチャージ動作が実行される時点を制御する役割を果たす。
図19は、本発明の好適な一実施形態に係る自動プリチャージ制御回路2300のブロック図である。
図19を参照すれば、自動プリチャージ制御回路2300は、プリチャージ命令遅延部2310、バンクアドレス遅延部2320及びプリチャージメイン信号生成部2330を備える。
プリチャージ命令遅延部2310は、内部クロック信号PCLKに応答して、ライトオートプリチャージ命令信号dWAPが入力される時点から相異なる遅延時間を有してイネーブルされる複数の第1プリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_d11を出力する。そして、プリチャージ命令遅延部2310は、ライトオートプリチャージ命令信号dWAPが入力される時点から書き込み回復時間tWRに対応する内部クロック信号PCLKのクロックサイクル数(ここでは、12)ほど遅延された第2プリチャージ命令遅延信号ddWAPを出力する。
複数の第1プリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_d11のイネーブルされる時点間の間隔、すなわち複数の第1プリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_d11のうち一つの信号と次の信号との間のイネーブルされる時点間隔は、命令語間の最小間隔tCCDに対応する内部クロック信号PCLKのクロックサイクル数(CCD=4)を超えないことが望ましい。これは、命令語間の最小間隔tCCD(ここでは、4クロックサイクル)単位でバンクアドレス信号dBA0、dBA1及びdBA2が変更されうるためである。
図20は、図19に図示されたプリチャージ命令遅延部2310の一具現例を示す回路図である。
図20を参照すれば、プリチャージ命令遅延部2310は、書き込み回復時間tWRに対応する内部クロック信号PCLKのクロックサイクル数ほどのレジスタが直列に連結された第1レジスタアレイ2311を備える。本実施形態では、書き込み回復時間tWRは15nsであり、内部クロック信号PCLKの一サイクル(周期)が1.25nsであるので、第1レジスタアレイ2311は12(15/1.25=12)個のレジスタを備える。
複数の第1プリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_d11の各々は、第1レジスタアレイ2311を構成するレジスタの中で三番目、七番目及び十一番目のレジスタから出力される。
第2プリチャージ命令遅延信号ddWAPは、第1レジスタアレイ2311を構成するレジスタの中で最後のレジスタすなわち、十二番目のレジスタから出力される信号である。
したがって、複数の第1プリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_d11及び第2プリチャージ命令遅延信号ddWAPのイネーブルされる時点の間隔は、内部クロック信号PCLKの3、4、4及び1クロックサイクルに対応するので、命令語間の最小間隔tCCDに対応する内部クロック信号PCLKのクロックサイクル数(CCD=4)を超えない。
バンクアドレス遅延部2320は、ライトオートプリチャージ命令信号dWAP及び第1プリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_d11に応答して、バンクアドレス信号dBAを遅延させる。
図21は、図19に図示されたバンクアドレス遅延部2320の一具現例を示す回路図である。
図21を参照すれば、バンクアドレス遅延部2320は、第1プリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_d11の数よりもう一つ多い数のレジスタが直列に連結された第2レジスタアレイ2321、2322、及び2323を備える。
第2レジスタアレイ2321、2322、及び2323の最初のレジスタは、ライトオートプリチャージ命令信号dWAPに応答して、バンクアドレス信号dBAの中で各々対応するビット信号dBA0、dBA1及びdBA2をラッチして出力する。
そして、第2レジスタアレイ2321、2322、及び2323の最初のレジスタを除外した残りのレジスタは、第1プリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_d11の中で対応する第1プリチャージ命令遅延信号に応答してすぐ前のレジスタから出力された信号をラッチして出力する。
バンクアドレス信号dBAをイネーブルされる時点の間隔が命令語間の最小間隔tCCDに対応する内部クロック信号PCLKのクロックサイクル数(CCD=4)を超えないプリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_d11に基づいて遅延させた理由は、DDR3の命令語間の最小間隔tCCDが内部クロック信号PCLKの4クロックサイクルに対応するためである。
プリチャージメイン信号生成部2330は、バンク遅延信号(ddBA0〜ddBA2:ddBA)及び第2プリチャージ命令遅延信号ddWAPに基づいてプリチャージメイン信号PAPBを出力する。
図19に図示されたプリチャージメイン信号生成部2330の一具現例を示す回路図である。
図19及び図22を参照すれば、プリチャージメイン信号生成部2330は、デコーダ2331及び論理積素子アレイ2332を備える。
デコーダ2331は、バンク遅延信号ddBAに基づいて、複数のバンク2230の各々に対応するプリチャージサブ信号(BANK0〜BANK7:BANK)を出力する。
論理積素子アレイ2332は、プリチャージサブ信号BANKのうち対応する信号と第2プリチャージ命令遅延信号ddWAPとを論理積演算する論理積素子が並列に連結されている。
第2プリチャージ命令遅延信号ddWAPは、第1レジスタアレイ2311の最後のレジスタから出力された信号であって、ライトオートプリチャージ命令信号dWAPを内部クロック信号PCLKの12クロックサイクルほど遅延させた信号である。したがって、プリチャージメイン信号生成部2330から出力されるプリチャージメイン信号PAPBは、ライトオートプリチャージ命令信号dWAPが入力された時点から書き込み回復時間tWRが経った後に出力される。
図23は、本発明の好適な一実施形態に係る自動プリチャージ制御回路2300の動作を示す信号タイミング図である。
図18、図19、図20、図21、図22及び図23を参照して、自動プリチャージ制御回路2300の動作を示す信号について説明する。
外部クロック信号ECLKの所定の立ち上がりエッジに同期して外部から書き込み命令WRが命令語間の最小間隔tCCD(ここでは、4クロックサイクル)に入力される。書き込み命令WRは、命令語検出回路2210に入力される命令信号/CS、/RAS、/CAS、/WEの組合わせによって決定される外部命令であって、書き込み命令WRとともに所定アドレスビット信号A10がハイ(High)に入力されれば、ライトオートプリチャージ命令信号WAPが内部的に発生する。
書き込み命令WRと同時にアドレスバッファ2220に書き込み命令WRが実行されるバンクを選択するためのバンクアドレス(BA0〜BA2:BA)が入力される。
書き込み命令WR及びバンクアドレスBAが入力された後にレイテンシー制御回路2250から書き込みレイテンシーtWL及びデータバースト区間tBURSTほどである5クロックサイクルが遅延された時点でライトオートプリチャージ命令信号dWAPがイネーブルされる。このとき、書き込み動作が実行される。
dBA_d1信号は、バンクアドレス遅延部2320の第2レジスタアレイ2321、2322、及び2323を構成する最初のレジスタから出力された信号であって、バッファリングされたバンクアドレス信号dBAがライトオートプリチャージ命令信号dWAPに応答して遅延されて出力される。
自動プリチャージ制御回路2300から出力された第1プリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_11及び第2プリチャージ命令遅延信号ddWAPは、各々がライトオートプリチャージ命令信号dWAPがイネーブル(enable)された後、内部クロック信号PCLKの3番目、7番目及び11番目のクロックサイクルの立ち上がりエッジに同期して出力される。
バンクアドレス遅延部2320から出力されるバンク遅延信号ddBAは、バンクアドレス信号dBAをライトオートプリチャージ命令信号dWAP及び第1プリチャージ命令遅延信号dWAP_d3、dWAP_d7及びdWAP_11に基づいて遅延された信号であって、バンクアドレス信号dBAがイネーブルされた後、内部クロック信号PCLKの11番目のクロックサイクルの立ち上がりエッジに同期して出力されることが分かる。
また、プリチャージメイン信号生成部2330から出力されるプリチャージサブ信号BANKは、デコーダ2331によってバンク遅延信号ddBAがイネーブルされた時点から少し遅延されてイネーブルされることが分かる。
したがって、プリチャージメイン信号PAPBは、第2プリチャージ命令遅延信号ddWAPがイネーブルされた後、内部クロック信号PCLKの最初の立ち上がりエッジに同期して出力される。この時点は、ライトオートプリチャージ命令信号dWAPがイネーブルされた後で内部クロック信号PCLKの12クロックサイクルが経った時点、すなわちライト回復時間tWRが経った時点であることが分かる。
プリチャージメイン信号PAPBは、8個のバンクの中でバンクアドレス信号dBAによって選択された一つのバンク(例えば、dBA=011であれば、バンク3が選択)に出力される信号である。
したがって、本発明の好適な実施形態に係る一実施形態の半導体メモリ装置2200の自動プリチャージ制御回路2300は、第1レジスタアレイ2311に含まれた12個のレジスタと第2レジスタアレイ2321、2322、及び2323の各々に含まれた4個のレジスタ、合計24個(12+4*3)のレジスタとを備えながら正常なライトオートプリチャージ動作を制御できる。レジスタ数は、一般的なライトオートプリチャージ命令を実行するための自動プリチャージ制御回路で必要なレジスタ数(例えば、96個)に比べて非常に少ない数である。
本発明は、図面に図示された実施形態を参考にして説明したが、これは例示的なものに過ぎず、 当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められるべきである。
本発明は、半導体メモリ装置関連の技術分野に適用可能である。
100:半導体メモリ装置
110:メモリセルアレイ
120:アドレスバッファ
130:ローデコーダ
140:カラムデコーダ
145:バンクデコーダ
150:データ入力回路
160:データ出力回路
170:クロック回路
180:命令語検出回路
190:MRS/EMRS回路
200:レイテンシー制御回路
210:マスタユニット
220,221,22n,230:スレーブユニット
110:メモリセルアレイ
120:アドレスバッファ
130:ローデコーダ
140:カラムデコーダ
145:バンクデコーダ
150:データ入力回路
160:データ出力回路
170:クロック回路
180:命令語検出回路
190:MRS/EMRS回路
200:レイテンシー制御回路
210:マスタユニット
220,221,22n,230:スレーブユニット
Claims (13)
- ライトオートプリチャージ命令信号及び内部クロック信号に応答して、複数の第1プリチャージ命令遅延信号を発生させるプリチャージ命令遅延部と、
遅延されたバンクアドレス信号を発生させる少なくとも一つのバンクアドレス遅延部と、
前記遅延されたバンクアドレス信号に基づいてプリチャージメイン信号を出力するプリチャージメイン信号生成部と、を備えることを特徴とする自動プリチャージ制御回路。 - 前記プリチャージ命令遅延部は、
前記ライトオートプリチャージ命令信号のイネーブル時点から指定された遅延時間後に前記複数の第1プリチャージ命令遅延信号の各々をイネーブルすることによって、前記複数の第1プリチャージ命令遅延信号を発生させ、
前記少なくとも一つのバンクアドレス遅延部は、
各々が複数のバンクアドレス信号のうち対応する信号を前記複数の第1プリチャージ命令遅延信号に順次応答して遅延させる複数のバンクアドレス遅延部を備え、
前記プリチャージメイン信号生成部は、
前記複数のバンクアドレス遅延部によって遅延された複数のバンクアドレス信号に基づいて前記プリチャージメイン信号を出力することを特徴とする請求項1に記載の自動プリチャージ制御回路。 - 前記プリチャージ命令遅延部は、
書き込み回復時間のクロックサイクル数に対応する複数のレジスタを含む第1レジスタアレイを備え、
前記第1レジスタアレイは、
前記ライトオートプリチャージ命令信号を前記書き込み回復時間ほど遅延して第2プリチャージ命令遅延信号を出力することを特徴とする請求項2に記載の自動プリチャージ制御回路。 - 前記プリチャージメイン信号生成部は、
前記複数のバンクアドレス遅延部によって遅延された複数のバンクアドレス信号及び前記第2プリチャージ命令遅延信号に基づいて、前記プリチャージメイン信号を出力することを特徴とする請求項3に記載の自動プリチャージ制御回路。 - 前記複数の第1プリチャージ命令遅延信号のうち何れか一つの命令信号と次の命令遅延信号とのイネーブル時点間の間隔は、命令語間の最小間隔に基づくことを特徴とする請求項3に記載の自動プリチャージ制御回路。
- 前記プリチャージ命令遅延部は、前記ライトオートプリチャージ命令信号を遅延させて、第2プリチャージ命令遅延信号を出力し、
前記少なくとも一つのバンクアドレス遅延部は、
バンクアドレス信号を前記ライトオートプリチャージ命令信号に応答して遅延させ、前記遅延されたバンクアドレス信号を出力し、
前記プリチャージメイン信号生成部は、
前記第2プリチャージ命令遅延信号に基づいて前記プリチャージメイン信号を出力することを特徴とする請求項1に記載の自動プリチャージ制御回路。 - 前記プリチャージ命令遅延部は、
書き込み回復時間のクロックサイクル数に対応する数のレジスタを含む第1レジスタアレイを備え、
前記第1レジスタアレイは、
前記ライトオートプリチャージ命令信号を前記書き込み回復時間ほど遅延して前記第2プリチャージ命令遅延信号を出力することを特徴とする請求項6に記載の自動プリチャージ制御回路。 - 前記バンクアドレス遅延部は、
前記バンクアドレス信号のビット信号の数に対応する数の第2レジスタアレイを備え、
前記第2レジスタアレイの各々は、前記バンクアドレス信号のビット信号の中で対応するビット信号を前記ライトオートプリチャージ命令信号及び前記第1プリチャージ命令遅延信号に応答してバンクアドレス遅延信号を出力することを特徴とする請求項7に記載の自動プリチャージ制御回路。 - 前記第2レジスタアレイは、
前記第1プリチャージ命令遅延信号の数よりもう一つ多い数の直列に連結されたレジスタを備え、
前記レジスタの中で最初のレジスタは、前記第1プリチャージ命令遅延信号の中で最初の第1プリチャージ命令遅延信号に応答して前記対応するビット信号をラッチして出力し、残りのレジスタは前記第1プリチャージ命令遅延信号の中で対応する第1プリチャージ命令遅延信号に応答して他のレジスタから出力された信号をラッチして出力することを特徴とする請求項8に記載の自動プリチャージ制御回路。 - 前記プリチャージメイン信号生成部は、
前記バンクアドレス遅延信号に基づいてプリチャージサブ信号を出力するデコーダと、
前記プリチャージサブ信号と前記第2プリチャージ命令遅延信号とに応答して前記プリチャージメイン信号を生成するロジック回路と、を備えることを特徴とする請求項6に記載の自動プリチャージ制御回路。 - 前記ライトオートプリチャージ命令信号及び前記遅延されたバンクアドレス信号は、
書き込みレイテンシー及びデータバースト区間に基づいて遅延された信号であることを特徴とする請求項1に記載の自動プリチャージ制御回路。 - 請求項1に記載の前記オートプリチャージ制御回路と、
前記プリチャージメイン信号に応答してプリチャージ動作が実行される複数のバンクと、
外部クロック信号に基づいて前記内部クロック信号を生成するクロック回路と、
外部から受信されたバンクアドレスをバッファリングするアドレスバッファと、
ライトオートプリチャージ命令をデコーディングする命令語検出回路と、
前記内部クロック信号に応答して、前記デコーディングされたライトオートプリチャージ命令信号及び前記バッファリングされたバンクアドレス信号を指定された書き込みレイテンシー及び指定されたデータバースト区間ほど遅延させるレイテンシー制御回路と、を備える半導体メモリ装置。 - 実行されるメモリ命令語間の最小時間間隔に基づいてバンクアドレス信号を遅延する段階と、
前記遅延されたバンクアドレス信号に基づいて一つ以上のメモリバンクにプリチャージメイン信号を出力する段階と、を含むことを特徴とするオートプリチャージ制御回路を利用したプリチャージング動作制御方法。
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