JPH1040677A - 半導体メモリ - Google Patents
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- JPH1040677A JPH1040677A JP8192245A JP19224596A JPH1040677A JP H1040677 A JPH1040677 A JP H1040677A JP 8192245 A JP8192245 A JP 8192245A JP 19224596 A JP19224596 A JP 19224596A JP H1040677 A JPH1040677 A JP H1040677A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000001360 synchronised effect Effects 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 24
- 239000011159 matrix material Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000004913 activation Effects 0.000 description 7
- 230000005669 field effect Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 パイプライン方式とプリフェッチ方式の併用
方式では、小さな／ＣＡＳレイテンシ時も、バースト入
出力中には、外部基準クロックの２サイクル毎にしかコ
マンドの入力はできないという２Ｎルールが導入されて
しまう。 【解決手段】 シンクロナスＤＲＡＭのようなバースト
モードを持つ高速メモリにおいて、カラムアドレスプリ
デコーダ（ＰＹＤＥＣ）５はプリフェッチ有効信号ＭＤ
２ＢＰに基づいてプリフェッチを選択するかどうか判断
し、プリフェッチ方式を可能とするときは、１つのカラ
ムアドレス信号ＹＡＤＤから並列数分のプリデコードカ
ラムアドレス信号ＰＹＡＤＤを生成し、プリフェッチを
選択しない小さい／ＣＡＳレイテンシ時には、１つのカ
ラムアドレス信号ＹＡＤＤからこれに対応する１つのプ
リデコードカラムアドレス信号ＰＹＡＤＤのみを生成す
る。
方式では、小さな／ＣＡＳレイテンシ時も、バースト入
出力中には、外部基準クロックの２サイクル毎にしかコ
マンドの入力はできないという２Ｎルールが導入されて
しまう。 【解決手段】 シンクロナスＤＲＡＭのようなバースト
モードを持つ高速メモリにおいて、カラムアドレスプリ
デコーダ（ＰＹＤＥＣ）５はプリフェッチ有効信号ＭＤ
２ＢＰに基づいてプリフェッチを選択するかどうか判断
し、プリフェッチ方式を可能とするときは、１つのカラ
ムアドレス信号ＹＡＤＤから並列数分のプリデコードカ
ラムアドレス信号ＰＹＡＤＤを生成し、プリフェッチを
選択しない小さい／ＣＡＳレイテンシ時には、１つのカ
ラムアドレス信号ＹＡＤＤからこれに対応する１つのプ
リデコードカラムアドレス信号ＰＹＡＤＤのみを生成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに係
り、特にバーストモードを持つ半導体メモリに関する。
り、特にバーストモードを持つ半導体メモリに関する。
【０００２】
【従来の技術】近年、中央処理装置（ＣＰＵ）と主記憶
装置に用いるダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）の速度差が問題となっている。すなわ
ち、飛躍的に高速化したＣＰＵの要求に対して、速度の
改善が少ないＤＲＡＭが応えられていないのが現状であ
る。このため、高速なＣＰＵを使うコンピュータシステ
ムでは、主記憶装置に比較して高速なキャッシュメモリ
を少量ではあるがＣＰＵチップ内又は外付けで接続し、
この速度差を吸収している。
装置に用いるダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）の速度差が問題となっている。すなわ
ち、飛躍的に高速化したＣＰＵの要求に対して、速度の
改善が少ないＤＲＡＭが応えられていないのが現状であ
る。このため、高速なＣＰＵを使うコンピュータシステ
ムでは、主記憶装置に比較して高速なキャッシュメモリ
を少量ではあるがＣＰＵチップ内又は外付けで接続し、
この速度差を吸収している。
【０００３】キャッシュメモリは主記憶装置のうち、一
部のデータのコピーを持っている。このデータのコピー
は連続したアドレスを持つ複数のデータを単位とし、こ
の単位をページと呼ぶ。ＣＰＵは通常、キャッシュメモ
リに対してアクセスを行う。読み出し時、キャッシュメ
モリ内に所望するデータが無いときには、ＣＰＵは主記
憶装置から新たに所望するデータを読み出してキャッシ
ュメモリにコピーする。この際、キャッシュメモリ内に
空き領域が無い場合には、必要度の少ないデータを主記
憶装置にコピーすることにより、領域を解放する。この
ときのコピーはページ単位で行われる。
部のデータのコピーを持っている。このデータのコピー
は連続したアドレスを持つ複数のデータを単位とし、こ
の単位をページと呼ぶ。ＣＰＵは通常、キャッシュメモ
リに対してアクセスを行う。読み出し時、キャッシュメ
モリ内に所望するデータが無いときには、ＣＰＵは主記
憶装置から新たに所望するデータを読み出してキャッシ
ュメモリにコピーする。この際、キャッシュメモリ内に
空き領域が無い場合には、必要度の少ないデータを主記
憶装置にコピーすることにより、領域を解放する。この
ときのコピーはページ単位で行われる。
【０００４】このため、このようなコンピュータシステ
ムの主記憶装置を構成するメモリ素子には、キャッシュ
メモリに対し連続したアドレスを持つデータ列を高速に
入出力できる機能を持つことが要求される。このため、
先頭アドレスを指定するのみで、これを含むデータ列を
外部から入力される基準クロック信号に同期して入出力
する方法が従来より知られている。これをバースト転送
といい、また、１つのアドレスを指定することによって
入出力されるデータ列の長さを、バースト長と呼ぶ。バ
ースト転送を行うメモリの典型的な例として、シンクロ
ナスＤＲＡＭがある。
ムの主記憶装置を構成するメモリ素子には、キャッシュ
メモリに対し連続したアドレスを持つデータ列を高速に
入出力できる機能を持つことが要求される。このため、
先頭アドレスを指定するのみで、これを含むデータ列を
外部から入力される基準クロック信号に同期して入出力
する方法が従来より知られている。これをバースト転送
といい、また、１つのアドレスを指定することによって
入出力されるデータ列の長さを、バースト長と呼ぶ。バ
ースト転送を行うメモリの典型的な例として、シンクロ
ナスＤＲＡＭがある。
【０００５】通常、汎用ＤＲＡＭ（ファーストページモ
ードを持つＤＲＡＭ）は、一つのデータ処理が終了して
から、次のデータ処理を行うので、データの入出力は高
速なものでも２０ｎｓ（５０ＭＨｚ）程度である。これ
に対し、上記のシンクロナスＤＲＡＭでは、一つのデー
タ処理にかかる時間は基本的には汎用ＤＲＡＭと同一で
あるが、内部の処理を多重化し、複数のデータを同時に
内部処理することにより、１データ当りの見かけ上の処
理時間を短縮して入出力を高速化し、１００ＭＨｚ以上
の速度を得ている。このときのデータ入出力の周波数、
つまり基準クロックの周波数をバースト転送周波数とい
う。
ードを持つＤＲＡＭ）は、一つのデータ処理が終了して
から、次のデータ処理を行うので、データの入出力は高
速なものでも２０ｎｓ（５０ＭＨｚ）程度である。これ
に対し、上記のシンクロナスＤＲＡＭでは、一つのデー
タ処理にかかる時間は基本的には汎用ＤＲＡＭと同一で
あるが、内部の処理を多重化し、複数のデータを同時に
内部処理することにより、１データ当りの見かけ上の処
理時間を短縮して入出力を高速化し、１００ＭＨｚ以上
の速度を得ている。このときのデータ入出力の周波数、
つまり基準クロックの周波数をバースト転送周波数とい
う。
【０００６】ただし、シンクロナスＤＲＡＭも１つのデ
ータに注目すれば、内部処理時間は汎用ＤＲＡＭと基本
的に同一である。従って、読み出し指示のコマンド入力
からデータ出力までは、通常複数の基準クロック周期を
要する。同様に、書き込み指示のコマンド入力からメモ
リセルにデータが書き込まれるまでも、通常複数の基準
クロック周期を要する。
ータに注目すれば、内部処理時間は汎用ＤＲＡＭと基本
的に同一である。従って、読み出し指示のコマンド入力
からデータ出力までは、通常複数の基準クロック周期を
要する。同様に、書き込み指示のコマンド入力からメモ
リセルにデータが書き込まれるまでも、通常複数の基準
クロック周期を要する。
【０００７】読み出し指示のコマンド入力のクロックか
ら、出力データが外部に出力されるまでの基準クロック
のクロック数を／ＣＡＳ（カスバー）レイテンシと呼
ぶ。シンクロナスＤＲＡＭでは、通常、モードレジスタ
と呼ばれる動作条件設定用の記憶回路を持ち、外部から
入力されるモードレジスタセットコマンドにより、／Ｃ
ＡＳレイテンシ等を設定できる。
ら、出力データが外部に出力されるまでの基準クロック
のクロック数を／ＣＡＳ（カスバー）レイテンシと呼
ぶ。シンクロナスＤＲＡＭでは、通常、モードレジスタ
と呼ばれる動作条件設定用の記憶回路を持ち、外部から
入力されるモードレジスタセットコマンドにより、／Ｃ
ＡＳレイテンシ等を設定できる。
【０００８】／ＣＡＳレイテンシが設定できるようにな
っているのは、そのシンクロナスＤＲＡＭの最高バース
ト転送周波数の基準クロックで他の回路又は基板配線が
動作しないために、シンクロナスＤＲＡＭのバースト転
送周波数、つまり基準クロックの周波数を下げて使用す
る場合、基準クロック周期と／ＣＡＳレインテシの関係
がアドレスアクセス時間を満足する範囲で、／ＣＡＳレ
イテンシを低くすることによって、１番目のデータの出
力までの時間を短くできるからである（基準クロック周
波数が低い場合には、／ＣＡＳレイテンシを大きくする
必要性がない。逆に、アドレスアクセス時間一定の条件
下で、最高バースト転送周波数を高めるためには、／Ｃ
ＡＳレイテンシを大きくする必要がある。）。
っているのは、そのシンクロナスＤＲＡＭの最高バース
ト転送周波数の基準クロックで他の回路又は基板配線が
動作しないために、シンクロナスＤＲＡＭのバースト転
送周波数、つまり基準クロックの周波数を下げて使用す
る場合、基準クロック周期と／ＣＡＳレインテシの関係
がアドレスアクセス時間を満足する範囲で、／ＣＡＳレ
イテンシを低くすることによって、１番目のデータの出
力までの時間を短くできるからである（基準クロック周
波数が低い場合には、／ＣＡＳレイテンシを大きくする
必要性がない。逆に、アドレスアクセス時間一定の条件
下で、最高バースト転送周波数を高めるためには、／Ｃ
ＡＳレイテンシを大きくする必要がある。）。
【０００９】内部処理の多重化の従来の技術として、パ
イプライン方式とプリフェッチ方式が知られている。
イプライン方式とプリフェッチ方式が知られている。
【００１０】パイプライン方式は、内部の一連の処理を
いくつかのステージに分割し、１つのデータに関する情
報を各ステージで基準クロックに従い順次処理する。個
々のデータは、独立に処理されるため、書き込み／読み
出し動作は、１つのデータを単位として常に行うことが
できる。
いくつかのステージに分割し、１つのデータに関する情
報を各ステージで基準クロックに従い順次処理する。個
々のデータは、独立に処理されるため、書き込み／読み
出し動作は、１つのデータを単位として常に行うことが
できる。
【００１１】一方、プリフェッチ方式は、データの内部
処理の経路を複数設け、複数のデータに対し同一の処理
を実質的に同時に行う。このため、書き込み／読み出し
動作は、複数のデータを単位として行われ、途中で他の
動作を指定することはできない。
処理の経路を複数設け、複数のデータに対し同一の処理
を実質的に同時に行う。このため、書き込み／読み出し
動作は、複数のデータを単位として行われ、途中で他の
動作を指定することはできない。
【００１２】図８は従来のプリフェッチ方式の読み出し
動作を示すタイムチャートである。並列数（プリフェッ
チ数）は「２」、バースト長は「４」の読み出しを２回
行う例である。また、同図中、ＣＬＫは基準クロック、
／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳは、それぞれコマ
ンド信号、ＡＤＤは外部アドレス信号、ＹＡＤＤは内部
カラムアドレス信号、ＰＹＡＤＤはプリデコードアドレ
ス信号、ＩＯＢＵＳは内部データ信号、ＤＱは外部デー
タ信号をそれぞれ示す。
動作を示すタイムチャートである。並列数（プリフェッ
チ数）は「２」、バースト長は「４」の読み出しを２回
行う例である。また、同図中、ＣＬＫは基準クロック、
／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳは、それぞれコマ
ンド信号、ＡＤＤは外部アドレス信号、ＹＡＤＤは内部
カラムアドレス信号、ＰＹＡＤＤはプリデコードアドレ
ス信号、ＩＯＢＵＳは内部データ信号、ＤＱは外部デー
タ信号をそれぞれ示す。
【００１３】プリフェッチ方式は、内部の並列数分だけ
データを同時に内部処理する。このため、外部から入力
されるアドレス信号ＡＤＤから、並列数分の基準クロッ
クＣＬＫ毎に、並列数分のプリデコードアドレス信号Ｐ
ＹＡＤＤを内部発生する必要がある。
データを同時に内部処理する。このため、外部から入力
されるアドレス信号ＡＤＤから、並列数分の基準クロッ
クＣＬＫ毎に、並列数分のプリデコードアドレス信号Ｐ
ＹＡＤＤを内部発生する必要がある。
【００１４】このための方法として、１つの内部カラム
アドレス信号ＹＡＤＤから複数のプリデコードアドレス
信号ＰＹＡＤＤを生成するカラムアドレスプリデコーダ
が従来より知られている（特開平６−１４６３４９号公
報）。上記の動作を実現する回路の一例を、図６に、こ
の回路の動作を示す真理値表を図７に示す。図６に示す
回路（カラムアドレスプリデコーダ）は、内部カラムア
ドレス信号ＹＡＤＤの下位０、１、２ビット目の相補信
号であるＹ０Ｎ、Ｙ０Ｔ、Ｙ１Ｎ、Ｙ１Ｔ、Ｙ２Ｎ、Ｙ
２Ｔから、Ｙ０Ｎ１Ｎ２Ｎ〜Ｙ０Ｔ１Ｔ２Ｔの８本で構
成されるプリデコードアドレス信号ＰＹＡＤＤのうち、
２本を活性化する。プリデコード信号活性化信号ＹＢＳ
はハイレベルのときに限り、Ｙ０Ｎ１Ｎ２Ｎ〜Ｙ０Ｔ１
Ｔ２Ｔが活性化される。
アドレス信号ＹＡＤＤから複数のプリデコードアドレス
信号ＰＹＡＤＤを生成するカラムアドレスプリデコーダ
が従来より知られている（特開平６−１４６３４９号公
報）。上記の動作を実現する回路の一例を、図６に、こ
の回路の動作を示す真理値表を図７に示す。図６に示す
回路（カラムアドレスプリデコーダ）は、内部カラムア
ドレス信号ＹＡＤＤの下位０、１、２ビット目の相補信
号であるＹ０Ｎ、Ｙ０Ｔ、Ｙ１Ｎ、Ｙ１Ｔ、Ｙ２Ｎ、Ｙ
２Ｔから、Ｙ０Ｎ１Ｎ２Ｎ〜Ｙ０Ｔ１Ｔ２Ｔの８本で構
成されるプリデコードアドレス信号ＰＹＡＤＤのうち、
２本を活性化する。プリデコード信号活性化信号ＹＢＳ
はハイレベルのときに限り、Ｙ０Ｎ１Ｎ２Ｎ〜Ｙ０Ｔ１
Ｔ２Ｔが活性化される。
【００１５】また、バーストタイプを表す信号ＭＤＢＴ
は、ローレベルのときにシーケンシャルモード、ハイレ
ベルのときはインタリーブモードを示す。両モード間で
は、バースト入出力されるデータのアドレス順が異な
る。バースト長を示す信号ＭＤＢＬ２、ＭＤＢＬ４及び
ＭＤＢＬ８のうち、信号ＭＤＢＬ２がハイレベルのとき
はバースト長が「２」、信号ＭＤＢＬ４がハイレベルの
場合はバースト長が「４」、信号ＭＤＢＬ８がハイレベ
ルの場合はバースト長が「８」であることを示す。
は、ローレベルのときにシーケンシャルモード、ハイレ
ベルのときはインタリーブモードを示す。両モード間で
は、バースト入出力されるデータのアドレス順が異な
る。バースト長を示す信号ＭＤＢＬ２、ＭＤＢＬ４及び
ＭＤＢＬ８のうち、信号ＭＤＢＬ２がハイレベルのとき
はバースト長が「２」、信号ＭＤＢＬ４がハイレベルの
場合はバースト長が「４」、信号ＭＤＢＬ８がハイレベ
ルの場合はバースト長が「８」であることを示す。
【００１６】以下、図６及び図７に基づいて、この回路
の動作を説明する。アドレス信号Ｙ０Ｎ、Ｙ０Ｔ、Ｙ１
Ｎ、Ｙ１Ｔ、Ｙ２Ｎ、Ｙ２Ｔは、まず、８つある３入力
ＮＡＮＤ回路Ｇ００〜Ｇ０７によりプリデコードされ、
ＮＡＮＤ回路Ｇ００〜Ｇ０７の出力信号ＰＹ０Ｔ１Ｔ２
Ｔ〜ＰＹ０Ｎ１Ｎ２Ｎのうちいずれか１本の出力信号の
みを活性化する。
の動作を説明する。アドレス信号Ｙ０Ｎ、Ｙ０Ｔ、Ｙ１
Ｎ、Ｙ１Ｔ、Ｙ２Ｎ、Ｙ２Ｔは、まず、８つある３入力
ＮＡＮＤ回路Ｇ００〜Ｇ０７によりプリデコードされ、
ＮＡＮＤ回路Ｇ００〜Ｇ０７の出力信号ＰＹ０Ｔ１Ｔ２
Ｔ〜ＰＹ０Ｎ１Ｎ２Ｎのうちいずれか１本の出力信号の
みを活性化する。
【００１７】これら８本の信号ＰＹ０Ｔ１Ｔ２Ｔ〜ＰＹ
０Ｎ１Ｎ２Ｎは、スイッチングマトリクスＳＷＭに入力
される。スイッチングマトリクスＳＷＭは、図６に示す
ように、それぞれドレイン同士、ソース同士が接続され
た、１つのＮチャンネル電界効果トランジスタＮＴＲと
１つのＰチャンネル電界効果トランジスタＰＴＲとから
なるトランスファゲートが複数個マトリクス状に設けら
れた構成であり、バーストタイプを示す信号ＭＤＢＴと
バースト長を示す信号ＭＤＢＬ２、ＭＤＢＬ４及びＭＤ
ＢＬ８を参照し、プリデコード信号活性化信号ＹＢＳが
ハイレベルのときは、図７に示す規則に従い、８本の入
力信号ＰＹ０Ｔ１Ｔ２Ｔ〜ＰＹ０Ｎ１Ｎ２Ｎに基づき、
８本の出力信号Ｙ０Ｔ１Ｔ２Ｔ〜Ｙ０Ｎ１Ｎ２Ｔのうち
の２本を活性化する。
０Ｎ１Ｎ２Ｎは、スイッチングマトリクスＳＷＭに入力
される。スイッチングマトリクスＳＷＭは、図６に示す
ように、それぞれドレイン同士、ソース同士が接続され
た、１つのＮチャンネル電界効果トランジスタＮＴＲと
１つのＰチャンネル電界効果トランジスタＰＴＲとから
なるトランスファゲートが複数個マトリクス状に設けら
れた構成であり、バーストタイプを示す信号ＭＤＢＴと
バースト長を示す信号ＭＤＢＬ２、ＭＤＢＬ４及びＭＤ
ＢＬ８を参照し、プリデコード信号活性化信号ＹＢＳが
ハイレベルのときは、図７に示す規則に従い、８本の入
力信号ＰＹ０Ｔ１Ｔ２Ｔ〜ＰＹ０Ｎ１Ｎ２Ｎに基づき、
８本の出力信号Ｙ０Ｔ１Ｔ２Ｔ〜Ｙ０Ｎ１Ｎ２Ｔのうち
の２本を活性化する。
【００１８】
【発明が解決しようとする課題】シンクロナスＤＲＡＭ
等のバースト動作をするメモリのバースト転送周波数の
最高動作周波数を上げるための方式として、パイプライ
ン方式とプリフェッチ方式の併用方式がある。ところ
が、プリフェッチ方式では、並列数分のデータを単位と
した動作しかできない。つまり、例えば、２ビットを並
列して、内部処理を行う２ビットプリフェッチ方式で
は、１ビットのみの入出力は不可能であるし、バースト
入出力中には、外部基準クロックの２サイクル毎にしか
コマンドの入力はできない。この制限を２Ｎルールと呼
ぶ。２Ｎルールは、上記の併用方式にも適用される。
等のバースト動作をするメモリのバースト転送周波数の
最高動作周波数を上げるための方式として、パイプライ
ン方式とプリフェッチ方式の併用方式がある。ところ
が、プリフェッチ方式では、並列数分のデータを単位と
した動作しかできない。つまり、例えば、２ビットを並
列して、内部処理を行う２ビットプリフェッチ方式で
は、１ビットのみの入出力は不可能であるし、バースト
入出力中には、外部基準クロックの２サイクル毎にしか
コマンドの入力はできない。この制限を２Ｎルールと呼
ぶ。２Ｎルールは、上記の併用方式にも適用される。
【００１９】しかしながら、小さな／ＣＡＳレイテンシ
時には、読み出しのコマンド入力からデータの出力まで
の時間、いわゆるＣＡＳアクセス時間により、バースト
転送周波数が制限される。従って、この場合には、２方
式を併用しなくても、パイプライン方式のみで必要なバ
ースト転送周波数が得られる。にもかかわらず、併用方
式を使用すると、小さな／ＣＡＳレイテンシ時は、必要
もないのに２Ｎルールが導入されてしまい、コマンドの
入力サイクルが限定されるために、これを使用するシス
テムでは、速度が逆に低下してしまう場合がある。
時には、読み出しのコマンド入力からデータの出力まで
の時間、いわゆるＣＡＳアクセス時間により、バースト
転送周波数が制限される。従って、この場合には、２方
式を併用しなくても、パイプライン方式のみで必要なバ
ースト転送周波数が得られる。にもかかわらず、併用方
式を使用すると、小さな／ＣＡＳレイテンシ時は、必要
もないのに２Ｎルールが導入されてしまい、コマンドの
入力サイクルが限定されるために、これを使用するシス
テムでは、速度が逆に低下してしまう場合がある。
【００２０】本発明は以上の点に鑑みなされたもので、
バーストモードを持つメモリにおいて種々の動作条件に
応じて入出力速度と制御性を最適化し得る半導体メモリ
を提供することを目的とする。
バーストモードを持つメモリにおいて種々の動作条件に
応じて入出力速度と制御性を最適化し得る半導体メモリ
を提供することを目的とする。
【００２１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は外部基準クロック信号に同期した内部基準
クロック信号を生成し、内部基準クロック信号に基づい
てデータのバースト転送を行うと共に、／ＣＡＳレイテ
ンシを外部から設定できる半導体メモリであって、連続
して入出力される複数のデータを、複数のデータ入出力
経路を並列に用いて実質的に同時に並列処理する第１の
処理手段と、連続して入出力されるデータを複数のデー
タ入出力経路のうちの一つを用い各データの処理を一つ
ずつ順次に行う第２の処理手段と、第１の処理手段及び
第２の処理手段の一方のみ選択的に動作させる処理選択
手段とを有する構成としたものである。
め、本発明は外部基準クロック信号に同期した内部基準
クロック信号を生成し、内部基準クロック信号に基づい
てデータのバースト転送を行うと共に、／ＣＡＳレイテ
ンシを外部から設定できる半導体メモリであって、連続
して入出力される複数のデータを、複数のデータ入出力
経路を並列に用いて実質的に同時に並列処理する第１の
処理手段と、連続して入出力されるデータを複数のデー
タ入出力経路のうちの一つを用い各データの処理を一つ
ずつ順次に行う第２の処理手段と、第１の処理手段及び
第２の処理手段の一方のみ選択的に動作させる処理選択
手段とを有する構成としたものである。
【００２２】本発明では、大きな／ＣＡＳレイテンシ時
には第１の処理手段を選択して複数のデータ入出力経路
を並列に用いて実質的に同時に複数のデータを並列処理
し、つまり前記パイプライン方式とプリフェッチ方式を
併用し、小さな／ＣＡＳレイテンシ時には第２の処理手
段を選択して一つのデータ入出力経路を用いて一つのデ
ータを順次に処理する、つまり前記パイプライン方式の
みで動作させる。
には第１の処理手段を選択して複数のデータ入出力経路
を並列に用いて実質的に同時に複数のデータを並列処理
し、つまり前記パイプライン方式とプリフェッチ方式を
併用し、小さな／ＣＡＳレイテンシ時には第２の処理手
段を選択して一つのデータ入出力経路を用いて一つのデ
ータを順次に処理する、つまり前記パイプライン方式の
みで動作させる。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる半導体メモ
リの第１の実施の形態のブロック図、図２は図１中のカ
ラムプリデコーダ（ＰＹＤＥＣ）の第１の実施の形態の
回路図、図３は図２の動作の真理値表を示す図、図４は
図１の半導体メモリがプリフェッチ動作を行わないとき
のタイミングチャートをそれぞれ示す。
て図面と共に説明する。図１は本発明になる半導体メモ
リの第１の実施の形態のブロック図、図２は図１中のカ
ラムプリデコーダ（ＰＹＤＥＣ）の第１の実施の形態の
回路図、図３は図２の動作の真理値表を示す図、図４は
図１の半導体メモリがプリフェッチ動作を行わないとき
のタイミングチャートをそれぞれ示す。
【００２４】次に、本実施の形態の構成について説明す
る。なお、この実施の形態では、カラムアドレスＹ０〜
Ｙ８、最高バースト長が「８」、最大／ＣＡＳレイテン
シが「５」、プリフェッチ数が「２」として説明する
が、これらの値以外でも方式的には変化なく対応する。
また、バンク数、ＤＱ数（入出力ビット数）には言及し
ないが、これらは本実施の形態には影響しない。
る。なお、この実施の形態では、カラムアドレスＹ０〜
Ｙ８、最高バースト長が「８」、最大／ＣＡＳレイテン
シが「５」、プリフェッチ数が「２」として説明する
が、これらの値以外でも方式的には変化なく対応する。
また、バンク数、ＤＱ数（入出力ビット数）には言及し
ないが、これらは本実施の形態には影響しない。
【００２５】図１において、内部クロック発生回路（Ｃ
ＧＥＮ）１は、外部から入力される基準クロック信号Ｃ
ＬＫとクロックイネーブル信号ＣＫＥから内部基準クロ
ック信号ＩＣＬＫを発生する。ただし、基準クロック信
号ＣＬＫの立ち上がりエッジ入力時に、クロックイネー
ブル信号ＣＫＥがローレベルであったときは、次サイク
ルの基準クロック信号ＣＬＫに対応する内部基準クロッ
ク信号ＩＣＬＫは生成されない。
ＧＥＮ）１は、外部から入力される基準クロック信号Ｃ
ＬＫとクロックイネーブル信号ＣＫＥから内部基準クロ
ック信号ＩＣＬＫを発生する。ただし、基準クロック信
号ＣＬＫの立ち上がりエッジ入力時に、クロックイネー
ブル信号ＣＫＥがローレベルであったときは、次サイク
ルの基準クロック信号ＣＬＫに対応する内部基準クロッ
ク信号ＩＣＬＫは生成されない。
【００２６】コマンドデコーダ（ＣＤＥＣ）２は内部基
準クロック信号ＩＣＬＫのクロックエッジに基づき、外
部コマンド信号／ＲＡＳ（ラスバー）、／ＣＡＳ（カス
バー）、／ＷＥ（ライトイネーブルバー）、及び／ＣＳ
（チップセレクトバー）を取り込み、これらの組み合わ
せにより外部から与えられるコマンドをデコードし、そ
れぞれのコマンドに対応する内部信号を発生する。シン
クロナスＤＲＡＭにおいては、コマンドは活性化コマン
ド等、数種類存在するが、ここでは本発明に関係のあ
る、読み出し／書き込みコマンドに対応するＲＷ信号の
みを示す。
準クロック信号ＩＣＬＫのクロックエッジに基づき、外
部コマンド信号／ＲＡＳ（ラスバー）、／ＣＡＳ（カス
バー）、／ＷＥ（ライトイネーブルバー）、及び／ＣＳ
（チップセレクトバー）を取り込み、これらの組み合わ
せにより外部から与えられるコマンドをデコードし、そ
れぞれのコマンドに対応する内部信号を発生する。シン
クロナスＤＲＡＭにおいては、コマンドは活性化コマン
ド等、数種類存在するが、ここでは本発明に関係のあ
る、読み出し／書き込みコマンドに対応するＲＷ信号の
みを示す。
【００２７】バーストカウンタ（ＢＣＮＴ）３は、外部
から読み出しコマンド、あるいは書き込みコマンドが与
えられ、コマンドデコーダ２から読み出し／書き込みコ
マンド信号ＲＷが入力された場合、バースト期間信号Ｐ
ＥＮを発生する。そして、ＢＣＮＴ３は、内部のカウン
タを初期化し、以降の内部基準クロック信号ＩＣＬＫに
よりカウンタを動作させ、バースト期間（バースト長分
の内部基準クロック信号のサイクル数の期間）中は、バ
ースト期間信号ＰＥＮを出力し続ける。
から読み出しコマンド、あるいは書き込みコマンドが与
えられ、コマンドデコーダ２から読み出し／書き込みコ
マンド信号ＲＷが入力された場合、バースト期間信号Ｐ
ＥＮを発生する。そして、ＢＣＮＴ３は、内部のカウン
タを初期化し、以降の内部基準クロック信号ＩＣＬＫに
よりカウンタを動作させ、バースト期間（バースト長分
の内部基準クロック信号のサイクル数の期間）中は、バ
ースト期間信号ＰＥＮを出力し続ける。
【００２８】内部カラムアドレス発生回路（ＹＢＵＦ）
４は内部カラムアドレス信号ＹＡＤＤを発生する回路
で、プリフェッチ使用時と未使用時で動作が異なる。す
なわち、プリフェッチを使用する場合、読み出し／書き
込みコマンド入力時には、これと同時に入力される外部
アドレス信号ＡＤＤを取り込み、これと同一の値を内部
カラムアドレス信号ＹＡＤＤとして発生し、以降バース
ト期間中は内部基準クロック信号ＩＣＬＫの２サイクル
毎に対応して内部カラムアドレス信号ＹＡＤＤを発生す
る。
４は内部カラムアドレス信号ＹＡＤＤを発生する回路
で、プリフェッチ使用時と未使用時で動作が異なる。す
なわち、プリフェッチを使用する場合、読み出し／書き
込みコマンド入力時には、これと同時に入力される外部
アドレス信号ＡＤＤを取り込み、これと同一の値を内部
カラムアドレス信号ＹＡＤＤとして発生し、以降バース
ト期間中は内部基準クロック信号ＩＣＬＫの２サイクル
毎に対応して内部カラムアドレス信号ＹＡＤＤを発生す
る。
【００２９】従って、ここでは図４に示すように、読み
出しコマンドを取り込む内部基準クロック信号ＩＣＬＫ
のエッジを１番目とした場合、バースト出力されるデー
タの内部カラムアドレス信号ＹＡＤＤのうちＡａ０、Ａ
ａ２、．．．、つまり、内部基準クロック信号ＩＣＬＫ
の奇数番目のエッジに対応する内部カラムアドレス信号
ＹＡＤＤは発生するが、Ａａ１、Ａａ３、．．．、つま
り、内部基準クロック信号ＩＣＬＫの偶数番目のエッジ
に対応する内部カラムアドレス信号ＹＡＤＤは発生せ
ず、直前の奇数番目の内部基準クロック信号ＩＣＬＫの
エッジに対応したＹＡＤＤの値を保持する。従って、内
部カラムアドレス信号ＹＡＤＤ発生以降のカラムアドレ
ス系信号の動作は、内部基準クロック信号ＩＣＬＫの２
サイクルを１単位として行われる。
出しコマンドを取り込む内部基準クロック信号ＩＣＬＫ
のエッジを１番目とした場合、バースト出力されるデー
タの内部カラムアドレス信号ＹＡＤＤのうちＡａ０、Ａ
ａ２、．．．、つまり、内部基準クロック信号ＩＣＬＫ
の奇数番目のエッジに対応する内部カラムアドレス信号
ＹＡＤＤは発生するが、Ａａ１、Ａａ３、．．．、つま
り、内部基準クロック信号ＩＣＬＫの偶数番目のエッジ
に対応する内部カラムアドレス信号ＹＡＤＤは発生せ
ず、直前の奇数番目の内部基準クロック信号ＩＣＬＫの
エッジに対応したＹＡＤＤの値を保持する。従って、内
部カラムアドレス信号ＹＡＤＤ発生以降のカラムアドレ
ス系信号の動作は、内部基準クロック信号ＩＣＬＫの２
サイクルを１単位として行われる。
【００３０】一方、プリフェッチを使用しない場合、図
４に示すように、／ＷＥ等の読み出し／書き込みコマン
ド入力時には、これと同時に入力される外部アドレス信
号ＡＤＤを取り込み、これと同一の値を内部カラムアド
レス信号ＹＡＤＤとして発生し、それ以降バースト期間
中は単純に内部基準クロック信号ＩＣＬＫの１サイクル
毎に対応して内部カラムアドレス信号ＹＡＤＤを発生す
る。
４に示すように、／ＷＥ等の読み出し／書き込みコマン
ド入力時には、これと同時に入力される外部アドレス信
号ＡＤＤを取り込み、これと同一の値を内部カラムアド
レス信号ＹＡＤＤとして発生し、それ以降バースト期間
中は単純に内部基準クロック信号ＩＣＬＫの１サイクル
毎に対応して内部カラムアドレス信号ＹＡＤＤを発生す
る。
【００３１】カラムアドレスプリデコーダ（ＰＹＤＥ
Ｃ）５は、上記の内部カラムアドレス信号ＹＡＤＤを入
力信号として受け、プリデコードカラムアドレスＰＹＡ
ＤＤを発生する。このＰＹＤＥＣ５は例えば図２に示す
如き回路構成とされている。同図に示すように、このＰ
ＹＤＥＣ５は８つの３入力ＮＡＮＤ回路Ｇ００〜Ｇ０７
と、複数のトランスファゲートがマトリクス状に配置さ
れた構成のスイッチングマトリクスＳＷＭと、スイッチ
ングマトリクスＳＷＭをスイッチング制御する制御回路
５１と、スイッチングマトリクスＳＷＭの出力信号のう
ち、バースト長が「１」であるか否かを示す信号ＭＤＢ
Ｌ１とプリフェッチ動作を行うかどうかを選択する信号
ＭＤ２ＢＰとに基づいて活性化する信号を選択する第１
の選択回路５２と、第１の選択回路５２の出力信号を８
本の信号Ｙ０Ｔ１Ｔ２Ｔ〜Ｙ０Ｎ１Ｎ２として出力する
と共に、そのうちの２本の信号をプリデコード信号活性
化信号ＹＢＳに基づいて活性化する第２の選択回路５３
からなる。
Ｃ）５は、上記の内部カラムアドレス信号ＹＡＤＤを入
力信号として受け、プリデコードカラムアドレスＰＹＡ
ＤＤを発生する。このＰＹＤＥＣ５は例えば図２に示す
如き回路構成とされている。同図に示すように、このＰ
ＹＤＥＣ５は８つの３入力ＮＡＮＤ回路Ｇ００〜Ｇ０７
と、複数のトランスファゲートがマトリクス状に配置さ
れた構成のスイッチングマトリクスＳＷＭと、スイッチ
ングマトリクスＳＷＭをスイッチング制御する制御回路
５１と、スイッチングマトリクスＳＷＭの出力信号のう
ち、バースト長が「１」であるか否かを示す信号ＭＤＢ
Ｌ１とプリフェッチ動作を行うかどうかを選択する信号
ＭＤ２ＢＰとに基づいて活性化する信号を選択する第１
の選択回路５２と、第１の選択回路５２の出力信号を８
本の信号Ｙ０Ｔ１Ｔ２Ｔ〜Ｙ０Ｎ１Ｎ２として出力する
と共に、そのうちの２本の信号をプリデコード信号活性
化信号ＹＢＳに基づいて活性化する第２の選択回路５３
からなる。
【００３２】制御回路５１に入力される信号ＭＤＢＴ、
ＭＤＢＬ２、ＭＤＢＬ４、ＭＤＢＬ８及びＭＤ２ＢＰの
うち、信号ＭＤＢＴはバーストタイプを示すバーストタ
イプ信号であり、ローレベルのときはシーケンシャルモ
ード、ハイレベルのときはインタリーブモードであるこ
とを示す。また、ＭＤＢＬ２、ＭＤＢＬ４及びＭＤＢＬ
８はそれぞれハイレベルのとき、バースト長が「２」、
「４」及び「８」であることを示す信号である。これら
の信号は図６に示した従来回路にも入力されているが、
この実施の形態では更に制御回路５１にプリフェッチを
行うかどうかを選択するプリフェッチ有効信号ＭＤ２Ｂ
Ｐが入力される。このプリフェッチ有効信号ＭＤ２ＢＰ
は、ハイレベルのときプリフェッチを行うことを示し、
ローレベルのときプリフェッチは行わないことを示す。
ＭＤＢＬ２、ＭＤＢＬ４、ＭＤＢＬ８及びＭＤ２ＢＰの
うち、信号ＭＤＢＴはバーストタイプを示すバーストタ
イプ信号であり、ローレベルのときはシーケンシャルモ
ード、ハイレベルのときはインタリーブモードであるこ
とを示す。また、ＭＤＢＬ２、ＭＤＢＬ４及びＭＤＢＬ
８はそれぞれハイレベルのとき、バースト長が「２」、
「４」及び「８」であることを示す信号である。これら
の信号は図６に示した従来回路にも入力されているが、
この実施の形態では更に制御回路５１にプリフェッチを
行うかどうかを選択するプリフェッチ有効信号ＭＤ２Ｂ
Ｐが入力される。このプリフェッチ有効信号ＭＤ２ＢＰ
は、ハイレベルのときプリフェッチを行うことを示し、
ローレベルのときプリフェッチは行わないことを示す。
【００３３】スイッチングマトリクスＳＷＭは従来の図
６に示したスイッチングマトリクスＳＷＭと同様に、そ
れぞれドレイン同士、ソース同士が接続された、１つの
Ｎチャンネル電界効果トランジスタＮＴＲと１つのＰチ
ャンネル電界効果トランジスタＰＴＲとからなるトラン
スファゲートが複数個マトリクス状に設けられた構成で
ある。
６に示したスイッチングマトリクスＳＷＭと同様に、そ
れぞれドレイン同士、ソース同士が接続された、１つの
Ｎチャンネル電界効果トランジスタＮＴＲと１つのＰチ
ャンネル電界効果トランジスタＰＴＲとからなるトラン
スファゲートが複数個マトリクス状に設けられた構成で
ある。
【００３４】第１の選択回路５２はバースト長指定信号
ＭＤＢＬ１とプリフェッチ有効信号ＭＤ２ＢＰとに基づ
いてスイッチング信号を生成するＮＯＲ回路５２１及び
インバータ５２２と、このスイッチング信号によりスイ
ッチング動作を行う４つのトランスファゲート５２３
と、一方の入力端子にＮＡＮＤ回路Ｇ００〜Ｇ０７の各
出力信号が１対１に対応して入力され、他方の入力端子
に上記のスイッチングマトリクスＳＷＭの出力信号又は
ＮＡＮＤ回路Ｇ０１、Ｇ０３、Ｇ０５、Ｇ０７の出力信
号が上記のトランスファゲートを介して入力される８つ
の２入力ＮＡＮＤ回路５２４と、それらの２入力ＮＡＮ
Ｄ回路とトランスファゲートの出力端との接続点と電源
端子間に接続された８つの電界効果トランジスタ５２５
からなる。
ＭＤＢＬ１とプリフェッチ有効信号ＭＤ２ＢＰとに基づ
いてスイッチング信号を生成するＮＯＲ回路５２１及び
インバータ５２２と、このスイッチング信号によりスイ
ッチング動作を行う４つのトランスファゲート５２３
と、一方の入力端子にＮＡＮＤ回路Ｇ００〜Ｇ０７の各
出力信号が１対１に対応して入力され、他方の入力端子
に上記のスイッチングマトリクスＳＷＭの出力信号又は
ＮＡＮＤ回路Ｇ０１、Ｇ０３、Ｇ０５、Ｇ０７の出力信
号が上記のトランスファゲートを介して入力される８つ
の２入力ＮＡＮＤ回路５２４と、それらの２入力ＮＡＮ
Ｄ回路とトランスファゲートの出力端との接続点と電源
端子間に接続された８つの電界効果トランジスタ５２５
からなる。
【００３５】第２の選択回路５３は上記の第１の選択回
路５２の出力信号が一方の入力端子に入力され、他方の
入力端子にプリコード信号活性化信号ＹＢＳが共通に入
力される８つの２入力ＮＡＮＤ回路５３１と、これらＮ
ＡＮＤ回路５３１の出力信号を極性反転して前記８本の
出力信号Ｙ０Ｔ１Ｔ２Ｔ〜Ｙ０Ｎ１Ｎ２Ｎを出力する８
つのインバータ５３２から構成されている。
路５２の出力信号が一方の入力端子に入力され、他方の
入力端子にプリコード信号活性化信号ＹＢＳが共通に入
力される８つの２入力ＮＡＮＤ回路５３１と、これらＮ
ＡＮＤ回路５３１の出力信号を極性反転して前記８本の
出力信号Ｙ０Ｔ１Ｔ２Ｔ〜Ｙ０Ｎ１Ｎ２Ｎを出力する８
つのインバータ５３２から構成されている。
【００３６】次に、このＰＹＤＥＣ５の動作の概要につ
いて説明するに、まず、内部カラムアドレス信号ＹＡＤ
Ｄの下位０、１、２ビット目の相補信号であるＹ０Ｎ、
Ｙ０Ｔ、Ｙ１Ｎ、Ｙ１Ｔ、Ｙ２Ｎ、Ｙ２Ｔは、まず、８
つある３入力ＮＡＮＤ回路Ｇ００〜Ｇ０７によりプリデ
コードされ、ＮＡＮＤ回路Ｇ００〜Ｇ０７の出力信号Ｐ
Ｙ０Ｔ１Ｔ２Ｔ〜ＰＹ０Ｎ１Ｎ２Ｎのうちいずれか１本
の出力信号のみを活性化する。これら８本の信号ＰＹ０
Ｔ１Ｔ２Ｔ〜ＰＹ０Ｎ１Ｎ２Ｎは、スイッチングマトリ
クスＳＷＭ及び第１の選択回路５２に入力される。
いて説明するに、まず、内部カラムアドレス信号ＹＡＤ
Ｄの下位０、１、２ビット目の相補信号であるＹ０Ｎ、
Ｙ０Ｔ、Ｙ１Ｎ、Ｙ１Ｔ、Ｙ２Ｎ、Ｙ２Ｔは、まず、８
つある３入力ＮＡＮＤ回路Ｇ００〜Ｇ０７によりプリデ
コードされ、ＮＡＮＤ回路Ｇ００〜Ｇ０７の出力信号Ｐ
Ｙ０Ｔ１Ｔ２Ｔ〜ＰＹ０Ｎ１Ｎ２Ｎのうちいずれか１本
の出力信号のみを活性化する。これら８本の信号ＰＹ０
Ｔ１Ｔ２Ｔ〜ＰＹ０Ｎ１Ｎ２Ｎは、スイッチングマトリ
クスＳＷＭ及び第１の選択回路５２に入力される。
【００３７】プリフェッチ動作を行う場合、つまりプリ
フェッチ有効信号ＭＤ２ＢＰがハイレベルの場合には、
スイッチングマトリクスＳＷＭは、信号ＭＤＢＴ、ＭＤ
ＢＬ２、ＭＤＢＬ４及びＭＤＢＬ８に基づいて制御回路
５１により生成されたスイッチング制御信号によりスイ
ッチング動作を行い、図３の真理値表に基づく規則に則
って、８本の入力信号ＰＹ０Ｔ１Ｔ２Ｔ〜ＰＹ０Ｎ１Ｎ
２Ｎのうち２本を活性化する。
フェッチ有効信号ＭＤ２ＢＰがハイレベルの場合には、
スイッチングマトリクスＳＷＭは、信号ＭＤＢＴ、ＭＤ
ＢＬ２、ＭＤＢＬ４及びＭＤＢＬ８に基づいて制御回路
５１により生成されたスイッチング制御信号によりスイ
ッチング動作を行い、図３の真理値表に基づく規則に則
って、８本の入力信号ＰＹ０Ｔ１Ｔ２Ｔ〜ＰＹ０Ｎ１Ｎ
２Ｎのうち２本を活性化する。
【００３８】つまり、１つの内部カラムアドレス信号Ｙ
ＡＤＤから２つのプリデコードされたカラムアドレス信
号ＰＹＡＤＤを発生する。このとき、内部カラムアドレ
ス信号ＹＡＤＤで示されるバースト奇数番目のデータの
カラムアドレスＡａ０等と、これの次に出力されるバー
スト偶数番目のデータのカラムアドレスＡａ１等を同時
に発生する。双方の値の組み合わせは、バースト長及び
バーストタイプにより変化するが、シンクロナスＤＲＡ
Ｍのバースト出力される一連のデータのカラムアドレス
順は常に奇数／偶数が交互になるため、一方が偶数、他
方が奇数の関係となる。
ＡＤＤから２つのプリデコードされたカラムアドレス信
号ＰＹＡＤＤを発生する。このとき、内部カラムアドレ
ス信号ＹＡＤＤで示されるバースト奇数番目のデータの
カラムアドレスＡａ０等と、これの次に出力されるバー
スト偶数番目のデータのカラムアドレスＡａ１等を同時
に発生する。双方の値の組み合わせは、バースト長及び
バーストタイプにより変化するが、シンクロナスＤＲＡ
Ｍのバースト出力される一連のデータのカラムアドレス
順は常に奇数／偶数が交互になるため、一方が偶数、他
方が奇数の関係となる。
【００３９】従って、８ビットバーストまでを実現する
のに必要な下位３ビットＹ０／１／２をプリデコードし
た結果の２の３乗、つまり８本のプリデコードアドレス
信号ＰＹＡＤＤの中から、偶数アドレス（Ｙ０＝０、Ｐ
ＹＡＤＤ（Ｅ））の４本のうち１本、奇数アドレス（Ｙ
０＝１、ＰＹＡＤＤ（Ｏ））の４本のうち１本の、計２
本が同時に選択される。下位３ビットＹ０／１／２を含
まない他のアドレスビットは、バースト偶数番目と奇数
番目で同一なので、プリデコードアドレス信号ＰＹＡＤ
Ｄも共通でかまわない。
のに必要な下位３ビットＹ０／１／２をプリデコードし
た結果の２の３乗、つまり８本のプリデコードアドレス
信号ＰＹＡＤＤの中から、偶数アドレス（Ｙ０＝０、Ｐ
ＹＡＤＤ（Ｅ））の４本のうち１本、奇数アドレス（Ｙ
０＝１、ＰＹＡＤＤ（Ｏ））の４本のうち１本の、計２
本が同時に選択される。下位３ビットＹ０／１／２を含
まない他のアドレスビットは、バースト偶数番目と奇数
番目で同一なので、プリデコードアドレス信号ＰＹＡＤ
Ｄも共通でかまわない。
【００４０】一方、プリフェッチ動作を行わない場合、
つまり、プリフェッチ有効信号ＭＤ２ＢＰがローレベル
の場合には、スイッチングマトリクスＳＷＭは、ＮＡＮ
Ｄ回路Ｇ００〜Ｇ０７の出力信号ＰＹ０Ｔ１Ｔ２Ｔ〜Ｐ
Ｙ０Ｎ１Ｎ２Ｎに対応する、第２の選択回路５３の出力
信号Ｙ０Ｔ１Ｔ２Ｔ〜Ｙ０Ｎ１Ｎ２Ｎのうちの１本の出
力信号のみを活性化する。つまり、１つの内部カラムア
ドレス信号ＹＡＤＤから１つのプリデコードされたカラ
ムアドレス信号ＰＹＡＤＤを発生する。
つまり、プリフェッチ有効信号ＭＤ２ＢＰがローレベル
の場合には、スイッチングマトリクスＳＷＭは、ＮＡＮ
Ｄ回路Ｇ００〜Ｇ０７の出力信号ＰＹ０Ｔ１Ｔ２Ｔ〜Ｐ
Ｙ０Ｎ１Ｎ２Ｎに対応する、第２の選択回路５３の出力
信号Ｙ０Ｔ１Ｔ２Ｔ〜Ｙ０Ｎ１Ｎ２Ｎのうちの１本の出
力信号のみを活性化する。つまり、１つの内部カラムア
ドレス信号ＹＡＤＤから１つのプリデコードされたカラ
ムアドレス信号ＰＹＡＤＤを発生する。
【００４１】再び図１に戻って説明するに、ＤＲＡＭコ
アは各々のバンク及び外部データ信号ＤＱに対して偶数
カラムアドレスサブアレイ（ＭＡＲＲ（Ｅ））６と奇数
カラムアドレスサブアレイ（ＭＡＲＲ（Ｏ））７とに分
けられる。ＭＡＲＲ（Ｅ）６はすべて偶数カラムアドレ
ス（Ｙ０＝０）を持つメモリセルで構成され、ＭＡＲＲ
（Ｏ）７はすべて奇数カラムアドレス（Ｙ０＝１）を持
つメモリセルで構成される。
アは各々のバンク及び外部データ信号ＤＱに対して偶数
カラムアドレスサブアレイ（ＭＡＲＲ（Ｅ））６と奇数
カラムアドレスサブアレイ（ＭＡＲＲ（Ｏ））７とに分
けられる。ＭＡＲＲ（Ｅ）６はすべて偶数カラムアドレ
ス（Ｙ０＝０）を持つメモリセルで構成され、ＭＡＲＲ
（Ｏ）７はすべて奇数カラムアドレス（Ｙ０＝１）を持
つメモリセルで構成される。
【００４２】プリフェッチ未使用時には、ＰＹＤＥＣ５
で生成された偶数／奇数どちらか一方のプリデコードカ
ラムアドレス信号ＰＹＡＤＤによって、偶数／奇数どち
らか一方のＭＡＲＲ６又は７のカラム選択線ＹＳＷが活
性化される。一方、プリフェッチ使用時には、ＰＹＤＥ
Ｃ５で同時に生成された偶数／奇数双方のプリデコード
カラムアドレス信号ＰＹＡＤＤによって、偶数／奇数そ
れぞれのＭＡＲＲ６及び７のカラム選択線ＹＳＷが同時
に活性化される。
で生成された偶数／奇数どちらか一方のプリデコードカ
ラムアドレス信号ＰＹＡＤＤによって、偶数／奇数どち
らか一方のＭＡＲＲ６又は７のカラム選択線ＹＳＷが活
性化される。一方、プリフェッチ使用時には、ＰＹＤＥ
Ｃ５で同時に生成された偶数／奇数双方のプリデコード
カラムアドレス信号ＰＹＡＤＤによって、偶数／奇数そ
れぞれのＭＡＲＲ６及び７のカラム選択線ＹＳＷが同時
に活性化される。
【００４３】活性化されたカラム選択線ＹＳＷに接続さ
れるセンスアンプＳＡに対し、対応する偶数カラムアド
レス用データ入出力線ＩＯＢＵＳ（Ｅ）、又は奇数カラ
ムアドレス用データ入出力線ＩＯＢＵＳ（Ｏ）、又はそ
の双方がそれぞれのライトアンプ８及び９、リードアン
プ１０及び１１に接続され、センスアンプＳＡのデータ
の書き込み、又は読み出しを行う。
れるセンスアンプＳＡに対し、対応する偶数カラムアド
レス用データ入出力線ＩＯＢＵＳ（Ｅ）、又は奇数カラ
ムアドレス用データ入出力線ＩＯＢＵＳ（Ｏ）、又はそ
の双方がそれぞれのライトアンプ８及び９、リードアン
プ１０及び１１に接続され、センスアンプＳＡのデータ
の書き込み、又は読み出しを行う。
【００４４】従って、ＤＲＡＭコア全体では、プリフェ
ッチ未使用時には１回の書き込み動作で１ＤＱ当り１つ
のデータが書き込み／読み出しされるのに対して、プリ
フェッチ使用時には１回の書き込み動作で１ＤＱ当り２
つのデータが同時に並行して書き込み／読み出しされ
る。
ッチ未使用時には１回の書き込み動作で１ＤＱ当り１つ
のデータが書き込み／読み出しされるのに対して、プリ
フェッチ使用時には１回の書き込み動作で１ＤＱ当り２
つのデータが同時に並行して書き込み／読み出しされ
る。
【００４５】なお、図１において、タイミング信号発生
器（ＴＧ）１２は、内部基準クロック信号ＩＣＬＫに基
づき、バースト期間信号ＰＥＮ、内部カラムアドレス信
号ＹＡＤＤを参照して、データインバッファ出力信号Ｉ
ＯＷ及びライトアンプ活性化信号ＷＡＥを発生する。
器（ＴＧ）１２は、内部基準クロック信号ＩＣＬＫに基
づき、バースト期間信号ＰＥＮ、内部カラムアドレス信
号ＹＡＤＤを参照して、データインバッファ出力信号Ｉ
ＯＷ及びライトアンプ活性化信号ＷＡＥを発生する。
【００４６】また、データインバッファ（ＤＩＮ）１３
は、書き込み動作時外部から入力されるデータＤＱをラ
ッチする。また、シリアル・パラレル変換の機能を持
ち、プリフェッチ使用時には、基準クロック信号の各エ
ッジ毎に１ビットずつラッチし、時系列的に並んだシリ
アルデータを、複数の内部データ入出力線ＩＯＢＵＳ
（Ｅ）及びＩＯＢＵＳ（Ｏ）に同時に出力する。
は、書き込み動作時外部から入力されるデータＤＱをラ
ッチする。また、シリアル・パラレル変換の機能を持
ち、プリフェッチ使用時には、基準クロック信号の各エ
ッジ毎に１ビットずつラッチし、時系列的に並んだシリ
アルデータを、複数の内部データ入出力線ＩＯＢＵＳ
（Ｅ）及びＩＯＢＵＳ（Ｏ）に同時に出力する。
【００４７】また、データアウトバッファ（ＤＯＵＴ）
１４は、読み出し動作時、外部にデータを出力する。ま
た、データアウトバッファ１４は、パラレル・シリアル
変換の機能を有し、プリフェッチ使用時には、基準クロ
ックの２サイクル毎に２ビットずつデータをラッチし、
出力順に出力する。
１４は、読み出し動作時、外部にデータを出力する。ま
た、データアウトバッファ１４は、パラレル・シリアル
変換の機能を有し、プリフェッチ使用時には、基準クロ
ックの２サイクル毎に２ビットずつデータをラッチし、
出力順に出力する。
【００４８】次に、図１乃至図３に基づいてこの実施の
形態の動作について説明する。プリフェッチ動作を行う
場合の動作タイミングは、図８に示した従来例のタイミ
ングチャートによるタイミングと同一である。プリフェ
ッチ動作を行わない場合は、第１の実施の形態の半導体
メモリは、図４のタイミングチャートに示すように動作
する。外部からの入力信号は、公知の一般的なシンクロ
ナスＤＲＡＭの入力信号と同一である。
形態の動作について説明する。プリフェッチ動作を行う
場合の動作タイミングは、図８に示した従来例のタイミ
ングチャートによるタイミングと同一である。プリフェ
ッチ動作を行わない場合は、第１の実施の形態の半導体
メモリは、図４のタイミングチャートに示すように動作
する。外部からの入力信号は、公知の一般的なシンクロ
ナスＤＲＡＭの入力信号と同一である。
【００４９】まず、外部基準クロック信号ＣＬＫと、こ
の外部基準クロック信号ＣＬＫを有効となるためのクロ
ックイネーブル信号ＣＫＥが外部から図１の内部クロッ
ク発生回路（ＣＧＥＮ）１に与えられ、ここでこれらの
信号に基づいて内部基準クロック信号ＩＣＬＫが生成さ
れる。ただし、基準クロック信号ＣＬＫが外部から与え
られても、クロックイネーブル信号ＣＫＥが外部から与
えられない限り、内部基準クロック信号ＩＣＬＫは生成
されないので、たとえ外部基準クロック信号ＣＬＫが一
定周期で入力されても、内部基準クロック信号ＩＣＬＫ
が一定周期になるとは限らない。他の回路群は、外部基
準クロック信号ＣＬＫではなく、内部基準クロック信号
ＩＣＬＫによって動作する。
の外部基準クロック信号ＣＬＫを有効となるためのクロ
ックイネーブル信号ＣＫＥが外部から図１の内部クロッ
ク発生回路（ＣＧＥＮ）１に与えられ、ここでこれらの
信号に基づいて内部基準クロック信号ＩＣＬＫが生成さ
れる。ただし、基準クロック信号ＣＬＫが外部から与え
られても、クロックイネーブル信号ＣＫＥが外部から与
えられない限り、内部基準クロック信号ＩＣＬＫは生成
されないので、たとえ外部基準クロック信号ＣＬＫが一
定周期で入力されても、内部基準クロック信号ＩＣＬＫ
が一定周期になるとは限らない。他の回路群は、外部基
準クロック信号ＣＬＫではなく、内部基準クロック信号
ＩＣＬＫによって動作する。
【００５０】図４に示した時間Ｔ１において、外部コマ
ンド信号／ＲＡＳ（ラスバー）、／ＣＡＳ（カスバ
ー）、／ＷＥ（ライトイネーブルバー）、及び／ＣＳ
（チップセレクトバー）が図１のコマンドデコーダ（Ｃ
ＤＥＣ）２に与えられる。図４では図８と同様に、４つ
のコマンド信号をまとめて示してあり、また、図４中の
「ＲＥＡＤ」は読み出しコマンド入力を示し、実際には
／ＲＡＳがハイレベル、／ＣＡＳがローレベル、／ＷＥ
がハイレベル、／ＣＳがローレベルである。
ンド信号／ＲＡＳ（ラスバー）、／ＣＡＳ（カスバ
ー）、／ＷＥ（ライトイネーブルバー）、及び／ＣＳ
（チップセレクトバー）が図１のコマンドデコーダ（Ｃ
ＤＥＣ）２に与えられる。図４では図８と同様に、４つ
のコマンド信号をまとめて示してあり、また、図４中の
「ＲＥＡＤ」は読み出しコマンド入力を示し、実際には
／ＲＡＳがハイレベル、／ＣＡＳがローレベル、／ＷＥ
がハイレベル、／ＣＳがローレベルである。
【００５１】入力された外部コマンド信号は、コマンド
デコーダ２において内部基準クロック信号ＩＣＬＫのク
ロックエッジに基づいて内部に取り込まれ、それぞれの
組み合わせによるコマンドが解読される。読み出しコマ
ンド又は書き込みコマンドが入力された場合には、ＲＷ
信号が生成される。
デコーダ２において内部基準クロック信号ＩＣＬＫのク
ロックエッジに基づいて内部に取り込まれ、それぞれの
組み合わせによるコマンドが解読される。読み出しコマ
ンド又は書き込みコマンドが入力された場合には、ＲＷ
信号が生成される。
【００５２】次に、外部アドレス信号ＡＤＤが外部から
カラムアドレスバッファ回路（ＹＢＵＦ）４に与えられ
る。読み出しコマンド入力時の外部アドレス信号ＡＤＤ
の値Ａａ０は、バースト先頭のカラムアドレスを示して
いる。
カラムアドレスバッファ回路（ＹＢＵＦ）４に与えられ
る。読み出しコマンド入力時の外部アドレス信号ＡＤＤ
の値Ａａ０は、バースト先頭のカラムアドレスを示して
いる。
【００５３】書き込みコマンド入力によりＲＷ信号が生
成された場合には、カラムアドレスバッファ回路４によ
り外部アドレス信号ＡＤＤがラッチされ、内部カラムア
ドレス信号ＹＡＤＤが生成される。このときの内部カラ
ムアドレス信号ＹＡＤＤの値は外部アドレス信号ＡＤＤ
の値と同一であり、バースト先頭データのカラムアドレ
スを示している。また、バーストカウンタ（ＢＣＮＴ）
３がリセットされることにより、この内部基準クロック
信号ＩＣＬＫのサイクルがバースト動作の先頭であるこ
とが認識され、以降の内部クロック信号ＩＣＬＫのバー
スト長分のサイクルの間、バーストカウンタ３によりバ
ースト期間信号ＰＥＮが生成される。
成された場合には、カラムアドレスバッファ回路４によ
り外部アドレス信号ＡＤＤがラッチされ、内部カラムア
ドレス信号ＹＡＤＤが生成される。このときの内部カラ
ムアドレス信号ＹＡＤＤの値は外部アドレス信号ＡＤＤ
の値と同一であり、バースト先頭データのカラムアドレ
スを示している。また、バーストカウンタ（ＢＣＮＴ）
３がリセットされることにより、この内部基準クロック
信号ＩＣＬＫのサイクルがバースト動作の先頭であるこ
とが認識され、以降の内部クロック信号ＩＣＬＫのバー
スト長分のサイクルの間、バーストカウンタ３によりバ
ースト期間信号ＰＥＮが生成される。
【００５４】これ以降はプリフェッチ使用時と未使用時
とで動作が異なる。
とで動作が異なる。
【００５５】プリフェッチ使用時には、バースト期間信
号ＰＥＮの有効期間中は、カラムアドレスバッファ回路
（ＹＢＵＦ）４は、内部基準クロック信号ＩＣＬＫに基
づき、バースト奇数番目の内部カラムアドレス信号ＹＡ
ＤＤであるＡａ２、．．．を２サイクル毎に生成する。
号ＰＥＮの有効期間中は、カラムアドレスバッファ回路
（ＹＢＵＦ）４は、内部基準クロック信号ＩＣＬＫに基
づき、バースト奇数番目の内部カラムアドレス信号ＹＡ
ＤＤであるＡａ２、．．．を２サイクル毎に生成する。
【００５６】生成されたバースト奇数番目の内部カラム
アドレス信号ＹＡＤＤは、カラムプリデコーダ（ＰＹＤ
ＥＣ）５によってプリデコードされ、数組のプリデコー
ドカラムアドレス信号ＰＹＡＤＤとして生成される。図
４では２回の読み出しコマンド入力を行っている。時間
Ｔ１における１回目の読み出しコマンド入力では、外部
アドレス信号ＡＤＤが偶数Ａａ０（Ｅ）の場合であり、
信号Ｙ０Ｎ１Ｎ２Ｎ、Ｙ０Ｎ１Ｔ２Ｎ、Ｙ０Ｎ１Ｎ２
Ｔ、Ｙ０Ｎ１Ｔ２Ｔの４本の信号で構成されるプリデコ
ードカラムアドレス信号ＰＹＡＤＤ（Ｅ）としてバース
ト先頭のデータのカラムアドレスＡａ０が出力され、信
号Ｙ０Ｔ１Ｎ２Ｎ、Ｙ０Ｔ１Ｔ２Ｎ、Ｙ０Ｔ１Ｎ２Ｔ、
Ｙ０Ｔ１Ｔ２Ｔの４本の信号で構成されるプリデコード
カラムアドレス信号ＰＹＡＤＤ（Ｏ）としてバースト２
番目のデータのカラムアドレスＡａ１が出力される。
アドレス信号ＹＡＤＤは、カラムプリデコーダ（ＰＹＤ
ＥＣ）５によってプリデコードされ、数組のプリデコー
ドカラムアドレス信号ＰＹＡＤＤとして生成される。図
４では２回の読み出しコマンド入力を行っている。時間
Ｔ１における１回目の読み出しコマンド入力では、外部
アドレス信号ＡＤＤが偶数Ａａ０（Ｅ）の場合であり、
信号Ｙ０Ｎ１Ｎ２Ｎ、Ｙ０Ｎ１Ｔ２Ｎ、Ｙ０Ｎ１Ｎ２
Ｔ、Ｙ０Ｎ１Ｔ２Ｔの４本の信号で構成されるプリデコ
ードカラムアドレス信号ＰＹＡＤＤ（Ｅ）としてバース
ト先頭のデータのカラムアドレスＡａ０が出力され、信
号Ｙ０Ｔ１Ｎ２Ｎ、Ｙ０Ｔ１Ｔ２Ｎ、Ｙ０Ｔ１Ｎ２Ｔ、
Ｙ０Ｔ１Ｔ２Ｔの４本の信号で構成されるプリデコード
カラムアドレス信号ＰＹＡＤＤ（Ｏ）としてバースト２
番目のデータのカラムアドレスＡａ１が出力される。
【００５７】これに対し、時間Ｔ５における２回目の読
み出しコマンド入力では、外部アドレス信号ＡＤＤが奇
数Ａｂ０（Ｏ）の場合であり、プリデコードカラムアド
レス信号ＰＹＡＤＤ（Ｏ）としてバースト先頭のデータ
のカラムアドレスＡｂ０が出力され、プリデコードカラ
ムアドレス信号ＰＹＡＤＤ（Ｅ）としてバースト２番目
のデータのカラムアドレスＡａ１が出力される。
み出しコマンド入力では、外部アドレス信号ＡＤＤが奇
数Ａｂ０（Ｏ）の場合であり、プリデコードカラムアド
レス信号ＰＹＡＤＤ（Ｏ）としてバースト先頭のデータ
のカラムアドレスＡｂ０が出力され、プリデコードカラ
ムアドレス信号ＰＹＡＤＤ（Ｅ）としてバースト２番目
のデータのカラムアドレスＡａ１が出力される。
【００５８】一方、プリフェッチ未使用時には、カラム
プリデコーダ５はＹ０／１／２に関する８本のプリデコ
ードカラムアドレス信号ＰＹＡＤＤのうち、内部カラム
アドレス信号ＹＡＤＤで示される１本のみを活性化す
る。このときには、内部カラムアドレス信号ＹＡＤＤは
内部基準クロック信号ＩＣＬＫの１サイクルを単位とし
て変化するので、プリデコードカラムアドレス信号ＰＹ
ＡＤＤも内部基準クロック信号ＩＣＬＫの毎サイクル変
化する。
プリデコーダ５はＹ０／１／２に関する８本のプリデコ
ードカラムアドレス信号ＰＹＡＤＤのうち、内部カラム
アドレス信号ＹＡＤＤで示される１本のみを活性化す
る。このときには、内部カラムアドレス信号ＹＡＤＤは
内部基準クロック信号ＩＣＬＫの１サイクルを単位とし
て変化するので、プリデコードカラムアドレス信号ＰＹ
ＡＤＤも内部基準クロック信号ＩＣＬＫの毎サイクル変
化する。
【００５９】プリデコードカラムアドレス信号ＰＹＡＤ
Ｄのうち、ＰＹＡＤＤ（Ｅ）はＭＡＲＲ（Ｅ）６内のカ
ラムデコーダ（ＹＤＥＣ）に入力され、ＰＹＡＤＤ
（Ｏ）はＭＡＲＲ（Ｏ）７内のカラムデコーダ（ＹＤＥ
Ｃ）に入力され、各々のカラム選択線ＹＳＷを活性化す
る。
Ｄのうち、ＰＹＡＤＤ（Ｅ）はＭＡＲＲ（Ｅ）６内のカ
ラムデコーダ（ＹＤＥＣ）に入力され、ＰＹＡＤＤ
（Ｏ）はＭＡＲＲ（Ｏ）７内のカラムデコーダ（ＹＤＥ
Ｃ）に入力され、各々のカラム選択線ＹＳＷを活性化す
る。
【００６０】従って、プリフェッチ使用時には、ＭＡＲ
Ｒ（Ｅ）６で１本、ＭＡＲＲ（Ｏ）７で１本の計２本の
カラム選択線ＹＳＷが同時に活性化され、この結果、複
数のデータを同時に並列に入出力できるようになる。一
方、プリフェッチ未使用時には、ＭＡＲＲ（Ｅ）６及び
ＭＡＲＲ（Ｏ）７のうち、どちらか１本のカラム選択線
ＹＳＷのみが活性化され、同時に入出力できるのは１ビ
ットのみである。
Ｒ（Ｅ）６で１本、ＭＡＲＲ（Ｏ）７で１本の計２本の
カラム選択線ＹＳＷが同時に活性化され、この結果、複
数のデータを同時に並列に入出力できるようになる。一
方、プリフェッチ未使用時には、ＭＡＲＲ（Ｅ）６及び
ＭＡＲＲ（Ｏ）７のうち、どちらか１本のカラム選択線
ＹＳＷのみが活性化され、同時に入出力できるのは１ビ
ットのみである。
【００６１】これ以降は、活性化されたカラム選択線Ｙ
ＳＷに接続されたセンスアンプＳＡから、データがリー
ドアンプ１０、１１、カラムアドレス用データ入出力線
ＩＯＢＵＳ（Ｅ）、ＩＯＢＵＳ（Ｏ）、データアウトバ
ッファ（ＤＯＵＴ）１４を通じて外部へ出力される。
ＳＷに接続されたセンスアンプＳＡから、データがリー
ドアンプ１０、１１、カラムアドレス用データ入出力線
ＩＯＢＵＳ（Ｅ）、ＩＯＢＵＳ（Ｏ）、データアウトバ
ッファ（ＤＯＵＴ）１４を通じて外部へ出力される。
【００６２】なお、以上は主に読み出し動作について説
明したが、書き込みに関してもアドレスの動作は同一で
あり、データはデータインバッファ（ＤＩＮ）１３、カ
ラムアドレス用データ入出力線ＩＯＢＵＳ（Ｅ）、ＩＯ
ＢＵＳ（Ｏ）、ライトアンプ８、９を通じてセンスアン
プＳＡに入力されて書き込まれる。
明したが、書き込みに関してもアドレスの動作は同一で
あり、データはデータインバッファ（ＤＩＮ）１３、カ
ラムアドレス用データ入出力線ＩＯＢＵＳ（Ｅ）、ＩＯ
ＢＵＳ（Ｏ）、ライトアンプ８、９を通じてセンスアン
プＳＡに入力されて書き込まれる。
【００６３】このように、この第１の実施の形態では、
大きな／ＣＡＳレイテンシ時には、プリフェッチ方式を
併用することにより、高速なバースト転送を行うことが
でき、小さな／ＣＡＳレイテンシ時には２Ｎルールを回
避することができる。
大きな／ＣＡＳレイテンシ時には、プリフェッチ方式を
併用することにより、高速なバースト転送を行うことが
でき、小さな／ＣＡＳレイテンシ時には２Ｎルールを回
避することができる。
【００６４】次に、本発明の第２の実施の形態について
説明する。図５は本発明になる半導体メモリの要部を構
成するカラムプリデコーダ（ＰＹＤＥＣ）の第２の実施
の形態の回路図を示す。同図中、図２と同一構成部分に
は同一符号を付し、その説明を省略する。なお、この実
施の形態では、カラムアドレスＹ０〜Ｙ８、最高バース
ト長４、最大／ＣＡＳレイテンシ５、プリフェッチ数２
で説明を行うが、これらが変化しても方式的には変化な
く対応する。また、この実施の形態も第１の実施の形態
と同様に、バンク数、ＤＱ数（入出力数）には言及しな
い。これらは本方式には影響しないからである。
説明する。図５は本発明になる半導体メモリの要部を構
成するカラムプリデコーダ（ＰＹＤＥＣ）の第２の実施
の形態の回路図を示す。同図中、図２と同一構成部分に
は同一符号を付し、その説明を省略する。なお、この実
施の形態では、カラムアドレスＹ０〜Ｙ８、最高バース
ト長４、最大／ＣＡＳレイテンシ５、プリフェッチ数２
で説明を行うが、これらが変化しても方式的には変化な
く対応する。また、この実施の形態も第１の実施の形態
と同様に、バンク数、ＤＱ数（入出力数）には言及しな
い。これらは本方式には影響しないからである。
【００６５】本発明の第２の実施の形態におけるカラム
プリデコーダ（ＰＹＤＥＣ）は、図５に示すように、切
換回路（ＣＢＣ）５５を図２に示したカラムプリデコー
ダ（ＰＹＤＥＣ）に追加した点に特徴がある。切換回路
５５は／ＣＡＳレイテンシが「４」、「５」のときにそ
れぞれハイレベルとなり、それ以外のときはローレベル
である／ＣＡＳレイテンシ指定信号ＭＤＣＬ４及びＭＤ
ＣＬ５がそれぞれ入力される２入力ＮＯＲ回路５５１
と、２入力ＮＯＲ回路５５１の出力信号の極性を反転し
て第１の選択回路５２へ出力するインバータ５５２とか
ら構成されている。２入力ＮＯＲ回路５５１の出力信号
は制御回路５１にも入力される。
プリデコーダ（ＰＹＤＥＣ）は、図５に示すように、切
換回路（ＣＢＣ）５５を図２に示したカラムプリデコー
ダ（ＰＹＤＥＣ）に追加した点に特徴がある。切換回路
５５は／ＣＡＳレイテンシが「４」、「５」のときにそ
れぞれハイレベルとなり、それ以外のときはローレベル
である／ＣＡＳレイテンシ指定信号ＭＤＣＬ４及びＭＤ
ＣＬ５がそれぞれ入力される２入力ＮＯＲ回路５５１
と、２入力ＮＯＲ回路５５１の出力信号の極性を反転し
て第１の選択回路５２へ出力するインバータ５５２とか
ら構成されている。２入力ＮＯＲ回路５５１の出力信号
は制御回路５１にも入力される。
【００６６】この実施の形態では、切換回路５５により
／ＣＡＳレイテンシ指定信号ＭＤＣＬ４及びＭＤＣＬ５
のうちのいずれか一方の信号がハイレベルであるときは
プリフェッチを使用するときの動作を行い、両信号がい
ずれもローレベルであるときはプリフェッチ未使用の動
作を行う。従って、この実施の形態では、プリフェッチ
用の動作を行うか行わないかは、／ＣＡＳレイテンシが
「４」、「５」のいずれかであるか、いずれでもないか
によって一意に決定される。
／ＣＡＳレイテンシ指定信号ＭＤＣＬ４及びＭＤＣＬ５
のうちのいずれか一方の信号がハイレベルであるときは
プリフェッチを使用するときの動作を行い、両信号がい
ずれもローレベルであるときはプリフェッチ未使用の動
作を行う。従って、この実施の形態では、プリフェッチ
用の動作を行うか行わないかは、／ＣＡＳレイテンシが
「４」、「５」のいずれかであるか、いずれでもないか
によって一意に決定される。
【００６７】なお、上記の実施の形態では、／ＣＡＳレ
イテンシが「４」、「５」のいずれかであるときにプリ
フェッチを使用するように説明したが、他の組み合わせ
でも容易に実現できることは明らかである。
イテンシが「４」、「５」のいずれかであるときにプリ
フェッチを使用するように説明したが、他の組み合わせ
でも容易に実現できることは明らかである。
【００６８】
【発明の効果】以上説明したように、本発明によれば、
大きな／ＣＡＳレイテンシ時にはパイプライン方式とプ
リフェッチ方式を併用し、小さな／ＣＡＳレイテンシ時
にはパイプライン方式のみで動作させることで、使用す
るシステムに応じてプリフェッチを使用するか未使用か
を選択でき、これにより使用するシステムの形態に応じ
てシステムの高速化を可能にするバーストモードで動作
し、小さな／ＣＡＳレイテンシ時には２Ｎルールによる
コマンドの入力サイクルの制限を回避できる半導体メモ
リを実現することができる。
大きな／ＣＡＳレイテンシ時にはパイプライン方式とプ
リフェッチ方式を併用し、小さな／ＣＡＳレイテンシ時
にはパイプライン方式のみで動作させることで、使用す
るシステムに応じてプリフェッチを使用するか未使用か
を選択でき、これにより使用するシステムの形態に応じ
てシステムの高速化を可能にするバーストモードで動作
し、小さな／ＣＡＳレイテンシ時には２Ｎルールによる
コマンドの入力サイクルの制限を回避できる半導体メモ
リを実現することができる。
【図１】本発明になる半導体メモリの第１の実施の形態
のブロック図である。
のブロック図である。
【図２】図１中のカラムプリデコーダ（ＰＹＤＥＣ）の
第１の実施の形態の回路図である。
第１の実施の形態の回路図である。
【図３】図２の動作の真理値表を示す図である。
【図４】図１の半導体メモリがプリフェッチ動作を行わ
ないときのタイミングチャートである。
ないときのタイミングチャートである。
【図５】本発明になる半導体メモリの要部の第２の実施
の形態の回路図である。
の形態の回路図である。
【図６】従来の半導体メモリの要部の一例の回路図であ
る。
る。
【図７】図６の動作の真理値表を示す図である。
【図８】半導体メモリがプリフェッチ動作を行うときの
タイミングチャートである。
タイミングチャートである。
１ 内部クロック発生回路（ＣＧＥＮ） ２ コマンドデコーダ（ＣＤＥＣ） ３ バーストカウンタ（ＢＣＮＴ） ４ 内部カラムアドレス発生回路（ＹＢＵＦ） ５ カラムアドレスプリデコーダ（ＰＹＤＥＣ） ６ 偶数カラムアドレスサブアレイ（ＭＡＲＲ（Ｅ）） ７ 奇数カラムアドレスサブアレイ（ＭＡＲＲ（Ｏ）） ８、９ ライトアンプ １０、１１ リードアンプ １２ タイミング信号発生器（ＴＧ） １３ データインバッファ（ＤＩＮ） １４ データアウトバッファ（ＤＯＵＴ） ５１ 制御回路 ５２ 第１の選択回路 ５３ 第２の選択回路 ５５ 切換回路 ＹＳＷ カラム選択線 ＹＤＥＣ カラムデコーダ ＳＡ センスアンプ ＣＬＫ 外部基準クロック信号 ＣＫＥ 基準クロックイネーブル信号 ＡＤＤ 外部アドレス信号 ＤＱ 外部データ信号 ＩＣＬＫ 内部基準クロック信号 ＲＷ読み出し／書き込みコマンド信号 ＰＥＮ バースト期間信号 ＹＡＤＤ 内部カラムアドレス信号 ＰＹＡＤＤ 内部カラムアドレスプリデコード信号 ＩＯＷ データインバッファ出力信号 ＷＡＥ ライトアンプ活性化信号 ＩＯＢＵＳ データ入出力線 ＭＤＢＬ１、ＭＤＢＬ２、ＭＤＢＬ４、ＭＤＢＬ８ バ
ースト長指定信号 ＭＤＣＬ４、ＭＤＣＬ５ ／ＣＡＳレイテンシ指定信号 ＭＤＢＴ バーストタイプ信号 ＭＤ２ＢＰ プリフェッチ有効信号 ＹＢＳ プリデコード信号活性化信号 Ｙ０Ｎ、Ｙ０Ｔ、Ｙ１Ｎ、Ｙ１Ｔ、Ｙ２Ｎ、Ｙ２Ｔ Ｙ
ＡＤＤ信号を構成する相補アドレス信号 Ｙ０Ｔ１Ｔ２Ｔ、Ｙ０Ｎ１Ｔ２Ｔ、Ｙ０Ｔ１Ｎ２Ｔ、Ｙ
０Ｎ１Ｎ２Ｔ、Ｙ０Ｔ１Ｔ２Ｎ、Ｙ０Ｎ１Ｔ２Ｎ、Ｙ０
Ｔ１Ｎ２Ｎ、Ｙ０Ｎ１Ｎ２Ｎ ＰＹＡＤＤ信号を構成す
るプリデコード信号 ＳＷＭ スイッチングマトリクス
ースト長指定信号 ＭＤＣＬ４、ＭＤＣＬ５ ／ＣＡＳレイテンシ指定信号 ＭＤＢＴ バーストタイプ信号 ＭＤ２ＢＰ プリフェッチ有効信号 ＹＢＳ プリデコード信号活性化信号 Ｙ０Ｎ、Ｙ０Ｔ、Ｙ１Ｎ、Ｙ１Ｔ、Ｙ２Ｎ、Ｙ２Ｔ Ｙ
ＡＤＤ信号を構成する相補アドレス信号 Ｙ０Ｔ１Ｔ２Ｔ、Ｙ０Ｎ１Ｔ２Ｔ、Ｙ０Ｔ１Ｎ２Ｔ、Ｙ
０Ｎ１Ｎ２Ｔ、Ｙ０Ｔ１Ｔ２Ｎ、Ｙ０Ｎ１Ｔ２Ｎ、Ｙ０
Ｔ１Ｎ２Ｎ、Ｙ０Ｎ１Ｎ２Ｎ ＰＹＡＤＤ信号を構成す
るプリデコード信号 ＳＷＭ スイッチングマトリクス
Claims (3)
- 【請求項１】 外部基準クロック信号に同期した内部基
準クロック信号を生成し、該内部基準クロック信号に基
づいてデータのバースト転送を行うと共に、／ＣＡＳレ
イテンシを外部から設定できる半導体メモリであって、 連続して入出力される複数のデータを、複数のデータ入
出力経路を並列に用いて実質的に同時に並列処理する第
１の処理手段と、 連続して入出力されるデータを前記複数のデータ入出力
経路のうちの一つを用い各データの処理を一つずつ順次
に行う第２の処理手段と、 前記第１の処理手段及び第２の処理手段の一方のみ選択
的に動作させる処理選択手段とを有することを特徴とす
る半導体メモリ。 - 【請求項２】 前記処理選択手段は、前記バースト転送
のバーストタイプとバースト長を示す各信号と、前記第
１及び第２の処理手段のどちらを選択するかを指定する
信号と、前記内部基準クロック信号に基づいて生成され
た内部カラムアドレス信号とを入力信号として受け、該
内部カラムアドレス信号を前記第１及び第２の処理手段
のどちらを選択するかを指定する信号に応じてプリデコ
ードした一又は複数のカラムアドレス信号を発生するカ
ラムアドレスプリデコーダを含むことを特徴とする請求
項１記載の半導体メモリ。 - 【請求項３】 前記カラムアドレスプリデコーダは、更
に前記／ＣＡＳレイテンシを外部から設定する信号を入
力信号として受け、設定される該／ＣＡＳレイテンシに
応じて前記第１及び第２の処理手段の一方を選択するた
めのプリデコードした一又は複数のカラムアドレス信号
を発生することを特徴とする請求項２記載の半導体メモ
リ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19224596A JP3185672B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体メモリ |
| US08/891,193 US5852586A (en) | 1996-07-22 | 1997-07-10 | Single-chip synchronous dynamic random access memory (DRAM) system including first address generator operable in first and second modes |
| TW086110025A TW324824B (en) | 1996-07-22 | 1997-07-15 | Monocrystalline synchronous DRAM system |
| KR1019970034019A KR100253449B1 (ko) | 1996-07-22 | 1997-07-21 | 단일 칩 동기 다이내믹 랜덤 액세스 메모리 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19224596A JP3185672B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1040677A true JPH1040677A (ja) | 1998-02-13 |
| JP3185672B2 JP3185672B2 (ja) | 2001-07-11 |
Family
ID=16288087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19224596A Expired - Fee Related JP3185672B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5852586A (ja) |
| JP (1) | JP3185672B2 (ja) |
| KR (1) | KR100253449B1 (ja) |
| TW (1) | TW324824B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303236B1 (ko) * | 1998-09-30 | 2001-11-02 | 니시가키 코지 | 반도체기억장치 |
| KR100732194B1 (ko) | 2005-10-17 | 2007-06-27 | 삼성전자주식회사 | 메모리 모듈과 메모리 시스템 및 그 제어방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3871813B2 (ja) * | 1998-08-10 | 2007-01-24 | 株式会社ルネサステクノロジ | マルチポートメモリ、データプロセッサ及びデータ処理システム |
| US6373778B1 (en) | 2000-01-28 | 2002-04-16 | Mosel Vitelic, Inc. | Burst operations in memories |
| US6191997B1 (en) | 2000-03-10 | 2001-02-20 | Mosel Vitelic Inc. | Memory burst operations in which address count bits are used as column address bits for one, but not both, of the odd and even columns selected in parallel. |
| US6928026B2 (en) | 2002-03-19 | 2005-08-09 | Broadcom Corporation | Synchronous global controller for enhanced pipelining |
| KR100625294B1 (ko) * | 2004-10-30 | 2006-09-18 | 주식회사 하이닉스반도체 | 전원 공급 제어 회로 및 전원 공급 회로의 제어 방법 |
| JP4703220B2 (ja) * | 2005-03-04 | 2011-06-15 | 株式会社東芝 | 半導体記憶装置 |
| JP2007183816A (ja) * | 2006-01-06 | 2007-07-19 | Elpida Memory Inc | メモリ制御装置 |
| TWI447728B (zh) * | 2011-03-03 | 2014-08-01 | Mstar Semiconductor Inc | 動態隨機存取記憶體之控制方法及控制器 |
| KR102451156B1 (ko) | 2015-12-09 | 2022-10-06 | 삼성전자주식회사 | 메모리 모듈 내에서 랭크 인터리빙 동작을 갖는 반도체 메모리 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587962A (en) * | 1987-12-23 | 1996-12-24 | Texas Instruments Incorporated | Memory circuit accommodating both serial and random access including an alternate address buffer register |
| JP2742220B2 (ja) * | 1994-09-09 | 1998-04-22 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5594702A (en) * | 1995-06-28 | 1997-01-14 | National Semiconductor Corporation | Multi-first-in-first-out memory circuit |
| US5537353A (en) * | 1995-08-31 | 1996-07-16 | Cirrus Logic, Inc. | Low pin count-wide memory devices and systems and methods using the same |
| US5666321A (en) * | 1995-09-01 | 1997-09-09 | Micron Technology, Inc. | Synchronous DRAM memory with asynchronous column decode |
| US5652733A (en) * | 1996-04-29 | 1997-07-29 | Mosaid Technologies Inc. | Command encoded delayed clock generator |
-
1996
- 1996-07-22 JP JP19224596A patent/JP3185672B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-10 US US08/891,193 patent/US5852586A/en not_active Expired - Lifetime
- 1997-07-15 TW TW086110025A patent/TW324824B/zh active
- 1997-07-21 KR KR1019970034019A patent/KR100253449B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100303236B1 (ko) * | 1998-09-30 | 2001-11-02 | 니시가키 코지 | 반도체기억장치 |
| KR100732194B1 (ko) | 2005-10-17 | 2007-06-27 | 삼성전자주식회사 | 메모리 모듈과 메모리 시스템 및 그 제어방법 |
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| Publication number | Publication date |
|---|---|
| JP3185672B2 (ja) | 2001-07-11 |
| KR100253449B1 (ko) | 2000-05-01 |
| KR980010801A (ko) | 1998-04-30 |
| TW324824B (en) | 1998-01-11 |
| US5852586A (en) | 1998-12-22 |
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