JP2982618B2 - メモリ選択回路 - Google Patents
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- G11C8/00—Arrangements for selecting an address in a digital store
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- G11C—STATIC STORES
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Description
【０００１】
【産業上の利用分野】本発明は、メモリ選択回路に関
し、特に多ビットプリフェッチによる連続アクセスを行
うメモリ選択回路に関する。
し、特に多ビットプリフェッチによる連続アクセスを行
うメモリ選択回路に関する。
【０００２】
【従来の技術】近年、ＣＰＵの動作速度はめざましく向
上している。しかし、一方でＤＲＡＭ等の主記憶装置の
動作速度はＣＰＵの動作速度よりも遅いため、ＣＰＵと
主記憶装置との間に高速メモリであるキャッシュメモリ
を挿入することが一般に行われている。キャッシュメモ
リを用いた場合、ＣＰＵがキャッシュメモリをアクセス
する割合（ヒット率）が９０％程度まで可能であるの
で、ＣＰＵが主記憶装置をアクセスしなければならない
割合（ミスヒット率）は１０％程度となり、非常に高速
な命令の読み出しが可能となる。
上している。しかし、一方でＤＲＡＭ等の主記憶装置の
動作速度はＣＰＵの動作速度よりも遅いため、ＣＰＵと
主記憶装置との間に高速メモリであるキャッシュメモリ
を挿入することが一般に行われている。キャッシュメモ
リを用いた場合、ＣＰＵがキャッシュメモリをアクセス
する割合（ヒット率）が９０％程度まで可能であるの
で、ＣＰＵが主記憶装置をアクセスしなければならない
割合（ミスヒット率）は１０％程度となり、非常に高速
な命令の読み出しが可能となる。
【０００３】一方、このような高いヒット率を実現して
いるのは、使用した命令が格納されたアドレスの近辺に
格納された命令は、その後すぐに使用する確率が高いと
いう経験則に基づき、現在必要である命令を最初に読み
出した後、連続してそのアドレスの下位数ビットのみが
異なるアドレスに格納された命令をも読み出して、これ
らをまとめてキャッシュメモリに格納しているからであ
る。したがって、キャッシュメモリを用いる場合、主記
憶装置は上記のようなアクセス、すなわち、まず必要と
するデータを最初に出力し、つづいてそのデータの格納
されたアドレスの下位数ビットのみが異なるアドレスの
データを連続して出力することが可能なものでなければ
ならない。
いるのは、使用した命令が格納されたアドレスの近辺に
格納された命令は、その後すぐに使用する確率が高いと
いう経験則に基づき、現在必要である命令を最初に読み
出した後、連続してそのアドレスの下位数ビットのみが
異なるアドレスに格納された命令をも読み出して、これ
らをまとめてキャッシュメモリに格納しているからであ
る。したがって、キャッシュメモリを用いる場合、主記
憶装置は上記のようなアクセス、すなわち、まず必要と
するデータを最初に出力し、つづいてそのデータの格納
されたアドレスの下位数ビットのみが異なるアドレスの
データを連続して出力することが可能なものでなければ
ならない。
【０００４】従来、このような連続アクセスを行うもの
に、ＤＲＡＭにおけるニブルモードアクセスがある。ニ
ブルモードによる４ＭＤＲＡＭのアクセスを、図１５を
用いて説明する。
に、ＤＲＡＭにおけるニブルモードアクセスがある。ニ
ブルモードによる４ＭＤＲＡＭのアクセスを、図１５を
用いて説明する。
【０００５】図１５は、４ビットのニブルモードアクセ
スを行う４ＭＤＲＡＭの概要図である。図中１５００は
４Ｍビットのメモリセルアレイであり、図に示すように
それぞれが１Ｍビットである４つのブロック、、
およびに分割されている。それぞれのブロックは、ビ
ット線およびワード線をそれぞれ１０２４本ずつ有して
おり、ワード線は各ブロックに共通である。１５０１は
１０ビットのカラムアドレス（Ａ０〜Ａ９）であり、１
０２４本あるカラム選択線（以下、ＣＳＬという）の１
本を選択し、これによりそれぞれのブロックが持つ１０
２４本のビット線のうちの１本をそれぞれ選択する。１
５０２は１０ビットのロウアドレス（Ａ０〜Ａ９）であ
り、各ブロックに共通に接続されている１０２４本のワ
ード線のうちの１本を選択する。１５０３、１５０４は
ニブルモードでアクセスするアドレスを決定する、ロウ
アドレスＡ１０およびカラムアドレスＡ１０であり、そ
れぞれニブルデコーダ１５０５に入力されている。ニブ
ルデコーダ１５０５は、ロウアドレスＡ１０およびカラ
ムアドレスＡ１０を受けてこれをデコードし、４本の出
力線のうちの１本を選択してアクティブレベルとすると
ともに、ＣＡＳクロックを受けてアクティブレベルとす
る出力線の選択を次々と変えていく。
スを行う４ＭＤＲＡＭの概要図である。図中１５００は
４Ｍビットのメモリセルアレイであり、図に示すように
それぞれが１Ｍビットである４つのブロック、、
およびに分割されている。それぞれのブロックは、ビ
ット線およびワード線をそれぞれ１０２４本ずつ有して
おり、ワード線は各ブロックに共通である。１５０１は
１０ビットのカラムアドレス（Ａ０〜Ａ９）であり、１
０２４本あるカラム選択線（以下、ＣＳＬという）の１
本を選択し、これによりそれぞれのブロックが持つ１０
２４本のビット線のうちの１本をそれぞれ選択する。１
５０２は１０ビットのロウアドレス（Ａ０〜Ａ９）であ
り、各ブロックに共通に接続されている１０２４本のワ
ード線のうちの１本を選択する。１５０３、１５０４は
ニブルモードでアクセスするアドレスを決定する、ロウ
アドレスＡ１０およびカラムアドレスＡ１０であり、そ
れぞれニブルデコーダ１５０５に入力されている。ニブ
ルデコーダ１５０５は、ロウアドレスＡ１０およびカラ
ムアドレスＡ１０を受けてこれをデコードし、４本の出
力線のうちの１本を選択してアクティブレベルとすると
ともに、ＣＡＳクロックを受けてアクティブレベルとす
る出力線の選択を次々と変えていく。
【０００６】次に、図１５に示す４ＭＤＲＡＭの読み出
し動作を説明する。まず、各ブロックは、カラムアドレ
ス１５０１およびロウアドレス１５０２が与えられ、１
本のＣＳＬと、１本のワード線が選択される。これによ
り、各ブロックにおいて、それぞれ１本のビット線と１
本のワード線が選択されるので、各ブロックからはそれ
ぞれ１つのメモリセルが選択される。すなわち、カラム
アドレス１５０１およびロウアドレス１５０２により、
それぞれが同一アドレス空間にある４つのメモリセルが
同時に選択され、４ビットのデータが同時に読み出され
る。これら４ビットのデータはそれぞれデータラッチ回
路によりラッチされる。次に、ニブルデコーダ１５０５
に入力されるカラムアドレスＡ１０およびロウアドレス
Ａ１０により、ニブルデコーダ１５０５の４本の出力線
のうちのひとつが選択されアクティブレベルとなる。こ
れに応じて、読み出された４ビットのデータのうちのひ
とつが出力される。以後は、ニブルデコーダに入力され
ているＣＡＳクロックが変化する毎にニブルデコーダの
出力が次々に変えられ、これにしたがい読み出された４
ビットのデータが次々に出力される。つまり、図１５に
示す４ＭＤＲＡＭでは、ＣＰＵから与えられるアドレス
（以下、ＣＰＵアドレスという）の下位２ビットを除く
アドレスによって１本のＣＳＬを選択し、選択された１
本のＣＳＬによって各ブロックから１ビットずつ計４ビ
ットを読み出した後、ＣＰＵアドレスの下位２ビットで
あるカラムアドレスＡ１０およびロウアドレスＡ１０に
基づいてＣＰＵアドレスのデータを最初に出力し、その
後ＣＡＳクロックの変化に応じて下位２ビットのみが異
なるアドレスのデータを次々に出力していることにな
る。
し動作を説明する。まず、各ブロックは、カラムアドレ
ス１５０１およびロウアドレス１５０２が与えられ、１
本のＣＳＬと、１本のワード線が選択される。これによ
り、各ブロックにおいて、それぞれ１本のビット線と１
本のワード線が選択されるので、各ブロックからはそれ
ぞれ１つのメモリセルが選択される。すなわち、カラム
アドレス１５０１およびロウアドレス１５０２により、
それぞれが同一アドレス空間にある４つのメモリセルが
同時に選択され、４ビットのデータが同時に読み出され
る。これら４ビットのデータはそれぞれデータラッチ回
路によりラッチされる。次に、ニブルデコーダ１５０５
に入力されるカラムアドレスＡ１０およびロウアドレス
Ａ１０により、ニブルデコーダ１５０５の４本の出力線
のうちのひとつが選択されアクティブレベルとなる。こ
れに応じて、読み出された４ビットのデータのうちのひ
とつが出力される。以後は、ニブルデコーダに入力され
ているＣＡＳクロックが変化する毎にニブルデコーダの
出力が次々に変えられ、これにしたがい読み出された４
ビットのデータが次々に出力される。つまり、図１５に
示す４ＭＤＲＡＭでは、ＣＰＵから与えられるアドレス
（以下、ＣＰＵアドレスという）の下位２ビットを除く
アドレスによって１本のＣＳＬを選択し、選択された１
本のＣＳＬによって各ブロックから１ビットずつ計４ビ
ットを読み出した後、ＣＰＵアドレスの下位２ビットで
あるカラムアドレスＡ１０およびロウアドレスＡ１０に
基づいてＣＰＵアドレスのデータを最初に出力し、その
後ＣＡＳクロックの変化に応じて下位２ビットのみが異
なるアドレスのデータを次々に出力していることにな
る。
【０００７】このように、ニブルモードアクセスを行う
ＤＲＡＭはキャッシュメモリの要求にこたえているの
で、これを主記憶装置として用いればキャッシュメモリ
を使用できることが分かる。
ＤＲＡＭはキャッシュメモリの要求にこたえているの
で、これを主記憶装置として用いればキャッシュメモリ
を使用できることが分かる。
【０００８】
【発明が解決しようとする課題】上述のように、ニブル
モードアクセスによって連続的にデータの読み出しが可
能となるが、近年、１回の出力タイミングで同時に出力
するデータ（以下、データ幅という）が、従来の１ビッ
トから４ビット、８ビット、１６ビットと増えてきてい
るため、出力すべきデータを一度に読み出すニブルモー
ドでは、バスやラッチ回路が非常に多く必要となるとい
う問題がある。例えばデータ幅が８ビットであるとする
と、３２個のメモリセルに格納されたデータが同時に読
み出されることとなる。３２個のメモリセルが同時に読
み出されるとなると、これら読み出されたデータをラッ
チするのに３２個のラッチ回路が必要となり、さらに３
２本ものバスが必要となってしまう。このようなラッチ
回路やバスの増大は、データ幅が多い場合だけでなく、
連続してデータを出力する回数（バースト長）が長くな
ることに対しても生じる。例えば、従来例において示し
た４ビットの連続アクセス（バースト長＝４）ではな
く、８ビットの連続アクセス（バースト長＝８）を行う
場合、上記と同様にデータ幅が８ビットであるとする
と、６４個のメモリセルが同時にアクセスされることと
なるため、６４個のラッチ回路および６４本のバスが必
要となってしまう。
モードアクセスによって連続的にデータの読み出しが可
能となるが、近年、１回の出力タイミングで同時に出力
するデータ（以下、データ幅という）が、従来の１ビッ
トから４ビット、８ビット、１６ビットと増えてきてい
るため、出力すべきデータを一度に読み出すニブルモー
ドでは、バスやラッチ回路が非常に多く必要となるとい
う問題がある。例えばデータ幅が８ビットであるとする
と、３２個のメモリセルに格納されたデータが同時に読
み出されることとなる。３２個のメモリセルが同時に読
み出されるとなると、これら読み出されたデータをラッ
チするのに３２個のラッチ回路が必要となり、さらに３
２本ものバスが必要となってしまう。このようなラッチ
回路やバスの増大は、データ幅が多い場合だけでなく、
連続してデータを出力する回数（バースト長）が長くな
ることに対しても生じる。例えば、従来例において示し
た４ビットの連続アクセス（バースト長＝４）ではな
く、８ビットの連続アクセス（バースト長＝８）を行う
場合、上記と同様にデータ幅が８ビットであるとする
と、６４個のメモリセルが同時にアクセスされることと
なるため、６４個のラッチ回路および６４本のバスが必
要となってしまう。
【０００９】このようなラッチ回路およびバスの増大を
回避するものに、２ビットプリフェッチによる連続アク
セスがある。２ビットプリフェッチは、前述のニブルモ
ードのように出力するすべてのデータを一度に読み出す
ものとは異なり、連続して出力するデータを２ビットず
つ読み出して、これを出力している間につづいて出力す
べきデータを読み出すというものである。換言すれば、
ニブルモードのように、１本のＣＳＬを選択することに
よって、出力すべきデータをすべて読み出すのではな
く、１本のＣＳＬを選択して連続して出力するデータの
２回分を読み出し、これをラッチして出力している間
に、その後さらに連続して出力すべきデータを読み出す
べく、他のＣＳＬを選択するというものである。この方
法では、バースト長が増えても同時に読み出されるのは
常に２出力分のみであるため、バスの数を増やす必要が
ない。しかし、２ビットプリフェッチでは、１本のＣＳ
Ｌにより連続して出力するデータの２回分を同時に読み
出しているので、同時に読み出されたデータのうちの一
方のデータが出力されると、次に出力されるのは必ず他
方のデータに決まってしまうという問題がある。この様
子を、図１６を用いて説明する。図において、（ａ）〜
（ｈ）はアドレスであり、ＣＳＬ０〜ＣＳＬ３はそれぞ
れ（ａ）と（ｂ）、（ｃ）と（ｄ）、（ｅ）と（ｆ）、
（ｇ）と（ｈ）を同時に選択するＣＳＬである。図では
最下位ビットのみが異なるアドレスが１本のＣＳＬによ
り選択されるようになっているが、同時に選択されるア
ドレスの組み合わせがどうであれ、１本のＣＳＬにより
選択される２つのアドレスはハード的に固定であること
は当然である。例として、バースト長が４で、入力され
たＣＰＵアドレスが（ｃ）である場合を考える。この場
合、まずＣＳＬ１が選択され、（ｃ）と（ｄ）に格納さ
れたデータが読み出される。これらデータをラッチし、
（ｃ）→（ｄ）の順で出力している間にＣＳＬの選択が
変えられてＣＳＬ１からＣＳＬ０となり、（ａ）と
（ｂ）に格納されたデータが読み出される。したがっ
て、出力される順番は（ｃ）→（ｄ）→（ａ）→（ｂ）
の順となる。つまり、ＣＰＵアドレス（ｃ）のデータか
ら出力し始めて、下位２ビットのみが異なるアドレスの
データが次々に出力されたことになり、キャッシュメモ
リの要求にこたえている。しかしながら、ＣＰＵアドレ
スが（ｄ）であると、まずＣＳＬ１が選択されるのであ
るが、アクセスされたアドレス（ｃ）と（ｄ）のうち、
（ｄ）を出力すると、次は（ｃ）を出力するしかなく、
（ｄ）→（ａ）→（ｂ）→（ｃ）というように、アドレ
スの順に出力することは不可能であることが分かる。し
たがって、アドレス順にデータを連続出力すること（以
下、シーケンシャルアクセスという）が要求されている
場合、この方法ではこれを満足することはできない。同
様に、（ｅ）→（ｆ）→（ｇ）→（ｈ）の順に出力する
ことはできるが、（ｆ）→（ｇ）→（ｈ）→（ｅ）の順
に出力することはできない。つまり、シーケンシャルア
クセスが、偶数アドレスからは可能であるが、奇数アド
レスからは不可能であることが分かる。
回避するものに、２ビットプリフェッチによる連続アク
セスがある。２ビットプリフェッチは、前述のニブルモ
ードのように出力するすべてのデータを一度に読み出す
ものとは異なり、連続して出力するデータを２ビットず
つ読み出して、これを出力している間につづいて出力す
べきデータを読み出すというものである。換言すれば、
ニブルモードのように、１本のＣＳＬを選択することに
よって、出力すべきデータをすべて読み出すのではな
く、１本のＣＳＬを選択して連続して出力するデータの
２回分を読み出し、これをラッチして出力している間
に、その後さらに連続して出力すべきデータを読み出す
べく、他のＣＳＬを選択するというものである。この方
法では、バースト長が増えても同時に読み出されるのは
常に２出力分のみであるため、バスの数を増やす必要が
ない。しかし、２ビットプリフェッチでは、１本のＣＳ
Ｌにより連続して出力するデータの２回分を同時に読み
出しているので、同時に読み出されたデータのうちの一
方のデータが出力されると、次に出力されるのは必ず他
方のデータに決まってしまうという問題がある。この様
子を、図１６を用いて説明する。図において、（ａ）〜
（ｈ）はアドレスであり、ＣＳＬ０〜ＣＳＬ３はそれぞ
れ（ａ）と（ｂ）、（ｃ）と（ｄ）、（ｅ）と（ｆ）、
（ｇ）と（ｈ）を同時に選択するＣＳＬである。図では
最下位ビットのみが異なるアドレスが１本のＣＳＬによ
り選択されるようになっているが、同時に選択されるア
ドレスの組み合わせがどうであれ、１本のＣＳＬにより
選択される２つのアドレスはハード的に固定であること
は当然である。例として、バースト長が４で、入力され
たＣＰＵアドレスが（ｃ）である場合を考える。この場
合、まずＣＳＬ１が選択され、（ｃ）と（ｄ）に格納さ
れたデータが読み出される。これらデータをラッチし、
（ｃ）→（ｄ）の順で出力している間にＣＳＬの選択が
変えられてＣＳＬ１からＣＳＬ０となり、（ａ）と
（ｂ）に格納されたデータが読み出される。したがっ
て、出力される順番は（ｃ）→（ｄ）→（ａ）→（ｂ）
の順となる。つまり、ＣＰＵアドレス（ｃ）のデータか
ら出力し始めて、下位２ビットのみが異なるアドレスの
データが次々に出力されたことになり、キャッシュメモ
リの要求にこたえている。しかしながら、ＣＰＵアドレ
スが（ｄ）であると、まずＣＳＬ１が選択されるのであ
るが、アクセスされたアドレス（ｃ）と（ｄ）のうち、
（ｄ）を出力すると、次は（ｃ）を出力するしかなく、
（ｄ）→（ａ）→（ｂ）→（ｃ）というように、アドレ
スの順に出力することは不可能であることが分かる。し
たがって、アドレス順にデータを連続出力すること（以
下、シーケンシャルアクセスという）が要求されている
場合、この方法ではこれを満足することはできない。同
様に、（ｅ）→（ｆ）→（ｇ）→（ｈ）の順に出力する
ことはできるが、（ｆ）→（ｇ）→（ｈ）→（ｅ）の順
に出力することはできない。つまり、シーケンシャルア
クセスが、偶数アドレスからは可能であるが、奇数アド
レスからは不可能であることが分かる。
【００１０】また、奇数アドレスからのシーケンシャル
アクセスが可能なメモリ選択回路として、２組の２ビッ
トプリフェッチ回路を用いた２ビットプリフェッチパイ
プライン方式があるが、この方式においても、ラッチ回
路やバスのさらなる増加は避けられない。
アクセスが可能なメモリ選択回路として、２組の２ビッ
トプリフェッチ回路を用いた２ビットプリフェッチパイ
プライン方式があるが、この方式においても、ラッチ回
路やバスのさらなる増加は避けられない。
【００１１】このように、従来においては、ｎビットプ
リフェッチにより連続アクセスを行うメモリ選択回路
は、１回のアクセスを１本のＣＳＬにより行っていたの
で、ラッチ回路やバスが多く必要であるが、奇数アドレ
スからのシーケンシャルアクセスが不可能または困難で
あった。
リフェッチにより連続アクセスを行うメモリ選択回路
は、１回のアクセスを１本のＣＳＬにより行っていたの
で、ラッチ回路やバスが多く必要であるが、奇数アドレ
スからのシーケンシャルアクセスが不可能または困難で
あった。
【００１２】したがって、本発明は奇数アドレスからの
連続アクセスが可能であり、かつラッチ回路やバスを多
く必要としないメモリ選択回路を提供することを目的と
する。
連続アクセスが可能であり、かつラッチ回路やバスを多
く必要としないメモリ選択回路を提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明は、ｎビットプリ
フェッチによる連続アクセスを行うメモリ選択回路にお
いて、１回の出力タイミングで出力するデータのアドレ
スのみを選択するカラム選択線を多重選択する手段を有
している。かかる手段は、入力アドレスをおよび連続し
て出力するデータの長さ（バースト長）を示す情報を受
けて、入力アドレスに対応するカラム選択線と、続けて
出力すべきデータのアドレスに対応するカラム選択線と
を同時に多重選択するものである。
フェッチによる連続アクセスを行うメモリ選択回路にお
いて、１回の出力タイミングで出力するデータのアドレ
スのみを選択するカラム選択線を多重選択する手段を有
している。かかる手段は、入力アドレスをおよび連続し
て出力するデータの長さ（バースト長）を示す情報を受
けて、入力アドレスに対応するカラム選択線と、続けて
出力すべきデータのアドレスに対応するカラム選択線と
を同時に多重選択するものである。
【００１４】
【作用】このように、本発明では、１本のカラム選択線
は１回の出力タイミングで出力するデータのアドレスの
みを選択し、これを複数同時に選択しているので、出力
するデータを複数回に分けて読み出すプリフェッチ方式
を用いた場合でも、プリフェッチするデータの組み合わ
せは任意であり、出力する順番に制限がなくなる。この
ため、バスやラッチ回路を増やすことなく、奇数アドレ
スからのシーケンシャルアクセスが可能になる。
は１回の出力タイミングで出力するデータのアドレスの
みを選択し、これを複数同時に選択しているので、出力
するデータを複数回に分けて読み出すプリフェッチ方式
を用いた場合でも、プリフェッチするデータの組み合わ
せは任意であり、出力する順番に制限がなくなる。この
ため、バスやラッチ回路を増やすことなく、奇数アドレ
スからのシーケンシャルアクセスが可能になる。
【００１５】
【実施例】まず、本発明の一実施例について詳細に説明
する。
する。
【００１６】本実施例は、従来の２ビットプリフェッチ
の様に１本のカラム選択線（以下、ＣＳＬという）によ
って２出力分のデータを読み出すものとは異なり、１出
力分のデータのみを読み出すＣＳＬを２本同時に選択す
ることによって２出力分のデータを読み出すものであ
る。
の様に１本のカラム選択線（以下、ＣＳＬという）によ
って２出力分のデータを読み出すものとは異なり、１出
力分のデータのみを読み出すＣＳＬを２本同時に選択す
ることによって２出力分のデータを読み出すものであ
る。
【００１７】本実施例が示すメモリ選択回路は、カラム
アドレスの下位ビットをデコードするプリフェッチプリ
デコーダを備え、かかるプリフェッチプリデコーダはア
ドレスの他にバースト長を示す情報を受けて、これらを
もとに、アドレスの２つのビットがアクティブレベルと
なるプリデコードアドレスをカラムデコーダに供給す
る。カラムデコーダは、かかるプリデコードアドレスと
カラムアドレスの残りの上位ビットを受けて、同時に読
み出すべきメモリセルにつながる２本のＣＳＬを同時に
選択し、これにより２出力分のデータを同時に読み出し
ている。
アドレスの下位ビットをデコードするプリフェッチプリ
デコーダを備え、かかるプリフェッチプリデコーダはア
ドレスの他にバースト長を示す情報を受けて、これらを
もとに、アドレスの２つのビットがアクティブレベルと
なるプリデコードアドレスをカラムデコーダに供給す
る。カラムデコーダは、かかるプリデコードアドレスと
カラムアドレスの残りの上位ビットを受けて、同時に読
み出すべきメモリセルにつながる２本のＣＳＬを同時に
選択し、これにより２出力分のデータを同時に読み出し
ている。
【００１８】次に、本実施例について、図面を用いて詳
細に説明する。図１は、本実施例におけるメモリの全体
を示す図であり、図中１００は１６ＭＤＲＡＭの全体図
で、半導体チップ上に集積されている。１０１は１６Ｍ
ビットのメモリセルアレイであり、４０９６本のワード
線と５１２本のＣＳＬ（ＣＳＬ０〜ＣＳＬ５１１）を持
つ。したがって、１アドレスは８個のメモリセルに対応
するので、１入出力（データ幅）は８ビットである。１
０２はアドレスバッファ、１０３はロウデコーダであ
る。１０４は本実施例の中心となるプリフェッチプリデ
コーダであり、ＣＳＬの多重選択を制御する。１０５は
プリデコーダ、１０６はカラムデコーダである。１０７
はクロックジェネレータであり、外部から図のような信
号を受け、プリフェッチプリデコーダ１０４等のタイミ
ングを制御する信号を発生している。１０８はＩ／Ｏス
イッチ、１０９は出力バッファ、１１０は入力バッフ
ァ、１１１はラッチ回路である。
細に説明する。図１は、本実施例におけるメモリの全体
を示す図であり、図中１００は１６ＭＤＲＡＭの全体図
で、半導体チップ上に集積されている。１０１は１６Ｍ
ビットのメモリセルアレイであり、４０９６本のワード
線と５１２本のＣＳＬ（ＣＳＬ０〜ＣＳＬ５１１）を持
つ。したがって、１アドレスは８個のメモリセルに対応
するので、１入出力（データ幅）は８ビットである。１
０２はアドレスバッファ、１０３はロウデコーダであ
る。１０４は本実施例の中心となるプリフェッチプリデ
コーダであり、ＣＳＬの多重選択を制御する。１０５は
プリデコーダ、１０６はカラムデコーダである。１０７
はクロックジェネレータであり、外部から図のような信
号を受け、プリフェッチプリデコーダ１０４等のタイミ
ングを制御する信号を発生している。１０８はＩ／Ｏス
イッチ、１０９は出力バッファ、１１０は入力バッフ
ァ、１１１はラッチ回路である。
【００１９】つづいて、本実施例が示す１６ＭＤＲＡＭ
の動作につき、読み出しの場合を例に説明する。まず、
外部から与えられる入力アドレスＡ０〜Ａ１１を受けた
アドレスバッファ１０２は、ロウアドレスとしてＡ０〜
Ａ１１をロウデコーダ１０３に供給し、カラムアドレス
としてＡ０〜Ａ８をプリフェッチプリデコーダ１０４に
供給する。ロウアドレスＡ０〜Ａ１１を受けたロウデコ
ーダ１０３はこれをデコードし、４０９６本あるワード
線の１本を選択する。一方、カラムアドレスＡ０〜Ａ８
を受けたプリフェッチプリデコーダ１０４は、カラムア
ドレスの上位ビットであるＡ３〜Ａ８をプリデコーダ１
０５に供給する一方、下位ビットであるＡ０〜Ａ２をプ
リデコードし、プリデコードアドレスＹ０〜Ｙ７として
出力する。プリフェッチプリデコーダ１０４の動作はク
ロックジェネレータ１０７からの信号ＬＯＡＤ０、１、
２信号およびＣＯＵＮＴ信号によって制御されている。
ここで、ＬＯＡＤ０信号は外部からのクロックの立ち上
がりに応答して発生する信号であり、ＬＯＡＤ１、ＬＯ
ＡＤ２信号は外部から与えられる信号が読み出しまたは
書き込みコマンドである場合にクロックに同期して発生
する信号であり、ＣＯＵＮＴ信号はＬＯＡＤ１、ＬＯＡ
Ｄ２信号が発生した後、バースト長に応じて発生する信
号である。なお、クロックジェネレータ１０７からはさ
らに他の制御信号も出力されているが、それらについて
の説明は省略する。プリデコーダ１０５からのデコード
出力およびプリフェッチプリデコーダ１０４からのプリ
デコードアドレスは、ともにカラムデコーダ１０６に供
給され、これらによりＣＳＬが選択される。プリフェッ
チプリデコーダ１０４にはバースト長を示すバースト信
号Ｂ４、Ｂ８がさらに供給されており、プリフェッチプ
リデコーダ１０４はこれらバースト信号にもとづき、入
力アドレスに対応するアドレスと、次に出力すべきデー
タに相当するアドレスに対応するアドレスとが選択され
るように、アドレスの２つのビットがアクティブレベル
であるプリデコードアドレスを出力する。このため、カ
ラムデコーダ１０６はプリデコーダ１０５からのデコー
ド出力と、アドレスの２つのビットがアクティブレベル
であるプリデコードアドレスとを受けることにより、Ｃ
ＳＬを２本同時に選択することになる。このＣＳＬは、
前述のようにそれぞれが８個のメモリセルに接続されて
いるため、これが２本同時に選択されることにより１６
個のメモリセルが同時に読み出されることになる。これ
ら同時に読み出された１６ビットのデータはすべてラッ
チ回路１１１にラッチされ、Ｉ／Ｏスイッチ１０８に供
給される。さらに、プリフェッチプリデコーダ１０４か
らは、２本同時に選択されたＣＳＬのうち、どちらのＣ
ＳＬにつながるセルを読み出すのかを示す信号ＣＩ０
が、Ｉ／Ｏスイッチ１０８に供給されており、かかる信
号にもとづいて、ラッチ回路１１１にラッチされたデー
タのうち、一方のＣＳＬにつながるメモリセルのデータ
を出力バッファ１０９に出力し、信号ＣＩ０の変化に応
答して他方のＣＳＬにつながるメモリセルのデータを出
力バッファ１０９に出力する。そして、出力バッファ１
０９に供給されたデータは、この１６ＭＤＲＡＭの出力
Ｄ０〜Ｄ７として外部に出力される。そして、これらデ
ータが出力されている間に、クロックジェネレータ１０
７からのＣＯＵＮＴ信号によりプリデコードアドレスが
変化し、ＣＳＬの選択が変えられてさらに他のデータが
アクセスされる。
の動作につき、読み出しの場合を例に説明する。まず、
外部から与えられる入力アドレスＡ０〜Ａ１１を受けた
アドレスバッファ１０２は、ロウアドレスとしてＡ０〜
Ａ１１をロウデコーダ１０３に供給し、カラムアドレス
としてＡ０〜Ａ８をプリフェッチプリデコーダ１０４に
供給する。ロウアドレスＡ０〜Ａ１１を受けたロウデコ
ーダ１０３はこれをデコードし、４０９６本あるワード
線の１本を選択する。一方、カラムアドレスＡ０〜Ａ８
を受けたプリフェッチプリデコーダ１０４は、カラムア
ドレスの上位ビットであるＡ３〜Ａ８をプリデコーダ１
０５に供給する一方、下位ビットであるＡ０〜Ａ２をプ
リデコードし、プリデコードアドレスＹ０〜Ｙ７として
出力する。プリフェッチプリデコーダ１０４の動作はク
ロックジェネレータ１０７からの信号ＬＯＡＤ０、１、
２信号およびＣＯＵＮＴ信号によって制御されている。
ここで、ＬＯＡＤ０信号は外部からのクロックの立ち上
がりに応答して発生する信号であり、ＬＯＡＤ１、ＬＯ
ＡＤ２信号は外部から与えられる信号が読み出しまたは
書き込みコマンドである場合にクロックに同期して発生
する信号であり、ＣＯＵＮＴ信号はＬＯＡＤ１、ＬＯＡ
Ｄ２信号が発生した後、バースト長に応じて発生する信
号である。なお、クロックジェネレータ１０７からはさ
らに他の制御信号も出力されているが、それらについて
の説明は省略する。プリデコーダ１０５からのデコード
出力およびプリフェッチプリデコーダ１０４からのプリ
デコードアドレスは、ともにカラムデコーダ１０６に供
給され、これらによりＣＳＬが選択される。プリフェッ
チプリデコーダ１０４にはバースト長を示すバースト信
号Ｂ４、Ｂ８がさらに供給されており、プリフェッチプ
リデコーダ１０４はこれらバースト信号にもとづき、入
力アドレスに対応するアドレスと、次に出力すべきデー
タに相当するアドレスに対応するアドレスとが選択され
るように、アドレスの２つのビットがアクティブレベル
であるプリデコードアドレスを出力する。このため、カ
ラムデコーダ１０６はプリデコーダ１０５からのデコー
ド出力と、アドレスの２つのビットがアクティブレベル
であるプリデコードアドレスとを受けることにより、Ｃ
ＳＬを２本同時に選択することになる。このＣＳＬは、
前述のようにそれぞれが８個のメモリセルに接続されて
いるため、これが２本同時に選択されることにより１６
個のメモリセルが同時に読み出されることになる。これ
ら同時に読み出された１６ビットのデータはすべてラッ
チ回路１１１にラッチされ、Ｉ／Ｏスイッチ１０８に供
給される。さらに、プリフェッチプリデコーダ１０４か
らは、２本同時に選択されたＣＳＬのうち、どちらのＣ
ＳＬにつながるセルを読み出すのかを示す信号ＣＩ０
が、Ｉ／Ｏスイッチ１０８に供給されており、かかる信
号にもとづいて、ラッチ回路１１１にラッチされたデー
タのうち、一方のＣＳＬにつながるメモリセルのデータ
を出力バッファ１０９に出力し、信号ＣＩ０の変化に応
答して他方のＣＳＬにつながるメモリセルのデータを出
力バッファ１０９に出力する。そして、出力バッファ１
０９に供給されたデータは、この１６ＭＤＲＡＭの出力
Ｄ０〜Ｄ７として外部に出力される。そして、これらデ
ータが出力されている間に、クロックジェネレータ１０
７からのＣＯＵＮＴ信号によりプリデコードアドレスが
変化し、ＣＳＬの選択が変えられてさらに他のデータが
アクセスされる。
【００２０】以上が、本実施例が示す１６ＭＤＲＡＭの
動作の概要であるが、以下に各部の構成および動作をさ
らに詳細に説明する。図２はプリフェッチプリデコーダ
１０４の内部を詳細に示す図である。プリフェッチプリ
デコーダ１０４は、アドレスラッチジェネレイターブロ
ック２８０とプリデコードブロック２９０とからなる。
アドレスラッチジェネレイターブロック２８０はカラム
アドレスＡ０〜Ａ８を受けて、そのうちの下位ビットＡ
０〜Ａ２から内部アドレス信号ＡＤＤ０〜ＡＤＤ２を生
成する。なお、図においてＡｉはＡ３〜Ａ８を示してい
る。プリデコードブロック２９０は内部アドレス信号Ａ
ＤＤ０〜ＡＤＤ２を受けてプリデコードアドレスＹ０〜
Ｙ７を生成する。図において２０１〜２０３はそれぞれ
ラッチ回路、２０４は選択信号生成回路、２０５はカウ
ンタである。ラッチ回路２０１は、９つのラッチ回路２
０１−０〜２０１−８からなるが、図では、それぞれカ
ラムアドレスＡ３〜Ａ８を受けるラッチ回路２０１−３
〜２０１−８については２０１−ｉとしてまとめて示し
ている。同様に、ラッチ回路２０２は、９つのラッチ回
路２０２−０〜２０２−８からなるが、ラッチ回路２０
２−３〜２０２−８については２０２−ｉとしてまとめ
て示している。ラッチ回路２０３は、７つのラッチ回路
２０３−０、２０３−３〜２０２−８からなる。ラッチ
回路２０１はＬＯＡＤ０信号がアクティブレベルとなる
とデータを取り込み、ラッチ回路２０２はＬＯＡＤ１信
号がアクティブレベルとなるとデータを取り込み、ラッ
チ回路２０３、選択信号生成回路２０４はそれぞれＬＯ
ＡＤ２信号がアクティブレベルとなるとデータを取り込
む。また、カウンタ２０５は３ビットのカウンタであ
り、それぞれ１、２、４の重みの付けられたフリップフ
ロップ回路２０５−０、２０５−１および２０５−２か
らなる。つまり、カンウンタ２０５は、０から７までを
カウントするカンウンタである。カウンタ２０５にはＬ
ＯＡＤ２信号およびＣＯＵＮＴ信号が供給されており、
ＬＯＡＤ２信号のアクティブレベルに応答してデータを
取り込むとともに、ＣＯＵＮＴ信号に応答してカウント
アップする。なお、フリップフロップ回路２０５−１か
らフリップフロップ回路２０５−２への桁上げは、図の
とおりアンドゲート２７０を介して行われている。かか
るアンドゲートに入力されているバースト信号Ｂ８は、
１（ハイレベル）のときにバースト長が８であることを
示す信号である。したがって、フリップフロップ回路２
０５−１からフリップフロップ回路２０５−２への桁上
げは、バースト長が８の時以外は行われない。同様にバ
ースト信号Ｂ４は、１（ハイレベル）のときにバースト
長が４であることを示す信号である。バースト信号Ｂ４
およびＢ８がともに０（ローレベル）であるときは、バ
ースト長が２であることを示している。また、ＣＯＵＮ
Ｔ信号は選択信号生成回路２０４にも供給されており、
選択信号生成回路２０４に格納されたデータは、ＣＯＵ
ＮＴ信号がアクティブとなる毎に反転する。
動作の概要であるが、以下に各部の構成および動作をさ
らに詳細に説明する。図２はプリフェッチプリデコーダ
１０４の内部を詳細に示す図である。プリフェッチプリ
デコーダ１０４は、アドレスラッチジェネレイターブロ
ック２８０とプリデコードブロック２９０とからなる。
アドレスラッチジェネレイターブロック２８０はカラム
アドレスＡ０〜Ａ８を受けて、そのうちの下位ビットＡ
０〜Ａ２から内部アドレス信号ＡＤＤ０〜ＡＤＤ２を生
成する。なお、図においてＡｉはＡ３〜Ａ８を示してい
る。プリデコードブロック２９０は内部アドレス信号Ａ
ＤＤ０〜ＡＤＤ２を受けてプリデコードアドレスＹ０〜
Ｙ７を生成する。図において２０１〜２０３はそれぞれ
ラッチ回路、２０４は選択信号生成回路、２０５はカウ
ンタである。ラッチ回路２０１は、９つのラッチ回路２
０１−０〜２０１−８からなるが、図では、それぞれカ
ラムアドレスＡ３〜Ａ８を受けるラッチ回路２０１−３
〜２０１−８については２０１−ｉとしてまとめて示し
ている。同様に、ラッチ回路２０２は、９つのラッチ回
路２０２−０〜２０２−８からなるが、ラッチ回路２０
２−３〜２０２−８については２０２−ｉとしてまとめ
て示している。ラッチ回路２０３は、７つのラッチ回路
２０３−０、２０３−３〜２０２−８からなる。ラッチ
回路２０１はＬＯＡＤ０信号がアクティブレベルとなる
とデータを取り込み、ラッチ回路２０２はＬＯＡＤ１信
号がアクティブレベルとなるとデータを取り込み、ラッ
チ回路２０３、選択信号生成回路２０４はそれぞれＬＯ
ＡＤ２信号がアクティブレベルとなるとデータを取り込
む。また、カウンタ２０５は３ビットのカウンタであ
り、それぞれ１、２、４の重みの付けられたフリップフ
ロップ回路２０５−０、２０５−１および２０５−２か
らなる。つまり、カンウンタ２０５は、０から７までを
カウントするカンウンタである。カウンタ２０５にはＬ
ＯＡＤ２信号およびＣＯＵＮＴ信号が供給されており、
ＬＯＡＤ２信号のアクティブレベルに応答してデータを
取り込むとともに、ＣＯＵＮＴ信号に応答してカウント
アップする。なお、フリップフロップ回路２０５−１か
らフリップフロップ回路２０５−２への桁上げは、図の
とおりアンドゲート２７０を介して行われている。かか
るアンドゲートに入力されているバースト信号Ｂ８は、
１（ハイレベル）のときにバースト長が８であることを
示す信号である。したがって、フリップフロップ回路２
０５−１からフリップフロップ回路２０５−２への桁上
げは、バースト長が８の時以外は行われない。同様にバ
ースト信号Ｂ４は、１（ハイレベル）のときにバースト
長が４であることを示す信号である。バースト信号Ｂ４
およびＢ８がともに０（ローレベル）であるときは、バ
ースト長が２であることを示している。また、ＣＯＵＮ
Ｔ信号は選択信号生成回路２０４にも供給されており、
選択信号生成回路２０４に格納されたデータは、ＣＯＵ
ＮＴ信号がアクティブとなる毎に反転する。
【００２１】図３はカラムデコーダ１０６を詳細に示す
図である。カラムデコーダ１０６は、６４個のスイッチ
回路１０６−０〜１０６−６３からなり、それぞれのス
イッチ回路にはプリフェッチプリデコーダ１０４からの
プリデコードアドレスＹ０〜Ｙ７が共通に供給されてい
る。さらに、それぞれのスイッチ回路にはプリデコーダ
１０５からのデコード出力が供給されている。図４はプ
リデコーダ１０５の一部を示す図であり、図においてＡ
ｘおよびＡｙは、カラムアドレスＡ３およびＡ４、また
はカラムアドレスＡ５およびＡ６、またはカラムアドレ
スＡ７およびＡ８である。これら３組のカラムアドレス
はそれぞれデコードされて、図のとおりＡｘ０Ａｙ０、
Ａｘ１Ａｙ０、Ａｘ０Ａｙ１、Ａｘ１Ａｙ１となる。こ
れがカラムデコーダ１０６に図のように入力され、カラ
ムデコーダ１０６はかかるデコード信号と、プリデコー
ドアドレスＹ０〜Ｙ７とを受けてＣＳＬを選択する。ま
た、カラムデコーダ１０６を構成するスイッチ回路のひ
とつ１０６−ｋを詳細に示したものが図５である。図５
において、５０１〜５０４はそれぞれＰチャンネルのＭ
ＯＳトランジスタ、５０５〜５０８はそれぞれＮチャン
ネルのＭＯＳトランジスタである。スイッチ回路１０６
−ｋに入力される、プリデコーダ１０５からのデコード
出力Ａ３ＸＡ４Ｘ、Ａ５ＸＡ６Ｘ、Ａ７ＸＡ８Ｘは、そ
れぞれトランジスタ５０３と５０５、５０２と５０６、
５０１と５０７のゲートに入力されている。したがっ
て、これらデコード出力Ａ３ＸＡ４Ｘ、Ａ５ＸＡ６Ｘ、
Ａ７ＸＡ８Ｘがすべて１（ハイレベル）となると、接点
５１０の電位がＶＳＳ（０）となる。これにより、入力
されるプリデコードアドレスＹ０〜Ｙ７は、バッファ回
路５２１−０〜５２１−７を介してＣＳＬとして出力す
ることとなる。デコード出力Ａ３ＸＡ４Ｘ、Ａ５ＸＡ６
Ｘ、Ａ７ＸＡ８Ｘの少なくともひとつが０（ローレベ
ル）であれば、バッファ回路５２１〜５２８は常に０を
出力する。
図である。カラムデコーダ１０６は、６４個のスイッチ
回路１０６−０〜１０６−６３からなり、それぞれのス
イッチ回路にはプリフェッチプリデコーダ１０４からの
プリデコードアドレスＹ０〜Ｙ７が共通に供給されてい
る。さらに、それぞれのスイッチ回路にはプリデコーダ
１０５からのデコード出力が供給されている。図４はプ
リデコーダ１０５の一部を示す図であり、図においてＡ
ｘおよびＡｙは、カラムアドレスＡ３およびＡ４、また
はカラムアドレスＡ５およびＡ６、またはカラムアドレ
スＡ７およびＡ８である。これら３組のカラムアドレス
はそれぞれデコードされて、図のとおりＡｘ０Ａｙ０、
Ａｘ１Ａｙ０、Ａｘ０Ａｙ１、Ａｘ１Ａｙ１となる。こ
れがカラムデコーダ１０６に図のように入力され、カラ
ムデコーダ１０６はかかるデコード信号と、プリデコー
ドアドレスＹ０〜Ｙ７とを受けてＣＳＬを選択する。ま
た、カラムデコーダ１０６を構成するスイッチ回路のひ
とつ１０６−ｋを詳細に示したものが図５である。図５
において、５０１〜５０４はそれぞれＰチャンネルのＭ
ＯＳトランジスタ、５０５〜５０８はそれぞれＮチャン
ネルのＭＯＳトランジスタである。スイッチ回路１０６
−ｋに入力される、プリデコーダ１０５からのデコード
出力Ａ３ＸＡ４Ｘ、Ａ５ＸＡ６Ｘ、Ａ７ＸＡ８Ｘは、そ
れぞれトランジスタ５０３と５０５、５０２と５０６、
５０１と５０７のゲートに入力されている。したがっ
て、これらデコード出力Ａ３ＸＡ４Ｘ、Ａ５ＸＡ６Ｘ、
Ａ７ＸＡ８Ｘがすべて１（ハイレベル）となると、接点
５１０の電位がＶＳＳ（０）となる。これにより、入力
されるプリデコードアドレスＹ０〜Ｙ７は、バッファ回
路５２１−０〜５２１−７を介してＣＳＬとして出力す
ることとなる。デコード出力Ａ３ＸＡ４Ｘ、Ａ５ＸＡ６
Ｘ、Ａ７ＸＡ８Ｘの少なくともひとつが０（ローレベ
ル）であれば、バッファ回路５２１〜５２８は常に０を
出力する。
【００２２】図６は、ＣＳＬとビット線との接続関係を
示す図である。図のとおり、それぞれのＣＳＬはひとつ
のビット線対にのみ接続されている。また、６０１およ
び６０２はＩ／Ｏバス対であり、隣合うビット線は互い
に異なるＩ／Ｏバス対に接続されていることが分かる。
すなわち、本実施例は２ビットプリフェッチを行うの
で、同時に選択される２本のビット線対は、Ｉ／Ｏバス
対６０１に接続されたものとＩ／Ｏバス対６０２に接続
されたものであり、このように２本のビット線対が選択
されて２ビットのデータがラッチ回路１１１にラッチさ
れる。なお、本実施例ではデータ幅が８で入出力端子が
８つあるので、図ではＩ／Ｏバス対が２対だけ示されて
いるが、これは１入出力端子分であり、実際にはＩ／Ｏ
バス対は１６対あることになる。したがって、図ではＣ
ＳＬはひとつのビット線対にのみ接続されているが、他
の入出力端子につながるビット線、すなわち他のＩ／Ｏ
バス対につながるビット線にも接続されているので、実
際は８対のビット線に接続されていることになる。
示す図である。図のとおり、それぞれのＣＳＬはひとつ
のビット線対にのみ接続されている。また、６０１およ
び６０２はＩ／Ｏバス対であり、隣合うビット線は互い
に異なるＩ／Ｏバス対に接続されていることが分かる。
すなわち、本実施例は２ビットプリフェッチを行うの
で、同時に選択される２本のビット線対は、Ｉ／Ｏバス
対６０１に接続されたものとＩ／Ｏバス対６０２に接続
されたものであり、このように２本のビット線対が選択
されて２ビットのデータがラッチ回路１１１にラッチさ
れる。なお、本実施例ではデータ幅が８で入出力端子が
８つあるので、図ではＩ／Ｏバス対が２対だけ示されて
いるが、これは１入出力端子分であり、実際にはＩ／Ｏ
バス対は１６対あることになる。したがって、図ではＣ
ＳＬはひとつのビット線対にのみ接続されているが、他
の入出力端子につながるビット線、すなわち他のＩ／Ｏ
バス対につながるビット線にも接続されているので、実
際は８対のビット線に接続されていることになる。
【００２３】図２に戻って、プリフェッチプリデコーダ
１０４の動作を中心として、入力されるアドレスＡ２、
Ａ１、Ａ０がそれぞれ０、１、１（３）である場合を例
に、バースト長が２、４、８それぞれの場合に分けてさ
らに具体的に読み出し動作を説明する。
１０４の動作を中心として、入力されるアドレスＡ２、
Ａ１、Ａ０がそれぞれ０、１、１（３）である場合を例
に、バースト長が２、４、８それぞれの場合に分けてさ
らに具体的に読み出し動作を説明する。
【００２４】まず、バースト長が２である場合を、図２
およびタイミング図である図７を用いて説明する。ま
ず、アドレスバッファ１０２から供給されるカラムアド
レスＡ０〜Ａ８は、ＬＯＡＤ０信号の発生に応答してラ
ッチ回路２０１にラッチされる。したがって、ラッチ回
路２０１−２、２０１−１、２０１−０には、Ａ２、Ａ
１、Ａ０がラッチされ、それぞれ０、１、１が格納され
る。その後、外部からＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ信号
の組み合わせによるＲＥＡＤコマンドが供給されるとＬ
ＯＡＤ１、２信号が発生し、カラムアドレスＡ０〜Ａ８
はラッチ回路２０２にラッチされるとともに、カラムア
ドレスＡ３〜Ａ８はラッチ回路２０３にもラッチされる
が、カラムアドレスＡ２、Ａ１、Ａ０はそれぞれフリッ
プフロップ回路２０５−２、２０５−１、選択信号生成
回路２０４に格納される。また、バースト信号Ｂ４、Ｂ
８はともに０であるので、オアゲート２４０からは０が
出力されており、ＬＯＡＤ２信号が発生してもラッチ回
路２０３−０には必ず０がラッチされる。また、フリッ
プフロップ回路２０５−０にはＶＳＳが接続されている
ので、かかる回路の初期値は必ず０である。なお、ラッ
チ回路２０２は、インターリーブアクセスをする場合の
終了検出に用いられる。それぞれのラッチ回路、フリッ
プフロップ回路には、以上のようなデータがラッチされ
ているので、これによりアンドゲート２１２から１が出
力されることになる。したがって、プリデコードアドレ
スはＹ２およびＹ３が１で、その他は０となる。こうし
て生成されたプリデコードアドレスにより、前述のとお
り対応するＣＳＬが２本選択され、１６ビットのデータ
がラッチ回路１１１にラッチされ、Ｉ／Ｏスイッチ１０
８に供給される。このとき、選択信号ＣＩ０は１である
ため、Ｉ／Ｏスイッチ１０８に供給された１６ビットの
データのうち、プリデコードアドレスのＹ３に対応する
ＣＳＬが読み出した８ビットのデータが選択され、出力
バッファ１０９に出力される。また、バースト長が２の
場合は、ＬＯＡＤ１、信号が発生した後、クロックジェ
ネレータ１０７からＣＯＵＮＴ信号がクロックに同期し
て１回発生する。かかるＣＯＵＮＴ信号の発生により選
択信号ＣＩ０が反転して０となり、プリデコードアドレ
スのＹ２に対応するＣＳＬが読み出した８ビットのデー
タが選択され、出力バッファ１０９に出力される。この
とき、カウンタ２０５も１つカウントして、フリップフ
ロップ回路２０５−２、２０５−１、２０５−０にそれ
ぞれ０、１、１が格納されることになるが、これによっ
てプリデコードアドレスが変化しないことはもちろんで
ある。結局、この場合カラムアドレスで言えば、……０
１１（３）、……０１０（２）の順に出力されたことに
なる。
およびタイミング図である図７を用いて説明する。ま
ず、アドレスバッファ１０２から供給されるカラムアド
レスＡ０〜Ａ８は、ＬＯＡＤ０信号の発生に応答してラ
ッチ回路２０１にラッチされる。したがって、ラッチ回
路２０１−２、２０１−１、２０１−０には、Ａ２、Ａ
１、Ａ０がラッチされ、それぞれ０、１、１が格納され
る。その後、外部からＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ信号
の組み合わせによるＲＥＡＤコマンドが供給されるとＬ
ＯＡＤ１、２信号が発生し、カラムアドレスＡ０〜Ａ８
はラッチ回路２０２にラッチされるとともに、カラムア
ドレスＡ３〜Ａ８はラッチ回路２０３にもラッチされる
が、カラムアドレスＡ２、Ａ１、Ａ０はそれぞれフリッ
プフロップ回路２０５−２、２０５−１、選択信号生成
回路２０４に格納される。また、バースト信号Ｂ４、Ｂ
８はともに０であるので、オアゲート２４０からは０が
出力されており、ＬＯＡＤ２信号が発生してもラッチ回
路２０３−０には必ず０がラッチされる。また、フリッ
プフロップ回路２０５−０にはＶＳＳが接続されている
ので、かかる回路の初期値は必ず０である。なお、ラッ
チ回路２０２は、インターリーブアクセスをする場合の
終了検出に用いられる。それぞれのラッチ回路、フリッ
プフロップ回路には、以上のようなデータがラッチされ
ているので、これによりアンドゲート２１２から１が出
力されることになる。したがって、プリデコードアドレ
スはＹ２およびＹ３が１で、その他は０となる。こうし
て生成されたプリデコードアドレスにより、前述のとお
り対応するＣＳＬが２本選択され、１６ビットのデータ
がラッチ回路１１１にラッチされ、Ｉ／Ｏスイッチ１０
８に供給される。このとき、選択信号ＣＩ０は１である
ため、Ｉ／Ｏスイッチ１０８に供給された１６ビットの
データのうち、プリデコードアドレスのＹ３に対応する
ＣＳＬが読み出した８ビットのデータが選択され、出力
バッファ１０９に出力される。また、バースト長が２の
場合は、ＬＯＡＤ１、信号が発生した後、クロックジェ
ネレータ１０７からＣＯＵＮＴ信号がクロックに同期し
て１回発生する。かかるＣＯＵＮＴ信号の発生により選
択信号ＣＩ０が反転して０となり、プリデコードアドレ
スのＹ２に対応するＣＳＬが読み出した８ビットのデー
タが選択され、出力バッファ１０９に出力される。この
とき、カウンタ２０５も１つカウントして、フリップフ
ロップ回路２０５−２、２０５−１、２０５−０にそれ
ぞれ０、１、１が格納されることになるが、これによっ
てプリデコードアドレスが変化しないことはもちろんで
ある。結局、この場合カラムアドレスで言えば、……０
１１（３）、……０１０（２）の順に出力されたことに
なる。
【００２５】次に、バースト長が４である場合を図２お
よびタイミング図である図８を用いて説明する。この場
合には、バースト信号Ｂ４が１、Ｂ８が０であるので、
アンドゲート２６０はアドレスＡ０をラッチ回路２０３
−０に供給する。選択信号生成回路２０４やその他のラ
ッチ回路、フリップフロップ回路には、バースト長が２
である場合と同じデータが格納されている。これらによ
り、エクスクルーシブオアゲート２５０、２５１からそ
れぞれ０、１が出力され、アンドゲート２１３から１が
出力される。このとき、バースト信号Ｂ４が１であるの
で、アンドゲート２２０からも１が出力され、生成され
るプリデコードアドレスはＹ０およびＹ３が１で、その
他が０となる。かかるプリデコードアドレスにより読み
出されたデータは、ラッチ回路１１１にラッチされ、前
述のとおりＩ／Ｏスイッチ１０８に供給される選択信号
ＣＩ０によって、まずプリデコードアドレスのＹ３に対
応するＣＳＬが読み出した８ビットのデータが選択さ
れ、出力バッファ１０９に出力される。また、バースト
長が４の場合は、ＬＯＡＤ１、２信号が発生した後、ク
ロックジェネレータ１０７からＣＯＵＮＴ信号がクロッ
クに同期して３回発生する。まず、ＣＯＵＮＴ信号が１
回発生することによって選択信号ＣＩ０が０に反転し、
プリデコードアドレスのＹ０に対応するＣＳＬが読み出
した８ビットのデータへ、出力が切り換えられる。つづ
いて、もう１回ＣＯＵＮＴ信号が発生すると、フリップ
フロップ回路２０５−２、２０５−１、２０５−０にそ
れぞれ０、０、０が格納されることになり、アンドゲー
ト２１１から１が出力されるので、Ｙ１およびＹ２が１
で、その他が０というプリデコードアドレスに変わる。
このとき選択信号ＣＩ０は合計２回反転し、１に戻って
いるので、Ｉ／Ｏスイッチ１０８はプリデコードアドレ
スのＹ１に対応するＣＳＬが読み出した８ビットのデー
タを選択し出力する。そして、最後のＣＯＵＮＴ信号が
発生すると、同様にして選択信号ＣＩ０が０に反転し、
プリデコードアドレスのＹ２に対応するＣＳＬが読み出
した８ビットのデータへ、出力が切り換えられる。まと
めると、まず初めにプリデコードアドレスはＹ０とＹ３
が１であり、ＣＯＵＮＴ信号が発生する毎に、１となる
のはＹ０とＹ３、Ｙ１とＹ２、Ｙ１とＹ２となる。これ
に応じ、出力バッファ１０９へは、まずＹ３に対応する
ＣＳＬが読み出した８ビットのデータが出力され、ＣＯ
ＵＮＴ信号が発生する毎に、Ｙ０、Ｙ１、Ｙ２に対応す
るＣＳＬが読み出した８ビットのデータが出力されるこ
とになる。したがって、カラムアドレスで言えば、……
０１１（３）、……０００（０）、……００１（１）、
……０１０（２）の順に出力されたことになる。
よびタイミング図である図８を用いて説明する。この場
合には、バースト信号Ｂ４が１、Ｂ８が０であるので、
アンドゲート２６０はアドレスＡ０をラッチ回路２０３
−０に供給する。選択信号生成回路２０４やその他のラ
ッチ回路、フリップフロップ回路には、バースト長が２
である場合と同じデータが格納されている。これらによ
り、エクスクルーシブオアゲート２５０、２５１からそ
れぞれ０、１が出力され、アンドゲート２１３から１が
出力される。このとき、バースト信号Ｂ４が１であるの
で、アンドゲート２２０からも１が出力され、生成され
るプリデコードアドレスはＹ０およびＹ３が１で、その
他が０となる。かかるプリデコードアドレスにより読み
出されたデータは、ラッチ回路１１１にラッチされ、前
述のとおりＩ／Ｏスイッチ１０８に供給される選択信号
ＣＩ０によって、まずプリデコードアドレスのＹ３に対
応するＣＳＬが読み出した８ビットのデータが選択さ
れ、出力バッファ１０９に出力される。また、バースト
長が４の場合は、ＬＯＡＤ１、２信号が発生した後、ク
ロックジェネレータ１０７からＣＯＵＮＴ信号がクロッ
クに同期して３回発生する。まず、ＣＯＵＮＴ信号が１
回発生することによって選択信号ＣＩ０が０に反転し、
プリデコードアドレスのＹ０に対応するＣＳＬが読み出
した８ビットのデータへ、出力が切り換えられる。つづ
いて、もう１回ＣＯＵＮＴ信号が発生すると、フリップ
フロップ回路２０５−２、２０５−１、２０５−０にそ
れぞれ０、０、０が格納されることになり、アンドゲー
ト２１１から１が出力されるので、Ｙ１およびＹ２が１
で、その他が０というプリデコードアドレスに変わる。
このとき選択信号ＣＩ０は合計２回反転し、１に戻って
いるので、Ｉ／Ｏスイッチ１０８はプリデコードアドレ
スのＹ１に対応するＣＳＬが読み出した８ビットのデー
タを選択し出力する。そして、最後のＣＯＵＮＴ信号が
発生すると、同様にして選択信号ＣＩ０が０に反転し、
プリデコードアドレスのＹ２に対応するＣＳＬが読み出
した８ビットのデータへ、出力が切り換えられる。まと
めると、まず初めにプリデコードアドレスはＹ０とＹ３
が１であり、ＣＯＵＮＴ信号が発生する毎に、１となる
のはＹ０とＹ３、Ｙ１とＹ２、Ｙ１とＹ２となる。これ
に応じ、出力バッファ１０９へは、まずＹ３に対応する
ＣＳＬが読み出した８ビットのデータが出力され、ＣＯ
ＵＮＴ信号が発生する毎に、Ｙ０、Ｙ１、Ｙ２に対応す
るＣＳＬが読み出した８ビットのデータが出力されるこ
とになる。したがって、カラムアドレスで言えば、……
０１１（３）、……０００（０）、……００１（１）、
……０１０（２）の順に出力されたことになる。
【００２６】バースト長が８である場合も同様である
が、バースト長が８である場合、前述のとおりカウンタ
２０５は２０５−２の桁までカウントアップすることに
なる。したがって、バースト信号Ｂ４が０、Ｂ８が１に
より、アンドゲート２１３およびアンドゲート２２３か
ら１が出力され、プリデコードアドレスはＹ３およびＹ
４が１となる。また、バースト長が８の場合は、ＬＯＡ
Ｄ１、２信号が発生した後、クロックジェネレータ１０
７からはＣＯＵＮＴ信号がクロックに同期して７回発生
するので、ＣＯＵＮＴ信号が発生する毎に、１となるプ
リデコードアドレスはＹ３とＹ４、Ｙ５とＹ６、Ｙ５と
Ｙ６、Ｙ０とＹ７、Ｙ０とＹ７、Ｙ１とＹ２、Ｙ１とＹ
２と変化する。これに伴い、出力バッファ１０９へは、
まずＹ３に対応するＣＳＬが読み出した８ビットのデー
タが出力され、ＣＯＵＮＴ信号が発生する毎に、Ｙ４、
Ｙ５、Ｙ６、Ｙ７、Ｙ０、Ｙ１、Ｙ２に対応するＣＳＬ
が読み出した８ビットのデータが出力されることにな
る。したがって、カラムアドレスで言えば、……０１１
（３）、……１００（４）、……１０１（５）、……１
１０（６）、……１１１（７）、……０００（０）、…
…００１（１）、……０１０（２）の順に出力されたこ
とになる。
が、バースト長が８である場合、前述のとおりカウンタ
２０５は２０５−２の桁までカウントアップすることに
なる。したがって、バースト信号Ｂ４が０、Ｂ８が１に
より、アンドゲート２１３およびアンドゲート２２３か
ら１が出力され、プリデコードアドレスはＹ３およびＹ
４が１となる。また、バースト長が８の場合は、ＬＯＡ
Ｄ１、２信号が発生した後、クロックジェネレータ１０
７からはＣＯＵＮＴ信号がクロックに同期して７回発生
するので、ＣＯＵＮＴ信号が発生する毎に、１となるプ
リデコードアドレスはＹ３とＹ４、Ｙ５とＹ６、Ｙ５と
Ｙ６、Ｙ０とＹ７、Ｙ０とＹ７、Ｙ１とＹ２、Ｙ１とＹ
２と変化する。これに伴い、出力バッファ１０９へは、
まずＹ３に対応するＣＳＬが読み出した８ビットのデー
タが出力され、ＣＯＵＮＴ信号が発生する毎に、Ｙ４、
Ｙ５、Ｙ６、Ｙ７、Ｙ０、Ｙ１、Ｙ２に対応するＣＳＬ
が読み出した８ビットのデータが出力されることにな
る。したがって、カラムアドレスで言えば、……０１１
（３）、……１００（４）、……１０１（５）、……１
１０（６）、……１１１（７）、……０００（０）、…
…００１（１）、……０１０（２）の順に出力されたこ
とになる。
【００２７】まとめとして、図１０にバースト長が２、
４、８の場合それぞれについて、プリフェッチプリデコ
ーダ１０４が入力アドレスＡ０〜Ａ２に対し、どのよう
なプリデコードアドレスを出力するのかを示す。なお、
図１０において示したプリデコードアドレスは、１とな
るアドレスを示している。
４、８の場合それぞれについて、プリフェッチプリデコ
ーダ１０４が入力アドレスＡ０〜Ａ２に対し、どのよう
なプリデコードアドレスを出力するのかを示す。なお、
図１０において示したプリデコードアドレスは、１とな
るアドレスを示している。
【００２８】以上のとおり、プリフェッチプリデコーダ
１０４を用いると、バースト長が２の場合は入力された
アドレスに対応するデータから出力し始めて、かかるア
ドレスの最下位ビットのみが異なるアドレスに対応する
データをつづけて出力し、バースト長が４の場合は入力
されたアドレスに対応するデータから出力し始めて、か
かるアドレスの下位２ビットのみが異なるアドレスに対
応するデータをアドレス順につづけて出力し、バースト
長が８の場合は入力されたアドレスに対応するデータか
ら出力し始めて、かかるアドレスの下位３ビットのみが
異なるアドレスに対応するデータをアドレス順につづけ
て出力することとなる。このため、いかなるアドレスが
入力されても、アドレスの下位ビットのみが異なる連続
したアドレスのデータをアドレス順に出力することがで
きるので、シーケンシャルアクセスが要求されている場
合にもこれに対応できる。しかも、２本のＣＳＬを選択
することによって１６ビットずつ読み出しているので、
バースト長が長くなっても、ニブルモードのようにバス
を増やす必要がない。
１０４を用いると、バースト長が２の場合は入力された
アドレスに対応するデータから出力し始めて、かかるア
ドレスの最下位ビットのみが異なるアドレスに対応する
データをつづけて出力し、バースト長が４の場合は入力
されたアドレスに対応するデータから出力し始めて、か
かるアドレスの下位２ビットのみが異なるアドレスに対
応するデータをアドレス順につづけて出力し、バースト
長が８の場合は入力されたアドレスに対応するデータか
ら出力し始めて、かかるアドレスの下位３ビットのみが
異なるアドレスに対応するデータをアドレス順につづけ
て出力することとなる。このため、いかなるアドレスが
入力されても、アドレスの下位ビットのみが異なる連続
したアドレスのデータをアドレス順に出力することがで
きるので、シーケンシャルアクセスが要求されている場
合にもこれに対応できる。しかも、２本のＣＳＬを選択
することによって１６ビットずつ読み出しているので、
バースト長が長くなっても、ニブルモードのようにバス
を増やす必要がない。
【００２９】また、図２に示したアドレスラッチジェネ
レイターブロック２８０は、図１１に示す回路であって
もよい。図１１に示すアドレスラッチジェネレイターブ
ロック２８１は、図２に示したアドレスラッチジェネレ
イターブロック２８０におけるアンドゲート２６０をス
イッチ１１０１および１１０２に置き換えたものであ
り、その機能は図２に示したアドレスラッチジェネレイ
ターブロック２８０と同一である。但し、カラムアドレ
スの上位ビットであるＡ３〜Ａ８にかかわる部分につい
ては図２と全く同一であるので図では省略している。図
において、バースト信号ＳＬ４，８はバースト長が４ま
たは８である場合に１（ハイレベル）となる信号であ
り、バースト信号ＳＬ４，８Ｂはバースト信号ＳＬ４，
８の反転信号である。また、スイッチ１１０１および１
１０２は、これらバースト信号が１であると閉じる（導
通状態とする）スイッチである。したがって、バースト
長が２である場合にはラッチ回路２０６にはＶＳＳ電位
（０）がラッチされ、バースト長が４または８である場
合にはＡ０のデータがラッチされることになる。
レイターブロック２８０は、図１１に示す回路であって
もよい。図１１に示すアドレスラッチジェネレイターブ
ロック２８１は、図２に示したアドレスラッチジェネレ
イターブロック２８０におけるアンドゲート２６０をス
イッチ１１０１および１１０２に置き換えたものであ
り、その機能は図２に示したアドレスラッチジェネレイ
ターブロック２８０と同一である。但し、カラムアドレ
スの上位ビットであるＡ３〜Ａ８にかかわる部分につい
ては図２と全く同一であるので図では省略している。図
において、バースト信号ＳＬ４，８はバースト長が４ま
たは８である場合に１（ハイレベル）となる信号であ
り、バースト信号ＳＬ４，８Ｂはバースト信号ＳＬ４，
８の反転信号である。また、スイッチ１１０１および１
１０２は、これらバースト信号が１であると閉じる（導
通状態とする）スイッチである。したがって、バースト
長が２である場合にはラッチ回路２０６にはＶＳＳ電位
（０）がラッチされ、バースト長が４または８である場
合にはＡ０のデータがラッチされることになる。
【００３０】さらに、アドレスラッチジェネレイターブ
ロック２８０は、図１２に示す回路であってもよい。但
し、図１１と同様に、カラムアドレスの上位ビットであ
るＡ３〜Ａ８にかかわる部分については図２と全く同一
であるので省略している。図１２に示すアドレスラッチ
ジェネレイターブロック２８２は、以上説明した連続ア
クセス（シーケンシャルアクセス）のほかに、インター
リーブアクセスを行うことのできるものである。シーケ
ンシャルアクセスとインターリーブアクセスの切り換え
は、アクセス制御信号ＦＳＬおよびＦＩＬによって行わ
れ、アクセス制御信号ＦＳＬが１（ハイレベル）でアク
セス制御信号ＦＩＬが０（ローレベル）の場合はシーケ
ンシャルアクセスを行い、アクセス制御信号ＦＳＬが０
（ローレベル）でアクセス制御信号ＦＩＬが１（ハイレ
ベル）の場合はインターリーブアクセスを行う。図にお
いてスイッチ１２０１〜１２１０は、図１１において示
したスイッチ１１０１および１１０２と同一と機能を持
つ。まず、シーケンシャルアクセスの場合であるが、こ
の場合はスイッチ１２０１、１２０３、１２０８および
１２０９が閉じており、スイッチ１２０２、１２０４、
１２０７および１２１０は開いているため、図１１に示
したアドレスラッチジェネレイターブロック２８１と同
一の動作を行う。一方、インターリーブアクセスの場合
は、逆にスイッチ１２０１、１２０３、１２０８および
１２０９が開いており、スイッチ１２０２、１２０４、
１２０７および１２１０が閉じているため、フリップフ
ロップ回路２０５−０、２０５−１、２０５−２の初期
値は必ずＶＳＳ電位（０）となる。さらに、ラッチ回路
２０５−１、２０５−２のデータは、シーケンシャルア
クセスの場合のようにそのまま内部アドレス信号ＡＤＤ
１、ＡＤＤ２とするのではなく、それぞれラッチ回路２
０２−１、２０２−２にラッチされたデータとの排他的
論理和出力を、エクスクルースブオアゲート１２２０お
よび１２３０によって生成し、それぞれ内部アドレス信
号ＡＤＤ１、ＡＤＤ２としている。
ロック２８０は、図１２に示す回路であってもよい。但
し、図１１と同様に、カラムアドレスの上位ビットであ
るＡ３〜Ａ８にかかわる部分については図２と全く同一
であるので省略している。図１２に示すアドレスラッチ
ジェネレイターブロック２８２は、以上説明した連続ア
クセス（シーケンシャルアクセス）のほかに、インター
リーブアクセスを行うことのできるものである。シーケ
ンシャルアクセスとインターリーブアクセスの切り換え
は、アクセス制御信号ＦＳＬおよびＦＩＬによって行わ
れ、アクセス制御信号ＦＳＬが１（ハイレベル）でアク
セス制御信号ＦＩＬが０（ローレベル）の場合はシーケ
ンシャルアクセスを行い、アクセス制御信号ＦＳＬが０
（ローレベル）でアクセス制御信号ＦＩＬが１（ハイレ
ベル）の場合はインターリーブアクセスを行う。図にお
いてスイッチ１２０１〜１２１０は、図１１において示
したスイッチ１１０１および１１０２と同一と機能を持
つ。まず、シーケンシャルアクセスの場合であるが、こ
の場合はスイッチ１２０１、１２０３、１２０８および
１２０９が閉じており、スイッチ１２０２、１２０４、
１２０７および１２１０は開いているため、図１１に示
したアドレスラッチジェネレイターブロック２８１と同
一の動作を行う。一方、インターリーブアクセスの場合
は、逆にスイッチ１２０１、１２０３、１２０８および
１２０９が開いており、スイッチ１２０２、１２０４、
１２０７および１２１０が閉じているため、フリップフ
ロップ回路２０５−０、２０５−１、２０５−２の初期
値は必ずＶＳＳ電位（０）となる。さらに、ラッチ回路
２０５−１、２０５−２のデータは、シーケンシャルア
クセスの場合のようにそのまま内部アドレス信号ＡＤＤ
１、ＡＤＤ２とするのではなく、それぞれラッチ回路２
０２−１、２０２−２にラッチされたデータとの排他的
論理和出力を、エクスクルースブオアゲート１２２０お
よび１２３０によって生成し、それぞれ内部アドレス信
号ＡＤＤ１、ＡＤＤ２としている。
【００３１】一方、図２に示したプリデコードブロック
２９０は、図１３に示す回路であってもよい。図１３に
示すプリデコードブロック２９１は、アドレスラッチジ
ェネレイターブロックからの内部アドレス信号ＡＤＤ０
〜ＡＤＤ２のデコード方法が、図２に示しアプリデコー
ドブロック２９０と異なるほか、アンドゲート２２０〜
２２３をスイッチ１３２１〜１３２４に置き換えたもの
である。機能としては図２に示したプリデコードブロッ
ク２９０と同一であるが、図１３に示すプリデコードブ
ロック２９１は回路構成が簡略であるので、より高集積
化が可能となる。
２９０は、図１３に示す回路であってもよい。図１３に
示すプリデコードブロック２９１は、アドレスラッチジ
ェネレイターブロックからの内部アドレス信号ＡＤＤ０
〜ＡＤＤ２のデコード方法が、図２に示しアプリデコー
ドブロック２９０と異なるほか、アンドゲート２２０〜
２２３をスイッチ１３２１〜１３２４に置き換えたもの
である。機能としては図２に示したプリデコードブロッ
ク２９０と同一であるが、図１３に示すプリデコードブ
ロック２９１は回路構成が簡略であるので、より高集積
化が可能となる。
【００３２】次に、本発明の他の実施例について説明す
る。
る。
【００３３】本実施例は、２ビットプリフェッチではな
く、４ビットプリフェッチをＣＳＬの多重選択により行
うものであり、図１４に示すプリフェッチプリデコーダ
１４００を、図１に示したプリフェッチプリデコーダ１
０４の代わりに用いることで実現している。プリフェッ
チプリデコーダ１４００は、カラムアドレスの下位３ビ
ットを受けてプリデコードアドレスＹ０〜Ｙ７を生成す
る点においてプリフェッチプリデコーダ１０４と同じで
あるが、プリフェッチプリデコーダ１０４が、プリデコ
ードアドレスＹ０〜Ｙ７のうち２つを１（ハイレベル）
として出力するのに対し、プリフェッチプリデコーダ１
４００はプリデコードアドレスＹ０〜Ｙ７の４つを１と
する点が異なる。このように、プリフェッチプリデコー
ダ１４００は、プリデコードアドレスＹ０〜Ｙ７の４つ
を１とするので、カラムデコーダ１０６はこれを受けて
５１２本あるＣＳＬのうちの４本を選択することにな
り、３２個のメモリセルが同時に読み出されることとな
る。
く、４ビットプリフェッチをＣＳＬの多重選択により行
うものであり、図１４に示すプリフェッチプリデコーダ
１４００を、図１に示したプリフェッチプリデコーダ１
０４の代わりに用いることで実現している。プリフェッ
チプリデコーダ１４００は、カラムアドレスの下位３ビ
ットを受けてプリデコードアドレスＹ０〜Ｙ７を生成す
る点においてプリフェッチプリデコーダ１０４と同じで
あるが、プリフェッチプリデコーダ１０４が、プリデコ
ードアドレスＹ０〜Ｙ７のうち２つを１（ハイレベル）
として出力するのに対し、プリフェッチプリデコーダ１
４００はプリデコードアドレスＹ０〜Ｙ７の４つを１と
する点が異なる。このように、プリフェッチプリデコー
ダ１４００は、プリデコードアドレスＹ０〜Ｙ７の４つ
を１とするので、カラムデコーダ１０６はこれを受けて
５１２本あるＣＳＬのうちの４本を選択することにな
り、３２個のメモリセルが同時に読み出されることとな
る。
【００３４】次に、プリフェッチプリデコーダ１４００
の動作を説明する。プリフェッチプリデコーダ１４００
は、カラムアドレスの下位３ビットＡ０〜Ａ２を受けて
内部アドレス信号ＡＤＤ０〜ＡＤＤ２を生成するアドレ
スラッチジェネレイターブロック１４４０と、内部アド
レス信号ＡＤＤ０〜ＡＤＤ２を受けてプリデコードアド
レスＹ０〜Ｙ７を生成するプリデコードブロック１４５
０とからなる。図において、２０１〜２０３、１４１２
および１４１４はラッチ回路、１４１０および１４１１
は選択信号生成回路、１４４１〜１４４４はスイッチで
あり、これらの機能は前述した同じ回路と同一である。
なお、選択信号生成回路１４１１は、フリップフロップ
回路１４１１−０および１４１１−１からなる２ビット
のカウンタであり、ＬＯＡＤ２信号に応答してデータを
格納し、ＣＯＵＮＴ信号に応答してカウントアップす
る。ただし、フリップフロップ回路１４１１−０から１
４１１−１への桁上げはアンドゲート１４６０を介して
行われている。また、バースト信号Ｂ８は１（ハイレベ
ル）のときにバースト長が８であることを示す信号、バ
ースト信号Ｂ４，２は１（ハイレベル）のときにバース
ト長が４または２であることを示す信号、バースト信号
Ｂ４，８は１（ハイレベル）のときにバースト長が４ま
たは８であることを示す信号である。
の動作を説明する。プリフェッチプリデコーダ１４００
は、カラムアドレスの下位３ビットＡ０〜Ａ２を受けて
内部アドレス信号ＡＤＤ０〜ＡＤＤ２を生成するアドレ
スラッチジェネレイターブロック１４４０と、内部アド
レス信号ＡＤＤ０〜ＡＤＤ２を受けてプリデコードアド
レスＹ０〜Ｙ７を生成するプリデコードブロック１４５
０とからなる。図において、２０１〜２０３、１４１２
および１４１４はラッチ回路、１４１０および１４１１
は選択信号生成回路、１４４１〜１４４４はスイッチで
あり、これらの機能は前述した同じ回路と同一である。
なお、選択信号生成回路１４１１は、フリップフロップ
回路１４１１−０および１４１１−１からなる２ビット
のカウンタであり、ＬＯＡＤ２信号に応答してデータを
格納し、ＣＯＵＮＴ信号に応答してカウントアップす
る。ただし、フリップフロップ回路１４１１−０から１
４１１−１への桁上げはアンドゲート１４６０を介して
行われている。また、バースト信号Ｂ８は１（ハイレベ
ル）のときにバースト長が８であることを示す信号、バ
ースト信号Ｂ４，２は１（ハイレベル）のときにバース
ト長が４または２であることを示す信号、バースト信号
Ｂ４，８は１（ハイレベル）のときにバースト長が４ま
たは８であることを示す信号である。
【００３５】本実施例についても、プリフェッチプリデ
コーダ１４００に入力されるアドレスＡ２、Ａ１、Ａ０
がそれぞれ０、１、１（３）である場合を例に、バース
ト長が２、４、８それぞれの場合に分けて具体的に説明
する。
コーダ１４００に入力されるアドレスＡ２、Ａ１、Ａ０
がそれぞれ０、１、１（３）である場合を例に、バース
ト長が２、４、８それぞれの場合に分けて具体的に説明
する。
【００３６】初めに、バースト長が２である場合を説明
する。まず、アドレスバッファ１０２から供給されるカ
ラムアドレスＡ０〜Ａ８は、ＬＯＡＤ０信号の発生に応
答してラッチ回路２０１にラッチされる。したがって、
ラッチ回路２０１−２、２０１−１、２０１−０には、
Ａ２、Ａ１、Ａ０がラッチされ、それぞれ０、１、１が
格納される。バースト信号Ｂ４，２が１でスイッチ１４
４２、１４４３が閉じているので、ラッチ回路１４１
２、１４１３にはともにＶＳＳ電位（０）が入り、アン
ドゲート１４２０から１が出力されることになる。した
がって、プリデコードアドレスはＹ０、Ｙ１、Ｙ２およ
びＹ３が１となる。こうして生成されたプリデコードア
ドレスにより、対応するＣＳＬが４本選択され、３２ビ
ットのデータがラッチ回路１１１にラッチされ、Ｉ／Ｏ
スイッチ１０８に供給される。一方、カウンタ１４１１
を構成するフリップフロップ回路１４１１−０および１
４１１−１にはそれぞれカラムアドレスＡ０およびＡ１
が格納されているので、選択信号ＣＩ０およびＣＩ１は
ともに１である。これら選択信号はともにＩ／Ｏスイッ
チ１０８に供給され、Ｉ／Ｏスイッチ１０８はこれを受
けて、３２ビットのデータのうちプリデコードアドレス
Ｙ３に対応するＣＳＬが読み出した８ビットのデータを
選択し、出力バッファ１０９に出力する。その後、１回
発生するＣＯＵＮＴ信号によりフリップフロップ１４１
１−０に格納されたデータが反転するので、選択信号Ｃ
Ｉ０も反転して０（ローレベル）となる。しかし、バー
スト信号Ｂ４，８が０でアンドゲート１４６０は０を出
力しているので、フリップフロップ回路１４１１−１へ
の桁上げはされず、したがって選択信号ＣＩ１は反転し
ない。こうして、ＣＯＵＮＴ信号の発生により、選択信
号ＣＩ１、ＣＩ０はそれぞれ１、０となり、プリデコー
ドアドレスＹ２に対応するＣＳＬが読み出した８ビット
のデータが選択され、出力バッファ１０９に出力され
る。結局、この場合カラムアドレスで言えば、……０１
１（３）、……０１０（２）の順に出力されたことにな
る。
する。まず、アドレスバッファ１０２から供給されるカ
ラムアドレスＡ０〜Ａ８は、ＬＯＡＤ０信号の発生に応
答してラッチ回路２０１にラッチされる。したがって、
ラッチ回路２０１−２、２０１−１、２０１−０には、
Ａ２、Ａ１、Ａ０がラッチされ、それぞれ０、１、１が
格納される。バースト信号Ｂ４，２が１でスイッチ１４
４２、１４４３が閉じているので、ラッチ回路１４１
２、１４１３にはともにＶＳＳ電位（０）が入り、アン
ドゲート１４２０から１が出力されることになる。した
がって、プリデコードアドレスはＹ０、Ｙ１、Ｙ２およ
びＹ３が１となる。こうして生成されたプリデコードア
ドレスにより、対応するＣＳＬが４本選択され、３２ビ
ットのデータがラッチ回路１１１にラッチされ、Ｉ／Ｏ
スイッチ１０８に供給される。一方、カウンタ１４１１
を構成するフリップフロップ回路１４１１−０および１
４１１−１にはそれぞれカラムアドレスＡ０およびＡ１
が格納されているので、選択信号ＣＩ０およびＣＩ１は
ともに１である。これら選択信号はともにＩ／Ｏスイッ
チ１０８に供給され、Ｉ／Ｏスイッチ１０８はこれを受
けて、３２ビットのデータのうちプリデコードアドレス
Ｙ３に対応するＣＳＬが読み出した８ビットのデータを
選択し、出力バッファ１０９に出力する。その後、１回
発生するＣＯＵＮＴ信号によりフリップフロップ１４１
１−０に格納されたデータが反転するので、選択信号Ｃ
Ｉ０も反転して０（ローレベル）となる。しかし、バー
スト信号Ｂ４，８が０でアンドゲート１４６０は０を出
力しているので、フリップフロップ回路１４１１−１へ
の桁上げはされず、したがって選択信号ＣＩ１は反転し
ない。こうして、ＣＯＵＮＴ信号の発生により、選択信
号ＣＩ１、ＣＩ０はそれぞれ１、０となり、プリデコー
ドアドレスＹ２に対応するＣＳＬが読み出した８ビット
のデータが選択され、出力バッファ１０９に出力され
る。結局、この場合カラムアドレスで言えば、……０１
１（３）、……０１０（２）の順に出力されたことにな
る。
【００３７】バースト長が４である場合も、バースト長
が２である場合と同様である。つまり、アンドゲート１
４２０から１が出力され、プリデコードアドレスはＹ
０、Ｙ１、Ｙ２およびＹ３が１となる。また、選択信号
ＣＩ１、ＣＩ０はともに１であるが、バースト長が４の
場合にはフリップフロップ回路１４１１−１への桁上げ
がされるので、３回発生するＣＯＵＮＴ信号に応答して
初め１１であったカウンタ１４１１の値は、００、０
１、１０と変化するので、Ｉ／Ｏスイッチ１０８はこれ
に応じて出力バッファ１０９への出力を、プリデコード
アドレスＹ３に対応するＣＳＬが読み出した８ビットの
データから始めて、その選択をＹ０、Ｙ１、Ｙ２という
順に変化させられる。したがって、カラムアドレスで言
えば、……０１１（３）、……０００（０）、……００
１（１）、……０１０（２）の順に出力されたことにな
る。
が２である場合と同様である。つまり、アンドゲート１
４２０から１が出力され、プリデコードアドレスはＹ
０、Ｙ１、Ｙ２およびＹ３が１となる。また、選択信号
ＣＩ１、ＣＩ０はともに１であるが、バースト長が４の
場合にはフリップフロップ回路１４１１−１への桁上げ
がされるので、３回発生するＣＯＵＮＴ信号に応答して
初め１１であったカウンタ１４１１の値は、００、０
１、１０と変化するので、Ｉ／Ｏスイッチ１０８はこれ
に応じて出力バッファ１０９への出力を、プリデコード
アドレスＹ３に対応するＣＳＬが読み出した８ビットの
データから始めて、その選択をＹ０、Ｙ１、Ｙ２という
順に変化させられる。したがって、カラムアドレスで言
えば、……０１１（３）、……０００（０）、……００
１（１）、……０１０（２）の順に出力されたことにな
る。
【００３８】一方、バースト長が８である場合は、スイ
ッチ１４４１と１４４４が閉じるので、ラッチ回路１４
１２および１４１３にはそれぞれカラムアドレスＡ０お
よびＡ１が格納される。したがってこの場合、ラッチ回
路１４１２および１４１３にはともに１が入り、アンド
ゲート１４２３から１が出力される。これにより、プリ
デコードアドレスはＹ３、Ｙ４、Ｙ５およびＹ６が１と
なり、上述のとおり選択信号ＣＩ１、ＣＩ０の１１、０
０、０１、１０という変化に応じ、Ｉ／Ｏスイッチ１０
８は出力バッファ１０９への出力を、プリデコードアド
レスＹ３に対応するＣＳＬが読み出した８ビットのデー
タから始めて、その選択をＹ４、Ｙ５、Ｙ６という順に
変化させられる。バースト長が８の場合、ＣＯＵＮＴ信
号は７回発生するので、プリデコードアドレスＹ６に対
応するデータが出力された後は、さらにつづけて発生す
るＣＯＵＮＴ信号に応答し、カウンタ１４１０はフリッ
プフロップ回路１４１０−２に桁上がりする。したがっ
て、内部アドレス信号ＡＤＤ２は反転して１となり、そ
の結果アンドゲート１４２７から１が出力されるので、
プリデコードアドレスはＹ７、Ｙ０、Ｙ１およびＹ２が
１となる。後は同様に、選択信号ＣＩ１、ＣＩ０の変化
に応じて、対応するプリデコードアドレスでいえばＹ
７、Ｙ０、Ｙ１、Ｙ２の順でＩ／Ｏスイッチ１０８から
出力バッファ１０９へ出力されることになる。したがっ
て、カラムアドレスで言えば、……０１１（３）、……
１００（４）、……１０１（５）、……１１０（６）、
……１１１（７）、……０００（０）、……００１
（１）、……０１０（２）の順に出力されることにな
る。
ッチ１４４１と１４４４が閉じるので、ラッチ回路１４
１２および１４１３にはそれぞれカラムアドレスＡ０お
よびＡ１が格納される。したがってこの場合、ラッチ回
路１４１２および１４１３にはともに１が入り、アンド
ゲート１４２３から１が出力される。これにより、プリ
デコードアドレスはＹ３、Ｙ４、Ｙ５およびＹ６が１と
なり、上述のとおり選択信号ＣＩ１、ＣＩ０の１１、０
０、０１、１０という変化に応じ、Ｉ／Ｏスイッチ１０
８は出力バッファ１０９への出力を、プリデコードアド
レスＹ３に対応するＣＳＬが読み出した８ビットのデー
タから始めて、その選択をＹ４、Ｙ５、Ｙ６という順に
変化させられる。バースト長が８の場合、ＣＯＵＮＴ信
号は７回発生するので、プリデコードアドレスＹ６に対
応するデータが出力された後は、さらにつづけて発生す
るＣＯＵＮＴ信号に応答し、カウンタ１４１０はフリッ
プフロップ回路１４１０−２に桁上がりする。したがっ
て、内部アドレス信号ＡＤＤ２は反転して１となり、そ
の結果アンドゲート１４２７から１が出力されるので、
プリデコードアドレスはＹ７、Ｙ０、Ｙ１およびＹ２が
１となる。後は同様に、選択信号ＣＩ１、ＣＩ０の変化
に応じて、対応するプリデコードアドレスでいえばＹ
７、Ｙ０、Ｙ１、Ｙ２の順でＩ／Ｏスイッチ１０８から
出力バッファ１０９へ出力されることになる。したがっ
て、カラムアドレスで言えば、……０１１（３）、……
１００（４）、……１０１（５）、……１１０（６）、
……１１１（７）、……０００（０）、……００１
（１）、……０１０（２）の順に出力されることにな
る。
【００３９】以上のとおり、プリフェッチプリデコーダ
１４００は、プリフェッチプリデコーダ１０４と同様
に、バースト長に応じ、アドレスの下位ビットのみが異
なる連続したアドレスのデータをアドレス順に出力する
ことができる。しかも、ＣＳＬを４本ずつ選択すること
により３２ビットずつ読み出しているので、バースト長
が長くなっても、ニブルモードのようにバスを増やす必
要がないばかりか、１６ビットずつ読み出すものよりも
高速動作を行うことができる。
１４００は、プリフェッチプリデコーダ１０４と同様
に、バースト長に応じ、アドレスの下位ビットのみが異
なる連続したアドレスのデータをアドレス順に出力する
ことができる。しかも、ＣＳＬを４本ずつ選択すること
により３２ビットずつ読み出しているので、バースト長
が長くなっても、ニブルモードのようにバスを増やす必
要がないばかりか、１６ビットずつ読み出すものよりも
高速動作を行うことができる。
【００４０】
【発明の効果】以上説明したとおり、本発明は、１回の
出力で同時に出力するデータのアドレスのみを選択する
カラム選択線を多重選択する手段を有しているので、入
力アドレスが偶数アドレスであっても奇数アドレスであ
っても、初めに出力すべきデータおよび次に出力すべき
データをプリフェッチすることができる。また、バース
ト長が長くなってもバス等を増やす必要がないので、チ
ップサイズの増大を防ぐことができる。したがって、本
発明が示すメモリ選択回路は、シンクロナスＤＲＡＭ等
の連続アクセスを行うメモリに最適である。
出力で同時に出力するデータのアドレスのみを選択する
カラム選択線を多重選択する手段を有しているので、入
力アドレスが偶数アドレスであっても奇数アドレスであ
っても、初めに出力すべきデータおよび次に出力すべき
データをプリフェッチすることができる。また、バース
ト長が長くなってもバス等を増やす必要がないので、チ
ップサイズの増大を防ぐことができる。したがって、本
発明が示すメモリ選択回路は、シンクロナスＤＲＡＭ等
の連続アクセスを行うメモリに最適である。
【図１】本発明の一実施例におけるメモリの全体図。
【図２】プリフェッチプリデコーダ１０４を示す回路
図。
図。
【図３】カラムデコーダ１０６の全体を示す図。
【図４】プリデコーダ１０５の一部を示す図。
【図５】カラムデコーダ１０６の一部を示す図。
【図６】カラム選択線とビット線との接続関係を示す
図。
図。
【図７】本発明の一実施例による読み出しタイミングを
示す図（バースト長＝２）。
示す図（バースト長＝２）。
【図８】本発明の一実施例による読み出しタイミングを
示す他の図（バースト長＝４）。
示す他の図（バースト長＝４）。
【図９】本発明の一実施例による読み出しタイミングを
示すさらに他の図（バースト長＝８）。
示すさらに他の図（バースト長＝８）。
【図１０】プリフェッチプリデコーダ１０４によって生
成されるプリデコードアドレスを示す図。
成されるプリデコードアドレスを示す図。
【図１１】アドレスラッチジェネレイターブロックの他
の例を示す図。
の例を示す図。
【図１２】アドレスラッチジェネレイターブロックのさ
らに他の例を示す図。
らに他の例を示す図。
【図１３】プリデコードブロックの他の例を示す図。
【図１４】本発明の他の実施例が示すプリフェッチプリ
デコーダ１４００を示す図。
デコーダ１４００を示す図。
【図１５】従来例が示すニブルモードを示す図。
【図１６】従来例が示す２ビットプリフェッチにおいて
アクセスされるアドレスを示す図。
アクセスされるアドレスを示す図。
１００ １６ＭＤＲＡＭの全体図 １０１ １６Ｍビットメモリセル １０２ アドレスバッファ １０３ ロウデコーダ １０４，１４００ プリフェッチプリデコーダ １０５ プリデコーダ １０６ カラムデコーダ １０７ クロックジェネレータ １０８ Ｉ／Ｏスイッチ １０９ 出力バッファ １１０ 入力バッファ １１１，２０１〜２０３，１４１２，１４１３ ラッ
チ回路 ２０４，１４１１ 選択信号生成回路 ２０５，１４１０ カウンタ ２１０〜２１７，２２０〜２２３，２６０，２７０，１
３００〜１３０７，１４２０〜１４２７ アンドゲー
ト ２３０〜２３７，２４０，１３３３〜１３３７ オア
ゲート ２５０，２５１，１２２０，１２３０ エクスクルー
シブオアゲート ２８０〜２８２ アドレスラッチジェネレイターブロ
ック ２９０，２９１ プリデコードブロック １１０１，１１０２，１２０１〜１２１０，１３２１〜
１３２４，１４４１〜１４４４ スイッチ Ａ０〜Ａ１１ 入力アドレス ＡＤＤ０〜ＡＤＤ２ 内部アドレス信号 Ｙ０〜Ｙ７ プリデコードアドレス Ｂ４，Ｂ８，ＳＬ４，８，ＳＬ４，８Ｂ，Ｂ４，２，Ｂ
４，８ バースト信号 ＬＯＡＤ０，ＬＯＡＤ１，ＬＯＡＤ２，ＣＯＵＮＴ
タイミング信号 ＦＳＬ，ＦＩＬ アクセス制御信号
チ回路 ２０４，１４１１ 選択信号生成回路 ２０５，１４１０ カウンタ ２１０〜２１７，２２０〜２２３，２６０，２７０，１
３００〜１３０７，１４２０〜１４２７ アンドゲー
ト ２３０〜２３７，２４０，１３３３〜１３３７ オア
ゲート ２５０，２５１，１２２０，１２３０ エクスクルー
シブオアゲート ２８０〜２８２ アドレスラッチジェネレイターブロ
ック ２９０，２９１ プリデコードブロック １１０１，１１０２，１２０１〜１２１０，１３２１〜
１３２４，１４４１〜１４４４ スイッチ Ａ０〜Ａ１１ 入力アドレス ＡＤＤ０〜ＡＤＤ２ 内部アドレス信号 Ｙ０〜Ｙ７ プリデコードアドレス Ｂ４，Ｂ８，ＳＬ４，８，ＳＬ４，８Ｂ，Ｂ４，２，Ｂ
４，８ バースト信号 ＬＯＡＤ０，ＬＯＡＤ１，ＬＯＡＤ２，ＣＯＵＮＴ
タイミング信号 ＦＳＬ，ＦＩＬ アクセス制御信号
Claims (9)
- 【請求項１】 入力アドレス信号及び連続出力すべきデ
ータ数を示すバースト信号を受け、前記入力アドレス信
号が示すアドレスに格納されたデータから前記バースト
信号が示す数のデータをアドレス順に連続出力するメモ
リのメモリ選択回路であって、前記入力アドレス信号の
うち下位アドレスを受けこれに基づき第１のプリデコー
ド信号を生成する第１の手段と、前記下位アドレス及び
前記バースト信号を受けこれらに基づき前記第１のプリ
デコード信号とは異なる第２のプリデコード信号を生成
する第２の手段と、前記入力アドレス信号のうちの上位
アドレス、前記第１のプリデコード信号及び前記第２の
プリデコード信号を受けこれらに基づき複数のカラム選
択線のうちの第１及び第２のカラム選択線を同時に活性
化させる第３の手段とを備えるメモリ選択回路。 - 【請求項２】 前記第１のプリデコード信号は複数ビッ
トからなるプリデコード信号の所定のビットが活性化さ
れている状態であり、前記第２のプリデコード信号は前
記プリデコード信号の前記所定のビットとは異なるビッ
トが活性化されている状態であり、前記第３の手段は複
数ビットからなる前記プリデコード信号のうち前記第１
のプリデコード信号に対応する前記所定ビット及び前記
第２のプリデコード信号に対応する前記異なるビットの
いずれもが活性化状態にある前記プリデコード信号と前
記上位アドレスとを受け、前記第１のプリデコード信号
及び前記上位アドレスに対応する前記第１のカラム選択
線と前記第２のプリデコード信号及び前記上位アドレス
に対応する前記第２のカラム選択線とを同時に活性化さ
せるものであることを特徴とする請求項１記載のメモリ
選択回路。 - 【請求項３】 前記カラム選択線は、それぞれが１入出
力タイミングで入出力されるデータの格納される若しく
は格納されたメモリセルにつながるビット線のみを選択
することを特徴とする請求項２記載のメモリ選択回路。 - 【請求項４】 前記第２の手段は、前記バースト信号が
バースト長２を示しているときには前記下位アドレスの
最下位ビットを反転させたアドレスに対応する前記第２
のプリデコード信号を生成し、前記バースト信号がバー
スト長４を示しているときには前記下位アドレスの下位
２ビット以外のビットを変化させることなく前記下位２
ビットに１を足したアドレスに対応する前記第２のプリ
デコード信号を生成し、前記バースト信号がバースト長
８を示しているときには前記下位アドレスの下位３ビッ
ト以外のビットを変化させることなく前記下位３ビット
に１を足したアドレスに対応する前記第２のプリデコー
ド信号を生成することを特徴とする請求項１、２又は３
記載のメモリ選択回路。 - 【請求項５】 入力アドレスの一部を初期値として格納
しカウント信号に応答してこれをカウントアップするカ
ウンタ回路及び前記入力アドレスの他の部分をラッチす
るラッチ回路を備えるアドレスラッチジェネレイター
と、前記カウンタ回路の格納値をデコードしこれに基づ
き第１及び第２のプリデコード信号を生成するプリデコ
ードブロックと、前記第１のプリデコード信号及び前記
ラッチ回路にラッチされた前記入力アドレスの他の部分
を受けこれらに対応する第１のカラム選択線を活性化さ
せるとともに、前記第２のプリデコード信号及び前記ラ
ッチ回路にラッチされた前記入力アドレスの他の部分を
受けこれらに対応する第２のカラム選択線を活性化させ
るカラムデコーダとを有し、前記カウント信号により前
記カウンタ回路がカウントアップすると、前記プリデコ
ードブロックは前記カウント回路の新たな格納値をデコ
ードしこれに基づき第３及び第４のプリデコード信号を
生成し、これに応答して前記カラムデコーダは前記第３
のプリデコード信号及び前記ラッチ回路にラッチされた
前記入力アドレスの他の部分を受けこれらに対応する第
３のカラム選択線を活性化させるとともに、前記第４の
プリデコード信号及び前記ラッチ回路にラッチされた前
記入力アドレスの他の部分を受けこれらに対応する第４
のカラム選択線を活性化させることを特徴とするメモリ
選択回路。 - 【請求項６】 前記第１のカラム選択線は前記入力アド
レスに対応するカラム選択線であり、前記第２乃至第４
のカラム選択線はそれぞれ前記入力アドレスと下位２ビ
ットのみが異なるアドレスに対応するカラム選択線であ
ることを特徴とする請求項５記載のメモリ選択回路。 - 【請求項７】 前記第１のカラム選択線は前記入力アド
レスに対応するカラム選択線であり、前記第２のカラム
選択線は前記入力アドレスに１を足したアドレスに対応
するカラム選択線であり、前記第３のカラム選択線は前
記入力アドレスに２を足したアドレスに対応するカラム
選択線であり、前記第４のカラム選択線は前記入力アド
レスに３を足したアドレスに対応するカラム選択線であ
ることを特徴とする請求項５記載のメモリ選択回路。 - 【請求項８】 前記第１及び第３のカラム選択線は、そ
れぞれ第１及び第３のビット線対を第１のＩ／Ｏ線対に
接続するものであり、前記第２及び第４のカラム選択線
は、それぞれ第２及び第４のビット線対を第２のＩ／Ｏ
線対に接続するものであることを特徴とする請求項５、
６又は７記載のメモリ選択回路。 - 【請求項９】 前記アドレスラッチジェネレイターは、
前記入力アドレスの最下位ビットを初期値として格納し
前記カウント信号に応答して格納した信号の論理レベル
を反転させる選択信号発生回路をさらに備え、前記選択
信号発生回路から供給される選択信号に基づいて前記第
１及び第２のＩ／Ｏ線対上に現れるデータのいずれか一
方を外部に出力することを特徴とする請求項８記載のメ
モリ選択回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146349A JP2982618B2 (ja) | 1994-06-28 | 1994-06-28 | メモリ選択回路 |
| DE69528930T DE69528930T2 (de) | 1994-06-28 | 1995-06-26 | Serielle Zugriffspeicherschaltung durch eine beliebige Adresse |
| EP95109947A EP0690450B1 (en) | 1994-06-28 | 1995-06-26 | Memory circuit sequentially accessible by arbitrary address |
| KR1019950019327A KR0167629B1 (ko) | 1994-06-28 | 1995-06-28 | 순차 액세스 동작을 수행하는 메모리 회로 |
| US08/769,181 US5815460A (en) | 1994-06-28 | 1996-12-18 | Memory circuit sequentially accessible by arbitrary address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146349A JP2982618B2 (ja) | 1994-06-28 | 1994-06-28 | メモリ選択回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26276198A Division JP3304893B2 (ja) | 1994-06-28 | 1998-09-17 | メモリ選択回路及び半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817184A JPH0817184A (ja) | 1996-01-19 |
| JP2982618B2 true JP2982618B2 (ja) | 1999-11-29 |
Family
ID=15405706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6146349A Expired - Lifetime JP2982618B2 (ja) | 1994-06-28 | 1994-06-28 | メモリ選択回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5815460A (ja) |
| EP (1) | EP0690450B1 (ja) |
| JP (1) | JP2982618B2 (ja) |
| KR (1) | KR0167629B1 (ja) |
| DE (1) | DE69528930T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3247603B2 (ja) * | 1996-02-05 | 2002-01-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プレデコーダ回路及びデコーダ回路 |
| TW378330B (en) * | 1997-06-03 | 2000-01-01 | Fujitsu Ltd | Semiconductor memory device |
| JP3271591B2 (ja) * | 1998-09-30 | 2002-04-02 | 日本電気株式会社 | 半導体記憶装置 |
| KR100301047B1 (ko) * | 1998-10-02 | 2001-09-06 | 윤종용 | 2비트프리페치용칼럼어드레스디코더를갖는반도체메모리장치 |
| US6205084B1 (en) * | 1999-12-20 | 2001-03-20 | Fujitsu Limited | Burst mode flash memory |
| KR100390238B1 (ko) | 2001-05-18 | 2003-07-07 | 주식회사 하이닉스반도체 | 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스제어 장치 |
| US6775759B2 (en) | 2001-12-07 | 2004-08-10 | Micron Technology, Inc. | Sequential nibble burst ordering for data |
| KR100468719B1 (ko) * | 2002-01-11 | 2005-01-29 | 삼성전자주식회사 | Ｎ 비트 프리페치 방식과 2ｎ 버스트 길이를 지원할 수있는 반도체 메모리 장치 |
| JP2004164769A (ja) | 2002-11-14 | 2004-06-10 | Renesas Technology Corp | 半導体記憶装置 |
| US20040194500A1 (en) * | 2003-04-03 | 2004-10-07 | Broadway Entertainment, Inc. | Article of jewelry |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3577189A (en) * | 1969-01-15 | 1971-05-04 | Ibm | Apparatus and method in a digital computer for allowing improved program branching with branch anticipation reduction of the number of branches, and reduction of branch delays |
| EP0415366B1 (en) * | 1989-08-28 | 1997-06-11 | Nec Corporation | Microprocessor having predecoder unit and main decoder unit operating in pipeline processing manner |
| JP2799042B2 (ja) * | 1990-06-08 | 1998-09-17 | 株式会社東芝 | 半導体記憶装置 |
| KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
| US5345573A (en) * | 1991-10-04 | 1994-09-06 | Bull Hn Information Systems Inc. | High speed burst read address generation with high speed transfer |
| US5438668A (en) * | 1992-03-31 | 1995-08-01 | Seiko Epson Corporation | System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer |
| JP3231842B2 (ja) * | 1992-06-23 | 2001-11-26 | 株式会社 沖マイクロデザイン | シリアルアクセスメモリ |
| JPH0636560A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2825401B2 (ja) * | 1992-08-28 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
| JPH06290582A (ja) * | 1993-04-02 | 1994-10-18 | Nec Corp | 半導体記憶装置 |
| JP3080520B2 (ja) * | 1993-09-21 | 2000-08-28 | 富士通株式会社 | シンクロナスｄｒａｍ |
| US5452261A (en) * | 1994-06-24 | 1995-09-19 | Mosel Vitelic Corporation | Serial address generator for burst memory |
-
1994
- 1994-06-28 JP JP6146349A patent/JP2982618B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-26 EP EP95109947A patent/EP0690450B1/en not_active Expired - Lifetime
- 1995-06-26 DE DE69528930T patent/DE69528930T2/de not_active Expired - Lifetime
- 1995-06-28 KR KR1019950019327A patent/KR0167629B1/ko not_active IP Right Cessation
-
1996
- 1996-12-18 US US08/769,181 patent/US5815460A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002010A (ko) | 1996-01-26 |
| EP0690450B1 (en) | 2002-11-27 |
| EP0690450A3 (de) | 1996-02-07 |
| US5815460A (en) | 1998-09-29 |
| DE69528930T2 (de) | 2003-09-25 |
| KR0167629B1 (ko) | 1999-01-15 |
| DE69528930D1 (de) | 2003-01-09 |
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| EP0690450A2 (en) | 1996-01-03 |
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