JP3271591B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にバーストアクセスモードを持つ半導体記憶
装置に関する。
に関し、特にバーストアクセスモードを持つ半導体記憶
装置に関する。
【０００２】
【従来の技術】コンピュータシステムの主記憶装置を構
成するメモリ素子には、キャッシュメモリに対し連続し
たアドレスを持つデータ列を外部から入力される基準ク
ロック信号に同期して入出力する方法が従来より知られ
ている。これをバースト転送といい、また、１つのアド
レスを指定することによって入出力されるデータ列の長
さをバースト長と呼ぶ。バースト転送を行うメモリの典
型的な例として、シンクロナスＤＲＡＭがある。
成するメモリ素子には、キャッシュメモリに対し連続し
たアドレスを持つデータ列を外部から入力される基準ク
ロック信号に同期して入出力する方法が従来より知られ
ている。これをバースト転送といい、また、１つのアド
レスを指定することによって入出力されるデータ列の長
さをバースト長と呼ぶ。バースト転送を行うメモリの典
型的な例として、シンクロナスＤＲＡＭがある。
【０００３】図９は、従来のシンクロナスＤＲＡＭの一
例を示すブロック図である。図９において、外部から読
み出し／書き込みコマンドが入力されると、コマンドデ
コーダ３０により外部アドレスがバーストカウンタ３１
に取り込まれ、あらかじめ内部に設定されているバース
ト長信号と外部アドレス信号により、１つの内部アドレ
スがバーストカウンタ３１によって生成、駆動される。
例を示すブロック図である。図９において、外部から読
み出し／書き込みコマンドが入力されると、コマンドデ
コーダ３０により外部アドレスがバーストカウンタ３１
に取り込まれ、あらかじめ内部に設定されているバース
ト長信号と外部アドレス信号により、１つの内部アドレ
スがバーストカウンタ３１によって生成、駆動される。
【０００４】その後、多ビットプリフェッチ用アドレス
生成回路３２によって１つの内部アドレスから複数の内
部アドレスが生成され、これらに基づき複数のメモリセ
ルアレイ３６，３７において、各々データが入出力され
る。その後、規定のサイクル数の間、バーストカウンタ
３１は、新たな内部アドレスを生成し、結果として複数
のメモリセルアレイに対する入出力が連続して行われ
る。図１０は、図９に示す従来例のタイミングチャート
である。
生成回路３２によって１つの内部アドレスから複数の内
部アドレスが生成され、これらに基づき複数のメモリセ
ルアレイ３６，３７において、各々データが入出力され
る。その後、規定のサイクル数の間、バーストカウンタ
３１は、新たな内部アドレスを生成し、結果として複数
のメモリセルアレイに対する入出力が連続して行われ
る。図１０は、図９に示す従来例のタイミングチャート
である。
【０００５】
【発明が解決しようとする課題】上述したシンクロナス
ＤＲＡＭでは、さらなる高速化が求められている。従来
のシンクロナスＤＲＡＭでは、読み出し／書き込みコマ
ンドを内部処理した結果を基に多ビットプリフェッチ用
の複数の内部アドレス信号を生成する多ビットプリフェ
ッチ用アドレス生成回路がアクセスパスに挿入されるこ
とにより、読み出し／書き込み速度が低下するという問
題があった。
ＤＲＡＭでは、さらなる高速化が求められている。従来
のシンクロナスＤＲＡＭでは、読み出し／書き込みコマ
ンドを内部処理した結果を基に多ビットプリフェッチ用
の複数の内部アドレス信号を生成する多ビットプリフェ
ッチ用アドレス生成回路がアクセスパスに挿入されるこ
とにより、読み出し／書き込み速度が低下するという問
題があった。
【０００６】すなわち、従来のシンクロナスＤＲＡＭで
は、アクセスパスが、コマンドラッチ→コマンドデコー
ダ→バーストカウンタ→多ビットプリフェッチ用アドレ
ス生成回路→メモリセルアレイとなっており、アクセス
パスが長くなって読み出し／書き込み速度が遅くなると
いう問題があった。
は、アクセスパスが、コマンドラッチ→コマンドデコー
ダ→バーストカウンタ→多ビットプリフェッチ用アドレ
ス生成回路→メモリセルアレイとなっており、アクセス
パスが長くなって読み出し／書き込み速度が遅くなると
いう問題があった。
【０００７】この発明の目的は、アクセスパスから多ビ
ットプリフェッチ用アドレス生成回路を省略して読み出
し／書き込み速度が高速である半導体記憶装置を提供す
ることにある。
ットプリフェッチ用アドレス生成回路を省略して読み出
し／書き込み速度が高速である半導体記憶装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】この発明は、バーストア
クセスモードを持ち、かつ多ビットプリフェッチを用い
た半導体記憶装置において、読み出し／書き込みコマン
ドの入力の有無にかかわらず、外部アドレス信号から、
内部的には同時に処理される複数のデータの内部アドレ
ス信号を生成する第１の多ビットプリフェッチアドレス
生成回路と、読み出し／書き込みコマンド信号が入力さ
れたとき、内部アドレス信号およびあらかじめ内部で設
定されているバースト長等を示す信号から複数の内部ア
ドレス信号を生成するバーストカウンタと、バーストカ
ウンタから出力されるアドレス信号から、内部的には同
時に処理される複数のデータの内部アドレス信号を生成
する第２の多ビットプリフェッチアドレス生成回路とを
備え、前記複数の内部アドレス信号により複数のメモリ
セルアレイに対する入出力を連続して行うことを特徴と
する。
クセスモードを持ち、かつ多ビットプリフェッチを用い
た半導体記憶装置において、読み出し／書き込みコマン
ドの入力の有無にかかわらず、外部アドレス信号から、
内部的には同時に処理される複数のデータの内部アドレ
ス信号を生成する第１の多ビットプリフェッチアドレス
生成回路と、読み出し／書き込みコマンド信号が入力さ
れたとき、内部アドレス信号およびあらかじめ内部で設
定されているバースト長等を示す信号から複数の内部ア
ドレス信号を生成するバーストカウンタと、バーストカ
ウンタから出力されるアドレス信号から、内部的には同
時に処理される複数のデータの内部アドレス信号を生成
する第２の多ビットプリフェッチアドレス生成回路とを
備え、前記複数の内部アドレス信号により複数のメモリ
セルアレイに対する入出力を連続して行うことを特徴と
する。
【０００９】また、この発明は、バーストアクセスモー
ドを持ち、かつ多ビットプリフェッチを用いた半導体記
憶装置において、読み出し／書き込みコマンドの入力の
有無にかかわらず、外部アドレス信号から、内部的には
同時に処理される複数のデータの内部アドレス信号を生
成する第１の多ビットプリフェッチアドレス生成回路
と、読み出し／書き込みコマンド信号が入力されたと
き、内部アドレス信号およびあらかじめ内部で設定され
ているバースト長等を示す信号から複数の内部アドレス
信号を生成するバーストカウンタと、バーストカウンタ
から出力されるアドレス信号から、内部的には同時に処
理される複数のデータの内部アドレス信号を生成する第
２の多ビットプリフェッチアドレス生成回路とを備え、
前記複数の内部アドレス信号により複数のメモリセルア
レイに対する入出力を連続して行うことを特徴とする。
ドを持ち、かつ多ビットプリフェッチを用いた半導体記
憶装置において、読み出し／書き込みコマンドの入力の
有無にかかわらず、外部アドレス信号から、内部的には
同時に処理される複数のデータの内部アドレス信号を生
成する第１の多ビットプリフェッチアドレス生成回路
と、読み出し／書き込みコマンド信号が入力されたと
き、内部アドレス信号およびあらかじめ内部で設定され
ているバースト長等を示す信号から複数の内部アドレス
信号を生成するバーストカウンタと、バーストカウンタ
から出力されるアドレス信号から、内部的には同時に処
理される複数のデータの内部アドレス信号を生成する第
２の多ビットプリフェッチアドレス生成回路とを備え、
前記複数の内部アドレス信号により複数のメモリセルア
レイに対する入出力を連続して行うことを特徴とする。
【００１０】
【発明の実施の形態】次に、この発明の第１の実施の形
態について図面を参照して説明する。
態について図面を参照して説明する。
【００１１】図１は、この発明の半導体記憶装置の第１
の実施の形態を示すブロック図であ。図１に示す半導体
記憶装置はシンクロナスＤＲＡＭであり、コマンドラッ
チ１８と、アドレスラッチ１９と、コマンドデコーダ１
０と、多ビットプリフェッチアドレス生成回路１１と、
バーストカウンタ１２，１３と、内部アドレス駆動回路
１４，１５と、メモリセルアレイ１６，１７を備えてい
る。
の実施の形態を示すブロック図であ。図１に示す半導体
記憶装置はシンクロナスＤＲＡＭであり、コマンドラッ
チ１８と、アドレスラッチ１９と、コマンドデコーダ１
０と、多ビットプリフェッチアドレス生成回路１１と、
バーストカウンタ１２，１３と、内部アドレス駆動回路
１４，１５と、メモリセルアレイ１６，１７を備えてい
る。
【００１２】コマンドラッチ１８は、外部コマンド信号
ＲＡＳ，ＣＡＳ，ＷＥ，ＣＳをラッチし、アドレスラッ
チ１９は、外部アドレス信号をラッチする。図５にコマ
ンドラッチ、アドレスラッチの回路の一例を示す。
ＲＡＳ，ＣＡＳ，ＷＥ，ＣＳをラッチし、アドレスラッ
チ１９は、外部アドレス信号をラッチする。図５にコマ
ンドラッチ、アドレスラッチの回路の一例を示す。
【００１３】コマンドデコーダ１０は、基準クロック信
号に基づき、外部コマンド信号ＲＡＳ，ＣＡＳ，ＷＥ，
ＣＳを取り込み、これらの組み合わせにより外部から与
えられたコマンドをデコードし、それぞれのコマンドに
対応する内部コマンド信号を発生する。図６にコマンド
デコーダの回路の一例を示す。
号に基づき、外部コマンド信号ＲＡＳ，ＣＡＳ，ＷＥ，
ＣＳを取り込み、これらの組み合わせにより外部から与
えられたコマンドをデコードし、それぞれのコマンドに
対応する内部コマンド信号を発生する。図６にコマンド
デコーダの回路の一例を示す。
【００１４】多ビットプリフェッチアドレス生成回路１
１は、アドレスラッチ１９によって内部に取り込まれた
アドレス信号から、内部的には同時に処理される複数の
データの内部アドレス信号を生成する。図７にプリデコ
ード機能を含む多ビットプリフェッチアドレス生成回路
の一例を示す。
１は、アドレスラッチ１９によって内部に取り込まれた
アドレス信号から、内部的には同時に処理される複数の
データの内部アドレス信号を生成する。図７にプリデコ
ード機能を含む多ビットプリフェッチアドレス生成回路
の一例を示す。
【００１５】バーストカウンタ１２，１３は、それぞ
れ、外部から読み出し／書き込みコマンド信号が入力さ
れたとき、多ビットプリフェッチアドレス生成回路１１
から出力される内部アドレス信号を入力し、内部アドレ
ス駆動回路１４，１５を介してメモリセルアレイ１６，
１７に内部アドレス信号を出力する。これらの内部アド
レス信号に基づきメモリセルアレイ１６、１７におい
て、各々データが入出力される。その後、規定のサイク
ル数の間、それぞれのバーストカウンタ１２，１３は、
新たな複数の内部アドレス信号を生成し、結果として複
数のメモリセルアレイに対する入出力を連続して行う。
図８にバーストカウンタのブロック図の一例を示す。
れ、外部から読み出し／書き込みコマンド信号が入力さ
れたとき、多ビットプリフェッチアドレス生成回路１１
から出力される内部アドレス信号を入力し、内部アドレ
ス駆動回路１４，１５を介してメモリセルアレイ１６，
１７に内部アドレス信号を出力する。これらの内部アド
レス信号に基づきメモリセルアレイ１６、１７におい
て、各々データが入出力される。その後、規定のサイク
ル数の間、それぞれのバーストカウンタ１２，１３は、
新たな複数の内部アドレス信号を生成し、結果として複
数のメモリセルアレイに対する入出力を連続して行う。
図８にバーストカウンタのブロック図の一例を示す。
【００１６】次に、第１の実施の形態の動作を、図１の
ブロック図および図２のタイミングチャートを参照して
詳細に説明する。図２は、プリフェッチ数が２であり、
バースト長が４である場合のタイミングチャートであ
る。
ブロック図および図２のタイミングチャートを参照して
詳細に説明する。図２は、プリフェッチ数が２であり、
バースト長が４である場合のタイミングチャートであ
る。
【００１７】アドレス信号Ａ０が与えられると、アドレ
スラッチ１９は、アドレス信号Ａ０をラッチし、これを
多ビットプリフェッチ用アドレス生成回路１１に出力す
る。
スラッチ１９は、アドレス信号Ａ０をラッチし、これを
多ビットプリフェッチ用アドレス生成回路１１に出力す
る。
【００１８】多ビットプリフェッチ用アドレス生成回路
１１は、アドレス信号Ａ０を取り込むと、コマンド入力
に関係なく、アドレス信号Ａ０からアドレス信号Ａ１を
生成し、複数のメモリセルアレイ用のアドレス信号Ａ
０，Ａ１を出力する。
１１は、アドレス信号Ａ０を取り込むと、コマンド入力
に関係なく、アドレス信号Ａ０からアドレス信号Ａ１を
生成し、複数のメモリセルアレイ用のアドレス信号Ａ
０，Ａ１を出力する。
【００１９】コマンドラッチ１８は、読み出しの外部コ
マンド信号が与えられると、これをラッチし、コマンド
デコーダ１０に出力する。
マンド信号が与えられると、これをラッチし、コマンド
デコーダ１０に出力する。
【００２０】コマンドデコーダ１０は、外部コマンド信
号をデコードして読み出しコマンド信号をバーストカウ
ンタ１２，１３に出力する。
号をデコードして読み出しコマンド信号をバーストカウ
ンタ１２，１３に出力する。
【００２１】バーストカウンタ１２は、読み出しコマン
ドが入力されると、アドレス信号Ａ０を取り込み、内部
アドレス駆動回路１４を介してアドレス信号Ａ０をメモ
リセルアレイ１６に出力する。
ドが入力されると、アドレス信号Ａ０を取り込み、内部
アドレス駆動回路１４を介してアドレス信号Ａ０をメモ
リセルアレイ１６に出力する。
【００２２】バーストカウンタ１３は、読み出しコマン
ドが入力されると、アドレス信号Ａ１を取り込み、内部
アドレス駆動回路１５を介してアドレス信号Ａ１をメモ
リセルアレイ１７に出力する。
ドが入力されると、アドレス信号Ａ１を取り込み、内部
アドレス駆動回路１５を介してアドレス信号Ａ１をメモ
リセルアレイ１７に出力する。
【００２３】その後、バーストカウンタ１２は、アドレ
ス信号Ａ０およびあらかじめ内部で設定されているバー
スト長等を示す信号を基にしてアドレス信号Ａ２を生成
し、バーストカウンタ１３は、アドレス信号Ａ１および
あらかじめ内部で設定されているバースト長等を示す信
号を基にしてアドレス信号Ａ３を生成し、それぞれ内部
アドレス駆動回路１４，１５を介してメモリセルアレイ
１６，１７に出力する。
ス信号Ａ０およびあらかじめ内部で設定されているバー
スト長等を示す信号を基にしてアドレス信号Ａ２を生成
し、バーストカウンタ１３は、アドレス信号Ａ１および
あらかじめ内部で設定されているバースト長等を示す信
号を基にしてアドレス信号Ａ３を生成し、それぞれ内部
アドレス駆動回路１４，１５を介してメモリセルアレイ
１６，１７に出力する。
【００２４】このようにして、メモリセルアレイ１６，
１７に対して、連続してアドレス信号Ａ０，Ａ１，Ａ
２，Ａ３を出力することにより、メモリセルアレイより
出力データＤ０，Ｄ１，Ｄ２，Ｄ３を得ることができ
る。
１７に対して、連続してアドレス信号Ａ０，Ａ１，Ａ
２，Ａ３を出力することにより、メモリセルアレイより
出力データＤ０，Ｄ１，Ｄ２，Ｄ３を得ることができ
る。
【００２５】次に、この発明の第２の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２６】図３は、この発明の半導体記憶装置の第２
の実施の形態を示すブロック図である。図３に示す半導
体記憶装置は、コマンドラッチ２８と、アドレスラッチ
２９と、コマンドデコーダ２０と、多ビットプリフェッ
チアドレス生成回路２１，２２と、バーストカウンタ２
３と、内部アドレス駆動回路２４，２５と、メモリセル
アレイ２６，２７を備えている。
の実施の形態を示すブロック図である。図３に示す半導
体記憶装置は、コマンドラッチ２８と、アドレスラッチ
２９と、コマンドデコーダ２０と、多ビットプリフェッ
チアドレス生成回路２１，２２と、バーストカウンタ２
３と、内部アドレス駆動回路２４，２５と、メモリセル
アレイ２６，２７を備えている。
【００２７】一般に、バーストカウンタは素子数が多
く、半導体記憶装置において占める容積の割合が大きい
という問題がある。第２の実施の形態は、このような問
題を解決するために、第１の実施の形態で２個用いられ
ていたバーストカウンタを１個としたものである。
く、半導体記憶装置において占める容積の割合が大きい
という問題がある。第２の実施の形態は、このような問
題を解決するために、第１の実施の形態で２個用いられ
ていたバーストカウンタを１個としたものである。
【００２８】図３において、多ビットプリフェッチアド
レス生成回路２１は、アドレスラッチ２９によって内部
に取り込まれたアドレス信号から、内部的には同時に処
理される複数のデータの内部アドレス信号を生成し、内
部アドレス駆動回路２４，２５に内部アドレス信号を出
力する。
レス生成回路２１は、アドレスラッチ２９によって内部
に取り込まれたアドレス信号から、内部的には同時に処
理される複数のデータの内部アドレス信号を生成し、内
部アドレス駆動回路２４，２５に内部アドレス信号を出
力する。
【００２９】多ビットプリフェッチ用アドレス生成回路
２１から出力される内部アドレス信号によりメモリセル
アレイ２６，２７に対し入出力を行っている間、バース
トカウンタ２３は、アドレスラッチ２９から出力される
内部アドレス信号およびあらかじめ内部で設定されてい
るバースト長等を示す信号に基づき、新たな複数の内部
アドレス信号を生成する。
２１から出力される内部アドレス信号によりメモリセル
アレイ２６，２７に対し入出力を行っている間、バース
トカウンタ２３は、アドレスラッチ２９から出力される
内部アドレス信号およびあらかじめ内部で設定されてい
るバースト長等を示す信号に基づき、新たな複数の内部
アドレス信号を生成する。
【００３０】多ビットプリフェッチアドレス生成回路２
２は、バーストカウンタ２３から出力されるアドレス信
号から、内部的には同時に処理される複数のデータの内
部アドレス信号を生成し、内部アドレス駆動回路２４，
２５に内部アドレス信号を出力する。
２は、バーストカウンタ２３から出力されるアドレス信
号から、内部的には同時に処理される複数のデータの内
部アドレス信号を生成し、内部アドレス駆動回路２４，
２５に内部アドレス信号を出力する。
【００３１】内部アドレス駆動回路２４，２５は、多ビ
ットプリフェッチアドレス生成回路２１，２２から出力
される内部アドレス信号により、複数のメモリセルアレ
イ２６，２７に対する入出力を連続して行う。
ットプリフェッチアドレス生成回路２１，２２から出力
される内部アドレス信号により、複数のメモリセルアレ
イ２６，２７に対する入出力を連続して行う。
【００３２】次に、第２の実施の形態の動作を図３のブ
ロック図および図４のタイミングチャートを参照して詳
細に説明する。図４は、プリフェッチ数が２であり、バ
ースト長が４である場合のタイミングチャートである。
ロック図および図４のタイミングチャートを参照して詳
細に説明する。図４は、プリフェッチ数が２であり、バ
ースト長が４である場合のタイミングチャートである。
【００３３】アドレス信号Ａ０が与えられると、アドレ
スラッチ２９は、アドレス信号Ａ０をラッチし、これを
多ビットプリフェッチ用アドレス生成回路２１に出力す
る。
スラッチ２９は、アドレス信号Ａ０をラッチし、これを
多ビットプリフェッチ用アドレス生成回路２１に出力す
る。
【００３４】多ビットプリフェッチ用アドレス生成回路
２１は、アドレス信号Ａ０を取り込むと、コマンド入力
に関係なく、アドレス信号Ａ０からアドレス信号Ａ１を
生成し、複数のメモリセルアレイ用のアドレス信号Ａ
０，Ａ１を内部アドレス駆動回路２４，２５に出力す
る。
２１は、アドレス信号Ａ０を取り込むと、コマンド入力
に関係なく、アドレス信号Ａ０からアドレス信号Ａ１を
生成し、複数のメモリセルアレイ用のアドレス信号Ａ
０，Ａ１を内部アドレス駆動回路２４，２５に出力す
る。
【００３５】コマンドラッチ２８は、読み出しの外部コ
マンド信号が与えられると、これをラッチし、コマンド
デコーダ２０に出力する。
マンド信号が与えられると、これをラッチし、コマンド
デコーダ２０に出力する。
【００３６】コマンドデコーダ２０は、外部コマンド信
号をデコードして読み出しコマンド信号を内部アドレス
駆動回路２４，２５およびバーストカウンタ２３に出力
する。
号をデコードして読み出しコマンド信号を内部アドレス
駆動回路２４，２５およびバーストカウンタ２３に出力
する。
【００３７】内部アドレス駆動回路２４は、コマンドデ
コーダ２０から読み出しコマンドが入力されると、アド
レス信号Ａ０をメモリセルアレイ２６に出力し、内部ア
ドレス駆動回路２５は、コマンドデコーダ２０から読み
出しコマンドが入力されると、アドレス信号Ａ１をメモ
リセルアレイ２７に出力する。
コーダ２０から読み出しコマンドが入力されると、アド
レス信号Ａ０をメモリセルアレイ２６に出力し、内部ア
ドレス駆動回路２５は、コマンドデコーダ２０から読み
出しコマンドが入力されると、アドレス信号Ａ１をメモ
リセルアレイ２７に出力する。
【００３８】多ビットプリフェッチ用アドレス生成回路
２１経由でメモリセルアレイ２６，２７にアドレス信号
Ａ０，Ａ１を出力している間に、バーストカウンタ２３
は、コマンドデコーダ２０から読み出しコマンドが入力
されると、アドレス信号Ａ０およびあらかじめ内部で設
定されているバースト長等を示す信号を基にしてアドレ
ス信号Ａ２を生成し、アドレス信号Ａ２を多ビットプリ
フェッチ用アドレス生成回路２２出力する。
２１経由でメモリセルアレイ２６，２７にアドレス信号
Ａ０，Ａ１を出力している間に、バーストカウンタ２３
は、コマンドデコーダ２０から読み出しコマンドが入力
されると、アドレス信号Ａ０およびあらかじめ内部で設
定されているバースト長等を示す信号を基にしてアドレ
ス信号Ａ２を生成し、アドレス信号Ａ２を多ビットプリ
フェッチ用アドレス生成回路２２出力する。
【００３９】多ビットプリフェッチ用アドレス生成回路
２２は、アドレス信号Ａ２を取り込むと、アドレス信号
Ａ２からアドレス信号Ａ３を生成し、アドレス信号Ａ
２，Ａ３を内部アドレス駆動回路２４，２５に出力す
る。
２２は、アドレス信号Ａ２を取り込むと、アドレス信号
Ａ２からアドレス信号Ａ３を生成し、アドレス信号Ａ
２，Ａ３を内部アドレス駆動回路２４，２５に出力す
る。
【００４０】その後、内部アドレス駆動回路２４，２５
は、それぞれアドレス信号Ａ２，Ａ３をメモリセルアレ
イ２６，２７に出力する。
は、それぞれアドレス信号Ａ２，Ａ３をメモリセルアレ
イ２６，２７に出力する。
【００４１】このようにして、メモリセルアレイ２６，
２７に対して、連続してアドレス信号Ａ０，Ａ１，Ａ
２，Ａ３を出力することにより、メモリセルアレイより
出力データＤ０，Ｄ１，Ｄ２，Ｄ３を得ることができ
る。
２７に対して、連続してアドレス信号Ａ０，Ａ１，Ａ
２，Ａ３を出力することにより、メモリセルアレイより
出力データＤ０，Ｄ１，Ｄ２，Ｄ３を得ることができ
る。
【００４２】なお、以上説明した実施の形態では、多ビ
ットプリフェッチ回路は、２ビットを並列にして内部処
理を行う２ビットプリフェッチの場合について説明した
が、この発明は、２ビットの場合に限るものではなく、
４ビット、８ビット、１６ビット、３２ビット等複数ビ
ットのプリフェッチの場合にも適用あることは言うまで
もない。
ットプリフェッチ回路は、２ビットを並列にして内部処
理を行う２ビットプリフェッチの場合について説明した
が、この発明は、２ビットの場合に限るものではなく、
４ビット、８ビット、１６ビット、３２ビット等複数ビ
ットのプリフェッチの場合にも適用あることは言うまで
もない。
【００４３】また、以上の実施の形態では、シンクロナ
スＤＲＡＭについて説明したが、この発明は、すべての
同期型の半導体記憶装置に適用することができる。
スＤＲＡＭについて説明したが、この発明は、すべての
同期型の半導体記憶装置に適用することができる。
【００４４】
【発明の効果】以上説明したように、この発明は、読み
出し／書き込みコマンドの入力の有無にかかわらず、内
部で多ビットプリフェッチに用いる複数の内部アドレス
信号をあらかじめ生成することができる。したがって、
アクセスパスが、コマンドラッチ→コマンドデコーダ→
バーストカウンタ→メモリセルアレイとなり、多ビット
プリフェッチ用アドレス生成回路に依らなくなるため、
データ読み出し／書き込み速度を向上させることができ
る。
出し／書き込みコマンドの入力の有無にかかわらず、内
部で多ビットプリフェッチに用いる複数の内部アドレス
信号をあらかじめ生成することができる。したがって、
アクセスパスが、コマンドラッチ→コマンドデコーダ→
バーストカウンタ→メモリセルアレイとなり、多ビット
プリフェッチ用アドレス生成回路に依らなくなるため、
データ読み出し／書き込み速度を向上させることができ
る。
【図１】この発明の半導体記憶装置の第１の実施の形態
を示すブロック図であ。
を示すブロック図であ。
【図２】第１の実施の形態のタイミングチャートであ
る。
る。
【図３】この発明の半導体記憶装置の第２の実施の形態
を示すブロック図であ。
を示すブロック図であ。
【図４】第２の実施の形態のタイミングチャートであ
る。
る。
【図５】コマンドラッチ、アドレスラッチの回路の一例
を示す図である。
を示す図である。
【図６】コマンドデコーダの回路の一例を示す図であ
る。
る。
【図７】多ビットプリフェッチ用アドレス生成回路の一
例を示す図である。
例を示す図である。
【図８】バーストカウンタの一例を示すブロック図であ
る。
る。
【図９】従来のシンクロナスＤＲＡＭの一例を示すブロ
ック図である。
ック図である。
【図１０】従来のシンクロナスＤＲＡＭのタイミングチ
ャートである。
ャートである。
１０，２０，３０ コマンドデコーダ １１，２１，２２，３２ 多ビットプリフェッチ用アド
レス生成回路 １２，１３，２３，３１ バーストカウンタ １４，１５，２４，２５，３４，３５ 内部アドレス駆
動回路 １６，１７，２６，２７，３６，３７ メモリセルアレ
イ １８，２８，３８ コマンドラッチ １９，２９，３９ アドレスラッチ
レス生成回路 １２，１３，２３，３１ バーストカウンタ １４，１５，２４，２５，３４，３５ 内部アドレス駆
動回路 １６，１７，２６，２７，３６，３７ メモリセルアレ
イ １８，２８，３８ コマンドラッチ １９，２９，３９ アドレスラッチ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407 G11C 7/00 312
Claims (6)
- 【請求項１】バーストアクセスモードを持ち、かつ多ビ
ットプリフェッチを用いた半導体記憶装置において、 読み出し／書き込みコマンドの入力の有無にかかわら
ず、外部アドレス信号から、内部的には同時に処理され
る複数のデータの内部アドレス信号を生成する多ビット
プリフェッチアドレス生成回路と、 読み出し／書き込みコマンド信号が入力されたとき、前
記多ビットプリフェッチアドレス生成回路から出力され
た内部アドレス信号、およびあらかじめ内部で設定され
ているバースト長信号から複数の内部アドレス信号を生
成する複数のバーストカウンタとを備え、 前記複数の内部アドレス信号により複数のメモリセルア
レイに対する入出力を連続して行うことを特徴とする半
導体記憶装置。 - 【請求項２】バーストアクセスモードを持ち、かつ多ビ
ットプリフェッチを用いた半導体記憶装置において、 読み出し／書き込みコマンドの入力の有無にかかわら
ず、外部アドレス信号から、内部的には同時に処理され
る２個のデータの内部アドレス信号を生成する２ビット
プリフェッチアドレス生成回路と、 読み出し／書き込みコマンド信号が入力されたとき、前
記多ビットプリフェッチアドレス生成回路から出力され
た内部アドレス信号、およびあらかじめ内部で設定され
ているバースト長信号から複数の内部アドレス信号を生
成する２個のバーストカウンタとを備え、 前記複数の内部アドレス信号により複数のメモリセルア
レイに対する入出力を連続して行うことを特徴とする半
導体記憶装置。 - 【請求項３】多ビットプリフェッチを用いたシンクロナ
スＤＲＡＭにおいて、 読み出し／書き込みコマンドの入力の有無にかかわら
ず、外部アドレス信号から、内部的には同時に処理され
る複数のデータの内部アドレス信号を生成する多ビット
プリフェッチアドレス生成回路と、 読み出し／書き込みコマンド信号が入力されたとき、前
記多ビットプリフェッチアドレス生成回路から出力され
た内部アドレス信号、およびあらかじめ内部で設定され
ているバースト長信号から複数の内部アドレス信号を生
成する複数のバーストカウンタとを備え、 前記複数の内部アドレス信号により複数のメモリセルア
レイに対する入出力を連続して行うことを特徴とするシ
ンクロナスＤＲＡＭ。 - 【請求項４】バーストアクセスモードを持ち、かつ多ビ
ットプリフェッチを用いた半導体記憶装置において、 読み出し／書き込みコマンドの入力の有無にかかわら
ず、外部アドレス信号から、内部的には同時に処理され
る複数のデータの内部アドレス信号を生成する第１の多
ビットプリフェッチアドレス生成回路と、 読み出し／書き込みコマンド信号が入力されたとき、内
部アドレス信号およびあらかじめ内部で設定されている
バースト長信号から複数の内部アドレス信号を生成する
バーストカウンタと、 バーストカウンタから出力されるアドレス信号から、内
部的には同時に処理される複数のデータの内部アドレス
信号を生成する第２の多ビットプリフェッチアドレス生
成回路とを備え、 前記複数の内部アドレス信号により複数のメモリセルア
レイに対する入出力を連続して行うことを特徴とする半
導体記憶装置。 - 【請求項５】バーストアクセスモードを持ち、かつ多ビ
ットプリフェッチを用いた半導体記憶装置において、 読み出し／書き込みコマンドの入力の有無にかかわら
ず、外部アドレス信号から、内部的には同時に処理され
る２個のデータの内部アドレス信号を生成する第１の２
ビットプリフェッチアドレス生成回路と、 読み出し／書き込みコマンド信号が入力されたとき、内
部アドレス信号およびあらかじめ内部で設定されている
バースト長信号から複数の内部アドレス信号を生成する
バーストカウンタと、 バーストカウンタから出力されるアドレス信号から、内
部的には同時に処理される２個のデータの内部アドレス
信号を生成する第２の２ビットプリフェッチアドレス生
成回路とを備え、 前記複数の内部アドレス信号により複数のメモリセルア
レイに対する入出力を連続して行うことを特徴とする半
導体記憶装置。 - 【請求項６】多ビットプリフェッチを用いたシンクロナ
スＤＲＡＭにおいて、 読み出し／書き込みコマンドの入力の有無にかかわら
ず、外部アドレス信号から、内部的には同時に処理され
る複数のデータの内部アドレス信号を生成する第１の多
ビットプリフェッチアドレス生成回路と、 読み出し／書き込みコマンド信号が入力されたとき、内
部アドレス信号およびあらかじめ内部で設定されている
バースト長信号から複数の内部アドレス信号を生成する
バーストカウンタと、 バーストカウンタから出力されるアドレス信号から、内
部的には同時に処理される複数のデータの内部アドレス
信号を生成する第２の多ビットプリフェッチアドレス生
成回路とを備え、 前記複数の内部アドレス信号により複数のメモリセルア
レイに対する入出力を連続して行うことを特徴とするシ
ンクロナスＤＲＡＭ。
Priority Applications (3)
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ID=17576304
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| JP27692498A Expired - Fee Related JP3271591B2 (ja) | 1998-09-30 | 1998-09-30 | 半導体記憶装置 |
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| US5559752A (en) * | 1995-08-14 | 1996-09-24 | Alliance Semiconductor Corporation | Timing control circuit for synchronous static random access memory |
| JP2907074B2 (ja) * | 1995-08-25 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置 |
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| CA2223119A1 (en) * | 1997-11-28 | 1999-05-28 | Mosaid Technologies Incorporated | Address counter cell |
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