KR20000023513A - 반도체기억장치 - Google Patents

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KR20000023513A KR1019990041678A KR19990041678A KR20000023513A KR 20000023513 A KR20000023513 A KR 20000023513A KR 1019990041678 A KR1019990041678 A KR 1019990041678A KR 19990041678 A KR19990041678 A KR 19990041678A KR 20000023513 A KR20000023513 A KR 20000023513A
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Abstract

액세스 패스가 짧고 독출/기록 속도가 고속인 반도체기억장치를 제공한다. 다비트 프리페치 어드레스 생성회로(11)는 독출/기록 커맨드 입력의 유무에 관계 없이 외부어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성한다. 버스트 카운터(12, 13)는 커맨드 디코더(10)로부터 독출/기록 커맨드신호가 입력되었을 때, 다비트 프리페치 어드레스 생성회로(11)로부터 출력된 내부어드레스신호 및 미리 내부에서 설정되어 있는 버스트 길이 신호로부터 복수의 내부어드레스신호를 생성한다. 이 복수의 내부어드레스신호에 의해 복수의 메모리 셀 어레이(16, 17)에 대한 입출력을 연속하여 행한다.

Description

반도체기억장치{Semiconductor memory device}
본 발명은 반도체기억장치에 관한 것으로서, 특히 버스트 액세스 모드를 가지는 반도체기억장치에 관한 것이다.
컴퓨터 시스템의 주기억장치를 구성하는 메모리소자에는 캐쉬 메모리에 대하여 연속된 어드레스를 가지는 데이터 열을 외부에서 입력되는 기준 클록신호에 동기하여 입출력하는 방법이 종래부터 알려지고 있다. 이것을 버스트 전송이라고 하며, 또한, 하나의 어드레스를 지정함으로서 입출력되는 데이터 열의 길이를 버스트 길이라고 부른다. 버스트 전송을 하는 메모리의 전형적인 예로서 동기식 DRAM이 있다.
도9는 종래의 동기식 DRAM의 일예를 도시하는 블록도이다. 도9에 있어서, 외부에서 독출/기록 커맨드가 입력되면, 커맨드 디코더(30)에 의해 외부어드레스가 버스트 카운터(31)에 받아들여, 미리 내부에 설정되어 있는 버스트 길이 신호와 외부어드레스신호에 의해, 하나의 내부어드레스가 버스트 카운터(31)에 의해서 생성, 구동된다.
그 후, 다비트 프리페치용 어드레스 생성회로(32)에 의해서 하나의 내부어드레스로부터 복수의 내부어드레스가 생성되어, 이들에 기초하여 복수의 메모리 셀 어레이(36, 37)에 있어서, 각각 데이터가 입출력된다. 그 후, 규정의 사이클수 사이에, 버스트 카운터(31)는 새로운 내부어드레스를 생성하여, 결과로서 복수의 메모리 셀 어레이에 대한 입출력이 연속하여 행하여진다. 도10은 도9에 도시하는 종래예의 타이밍차트이다.
상술한 동기식 DRAM에서는 더 한층 고속화가 요구되고 있다. 종래의 동기식 DRAM에서는 독출/기록 커맨드를 내부처리한 결과를 기초로 다비트 프리페치용의 복수의 내부어드레스신호를 생성하는 다비트 프리페치용 어드레스 생성회로가 액세스 패스에 삽입됨으로서 독출/기록 속도가 저하한다고 하는 문제가 있었다.
즉, 종래의 동기식 DRAM에서는 액세스 패스가 커맨드 래치 → 커맨드 디코더 → 버스트 카운터 → 다비트 프리페치용 어드레스 생성회로 → 메모리 셀 어레이로 되어 있고, 액세스 패스가 길어져 독출/기록 속도가 늦어진다고 하는 문제가 있었다.
본 발명의 목적은 액세스 패스에서 다비트 프리페치용 어드레스 생성회로를 생략하여 독출/기록 속도가 고속인 반도체기억장치를 제공하는 것에 있다.
도1은 본 발명의 반도체기억장치의 제1의 실시예를 도시하는 블록도.
도2는 제1의 실시예의 타이밍차트.
도3은 본 발명의 반도체기억장치의 제2의 실시예를 도시하는 블록도.
도4는 제2의 실시예의 타이밍차트.
도5는 커맨드 래치, 어드레스 래치의 회로의 일예를 도시하는 도면.
도6은 커맨드 디코더의 회로의 일예를 도시하는 도면.
도7은 다비트 프리페치용 어드레스 생성회로의 일예를 도시하는 도면.
도8은 버스트 카운터의 일예를 도시하는 블록도.
도9는 종래의 동기식 DRAM의 일예를 도시하는 블록도.
도10은 종래의 동기식 DRAM의 타이밍차트.
<도면의 주요부분에 대한 부호의 설명>
1O, 20, 30 커맨드 디코더
11, 21, 22, 32 다비트 프리페치용 어드레스 생성회로
12, 13, 23, 31 버스트 카운터
14, 15, 24, 25, 34, 35 내부어드레스 구동회로
16, 17, 26, 27, 36, 37 메모리 셀 어레이
18, 28, 38 커맨드 래치 19, 29, 39 어드레스 래치
본 발명은 버스트 액세스 모드를 가지며 또한 다비트 프리페치를 사용한 반도체기억장치에 있어서,
독출/기록 커맨드 입력의 유무에 관계 없이 외부어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하는 제1의 다비트 프리페치 어드레스 생성회로와,
독출/기록 커맨드신호가 입력되었을 때 내부어드레스신호 및 미리 내부에서 설정되어 있는 버스트 길이 등을 나타내는 신호로부터 복수의 내부어드레스신호를 생성하는 버스트 카운터와,
버스트 카운터로부터 출력되는 어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하는 제2의 다비트 프리페치 어드레스 생성회로를 구비하며,
상기 복수의 내부어드레스신호에 의해 복수의 메모리 셀 어레이에 대한 입출력을 연속하여 행하는 것을 특징으로 한다.
또, 본 발명은 버스트 액세스 모드를 가지며 또한 다비트 프리페치를 사용한 반도체기억장치에 있어서,
독출/기록 커맨드 입력의 유무에 관계 없이 외부어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하는 제1의 다비트 프리페치 어드레스 생성회로와,
독출/기록 커맨드신호가 입력되었을 때 내부어드레스신호 및 미리 내부에서 설정되어 있는 버스트 길이 등을 나타내는 신호로부터 복수의 내부어드레스신호를 생성하는 버스트 카운터와,
버스트 카운터로부터 출력되는 어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하는 제2의 다비트 프리페치 어드레스 생성회로를 구비하며,
상기 복수의 내부어드레스신호에 의해 복수의 메모리 셀 어레이에 대한 입출력을 연속하여 행하는 것을 특징으로 한다.
<발명의 실시예>
다음에, 본 발명의 제1의 실시예에 관해서 도면을 참조하여 설명한다.
도1은 본 발명의 반도체기억장치의 제1의 실시예를 도시하는 블록도이다. 도1에 도시하는 반도체기억장치는 동기식 DRAM이며, 커맨드 래치(18)와, 어드레스 래치(19)와, 커맨드 디코더(10)와, 다비트 프리페치 어드레스 생성회로(11)와, 버스트 카운터(12, 13)와, 내부어드레스 구동회로(14, 15)와, 메모리 셀 어레이(16, 17)를 갖추고 있다.
커맨드 래치(18)는 외부커맨드신호 RAS, CAS, WE, CS를 래치하며, 어드레스 래치(19)는 외부어드레스신호를 래치한다. 도5에 커맨드 래치, 어드레스 래치의 회로의 일예를 도시한다.
커맨드 디코더(10)는 기준 클록신호에 기초하여 외부커맨드신호 RAS, CAS, WE, CS를 받아들여, 이들의 조합에 의해 외부에서 주어진 커맨드를 디코더하여, 각각의 커맨드에 대응하는 내부커맨드신호를 발생한다. 도6에 커맨드 디코더의 회로의 일예를 도시한다.
다비트 프리페치 어드레스 생성회로(11)는 어드레스 래치(19)에 의해서 내부에 받아들여진 어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성한다. 도7에 프리 디코더기능을 포함하는 다비트 프리페치 어드레스 생성회로의 일예를 도시한다.
버스트 카운터(12, 13)는 각각 외부에서 독출/기록 커맨드신호가 입력되었을 때, 다비트 프리페치 어드레스 생성회로(11)로부터 출력되는 내부어드레스신호를 입력하여, 내부어드레스 구동회로(14, 15)를 개재하여 메모리 셀 어레이(16, 17)에 내부어드레스신호를 출력한다. 이들의 내부어드레스신호에 기초하여 메모리 셀 어레이(16, 17)에 있어서, 각각 데이터가 입출력된다. 그 후, 규정의 사이클수 사이에 각각의 버스트 카운터(12. 13)는 새로운 복수의 내부어드레스신호를 생성하여, 결과로서 복수의 메모리 셀 어레이에 대한 입출력을 연속하여 행한다. 도8에 버스트 카운터의 블록도의 일예를 도시한다.
다음에, 제1의 실시예의 동작을, 도1의 블록도 및 도2의 타이밍차트를 참조하여 상세히 설명한다. 도2는 프리페치 수가 2이며, 버스트 길이가 4인 경우의 타이밍차트이다.
어드레스신호(A0)가 주어지면 어드레스 래치(19)는 어드레스신호(AO)를 래치하여, 이것을 다비트 프리페치용 어드레스 생성회로(11)에 출력한다.
다비트 프리페치용 어드레스 생성회로(11)는 어드레스신호(AO)를 받아들이면, 커맨드 입력에 관계없이 어드레스신호(AO)에서 어드레스신호(A1)를 생성하여, 복수의 메모리 셀 어레이용의 어드레스신호(AO, A1)를 출력한다.
커맨드 래치(18)는 독출의 외부커맨드신호가 부여되면, 이것을 래치하여 커맨드 디코더(10)에 출력한다.
커맨드 디코더(1O)는 외부커맨드신호를 디코더하여 독출 커맨드신호를 버스트 카운터(12, 13)에 출력한다.
버스트 카운터(12)는 독출 커맨드가 입력되면, 어드레스신호(AO)를 받아들여, 내부어드레스 구동회로(14)를 개재하여 어드레스신호(AO)를 메모리 셀 어레이(16)에 출력한다.
버스트 카운터(13)는 독출 커맨드가 입력되면, 어드레스신호(A1)를 받아들여 내부어드레스 구동회로(15)를 개재하여 어드레스신호(A1)를 메모리 셀 어레이(17)에 출력한다.
그 후, 버스트 카운터(12)는 어드레스신호(AO) 및 미리 내부에서 설정되어 있는 버스트 길이 등을 나타내는 신호를 기초로 하여 어드레스신호(A2)를 생성하며, 버스트 카운터(13)는 어드레스신호(A1) 및 미리 내부에서 설정되어 있는 버스트 길이 등을 나타내는 신호를 기초로 하여 어드레스신호(A3)를 생성하여, 각각 내부어드레스 구동회로(14, 15)를 개재하여 메모리 셀 어레이(16, 17)에 출력한다.
이렇게하여, 메모리 셀 어레이(16, 17)에 대하여 연속하여 어드레스신호(AO, A1, A2, A3)를 출력함으로서, 메모리 셀 어레이에 의해 출력데이터(DO, D1, D2, D3)를 얻을 수 있다.
다음에, 본 발명의 제2의 실시예에 관해서 도면을 참조하여 설명한다.
도3은 본 발명의 반도체기억장치의 제2의 실시예를 도시하는 블록도이다. 도3에 도시하는 반도체기억장치는 커맨드 래치(28)와, 어드레스 래치(29)와, 커맨드 디코더(20)와, 다비트 프리페치 어드레스 생성회로(21. 22)와, 버스트 카운터(23)와, 내부어드레스 구동회로(24, 25)와, 메모리 셀 어레이(26, 27)를 갖추고 있다.
일반적으로, 버스트 카운터는 소자 수가 많고, 반도체기억장치에서 차지하는 용적의 비율이 크다고 하는 문제가 있다. 제2의 실시예는, 이러한 문제를 해결하기위해서, 제1의 실시예에서 2개 사용하고 있었던 버스트 카운터를 1개로 한 것이다.
도3에 있어서, 다비트 프리페치 어드레스 생성회로(21)는 어드레스 래치(29)에 의해서 내부에 받아들여진 어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하여, 내부어드레스 구동회로(24, 25)에 내부어드레스신호를 출력한다.
다비트 프리페치용 어드레스 생성회로(21)로부터 출력되는 내부어드레스신호에 의해 메모리 셀 어레이(26, 27)에 대하여 입출력을 하고 있는 사이에 버스트 카운터(23)는 어드레스 래치(29)로부터 출력되는 내부어드레스신호 및 미리 내부에서 설정되어 있는 버스트 길이 등을 나타내는 신호에 기초하여, 새로운 복수의 내부어드레스신호를 생성한다.
다비트 프리페치 어드레스 생성회로(22)는 버스트 카운터(23)로부터 출력되는 어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하여, 내부어드레스 구동회로(24, 25)에 내부어드레스신호를 출력한다.
내부어드레스 구동회로(24, 25)는 다비트 프리페치 어드레스 생성회로(21, 22)로부터 출력되는 내부 어드레스신호에 의해, 복수의 메모리 셀 어레이(26, 27)에 대한 입출력을 연속하여 행한다.
다음에, 제2의 실시예의 동작을 도3의 블록도 및 도4의 타이밍차트를 참조하여 상세히 설명한다. 도4는 프리페치 수가 2이며, 버스트 길이가 4인 경우의 타이밍차트이다.
어드레스신호(AO)가 주어지면 어드레스 래치(29)는 어드레스신호(AO)를 래치하여, 이것을 다비트 프리페치용 어드레스 생성회로(21)에 출력한다.
다비트 프리페치용 어드레스 생성회로(21)는 어드레스신호(AO)를 받아들이면, 커맨드 입력에 관계없이 어드레스신호(AO)에서 어드레스신호(A1)를 생성하여, 복수의 메모리 셀 어레이용의 어드레스신호(AO, A1)를 내부어드레스 구동회로(24, 25)에 출력한다.
커맨드 래치(28)는 독출의 외부커맨드신호가 주어지면, 이것을 래치하여 커맨드 디코더(20)에 출력한다.
커맨드 디코더(20)는 외부커맨드신호를 디코더하여 독출 커맨드신호를 내부어드레스 구동회로(24, 25) 및 버스트 카운터(23)에 출력한다.
내부어드레스 구동회로(24)는 커맨드 디코더(20)로부터 독출 커맨드가 입력되면, 어드레스신호(AO)를 메모리 셀 어레이(26)에 출력하며, 내부어드레스 구동회로(25)는 커맨드 디코더(20)로부터 독출 커맨드가 입력되면, 어드레스신호(A1)를 메모리 셀 어레이(27)에 출력한다.
다비트 프리페치용 어드레스 생성회로(21)를 경유하여 메모리 셀 어레이(26. 27)에 어드레스신호(AO, A1)를 출력하고 있는 사이에 버스트 카운터(23)는 커맨드 디코더(20)로부터 독출 커맨드가 입력되면, 어드레스신호(AO) 및 미리 내부에서 설정되어 있는 버스트 길이 등을 나타내는 신호를 기초로 하여 어드레스신호(A2)를 생성하여, 어드레스신호(A2)를 다비트 프리페치용 어드레스 생성회로(22)에 출력한다.
다비트 프리페치용 어드레스 생성회로(22)는 어드레스신호(A2)를 받아들이면, 어드레스신호(A2)로부터 어드레스신호(A3)를 생성하여, 어드레스신호(A2, A3)를 내부어드레스 구동회로(24, 25)에 출력한다.
그 후, 내부어드레스 구동회로(24, 25)는 각각 어드레스신호(A2, A3)를 메모리 셀 어레이(26, 27)에 출력한다.
이렇게하여, 메모리 셀 어레이(26, 27)에 대하여 연속하여 어드레스신호(AO, A1, A2, A3)를 출력함으로서, 메모리 셀 어레이로부터 출력데이터(DO, D1, D2, D3)를 얻을 수 있다.
또, 이상 설명한 실시예에서는 다비트 프리페치회로는 2비트를 병렬로 하여 내부처리를 행하는 2비트 프리페치의 경우에 관해서 설명했지만, 본 발명은 2비트의 경우에 한하는 것이 아니라 4비트, 8비트, 16비트, 32비트등 복수 비트의 프리페치의 경우에도 적용됨은 말할 필요도 없다.
또한, 이상의 실시예에서는 동기식 DRAM에 관해서 설명했지만, 본 발명은 모든 동기형의 반도체기억장치에 적용할 수가 있다.
이상 설명한 바와 같이, 본 발명은 독출/기록 커맨드 입력의 유무에 관계 없이 내부에서 다비트 프리페치에 사용하는 복수의 내부어드레스신호를 미리 생성할 수가 있다. 따라서, 액세스 패스가 커맨드 래치→ 커맨드 디코더→ 버스트 카운터→ 메모리 셀 어레이로 되며, 다비트 프리페치용 어드레스 생성회로에 의하지 않게 되기 때문에, 데이터 독출/기록 속도를 향상시킬 수가 있다.

Claims (6)

  1. 버스트 액세스 모드를 가지며 또한 다(多)비트 프리페치를 사용한 반도체기억장치에 있어서, 독출/기록 커맨드 입력의 유무에 관계 없이 외부어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하는 다비트 프리페치 어드레스 생성회로와,
    독출/기록 커맨드신호가 입력되었을 때 상기 다비트 프리페치 어드레스 생성회로에서 출력된 내부어드레스신호 및 미리 내부에서 설정되어 있는 버스트 길이 신호로부터 복수의 내부어드레스신호를 생성하는 복수의 버스트 카운터를 구비하며,
    상기 복수의 내부어드레스신호에 의해 복수의 메모리 셀 어레이에 대한 입출력을 연속하여 행하는 것을 특징으로 하는 반도체기억장치.
  2. 버스트 액세스 모드를 가지며 또한 다비트 프리페치를 사용한 반도체기억장치에 있어서,
    독출/기록 커맨드 입력의 유무에 관계 없이 외부어드레스신호로부터 내부적으로는 동시에 처리되는 2개의 데이터의 내부어드레스신호를 생성하는 2비트 프리페치 어드레스 생성회로와,
    독출/기록 커맨드신호가 입력되었을 때 상기 다비트 프리페치 어드레스 생성회로에서 출력된 내부어드레스신호 및 미리 내부에서 설정되어 있는 버스트 길이 신호로부터 복수의 내부어드레스신호를 생성하는 2개의 버스트 카운터를 구비하며,
    상기 복수의 내부어드레스신호에 의해 복수의 메모리 셀 어레이에 대한 입출력을 연속하여 행하는 것을 특징으로 하는 반도체기억장치.
  3. 다비트 프리페치를 사용한 동기식 DRAM에서,
    독출/기록 커맨드 입력의 유무에 관계 없이 외부어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하는 다비트 프리페치 어드레스 생성회로와,
    독출/기록 커맨드신호가 입력되었을 때, 상기 다비트 프리페치 어드레스 생성회로에서 출력된 내부어드레스신호 및 미리 내부에서 설정되어 있는 버스트 길이 신호로부터 복수의 내부어드레스신호를 생성하는 복수의 버스트 카운터를 구비하며,
    상기 복수의 내부어드레스신호에 의해 복수의 메모리 셀 어레이에 대한 입출력을 연속하여 행하는 것을 특징으로 하는 동기식 DRAM.
  4. 버스트 액세스 모드를 가지며 또한 다비트 프리페치를 사용한 반도체기억장치에 있어서,
    독출/기록 커맨드 입력의 유무에 관계 없이 외부어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하는 제1의 다비트 프리페치 어드레스 생성회로와,
    독출/기록 커맨드신호가 입력되었을 때, 내부어드레스신호 및 미리 내부에서 설정되어 있는 버스트 길이 신호로부터 복수의 내부어드레스신호를 생성하는 버스트 카운터와,
    버스트 카운터로부터 출력되는 어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하는 제2의 다비트 프리페치 어드레스 생성회로를 구비하며,
    상기 복수의 내부어드레스신호에 의해 복수의 메모리 셀 어레이에 대한 입출력을 연속하여 행하는 것을 특징으로 하는 반도체기억장치.
  5. 버스트 액세스 모드를 가지며 또한 다비트 프리페치를 사용한 반도체기억장치에 있어서,
    독출/기록 커맨드 입력의 유무에 관계 없이 외부어드레스신호로부터 내부적으로는 동시에 처리되는 2개의 데이터의 내부어드레스신호를 생성하는 제1의 2비트 프리페치 어드레스 생성회로와,
    독출/기록 커맨드신호가 입력되었을 때, 내부어드레스신호 및 미리 내부에서 설정되어 있는 버스트 길이 신호로부터 복수의 내부어드레스신호를 생성하는 버스트 카운터와,
    버스트 카운터로부터 출력되는 어드레스신호로부터 내부적으로는 동시에 처리되는 2개의 데이터의 내부어드레스신호를 생성하는 제2의 2비트 프리페치 어드레스 생성회로를 구비하며,
    상기 복수의 내부어드레스신호에 의해 복수의 메모리 셀 어레이에 대한 입출력을 연속하여 행하는 것을 특징으로 하는 반도체기억장치.
  6. 다비트 프리페치를 사용한 동기식 DRAM에 있어서,
    독출/기록 커맨드 입력의 유무에 관계 없이 외부어드레스신호로부터 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하는 제1의 다비트 프리페치 어드레스 생성회로와,
    독출/기록 커맨드신호가 입력되었을 때, 내부어드레스신호 및 미리 내부에서 설정되어 있는 버스트 길이 신호로부터 복수의 내부어드레스신호를 생성하는 버스트 카운터와,
    버스트 카운터로부터 출력되는 어드레스신호로부터, 내부적으로는 동시에 처리되는 복수 데이터의 내부어드레스신호를 생성하는 제2의 다비트 프리페치 어드레스 생성회로를 구비하며,
    상기 복수의 내부어드레스신호에 의해 복수의 메모리 셀 어레이에 대한 입출력을 연속하여 행하는 것을 특징으로 하는 동기식 DRAM.
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