KR100818081B1 - 동기식 메모리 장치의 데이타 출력 회로 - Google Patents

동기식 메모리 장치의 데이타 출력 회로 Download PDF

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Abstract

4 비트 프리페치 기능을 갖는 복수개의 파이프 래치를 갖는 동기식 메모리 장치를 제공한다.
제안된 파이프 래치는 4비트의 데이타를 수신하는 데이타 스위칭부(411, 421)와, 데이타 스위칭부에서 출력되는 데이타를 선택하는 데이타 선택부(412, 422)와, 제어 신호(pout)를 지연시키는 쉬프터(431)와 데이타 선택부(422)에서 출력되는 데이타를 지연시키는 쉬프터(432)를 구비한다.

Description

동기식 메모리 장치의 데이타 출력 회로{Data output circuit of a synchronous memory device}
도 1은 일반적인 메모리 장치의 데이타 출력 회로의 일예이다.
도 2는 리드 커맨드시 인가되는 컬럼 어드레스의 하위 2 비트(스타팅 컬럼 어드레스)와 데이타 출력 모드(인터리브 또는 순차 모드)에 따른 데이타의 출력순서를 설명하는 표이다.
도 3은 도 1에 도시된 파이프 래치의 구체적인 일예이다.
도 4a 및 도 4b는 본 발명에 따른 데이타 출력 회로의 일예이다.
본 발명은 동기식 메모리 장치의 데이타 출력 회로에 관한 것으로, 특히 리드 커맨드시 인가되는 컬럼 어드레스와 버스트 타입에 따라서 메모리 장치의 외부로 출력되는 데이타의 출력 순서를 결정하는 데이타 출력 회로에 관한 것이다.
일반적으로, 동기식 메모리 장치(이하, 메모리 장치라 한다)에서, 리드 커맨드에 응답하여 메모리 셀로부터 독출된 데이타는 감지 증폭기에 의하여 증폭된 후, 글로벌 버스 라인으로 전달된 다음, 파이프 래치 및 출력 드라이버를 통하여 외부 로 전달되는 과정을 거친다. 본 발명은 이 과정중에서 글로벌 버스 라인을 통하여 파이프 래치로 인가되는 데이타의 처리 방법에 중점을 두고 있는 바, 이에 대하여 도 1과 2를 참조하여 보다 구체적으로 설명하기로 한다.
도 1은 일반적인 메모리 장치의 데이타 출력 회로의 일예로서, 특히 4비트 프리페치 기능을 갖는 데이타 출력 회로의 일예이다. 도 2는 리드 커맨드시 인가되는 컬럼 어드레스의 하위 2 비트(스타팅 컬럼 어드레스)와 데이타 출력 모드(인터리브 또는 순차 모드)에 따른 데이타의 출력순서를 설명하는 표이다.
도 1에서, "gio1<0:3>, gio2<0:3>, gio3<0:3>, gio4<0:3>"는 서로 다른 글로벌 버스 라인을 나타내며, 각 글로벌 버스 라인은 4비트의 데이타(q<0:3>)를 그에 대응하는 각 파이프 래치(101, 102, 103, 104)로 전달한다.
각 파이프 래치(101~104)는 그에 대응하는 인에이블 신호(P1N1, P1N2, P1N3, P1N4)와 복수개의 제어 신호(ctr1, ctr2, ctr3, ctr4)를 각각 수신한다.
각 파이프 래치의 출력신호는 프리 드라이버(105)로 입력되며, 프리 드라이버(105)에 인가된 데이타는 동기신호(rclk_do, fclk_do)에 동기되어 출력 드라이버(도시되지 않음)로 전달된다. 여기서, 동기신호(rclk_do, fclk_do)는 동기식 메모리 장치내의 DLL 회로로부터 출력된 내부클락신호이다.
도 3은 도 1에 도시된 파이프 래치(101)의 구체적인 일예이다. 참고로, 파이프 래치(102, 103, 104)의 구성은 파이프 래치(101)의 구성과 동일하다.
도 3에 도시된 바와같이, 입력단자(in1)는 데이타(q0)를 수신하며, 입력단자(in2)는 데이타(q1)를 수신하며, 입력단자(in3)는 데이타(q2)를 수신하며, 입력단자(in4)는 데이타(q3)를 수신한다. 데이타(q0~q3)는 글로벌 버스 라인을 통하여 파이프 래치에 인가된 데이타를 나타낸다.
신호 soseb0는 "start odd start even bar"의 약어로서, 신호(soseb0)의 논리값은 리드 커맨드시 인가되는 컬럼 어드레스의 최하위 2비트의 값(이하, "스타팅 컬럼 어드레스"라 부른다)과 데이타 출력 순서 모드에 의하여 결정된다(도 2 참조). 참고로, 데이타 출력 순서 모드란 데이타의 출력순서를 결정하는 모드로서, 이에는 순차 모드와 인터리브 모드가 있다.
인에이블신호(PIN1)는 데이타(q0~q3)를 수신하는 버퍼의 인에이블 여부를 결정하는 신호이다.
신호(soseb1_r)과 신호(soseb1_f)는 스위칭 신호로서, 신호(soseb1_r)는 노드(pre_rdo<0>)를 통과한 데이타와 노드(pre_rdo<1>)를 통과한 데이타의 출력 순서를 결정하며, 신호(soseb1_f)는 노드(pre_fdo<0>)를 통과한 데이타와 노드(pre_fdo<1>)를 통과한 데이타의 출력 순서를 결정한다.
신호(rpout)와 신호(fpout)는 파이프 래치의 출력 버퍼를 인에이블시키는 신호이며, 파이프 래치의 출력 버퍼의 출력 노드(rdo, fdo)를 통하여 노드(pre_rdo<0>, (pre_rdo<1>), pre_fdo<0>, (pre_fdo<1>)상의 데이타가 출력된다.
동작에 있어서, 예컨대, 도 2도 2시된 바와같이, 시작 어드레스가 "00"이고 순차 모드인 경우, 신호(soseb0)는 로우 레벨이다. 이 경우, 도 2과 도 3로부터 알 수 있듯이, 노드(pre_rdo<0>)를 통하여 데이타(q0)가 출력되고, 노드(pre_rdo<1>)를 통하여 데이타(q2)가 출력되고, 노드(pre_fdo<0>)를 통하여 데이타(q1)가 출력되고, 노드(pre_fdo<1>)를 통하여 데이타(q3)가 출력 출력된다.
다음, 신호(soseb1_r)가 로우 레벨일 때 노드(pre_rdo<0>)상의 데이타(q0)는 출력 버퍼를 지나 노드(rdo)로 전달되고, 1tCK 후 신호(soseb1_r)가 하이 레벨일 때 노드(pre_rdo<1>)상의 데이타(q2)는 출력 버퍼를 지나 노드(rdo)로 전달된다. 여기서, 1tCK는 동기식 메모리 장치에 사용되는 클락신호의 주기를 의미한다.
마찬가지로, 신호(soseb1_f)가 로우 레벨일 때 노드(pre_fdo<0>)상의 데이타(q1)는 출력 버퍼를 지나 노드(fdo)로 전달되고, 1tCK 후 신호(soseb1_f)가 하이 레벨일 때 노드(pre_fdo<1>)상의 데이타(q3)는 출력 버퍼를 지나 노드(fdo)로 전달된다. 이때, 신호(soseb1_f)는 신호(soseb1_r)보다 1/2tCK 지연되어 동작하게 되어 있으므로, 도 1의 프리 드라이버(105)로 인가되는 데이타는 q0, q1, q2, 및 q3의 순서로 인가된다. 즉, 스타팅 컬럼 어드레스가 0이고, 순차 모드인 경우, 프리 드라이버로 인가되는 데이타는 q0, q1, q2, 및 q3의 순서로 인가된다.
다른 예로서, 스타팅 컬럼 어드레스가 3이고 인터리브 모드인 경우, 노드(pre_rdo<0>)에는 데이타(q1)가 전달되고, 노드(pre_rdo<1>)에는 데이타(q3)가 전달되고, 노드(pre_fdo<0>)에는 데이타(q0)가 전달되고, 노드(pre_fdo<1>)에는 데이타(q2)가 전달된다. 이 경우, 신호(soseb1_r)는 처음에는 하이 레벨을 유지하고 1tCK후에는 로우 레벨을 유지한다. 또한, 신호(soseb1_r)보다 1/2tCK 지연되어 출력되는 신호(soseb1_f)도 처음에는 하이 레벨을 유지하고 1tCK후에는 로우 레벨을 유지한다. 따라서, 노드(rdo)를 통하여 q3, q1 이 순차적으로 출력되고, 노드(fdo)를 통하여 q2, q0가 순차적으로 출력된다. 그 결과, 프리 드라이버로 인가되는 데이타는 q3, q2, q1 및 q0의 순서로 인가된다
도 1에 도시된 나머지 파이프 래치(102~104)의 동작은 도 3에서 설명한 동작과 동일하다. 다만, 각 파이프 래치(102~104)에 인가되는 인에이블신호(PIN2, PIN3, PIN4)의 인에이블 타이밍에 따라서 파이프 래치의 동작 시점에 차이가 있다. 통상, 도 1에 도시된 파이프 래치의 출력노드(rdo, fdo)는 공통으로 사용되고 있으므로 인에이블 신호(PIN1~PIN4)는 상호 중첩되지 않은 범위에서 순차적으로 인에이블되어 각 파이프 래치를 동작시킨다. 참고로, 도 1의 회로로부터 출력되어 데이타 출력 버퍼(도시되지 않음)로 인가된 데이타는 1개의 데이타 핀을 통하여 외부로 출력된다. 따라서, 데이타 핀의 수가 N개인 경우, 도 1의 회로가 N개 있다는 것을 의미한다.
또한, 도 3에서 설명한 신호(soseb1_r, soseb1_f, rpout, fpout)는 각 파이프 래치에 개별적으로 인가되는 독립된 신호이다. 따라서, 도시되지는 않았지만 상기 신호(soseb1_r, soseb1_f, rpout, fpout)를 생성하는 회로는 16개의 신호 라인을 이용하여 파이프 래치로 상기 신호들을 전달한다.
그런데, 전술한 바와같이, 도 1및 도 3에서 설명한 종래의 데이타 출력 회로를 구성하는 각 파이프 래치는 그에 대응하는 독립적인 신호(soseb1_r, soseb1_f, rpout, fpout)를 사용하기 때문에 이들 신호를 전달하기 위한 신호 라인의 배치가 필수적이다. 예컨대, 데이타 핀의 수가 N개인 경우, 16XN개의 신호 라인이 배치된다. 이는 결과적으로 고집적 메모리 장치의 레이아웃 효율을 저하시킨다는 문제 점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 데이타 출력 회로의 제어를 위하여 사용되는 신호수를 줄여 레이아웃 면적을 효율적으로 이용하는 방안을 제안한다.
본 발명의 실시예인 N 비트 프리페치 기능을 갖는 파이프 래치를 복수개 구비하는 동기식 메모리 장치의 데이타 출력 회로의 파이프 래치는, N 비트 데이타를 수신하며, 리드 커맨드시 인가되는 스타팅 컬럼 어드레스와 데이타 출력 모드에 따라서 상기 N 비트의 데이타의 출력 경로를 전환시키는 데이타 스위칭부와;상기 데이타 스위칭부에서 출력되는 상기 N 비트의 데이타중 절반의 데이타를 수신하며, 제 1 제어신호에 응답하여 상기 절반의 데이타를 순차적으로 출력하는 제 1 데이타 선택부와; 상기 데이타 스위칭부에서 출력되는 상기 N 비트의 데이타중 상기 제 1 데이타 선택부로 인가되는 상기 절반의 데이타를 제외한 나머지 절반의 데이타를 수신하며, 상기 제 1 제어 신호에 응답하여 상기 나머지 절반의 데이타를 순차적으로 출력하는 제 2 데이타 선택부와; 상기 제 1 제어신호를 수신한 후 제 1 시간만큼 지연시킨 제 2 제어신호를 출력하는 제 1 쉬프터와; 상기 제 2 데이타 선택부로부터 출력되는 데이타를 수신한 후 상기 제 1 시간 지연시켜 출력하며, 상기 제 2 제어신호에 응답하여 상기 제 2 데이타 선택부에서 수신한 데이타를 출력하는 제 2 쉬프터를 구비한다.
본 발명에 있어서, 상기 제 1 데이타 선택부를 통하여 순차적으로 출력되는 데이타와 상기 제 2 쉬프터를 통하여 순차적으로 출력되는 데이타를 수신하는 프리 드라이버를 더 구비하며, 상기 제 1 데이타 선택부에서 출력되는 데이타와 상기 제 2 쉬프터에서 출력되는 데이타는 교대로 상기 프리 드라이버에 인가된다.
본 발명에 있어서, 상기 제 1 시간은 상기 동기식 메모리 장치에 인가되는 클락신호 주기(tCK)의 절반(1/2tCK)에 해당하는 시간이며, 상기 제 2 데이타 선택부에서 데이타가 최초로 출력되는 시점은 상기 제 1 데이타 선택부에서 데이타가 최초로 출력되는 시점보다 1/2tCK 빠르다.
본 발명에 있어서, 상기 제 1 데이타 선택부는 제 3 제어 신호에 의하여 턴온/오프되는 제 1 스위칭부와 상기 제 1 제어 신호에 의하여 인에이블 여부가 결정되는 제 1 버퍼로 구성되며, 상기 제 2 데이타 선택부는 제 4 제어 신호에 의하여 턴온/오프되는 제 2 스위칭부와 상기 제 1 제어 신호에 의하여 인에이블 여부가 결정되는 제 2 버퍼로 구성되며, 상기 제 1 및 제 2 스위칭부는 상기 데이타 스위칭부로부터 출력되는 데이타를 수신하며, 상기 제 1 스위칭부를 통과하는 데이타는 상기 제 1 버퍼로 인가되며, 상기 제 2 스위칭부를 통과하는 데이타는 상기 제 2 버퍼에 인가되며, 상기 제 1 버퍼의 출력은 상기 제 1 데이타 선택부의 출력이며, 상기 제 2 버퍼의 출력은 상기 제 2 데이타 선택부의 출력이다
본 발명에 있어서, 상기 복수개의 파이프 래치 각각은 상기 제 1 제어 신호를 공통으로 사용한다.
본 발명에 있어서, 상기 복수개의 파이프 래치 각각은 상기 프리 드라이버를 공유한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다.
본 발명은 도 1에 도시된 기본적인 회로 블록중에서 파이프 래치의 구성과 파이프 래치에 인가되는 신호에 그 특징이 있다. 또한, 별 다른 설명이 없는 한 도 3과 도4a 및 도 4c에서 동일 보호로 사용된 신호는 동일한 기능을 갖는 신호이다. 참고로, 본 발명의 파이프 래치는 도 1의 회로 블록에도 동일하게 적용되므로, 이하에서는 본 발명의 특징인 파이프 래치의 구조와 동작을 중점적으로 설명하기로 한다.
도 4a 및 도 4b는 본 발명에 따른 4비트 프리페치 기능을 갖는 파이프 래치의 일예이다.
도 4a 및 도 4b의 파이프 래치는 데이타 스위칭부(411, 421)와 데이타 선택부(412, 422)와 쉬프터(431, 432)를 구비한다.
데이타 스위칭부(411)는 버퍼(41, 42)와 래치(43,44)와 스위치(T1~T4)를 구비한다.
버퍼(41)는 글로벌 버스 라인을 통하여 전달되는 데이타(q0)를 수신하고, 버퍼(42)는 글로벌 버스 라인을 통하여 전달되는 데이타(q1)를 수신한다. 버퍼(41, 42)는 입력 데이타의 논리 레벨을 반전시키는 인버터의 기능을 갖는다. 도시된 바와같이, 버퍼(41, 42)는 인에이블 신호(PIN)에 의하여 동작 여부가 결정된다. 즉, 인에이블 신호(PIN)가 로우 레벨인 경우 버퍼(41, 42)는 인에이블되며, 하이 레벨 인 경우 버퍼(41, 42)는 디스에이블된다.
래치(43)는 버퍼(41)의 출력신호를 수신하여 홀딩하는 회로이다. 래치(44)는 버퍼(42)의 출력신호를 수신하여 홀딩하는 회로이다. 도시된 바와같이, 래치(43, 44)는 수신된 데이타의 논리 레벨을 반전시켜 홀딩한다.
스위치(T1~T4)는 턴온/오프는 신호(soseb0)에 의하여 제어된다. 여기서, 신호(soseb0)는 종래 기술에서 설명한 신호와 동일하다. 즉, 신호(soseb0)는 "start odd start even bar"의 약어로서, 신호(soseb0)의 논리값은 리드 커맨드시 인가되는 컬럼 어드레스의 최하위 2비트의 값(이하, "스타팅 컬럼 어드레스"라 부른다)과 데이타 출력 순서 모드에 의하여 결정된다.
도시된 바와같이, 스위치(T1, T4)는 신호(soseb0)가 로우 레벨일때 턴온되고, 하이 레벨일때 턴오프된다. 스위치(T2, T3)는 신호(soseb0)가 하이 레벨일때 턴온되고, 로우 레벨일때 턴오프된다. 래치(43)의 출력 노드는 스위치(T1, T3)의 입력 노드와 연결되어 있고, 래치(44)의 출력 노드는 스위치(T2, T4)의 입력 노드와 연결되어 있다. 스위치(T1, T2)의 출력 노드는 공통으로 연결되어 있고, 스위치(T3, T4)의 출력 노드는 공통으로 연결되어 있다. 따라서, 예컨대, 신호(soseb0)가 로우 레벨인 경우, 스위치(T1, T4)는 턴온되고, 스위치(T2, T3)는 턴오프된다. 따라서, 스위치(T1)의 출력 노드로 래치(43)에 저장된 데이타가 출력되고, 스위치(T2)의 출력 노드로 래치(44)에 저장된 데이타가 출력된다. 반면에, 신호(soseb0)가 하이 레벨인 경우, 스위치(T1, T4)는 턴오프되고, 스위치(T2, T3)는 턴온된다. 따라서, 스위치(T2)의 출력 노드로 래치(44)에 저장된 데이타가 출력되 고, 스위치(T3)의 출력 노드로 래치(43)에 저장된 데이타가 출력된다.
데이타 스위칭부(421)는 버퍼(51, 52)와 래치(53,54)와 스위치(T5~T8)를 구비한다.
버퍼(51)는 글로벌 버스 라인을 통하여 전달되는 데이타(q2)를 수신하고, 버퍼(52)는 글로벌 버스 라인을 통하여 전달되는 데이타(q3)를 수신한다. 버퍼(51, 52)는 입력 데이타의 논리 레벨을 반전시키는 인버터의 기능을 갖는다. 도시된 바와같이, 버퍼(51, 52)는 인에이블 신호(PIN)에 의하여 동작 여부가 결정된다. 즉, 인에이블 신호(PIN)가 로우 레벨인 경우 버퍼(51, 52)는 인에이블되며, 하이 레벨인 경우 버퍼(51, 52)는 디스에이블된다.
래치(53)는 버퍼(51)의 출력신호를 수신하여 홀딩하는 회로이다. 래치(54)는 버퍼(52)의 출력신호를 수신하여 홀딩하는 회로이다. 도시된 바와같이, 래치(53, 54)는 수신된 데이타의 논리 레벨을 반전시켜 홀딩한다.
스위치(T5~T8)는 턴온/오프는 신호(soseb0)에 의하여 제어된다. 여기서, 신호(soseb0)는 종래 기술에서 서명한 신호와 동일하다. 도시된 바와같이, 스위치(T5, T8)는 신호(soseb0)가 로우 레벨일때 턴온되고, 하이 레벨일때 턴오프된다. 스위치(T6, T7)는 신호(soseb0)가 하이 레벨일때 턴온되고, 로우 레벨일때 턴오프된다. 래치(53)의 출력 노드는 스위치(T5, T7)의 입력 노드와 연결되어 있고, 래치(54)의 출력 노드는 스위치(T6, T8)의 입력 노드와 연결되어 있다. 스위치(T5, T6)의 출력 노드는 공통으로 연결되어 있고, 스위치(T7, T8)의 출력 노드는 공통으로 연결되어 있다. 따라서, 예컨대, 신호(soseb0)가 로우 레벨인 경우, 스위치 (T5, T8)는 턴온되고, 스위치(T6, T7)는 턴오프된다. 따라서, 스위치(T5)의 출력 노드로 래치(53)에 저장된 데이타가 출력되고, 스위치(T6)의 출력 노드로 래치(54)에 저장된 데이타가 출력된다. 반면에, 신호(soseb0)가 하이 레벨인 경우, 스위치(T5, T8)는 턴오프되고, 스위치(T6, T7)는 턴온된다. 따라서, 스위치(T6)의 출력 노드로 래치(54)에 저장된 데이타가 출력되고, 스위치(T7)의 출력 노드로 래치(53)에 저장된 데이타가 출력된다.
데이타 선택부(412)는 스위치(T9, T10)와 버퍼(45)를 구비한다.
스위치(T9)의 입력 노드는 스위치(T1, T2)의 공통 출력 노드(pre_rdo<0>)와 연결되어 있고, 스위치(T10)의 입력 노드는 스위치(T5, T6)의 공통 출력 노드(pre_rdo<1>)와 연결되어 있다. 스위치(T9, T10)는 제어 신호(soseb1_r)에 의하여 턴온/오프된다. 즉, 제어 신호(soseb1_r)가 하이 레벨인 경우, 스위치(T10)가 턴온되고 스위치(T9)는 턴오프되며, 제어 신호(soseb1_r)가 로우 레벨인 경우, 스위치(T9)가 턴온되고, 스위치(T10)는 턴오프된다. 그리고, 스위치(T9, T10)의 출력 노드는 공통으로 연결되어 있다.
버퍼(45)는 인가되는 신호의 논리 레벨을 반전시키는 인버터의 기능을 갖는다. 도시된 바와같이, 버퍼(45)는 인에이블 신호(pout)에 의하여 동작 여부가 결정된다. 즉, 인에이블 신호(pout)가 로우 레벨인 경우 버퍼(45)는 인에이블되며, 하이 레벨인 경우 버퍼(45)는 디스에이블된다. 버퍼(45)의 입력 노드는 스위치(T9, T10)의 공통 출력 노드와 연결되어 있다.
데이타 선택부(422)는 스위치(T11, T12)와 버퍼(55)를 구비한다.
스위치(T11)의 입력 노드는 스위치(T3, T4)의 공통 출력 노드(pre_fdo<0>)와 연결되어 있고, 스위치(T12)의 입력 노드는 스위치(T7, T8)의 공통 출력 노드(pre_fdo<1>)와 연결되어 있다. 스위치(T11, T12)는 제어 신호(soseb1_f)에 의하여 턴온/오프된다. 즉, 제어 신호(soseb1_f)가 하이 레벨인 경우, 스위치(T12)가 턴온되고 스위치(T11)는 턴오프되며, 제어 신호(soseb1_f)가 로우 레벨인 경우, 스위치(T11)가 턴온되고, 스위치(T12)는 턴오프된다. 그리고, 스위치(T11, T12)의 출력 노드는 공통으로 연결되어 있다.
버퍼(55)는 인가되는 신호의 논리 레벨을 반전시키는 인버터의 기능을 갖는다. 도시된 바와같이, 버퍼(55)는 인에이블 신호(pout)에 의하여 동작 여부가 결정된다. 즉, 인에이블 신호(pout)가 로우 레벨인 경우 버퍼(55)는 인에이블되며, 하이 레벨인 경우 버퍼(55)는 디스에이블된다. 버퍼(55)의 입력 노드는 스위치(T11, T12)의 공통 출력 노드와 연결되어 있다.
쉬프터(431)는 버퍼(61)와 래치(62)로 구성된다.
버퍼(61)의 동작은 내부클락신호(clk)에 의하여 제어된다. 여기서, 내부클락신호(clk)는 메모리 장치에 인가되는 외부클락신호에 동기된 신호이다. 내부클락신호(clk)가 하이 레벨인 경우, 버퍼(61)는 디스에이블되고, 내부클락신호(clk)가 로우 레벨인 경우, 버퍼(61)는 인에이블된다.
버퍼(45, 55)의 인에이블 여부를 결정하는 신호(pout)가 버퍼(61)의 입력신호로 사용된다. 버퍼(61)의 출력신호는 래치(62)에 저장된다. 래치(62)는 버퍼(61)의 출력신호의 레벨을 반전시켜 홀딩한다.
쉬프터(431)는 신호(pout)을 반클락 지연시켜 출력한다. 따라서, 래치(62)의 출력신호(control)은 신호(pout)를 반클락 지연시킨 신호이다. 여기서, 반클락이란 1/2tCK를 의미하며, tCK는 동기식 메모리 장치에 사용되는 클락신호의 주기를 의미한다.
쉬프터(432)는 래치(63)와 버퍼(64)로 구성된다.
래치(63)의 입력 노드는 버퍼(55)의 출력 노드(prefdo)와 연결되어 있다. 래치(63)는 출력 노드(prefdo)를 통하여 인가되는 신호의 논리 레벨을 반전시켜 홀딩한다.
버퍼는 인버터의 기능을 갖는 회로이다. 버퍼(64)의 동작은 래치(62)의 출력신호(control)에 의하여 제어된다. 신호(control)가 하이 레벨인 경우, 버퍼(64)는 디스에이블되고, 신호(control)가 로우 레벨인 경우, 버퍼(64)는 인에이블된다. 버퍼(64)의 입력 노드는 래치(63)의 출력 노드와 연결된다.
쉬프터(431)와 마찬가지로, 쉬프터(432) 또한 노드(prefdo)를 통하여 인가되는 데이타를 반클락 지연시켜 노드(fdo)로 출력한다.
도 4a 및 도 4b에 도시된 파이프 래치의 동작은 도 3과 동일하다.
예컨대, 스타팅 컬럼 어드레스가 "0"이고 순차 모드인 경우, 파이프 래치에 인가된 데이타는 q0, q1, q2, 3 순서로 출력된다. 출력되는 데이타 상호간의 시간차는 반클락이다. 즉, 노드(rdo)를 통하여 q0가 출력되고, 노드(fdo)를 통하여 q1가 출력되고, 노드(rdo)를 통하여 q2가 출력되고, 노드(fdo)를 통하여 q3가 출력된다. 또한, 스타팅 컬럼 어드레스가 "3"이고 인터리브 모드인 경우, 파이프 래치 에 인가된 데이타는 q3, q2, q1, q0 순서로 출력된다. 출력되는 데이타 상호간의 시간차는 반클락이다. 즉, 노드(rdo)를 통하여 q3가 출력되고, 노드(fdo)를 통하여 q2가 출력되고, 노드(rdo)를 통하여 q1가 출력되고, 노드(fdo)를 통하여 q0가 출력된다. 즉, 도 4a 및 도 4b의 회로의 동작은 도 2에 도시된 경우와 동일하게 진행된다. 결과적으로, 동작 자체는 종래 회로인 도 3의 경우와 동일하다.
이하, 본 발명의 파이프 래치가 도 3에서 설명한 파이프 래치와 어떤 점에서 다른지에 대하여 구체적으로 설명한다.
도 3에 도시된 종래 기술의 경우, 마지막 출력 버퍼의 동작을 제어하기 위하여 각 파이프 래치마다 2 개의 신호(rpout, fpout)을 사용하고 있다. 반면에, 도 4a 및 도 4b에 도시된 본 발명의 경우, 하나의 신호(pout)을 사용하여 버퍼(45, 55)의 동작을 제어한다. 따라서, 파이프 래치가 4개 인 경우, 본 발명은 버퍼의 동작을 제어함에 있어 종래 기술에 비하여 4개의 신호 라인을 줄일 수 있다. 참고로, 도 1의 회로는 하나의 데이타 핀과 연결되어 있는 회로이므로, 데이타 핀의 갯수가 N인 경우, 4XN개의 신호 라인을 줄일 수 있음을 알 수 있다.
다음, 도 3의 경우, 각 파이프 래치마다 신호(soseb1_r<0:3>, soseb1_f<0:3>)를 사용하였으나, 본 발명에서는 모든 파이프 래치에 대하여 신호(soseb1_r, soseb1_f)를 공통으로 사용한다. 따라서, 파이프 래치가 4개인 경우, 종래 기술에 비하여 6개의 신호 라인을 줄일 수 있다. 그 결과, 데이타 핀의 갯수가 N인 경우, 6XN개의 신호 라인을 줄일 수 있다.
다음, 종래 기술의 경우, 데이타 출력 순서를 제어하기 위하여 신호(rpout) 와 신호(fpout)가 1/2tCK 간격으로 인에이블되었다. 즉, rpout->fpout->rpout->fpout 순서로 인에이블되었다. 그러나, 본 발명의 경우, 신호(pout)에 의하여 노드(rdo)로 데이타가 출력된 다음, 1/2tCK 지난 후 노드(fdo)를 통하여 데이타가 출력되도록 하기 위하여 반클락 쉬프터(431)를 이용하여 신호(pout)를 반클락 지연시키고 있다. 신호(pout)를 반클락 지연시켜 신호(control)을 발생한 다음 이 신호(control)를 또 다른 반클락 쉬프터(432)의 인에이블 신호로 사용하고 있다. 본 발명의 경우, 신호(soseb1_f)는 신호(soseb1_r)보다 반클락 앞서 발생한다. 그 결과, 노드(fdo)를 통하여 출력되는 데이타는 노드(rdo)를 통하여 출력되는 데이타보다 반클락 지연되어 출력하게 된다. 따라서, 노드(rdo, fdo)를 통하여 출력되는 데이타의 순서는 도 3의 경우와 동일하다.
참고로, 본 발명의 경우, 각 파이프 래치마다 반클락 쉬프터(431, 432)가 추가로 배치되지만, 이들 쉬프터가 차지하는 면적의 증가는 제어 신호 라인 감소로 인한 면적의 감소에 비하면 매우 미미한 것이다.
지금까지 설명한 본 발명의 파이프 래치는 도 1의 회로에 적용 가능하다. 종래 기술에서 언급한 바와같이, 도 1의 회로는 하나의 데이타 핀에 대응한다. 따라서, 본 발명의 회로에서 순차적으로 출력되는 데이타는 데이타 출력 버퍼(도시되지 않음)에 순차적으로 입력되어 데이타 핀을 통하여 외부로 출력된다. 참고로, 데이타 출력 버퍼는 도 1에서 설명한 프리 드라이버의 출력 신호를 수신하는 회로이다.
본 발명의 파이프 래치를 사용하는 하는 경우, 파이프 래치에 인가되는 신호 라인을 줄여 레이아웃 면적을 감소시킬 수 있다.

Claims (6)

  1. N 비트 프리페치 기능을 갖는 파이프 래치를 복수개 구비하는 동기식 메모리 장치의 데이타 출력 회로에 있어서,
    상기 파이프 래치는
    N 비트 데이타를 수신하며, 리드 커맨드시 인가되는 스타팅 컬럼 어드레스와 데이타 출력 모드에 따라서 상기 N 비트의 데이타의 출력 경로를 전환시키는 데이타 스위칭부와,
    상기 데이타 스위칭부에서 출력되는 상기 N 비트의 데이타중 절반의 데이타를 수신하며, 제 1 제어신호에 응답하여 상기 절반의 데이타를 순차적으로 출력하는 제 1 데이타 선택부와,
    상기 데이타 스위칭부에서 출력되는 상기 N 비트의 데이타중 상기 제 1 데이타 선택부로 인가되는 상기 절반의 데이타를 제외한 나머지 절반의 데이타를 수신하며, 상기 제 1 제어 신호에 응답하여 상기 나머지 절반의 데이타를 순차적으로 출력하는 제 2 데이타 선택부와,
    상기 제 1 제어신호를 수신한 후 제 1 시간만큼 지연시킨 제 2 제어신호를 출력하는 제 1 쉬프터와,
    상기 제 2 데이타 선택부로부터 출력되는 데이타를 수신한 후 상기 제 1 시간 지연시켜 출력하며, 상기 제 2 제어신호에 응답하여 상기 제 2 데이타 선택부에서 수신한 데이타를 출력하는 제 2 쉬프터를 구비하는 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 회로.
  2. 제 1 항에 있어서,
    상기 제 1 데이타 선택부를 통하여 순차적으로 출력되는 데이타와 상기 제 2 쉬프터를 통하여 순차적으로 출력되는 데이타를 수신하는 프리 드라이버를 더 구비하며,
    상기 제 1 데이타 선택부에서 출력되는 데이타와 상기 제 2 쉬프터에서 출력되는 데이타는 교대로 상기 프리 드라이버에 인가되는 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 회로.
  3. 제 2 항에 있어서,
    상기 제 1 시간은 상기 동기식 메모리 장치에 인가되는 클락신호 주기(tCK)의 절반(1/2tCK)에 해당하는 시간이며,
    상기 제 2 데이타 선택부에서 데이타가 최초로 출력되는 시점은 상기 제 1 데이타 선택부에서 데이타가 최초로 출력되는 시점보다 1/2tCK 빠른 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 회로.
  4. 제 3 항에 있어서,
    상기 제 1 데이타 선택부는 제 3 제어 신호에 의하여 턴온/오프되는 제 1 스위칭부와 상기 제 1 제어 신호에 의하여 인에이블 여부가 결정되는 제 1 버퍼로 구 성되며,
    상기 제 2 데이타 선택부는 제 4 제어 신호에 의하여 턴온/오프되는 제 2 스위칭부와 상기 제 1 제어 신호에 의하여 인에이블 여부가 결정되는 제 2 버퍼로 구성되며,
    상기 제 1 및 제 2 스위칭부는 상기 데이타 스위칭부로부터 출력되는 데이타를 수신하며,
    상기 제 1 스위칭부를 통과하는 데이타는 상기 제 1 버퍼로 인가되며,
    상기 제 2 스위칭부를 통과하는 데이타는 상기 제 2 버퍼에 인가되며,
    상기 제 1 버퍼의 출력은 상기 제 1 데이타 선택부의 출력이며,
    상기 제 2 버퍼의 출력은 상기 제 2 데이타 선택부의 출력인것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 회로.
  5. 제 4항에 있어서,
    상기 복수개의 파이프 래치 각각은 상기 제 1 제어 신호를 공통으로 사용하는 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 회로.
  6. 제 2 항에 있어서,
    상기 복수개의 파이프 래치 각각은 상기 프리 드라이버를 공유하는 것을 특징으로 하는 동기식 메모리 장치의 데이타 출력 회로.
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