KR100489356B1 - 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터경로 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 데이터 경로에 사용되는 멀티플렉서 회로 구조에 관한 것이며, 특히 종래의 다단 멀티플렉서 구조를 단일 스테이지의 멀티플렉서 구조로 변경하여 데이터 전송 지연을 감소하기 위한 것이다.

본 발명에 따르면, 2비트 이상의 멀티 비트 프리페치 기능을 가진 메모리장치의 데이터 경로회로에서, 전송 데이터를 순차적으로 출력하는 단일 스테이지의 멀티플렉서와, 클럭의 상승 엣지 및 하강 엣지에 맞추어 상기 멀티플렉서로부터 순차적으로 출력될 데이터를 오더링하는 제어신호와 멀티 비트의 데이터 셀렉트 신호를 발생하여, 상기 멀티플렉서를 제어하는 제어부를 포함하는 것을 특징으로 하는 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로를 제공한다.

이러한 구성의 본 발명을 제공함으로써, 다단의 멀티플렉서 회로를 이용하여 데이터 경로를 구현하지 않고 단일 스테이지의 멀티플렉스와 추가적인 제어부(60)의 제어신호로 데이터 경로 회로를 구현함으로써, 데이터 지연 시간을 최소화할 수 있게 되었다.

Description

단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로 {Data Path Circuit in Memory Device}

본 발명은 반도체 메모리 장치의 데이터 경로에 사용되는 멀티플렉서 회로 구조에 관한 것이며, 더욱 상세하게는 종래의 다단 멀티플렉서 구조를 단일 스테이지의 멀티플렉서 구조로 변경하여 데이터 전송 지연을 감소하기 위한 것이다.

반도체 메모리 장치에서 메모리 셀과 입출력 패드 사이에서의 데이터 전송 시간을 단축하려는 기술로는, 공통데이터 버스를 이용하여 데이터 전송시간과 함께 버퍼 수도 줄이려는 기술이 공개되어 있다(대한민국 특허공개공보 특2003-0019169호, 일본전기).

또, 다단의 데이터 경로를 가지는 반도체 메모리 장치에서 경로 상의 스테이지들 사이를 크로스오버 연결하고, 그 연결상태를 제어하여 데이터 오더링을 경로 내에서 분산처리함으로써, 클럭 속도의 제한을 받지 않고 소요 면적도 줄이도록 하는 기술도 공개되어 있다(대한민국 특허 공개공보 특2002-0080223, 삼성전자).

도 1은 다단의 멀티플렉서를 사용하는 종래 기술에 따른 메모리 데이터 경로를 도시한 블록도이다.

도 1에서는 4비트의 프리패치(Prefetch)를 위한 4개의 글로벌 입출력 라인 GIO_EV0, GIO_OD0, GIO_EV1 및 GIO_OD1을 통해, 메모리 코어(1)로부터 4개의 데이터가 파이프 래치(2)로 전달되고, 그 4개의 데이터는 2단의 멀티플렉서(3)와 버퍼(4, 5)들을 거쳐 DQ패드에서 연속적으로 전달된다.

속도의 향상을 위해 데이터 프리패치 기법을 사용하는 종래의 기술에서는 데이터를 DQ패드로 전달하는 순서를 정하기 위해 제어부(6)를 두어 멀티플렉서(3) 및 버퍼(4, 4') 등을 제어하는 오더링(ordering)를 행한다. 제어부(6)는 클럭 r(f)clk_dll, 인에이블신호 r(f)outen, 및 출력순위에 대한 정보를 갖는 신호 sosez0_rd 및 sosez0_rd를 입력받아, 버퍼(4, 4') 및 데이터출력버퍼(5)의 스위치입력단을 제어하기 위한 제어신호 fclk_do 및 rclk_do 및 제1단의 멀티플렉서(MUX10, MUX11)와 제2단의 멀티플렉서(MUX20, MUX21)를 각각 제어하는 신호들을 생성한다.

도 2는 종래의 멀티플렉서(3) 내부 회로를 개념화한 도면이다. 도 2에 도시한 바와 같이, 제어신호 sosezo가 로우('L')로 되면, 클럭의 상승엣지에서 sesoz0R과 sesezOR이 서로 다른 값으로 생성되고 이에 따라 패스게이트(101)과 패스게이터(102)가 서로 반대로 온/오프되면서 데이터 d_ev0와 데이터 d_od0를 선택적으로 출력(pre_rdo0)하게 된다.

이러한 구성에서 도 3과 같은 순서로 4개의 데이터를 연속적으로 출력하려는 경우, 도 1의 제어부(6)는 먼저 제어신호 sosez0를 로우('L')로 출력하여 제1단의 멀티플렉서 MUX 10 및 MUX 11로 인가한다.

그러면, 클럭 신호의 첫 번째 상승 엣지에 데이터 d_ev0가 두 번째 상승 엣지에 데이터 de_ev1이 각각 pre_rdo0과 pre_rdo1로서 출력되고, 클럭 신호의 하강 엣지에 데이터 d_od0과 데이터 de_od1이 각각 pre_fdo0과 pre_fdo1로서 출력되어 제2단의 멀티플렉서 MUX 20 및 MUX 21로 입력된다.

계속하여, 제어부(6)에서 출력되는 신호 sosez1가 활성화되어 제2단의 멀티플렉서 MUX 20 및 MUX 21에 인가되면, 클럭 신호의 첫 번째 상승 엣지에 데이터 d_ev0, 두 번째 상승 엣지에 데이터 de_ev1이 각각 멀티플렉서 MUX 20에서 출력되며, 각각의 클럭 상승 엣지 시점에 생성되는 버퍼(4)의 제어신호 rpout에 의해 버퍼(4)를 거쳐 DQ 패드로 출력된다.

유사한 방법으로, 클럭 신호의 첫 번째 하강 엣지에는 데이터 d_od0, 두 번째 하강 엣지에는 데이터 de_od1이 각각 멀티플렉서 MUX 21로부터 출력되며, 각각의 클럭 하강 엣지 시점에 생성되는 버퍼(4')의 제어신호 fpout에 의해 DQ패드로 출력된다. 이와 같은 방법으로 도 3과 같은 출력 데이터 신호가 생성된다.

그러나, 고속으로 동작하는 메모리에서는 데이터 경로의 지연 시간이 매우 중요한 성능평가 기준이 되므로, 2단의 멀티플렉스는 물론, 제어신호 rpout, fpout에 의해 제어되는 버퍼(4, 4') 조차도 데이터의 전송 지연을 일으키는 요소가 된다.

본 발명은 전술한 종래기술에서의 전송지연을 개선하기 위한 것으로서, 4비트 이상의 멀티비트로 프리페치된 데이터를 전송하기 위한 다단의 멀티플렉서를 1단으로 줄이고 그에 따른 데이터 출력 제어를 위해 제어부로부터의 제어 신호를 변경함으로써 메모리에서의 데이터 전송 지연을 최소화하는 메모리장치의 데이터 경로회로를 제공하는데 그 목적이 있다.

전술한 기술적 과제를 실현하기 위하여, 본 발명은 4비트 이상의 멀티 비트 프리페치 기능을 가진 메모리장치의 데이터 경로회로에서, 전송 데이터를 순차적으로 출력하는 단일 스테이지의 멀티플렉서와, 클럭의 상승 엣지 및 하강 엣지에 맞추어 상기 멀티플렉서로부터 순차적으로 출력될 데이터를 오더링하는 제어신호와 멀티 비트의 데이터 셀렉트 신호를 발생하여, 상기 멀티플렉서를 제어하는 제어부를 포함하는 것을 특징으로 하는 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로를 제공한다.

특히, 본 발명에 따르면, 상기 멀티플렉서는 내부로 인가된 멀티 비트의 데이터 셀렉트 신호에 따라 상기 제어신호를 서로 반대 값을 가지는 내부 제어신호를 생성하여 홀수 어드레스의 데이터와 짝수 어드레스의 데이터를 교대로 출력하는 내부회로를 포함하도록 하는 것이 바람직하다.

또한, 본 발명에 따르면, 상기 멀티플렉서는 내부로 인가된 멀티 비트의 데이터 셀렉트 신호에 따라 상기 제어신호를 클럭 상승 엣지와 클럭 하강 엣지에서 데이터를 교대로 출력하는 내부회로를 포함하도록 하는 것이 더욱 바람직하다.

특히, 본 발명에 따르면, 상기 멀티플렉서의 내부회로는 인가된 멀티 비트의 데이터 셀렉트 신호에 따라 서로 반대로 작동하는 한 쌍의 게이트를 인버터를 사이에 두고 2단으로 구성한다.

이와 같은 구성으로 멀티플렉서의 단수를 줄일 수 있어, 데이터 지연에 따른 문제를 최소화할 수 있게 되었다.

이하 첨부된 도면을 참고하여 본 발명의 구성과 그에 따른 작동 상태를 보다 상세히 설명하고자 한다.

도 4는 본 발명에 따른 단일 스테이지의 멀티플렉서를 사용하여 구성한 메모리 데이터 경로의 블록도의 일 예를 도시한 도면이다.

도 4의 메모리 데이터 경로를 도 1의 메모리 데이터 경로와 비교하면, 멀티플렉서가 2단에서 1단으로 변경되었고 게이트가 생략되었으며 이러한 구성의 변화에 따라 제어부(60)의 제어 신호가 변경되었다. 가장 두드러진 차이점은 멀티플렉서가 다단에서 1단으로 바뀌어 전송 지연을 줄일 수 있게 되었다는 점이다.

설명을 간단히 하기 위해 도 4는 도 1에 대한 설명에서와 같이 4개의 글로벌 입출력(GIO) 라인을 통해 메모리 코어(10)의 데이터가 DQ패트로 전달되는 경우를 예로 들어 설명한다.

4비트의 프리페치를 위해 파이프 래치(20)는 4개의 글로벌 입출력 라인 GIO_EV0, GIO_OD0, GIO_EV1 및 GIO_OD1을 통해 메모리 코아(10)로부터 데이터를 래치한다. 그리고 데이터는 단일 스테이지의 멀티플렉스(30)를 통해 DQ패드로 출력된다.

단일 스테이지의 멀티플렉서(30)은 2 x 1 멀티플렉서 2개(MUX10, MUX11)로 구성되어 데이터를 선택적으로 출력한다. 제어부(60)은 도 2의 종래기술과 달리 제어신호 sosezO만을 출력하며, 데이터를 셀렉트하기 위한 데이터 셀렉트 신호 d0_en, d1_en, d2_en 및 d3_en을 출력한다.

멀티플렉서(30)의 출력 데이터 오더링은 도 4의 제어부(60)로부터 출력되는 제어신호 sosez0와 데이터 셀렉트 신호 d0_en, d1_en, d2_en, d3_en에 의해 제어되며, 클럭의 상승 및 하강 엣지에 단일 스테이지의 멀티플렉서(60)로 부터의 데이터 출력 순차를 제어하게 된다.

도 5는 본 발명에 따른 멀티플렉서의 내부 회로의 구성을 개념화한 도면이다. MUX10과 MUX11의 구성 및 작동 원리는 동일하므로, 설명을 간단히 하기 위해 상단의 MUX10만을 설명한다.

이 도면에 도시된 것처럼, 멀티플렉서(30) 내부로 입력된 sosez0는 데이터 셀렉트 신호 d0_en과 d1_en의 제어에 따라 패스게이트(201) 및 패스게이트(202), 그리고 패스게이트(203) 및 패스게이트(204)는 동시에 온/오프되어, 각각 내부 신호 sesoz0R 및 sesez0R, 그리고 sesoz0F 및 sosez0F를 출력하게 된다.

그리고, 서로 반대 값을 가지게 되는 내부신호 sesoz0R 및 sesez0R, 그리고 sesoz0F 및 sosez0F에 따라 패스게이트들(205, 206, 207, 208)이 배타적으로 온/오프되어, 데이터 d_ev0 및 d_od0를 선택적으로 클럭의 상승 및 하강 엣지에서 전달하여 rdo0및 fdo0로서 출력하게 된다.

이러한 구성의 데이터 경로에서 도 3에 도시한 바와 같은 데이터 순차를 출력하려는 경우, 도 4의 제어부(60)는 제어신호 sosez0를 로우('L')로 출력하여 도 4의 멀티플렉스(30: MUX 10, MUX 11)로 인가함으로써, 데이터 출력 순차를 제어를 시작한다.

도 3과 같은 오더링에 따르면, 클럭 신호의 첫 번째 상승 엣지에 d_ev0가 두 번째 상승 엣지에 de_ev1이 각각 rdo0과 rdo1로 출력되고, 클럭 신호의 하강 엣지에 데이터 d_od0과 데이터 de_od1이 각각 fdo0과 fdo1로서 출력되어야 한다.

제어부(60)는 정해진 카스 레이턴시(CAS Latency) 이후 첫 번째 상승 클럭에서 데이터 d_ev0을 내보내기 위해 선택신호 d0_en을 로우('L'), 선택신호 d1_en을 하이('H'), 선택신호 d2_en을 하이('H'), 선택신호 d3_en을 하이('H')로 출력한다. 그리고, 첫 번째 하강 클럭에서 데이터 d_od0을 내보내기 위해 선택신호 d0_en을 하이('H'), 선택신호 d1_en을 로우('L'), 선택신호 d2_en을 하이('H'), 선택신호 d3_en을 하이('H')로 출력한다.

또한 제어부(60)는 두 번째 상승 클럭에서 데이터 d_ev1을 내보내기 위해 선택신호 d0_en을 하이('H'), 선택신호 d1_en을 하이('H'), 선택신호 d2_en을 로우('L'), 선택신호 d3_en을 하이('H')로 하여 출력한다. 한편 두 번째 하강 클럭에서 데이터 d_od1을 내보내기 위해 선택신호 d0_en을 하이('H'), 선택신호 d1_en을 하이('H'), 선택신호 d2_en을 하이('H'), 선택신호 d3_en을 로우('L')로 하여 출력한다.

도 6은 도 3에 대응하는 도면이며, 다른 형태의 출력 순차 제어를 설명하기 위한 도면이다.

도 3에서의 경우와 달리, 도 6에서와 같은 출력 순차를 원하는 경우에는 제4도의 제어부(60)는 제어신호 sosez0를 하이('H')로 출력하여 도 4의 멀티플렉스 MUX 10 및 MUX 11 (30)로 인가하여 데이터 출력을 제어한다.

그러면, 클럭 신호의 첫 번째 상승 엣지에 데이터 d_od1가 두 번째 상승 엣지에 데이터 de_od0가 각각 rdo1과 rdo0로서 출력되고, 클럭 신호의 하강 엣지에 데이터 d_ev0과 데이터 de_ev1이 각각 fdo0과 fdo1로서 출력된다.

보도 구체적으로 설명하면, 카스 레이턴시(CAS Latency) 이후 첫 번째 상승 클럭에서 데이터 d_od1을 내보내기 위해 선택신호 d0_en을 하이('H'), 선택신호 d1_en을 하이('H'), 선택신호 d2_en을 하이('H'), 선택신호 d3_en을 로우('L')로 하는 데이터 제어 신호를 출력한다.

그리고, 첫 번째 하강 클럭에서 데이터 d_ev0을 내보내기 위해 선택신호 d0_en을 로우('L'), 선택신호 d1_en을 하이('H'), 선택신호 d2_en을 하이('H'), 선택신호 d3_en을 하이('H')로 하는 데이터 제어 신호를 출력한다.

또한 두 번째 상승 클럭에서 데이터 d_ev1을 내보내기 위해 선택신호 d0_en을 하이('H'), 선택신호 d1_en을 로우('L'), 선택신호 d2_en을 하이('H'), 선택신호 d3_en을 하이('H')로 하는 데이터 제어 신호를 출력한다. 한편 두 번째 하강 클럭에서 데이터 d_ev1을 내보내기 위해 선택신호 d0_en을 하이('H'), 선택신호 d1_en을 하이('H'), 선택신호 d2_en을 로우('L'), 선택신호 d3_en을 하이('H')로 하는 데이터 제어 신호를 출력한다.

이상과 같이 본 발명에 따른 실시예를 설명하였으나 본 발명은 이러한 실시예에 한정되지 않으며, 본 발명의 취지를 벗어나지 않는 범위에서 다양한 변경실시가 가능하다.

예를 들면, 본 실시예에서는 4비트 출력을 예로서 설명하였지만, 8비트 출력이나 16비트 출력 등에서도 그대로 적용될 수 있다. 또한, 메모리 장치에서의 데이터 출력 경로에 대해서 설명하였지만, 데이터 입력 경로에서도 적용할 수 있으며, 메모리 장치 이외에 데이터 전송을 수행하며, 전송 지연을 줄이고자 하는 모든 데이터 경로에 적용할 수 있음은 물론이다.

전술한 바와 같은 구성의 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로를 제공함으로써, 다단의 멀티플렉서 회로를 이용하여 데이터 경로를 구현하지 않고 단일 스테이지의 멀티플렉스와 추가적인 제어부의 제어신호로 데이터 경로 회로를 구현함으로써, 데이터 지연 시간을 최소화할 수 있게 되었다.

도 1은 다단의 멀티플렉서를 사용하는 종래 기술에 따른 메모리 데이터 경로를 도시한 블록도,

도 2는 종래의 멀티플렉서 내부 회로를 개념화한 도면,

도 3은 메모리 코어로 부터 출력되는 데이터의 순차를 일 예로서 도시한 도면,

도 4는 본 발명에 따른 단일 스테이지의 멀티플렉서를 사용하여 구성한 메모리 데이터 경로의 블록도,

도 5는 본 발명에 따라 단일의 스테이지로 구성되는 멀티플렉서 내부 회로를 개념화한 도면,

도 6은 도 3에 대응하며, 메모리 코어로 부터 출력되는 데이터의 순차를 다른 예로서 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1, 10 : 메모리 코어

2, 20 : 파이프 래치

3, 30 : 멀티플렉서

4, 4' :버퍼

5, 50 : 데이터 출력 버퍼

6, 60 : 제어부

101, 102, 201, 202, 203, 204, 205, 206, 207, 208 : 게이트

Claims (7)

1. 4비트 이상의 멀티 비트 프리페치 기능을 가진 메모리장치의 데이터 경로회로에서,

   전송 데이터를 순차적으로 출력하는 단일 스테이지의 멀티플렉서; 및

   클럭의 상승 엣지 및 하강 엣지에 맞추어 상기 멀티플렉서로부터 순차적으로 출력될 데이터를 오더링하는 제어신호와 멀티 비트의 데이터 셀렉트 신호를 발생하여, 상기 멀티플렉서를 제어하는 제어부

   를 포함하는 것을 특징으로 하는 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로.
2. 제1항에 있어서,

   상기 멀티플렉서는 내부로 인가된 상기 멀티 비트의 데이터 셀렉트 신호에 따라 상기 제어신호를 서로 반대 값을 가지는 내부 제어신호를 생성하여 홀수 어드레스의 데이터와 짝수 어드레스의 데이터를 교대로 출력하는 내부회로를 포함하는 것을 특징으로 하는 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로.
3. 제1항 또는 제2항에 있어서,

   상기 멀티플렉서는 내부로 인가된 상기 멀티 비트의 데이터 셀렉트 신호에 따라 상기 제어신호를 클럭 상승 엣지와 클럭 하강 엣지에서 데이터를 교대로 출력하는 내부회로를 포함하는 것을 특징으로 하는 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로.
4. 제1항 또는 제2항에 있어서,

   상기 멀티플렉서는 멀티 비트의 데이터를 2개의 묶음으로 분할하여 각각 입력 처리하는 2개로 기능 분리되고,

   상기 제어부로부터의 멀티 비트의 데이터 셀렉트 신호 역시 분할되어 상기 기능분리된 멀티플렉서로 입력되는 것을 특징으로 하는 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로.
5. 제3항에 있어서,

   상기 멀티플렉서는 멀티 비트의 데이터를 2개의 묶음으로 분할하여 각각 입력 처리하는 2개로 기능 분리되고,

   상기 제어부로부터의 멀티 비트의 데이터 셀렉트 신호 역시 분할되어 상기 기능분리된 멀티플렉서로 입력되는 것을 특징으로 하는 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로.
6. 제2항에 있어서,

   상기 멀티플렉서의 내부회로는 인가된 멀티 비트의 데이터 셀렉트 신호에 따라 서로 반대로 작동하는 한 쌍의 게이트를 인버터를 사이에 두고 2단으로 구성한 것을 특징으로 하는 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로.
7. 제3항에 있어서,

   상기 멀티플렉서의 내부회로는 인가된 멀티 비트의 데이터 셀렉트 신호에 따라 서로 반대로 작동하는 한 쌍의 게이트를 인버터를 사이에 두고 2단으로 구성한 것을 특징으로 하는 단일 스테이지의 멀티플렉서를 가진 메모리 장치의 데이터 경로 회로.