KR20050065269A - 제1 이중 데이터 율 및 제2 이중 데이터 율 겸용싱크로너스 디램 - Google Patents

제1 이중 데이터 율 및 제2 이중 데이터 율 겸용싱크로너스 디램 Download PDF

Info

Publication number
KR20050065269A
KR20050065269A KR1020040066531A KR20040066531A KR20050065269A KR 20050065269 A KR20050065269 A KR 20050065269A KR 1020040066531 A KR1020040066531 A KR 1020040066531A KR 20040066531 A KR20040066531 A KR 20040066531A KR 20050065269 A KR20050065269 A KR 20050065269A
Authority
KR
South Korea
Prior art keywords
data
output
input
column
line
Prior art date
Application number
KR1020040066531A
Other languages
English (en)
Other versions
KR100666873B1 (ko
Inventor
박윤식
황상준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US11/021,889 priority Critical patent/US7133324B2/en
Publication of KR20050065269A publication Critical patent/KR20050065269A/ko
Application granted granted Critical
Publication of KR100666873B1 publication Critical patent/KR100666873B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

제1 이중 데이터율(DDR1) 동작 및 제2 이중 데이터율(DDR2) 동작을 선택적으로 수행할 수 있는 SDRAM이 개시된다. 단위 데이터 입출력당 버스트 길이가 2이고 입출력 데이터의 처리 과정에서 2 비트 프리페치를 수행하는 DDR1 동작 및 단위 데이터 입출력당 버스트 길이가 4이고 입출력 데이터의 처리 과정에서 4 비트 프리페치를 수행하는 DDR2 동작은 모드 선택 신호에 의해 선택적으로 수행된다. 동작 모드의 선택적 수행을 위해 칼럼 어드레스 래치, 칼럼 디코더, 셀 어레이, 데이터 입력 래치, 입력 오더링부, 전송 라인 연결부, 출력 오더링부, 출력 데이터 래치/먹스부, 모드 선택부 및 ODT(On Die Termination)는 모드 선택 신호에 따라 DDR1 동작 또는 DDR2 동작을 수행한다.

Description

제1 이중 데이터 율 및 제2 이중 데이터 율 겸용 싱크로너스 디램{Synchronous DRAM for both DDR1 mode operation and DDR2 mode operation}
본 발명은 동기식 반도체 메모리 장치(Synchronous DRAM, 이하 SDRAM이라 함)에 관한 것으로, 상세하게는 제1 이중 데이터 율 동작(Double Data Rate 1, 이하 DDR1 동작이라 함)과 제2 이중 데이터 율 동작(Double Data Rate 2, 이하 DDR2 동작이라 함)을 선택적으로 수행할 수 있는 SDRAM에 관한 것이다.
CPU가 중심이 되는 시스템에서 요구하는 데이터 처리 속도는 점점 높아지고 있다. 그러나 DRAM은 시스템 전체의 데이터 흐름상 병목 지점이 되므로 DRAM의 응답속도인 Latency가 중요한 요소가 된다. 비동기식인 Asynchronous DRAM의 경우, DRAM의 특성을 시스템 클럭에 동기시키는데 소요되는 별도의 지연시간(Delay Time)을 요구한다. 따라서, DRAM 내에서의 동작도 최대한 시스템의 버스 클럭에 동기되도록한 것이 SDRAM이다.
이러한 SDRAM은 JEDEC(Joint Electron Device Engineering Council)에서 결정한 SDRAM 표준안을 따르고 있는 DRAM만을 SDRAM이라 한다. 이러한 SDRAM의 특징은,
1) 외부 클럭과 동기된 입출력 회로
2)버스트 엑세스(Burst Access)
3)멀티뱅크 구성
4)커맨드 형식의 엑세스
5)파이프라인 기법을 이용한 데이터 경로
등으로 요약할 수 있다.
외부 클럭과 동기된 입출력 회로를 실현하기 위해 SDRAM의 각종 Timing Paramater들을 클럭의 정수배로 설정된다. 또한, 한 클럭 주기동안 제어신호를 가하면, 이 신호는 내부의 레지스터에 저장되므로 레지스터의 내용을 바꾸지 않는 한 입력된 상태를 그대로 유지한다. 입력된 상태를 변경하기 위해서는 클럭신호와 다른 제어신호를 입력하여야 한다. 제어신호는 하나 이상을 요구하며, 이들의 조합에 따라 SDRAM의 동작 상태가 결정된다. 이러한 상태는 SDRAM내의 커맨더 디코더에 의해 해독되며 이에 따라 SDRAM내의 동작이 시작된다.
따라서, 이러한 상태의 변경 또는 동작의 시작는 일종의 프로그래밍으로 여겨지므로 이들을 제어 신호라는 이름 대신 명령어(Command)라고 부른다.
버스트는 어떤 현상이 짧은 시간에 집중적으로 일어나는 것을 지칭하는데, 버스트 엑세스는 메모리에서의 데이터의 입출력이 클럭에 동기되어 연속적으로 일어나는 것을 말한다. 클럭의 상승 에지(Rising Edge)에서 활성화 명령어(Activation Command)와 로우 어드레스 데이터가 입력되면 메모리는 기동 상태(Activated State)가 되며, 로우 어드레스에 의해 워드 라인의 선택이 이루어진다. 이후의 클럭에서 읽기 명령어(Read Command)가 입력되고, 칼럼 어드레스 데이터가 입력되면 버스트 동작이 일어난다. 즉, 일정한 클럭이 진행된 다음 입력된 칼럼 어드레스가 1씩 증가하면서 데이터를 연속적으로 출력한다.
뱅크(Bank)는 메모리 모듈에서 인터리빙(Interleaving)을 통해 고속 동작을구현하기 위해 독립적으로 동작하는 메모리 셀들의 그룹을 지칭한다. 하나의 뱅크내에 있는 메모리 셀들은 데이터 버스를 공유하고 어드레스와 제어 신호 라인등을 공유하며, 다른 뱅크에 대해 독립적으로 동작하게 된다. 따라서 한 쪽 뱅크에서 데이터의 읽기 동작이 수행되는 동안 다른 뱅크에서는 프리차지(Precharge)나 리프레시(Refresh) 동작 또는 로우 어드레스(Row Address)에 의한 워드 라인 선택 동작이 수행될 수 있다.
파이프라인 방식은 플립-플롭 또는 래치로 데이터 경로를 분할하여 복수의 회로 블럭을 동시에 동작시킬 수 있는 방식이다. 즉, 데이터 경로에 하나 이상의 플립-플롭 또는 래치를 배치하여 데이터 경로를 독립된 다수의 회로 블럭으로 분할한 것이다. 하나의 회로 블럭에서 읽혀진 데이터를 래치하고, 이를 다른 경로를 통해 외부로 방출하는 동안, 또 다른 경로에는 새로운 어드레스가 입력되거나 프리차지 동작이 수행될 수 있는 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)은 클럭의 상승 에지에서만이 아니라 하강 에지(Falling Edge)에서도 데이터나 명령이 동기되어 입출력될 수 있는 소자이다. 따라서 100 MHz의 클럭으로 200 MHz의 클럭에 대응하는 데이터 율(Data Rate)을 얻을 수 있다. 이를 위하여 클럭의 듀티(Duty)는 50%여야 한다. DDR SDRAM은 다시 DDR1 SDRAM과 DDR2 SDRAM으로 나누어진다. DDR1 SDRAM은 입출력시에 2비트 프리페치를 수행하여 데이터의 버스트 길이(Burst Length)가 2이며, DDR2 SDRAM은 입출력시에 4비트 프리페치를 수행하여 데이터의 버스트 길이가 4이다. 버스트 길이가 2라는 것은 하나의 입출력 단자를 통해 클럭에 동기된 2개의 데이터가 연속하여 입출력됨을 의미하며 버스트 길이가 4라는 것은 하나의 입출력 단자를 통해 클럭에 동기된 4개의 테이터가 연속하여 입출력됨을 의미한다.
메모리 소자의 제조 공정에서 DDR1 SDRAM 또는 DDR2 SDRAM은 회로가 각기 상이하므로 상호 호환이 불가능하다. 따라서 DDR1용으로 제조된 SDRAM은 DDR2 SDRAM이 필요한 시스템에는 사용될 수 없는 단점을 가진다. 이는 DDR2 SDRAM에서도 동일한 문제점이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 모드 선택 신호에 따라 DDR1 및 DDR2 동작을 선택적으로 수행하는 SDRAM을 제공하는데 있다.
본 발명의 제2 목적은 모드 선택 신호에 따라 DDR1 및 DDR2 동작을 선택적으로 수행하는 칼럼 어드레스 래치를 제공하는데 있다.
본 발명의 제3 목적은 모드 선택 신호에 따라 DDR1 및 DDR2 동작을 선택적으로 수행하는 칼럼 디코더를 제공하는데 있다.
본 발명의 제4 목적은 모드 선택 신호에 따라 DDR1 및 DDR2 동작을 선택적으로 수행하는 코어부를 제공하는데 있다.
본 발명의 제5 목적은 모드 선택 신호에 따라 DDR1 및 DDR2 동작을 선택적으로 수행하는 데이터 입력 래치를 제공하는데 있다.
본 발명의 제6 목적은 모드 선택 신호에 따라 DDR1 및 DDR2 동작을 선택적으로 수행하는 입력 오더링부를 제공하는데 있다.
본 발명의 제7 목적은 모드 선택 신호에 따라 DDR1 및 DDR2 동작을 선택적으로 수행하는 출력 오더링부를 제공하는데 있다.
본 발명의 제8 목적은 모드 선택 신호에 따라 DDR1 및 DDR2 동작을 선택적으로 수행하는 출력 래치/먹스부를 제공하는데 있다.
본 발명의 제9 목적은 모드 선택 신호에 따라 DDR1 및 DDR2 동작을 선택적으로 수행하는 ODT 회로를 제공하는데 있다.
상기 제1 목적을 달성하기 위해 본 발명은, DDR1 모드 동작 또는 DDR2 모드 동작의 선택적 수행을 제어하기 위한 모드 선택부; 입력되는 로우 어드레스를 디코딩하기 위한 로우 디코딩부; 상기 모드 선택부의 모드 선택 신호에 따라 하나의 DQ(단위 데이터 입출력)당 2개의 글로벌 데이터 라인 또는 4 개의 글로벌 데이터 라인을 선택하기 위한 칼럼 디코딩부; 상기 모드 선택 신호에 따라 상기 하나의 DQ당 2개의 글로벌 데이터 라인 또는 4개의 글로벌 데이터선을 통해 데이터를 입출력하기 위한 코어부; 및 상기 모드 선택 신호에 따라 2비트 프리페치 또는 4비트 프리페치를 수행하여 상기 데이터를 입출력하기 위한 입출력 제어부를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM을 제공한다.
상기 제2 목적을 달성하기 위해 본 발명은 내부 쓰기 커맨드 또는 내부 읽기 커맨드에 따라 내부 클럭 PCLK에 동기하여 입력 어드레스를 샘플링 하기 위한 샘플링 회로부; 상기 샘플링된 입력 어드레스를 전송하기 위한 어드레스 전송부; 및 모드 선택 신호에 따라 전송 경로를 결정하기 위한 모드 선택 회로부를 포함하는 것을 특징으로 하는 칼럼 어드레스 래치를 제공한다.
상기 제3 목적을 달성하기 위해 본 발명은 프리 디코딩된 n개의 입력 어드레스를 디코딩하여 2n개의 제1 칼럼 선택 라인들 중 상기 입력 어드레스에 상응하는 적어도 하나의 칼럼 선택 라인을 활성화하기 위한 제1 칼럼 디코딩 블록; 상기 프리 디코딩된 n개의 입력 어드레스를 디코딩하여 2n개의 제2 칼럼 선택 라인들 중 상기 입력 어드레스에 상응하는 적어도 하나의 칼럼 선택 라인을 활성화하기 위한 제2 칼럼 디코딩 블록; 상기 프리 디코딩된 n개의 입력 어드레스를 디코딩하여 2n개의 제3 칼럼 선택 라인들 중 상기 입력 어드레스에 상응하는 적어도 하나의 칼럼 선택 라인을 활성화하기 위한 제3 칼럼 디코딩 블록; 및 상기 프리 디코딩된 n개의 입력 어드레스를 디코딩하여 2n개의 제4 칼럼 선택 라인들 중 상기 입력 어드레스에 상응하는 적어도 하나의 칼럼 선택 라인을 활성화하기 위한 제4 칼럼 디코딩 블록을 포함하는 것을 특징으로 하는 칼럼 디코더를 제공한다.
상기 제4 목적을 달성하기 위해 본 발명은 데이터를 저장하기 위해 제1 셀 어레이, 제2 셀 어레이, 제3 셀 어레이 및 제4 셀 어레이로 구성된 일군의 셀 어레이들; 모드 선택 신호에 기인한 칼럼 선택 라인상의 신호에 따라 상기 제1 셀 어레이들과 연결 또는 차단되는 제1 로컬 데이터 라인, 상기 제2 셀 어레이들과 연결 또는 차단되는 제2 로컬 데이터 라인, 상기 제3 셀 어레이들과 연결 또는 차단되는 제3 로컬 데이터 라인 및 상기 제4 셀 어레이들과 연결 또는 차단되는 제4 로컬 데이터 라인으로 구성된 일군의 로컬 데이터 라인들; 및 상기 제1 로컬 데이터 라인에 대응하는 제1 글로벌 데이터 라인, 상기 제2 로컬 데이터 라인에 대응하는 제2 글로벌 데이터 라인, 상기 제3 로컬 데이터 라인에 대응하는 제3 글로벌 데이터 라인 및 상기 제4 로컬 데이터 라인에 대응하는 제4 글로벌 데이터 라인으로 구성된 일군의 글로벌 데이터 라인들을 포함하는 것을 특징으로 하는 코어부를 제공한다.
상기 제5 목적을 달성하기 위해 본 발명은 내부 클럭에 따라 적어도 하나의 입력 데이터를 프리페치하기 위한 제1 프리페치부; 모드 선택 신호에 따라 상기 제1 프리페치부의 출력을 선택적으로 프리페치하기 위한 제2 프리페치부; 및 모드 선택 신호에 따라 상기 제2 프리페치부의 동작을 제어하기 위한 프리페치 제어신호 생성부를 포함하는 것을 특징으로 하는 데이터 입력 래치를 제공한다.
상기 제6 목적을 달성하기 위해 본 발명은 모드 선택 신호에 따라 입력 데이터들을 제1 선택하여 출력하기 위한 오더링 입력 발생부; 프리 디코딩된 적어도 하나의 어드레스 및 모드 선택 신호를 이용하여 제어신호를 생성하기 위한 제어 신호 발생부; 및 상기 제어 신호 발생부로부터 생성된 제어신호에 따라 상기 오더링 입력 발생부에 의해 제1 선택된 입력 데이터들을 제2 선택하여 출력하기 위한 데이터 선택부를 포함하는 것을 특징으로 하는 입력 오더링부를 제공한다.
상기 제7 목적을 달성하기 위해 본 발명은 모드 선택 신호 또는 임의의 2개의 칼럼 어드레스들를 이용하여 FRT0, FRT1, FRT2 및 FRT3로 이루어진 4개의 제어 라인들중 적어도 하나의 라인을 활성화하기 위한 출력 제어신호 생성부; 글로벌 데이터 라인상의 데이터를 증폭하여 출력하기 위한 데이터 감지 증폭기; 및 상기 활성화된 제어 라인 상의 제어 신호에 따라 상기 데이터 감지 증폭기의 출력을 4개의 출력 단자중 적어도 하나의 출력 단자로 전송하기 위한 출력 오더링 제어부를 포함하는 것을 특징으로 하는 출력 오더링부를 제공한다.
상기 제8 목적을 달성하기 위해 본 발명은 모드 선택 신호 또는 내부 클럭에 따라 출력 오더링부에서 공급되는 데이터의 샘플링을 제어하기 위한 출력 데이터 제어신호 생성부; 출력 데이터 드라이브 온/오프 신호에 따라 상기 데이터의 전송 라인들을 선택하기 위한 출력 라인 선택부; 및 상기 출력 데이터 제어신호 생성부의 출력에 따라 상기 데이터의 전송을 제어하기 위한 데이터 전송부를 포함하는 것을 특징으로 하는 출력 래치/먹스부를 제공한다.
상기 제9 목적을 달성하기 위해 본 발명은 입출력 데이터, 어드레스 또는 커맨드 핀과 연결된 패드; 상기 패드와 VDD 사이에 연결되고 모드 선택 신호에 따라 온/오프 제어되는 적어도 하나의 풀-업 트랜지스터; 및 상기 패드와 VSS 사이에 연결되고 상기 모드 선택 신호에 따라 온/오프 제어되는 적어도 하나의 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 ODT회로를 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 DDR1 및 DDR2 겸용 SDRAM의 블록도이다.
도 1을 참조하면, DDR1 및 DDR2 겸용 SDRAM은 모드 선택부, 커맨드/타이밍 제어부, 로우 디코딩부, 칼럼 디코딩부, 코어부, 입출력 제어부, 및 모드 선택부를 구비한다.
모드 선택부 MODESEL는 DDR1 모드 동작 또는 DDR2 모드 동작의 선택적 수행을 제어하는 모드 선택 신호 PDDR1 및 PDDR2를 발생한다.
커맨드/타이밍 제어부는 클럭 버퍼 CLK BUFFER, 커맨드 버퍼 CMD BUFFER 및 커맨드 디코딩/타이밍 제어회로 CMD DECODING/TIMING CTL을 포함한다.
상기 클럭 버퍼 CLK BUFFER는 클럭 패드를 통해 입력되는 TTL레벨의 외부 클럭 CLK_TTL을 CMOS레벨의 내부 클럭 PCLK, PCLKD 및 PCLKDS로 전환한다. 바람직하게는 상기 커맨드 입력 패드를 통해 TTL레벨의 외부 클럭 CLK_TTL을 입력할 때, 패드에 ODT(On Die Termination)을 구비하여, 입력 파형의 왜곡을 피하고, 전송 효율을 극대화시킨다.
상기 커맨드 버퍼 CMD BUFFER는 커맨드 입력 패드를 통해 TTL레벨의 커맨드 신호 CMD_TTL를 입력하여 상기 PCLKD 또는 PCLKDS에 동기된 CMOS레벨의 /CS(Chip Select), /RAS(Row Address Strobe), /CAS(Column Address Strobe) 및 /WE(Write Enable)를 출력한다. 커맨드 버퍼로부터 출력된 /CS, /RAS, /CAS 및 /WE 신호는 커맨드 디코딩/타이밍 제어회로 CMD DECODING/TIMING CTL에 입력된다.
상기 커맨드 디코딩/타이밍 제어회로 CMD DECODING/TIMING CTL은 입력된 신호를 해석하여 메모리 내부의 읽기동작 신호인 PREAD, 쓰기동작 신호인 PWRITE 또는 로우 어드레스 래치를 활성화하기 위한 PACTIVE신호를 발생한다.
바람직하게는 상기 커맨드 입력 패드를 통해 TTL레벨의 커맨드 신호 CMD_TTL을 입력할 때, 패드에 ODT(On Die Termination)을 구비하여, 입력 파형의 왜곡을 피하고, 전송 효율을 극대화시킨다.
로우 디코딩부는 로우 어드레스 래치 ROW_ADD LATCH, 로우 프리디코더 ROW PRE_DEC 및 로우 디코더 ROWDEC를 포함한다. 상기 로우 어드레스 래치 ROW_ADD LATCH는 입력 어드레스 Ai, 내부 클럭 PCLK 및 활성화 신호인 PACTIVE를 받아들여 로우 어드레스 RAi를 출력한다. 로우 어드레스 래치는 내부 클럭 PCLK의 상승 에지 또는 하강 에지에서 활성화 신호 PACTIVE를 인식하고 이 상태에서 입력되는 어드레스 Ai를 로우 어드레스로 인식하게 된다. 상기 로우 어드레스 래치 ROW_ADD LATCH는 입력되는 어드레스당 하나씩 구비되므로 외부의 어드레스 핀이 다수인 경우 이에 상응하는 로우 어드레스 래치 ROW_ADD LATCH들을 구비하여야 한다. 다수의 로우 어드레스 래치 ROW_ADD LATCH에 의해 출력되는 로우 어드레스 RAi는 병렬로 다수 존재하므로 이를 몇 개의 쌍으로 묶어 로우 프리디코더 ROW PRE_DEC를 통해 프리디코딩한다.
로우 디코더 ROWDEC는 로우 프리디코더 ROW PRE_DEC의 출력라인 DRAi상의 데이터를 입력하여 이를 디코딩하고, 해당 셀 어레이 내의 워드라인 WR을 선택한다.
칼럼 디코딩부는 입력 어드레스 버퍼 ADD_IN BUFFER, 칼럼 어드레스 래치 COL_ADD LATCH, 칼럼 프리디코더 COL PRE_DEC 및 칼럼 디코더 COLDEC를 구비한다.
입력 어드레스 버퍼 ADD_IN BUFFER는 어드레스 패드를 통해 TTL레벨로 입력되는 어드레스 Ai_TTL을 CMOS레벨로 전환하여 상기 로우 어드레스 래치 ROW ADD LATCH 및 칼럼 어드레스 래치 COL_ADD LATCH로 전송한다. 바람직하게는 상기 커맨드 입력 패드를 통해 TTL레벨의 커맨드 신호 CMD_TTL을 입력할 때, 패드에 ODT(On Die Termination)을 구비하여, 입력 파형의 왜곡을 피하고, 전송 효율을 극대화시킨다.
상기 칼럼 어드레스 래치 COL_ADD LATCH에는 어드레스 버퍼 ADD_IN BUFFER에서 발생한 Ai, 내부 클럭 PCLK 및 모드 선택 신호 PDDR1 또는 PDDR2가 입력된다. 또한, 칼럼 어드레스 래치 COL_ADD LATCH에는 상기 커맨드 디코딩/타이밍 제어회로에서 발생한 쓰기 커맨드 PWRITE 또는 읽기 커맨드 PREAD가 입력된다. PWRITE 또는 PREAD가 입력되고 어드레스 Ai가 입력되면 내부 클럭 PCLK의 상승 에지 또는 하강 에지에서 감지된 어드레스는 칼럼 어드레스로 인식되어 칼럼 프리 디코더로 출력된다. 읽기 동작시 칼럼 어드레스 래치는 내부 클럭의 상승 에지 또는 하강 에지에서 상기 어드레스 버퍼 ADD_IN BUFFER의 출력을 샘플링하고 내부 레이턴시없이 출력한다. 또한, 쓰기 동작시 칼럼 어드레스 래치 COL_ADD LATCH는 입력되는 모드 선택 신호에 따라 내부 레이턴시를 달리한다.
상기 칼럼 어드레스 래치 COL_ADD LATCH는 입력되는 어드레스당 하나씩 구비되므로 외부의 어드레스 핀이 다수인 경우 이에 상응하는 칼럼 어드레스 래치 COL_ADD LATCH들을 구비하여야 한다. 다수의 칼럼 어드레스 래치의 출력인 칼럼 어드레스 CAi는 병렬로 다수 존재하므로 이를 몇 개의 쌍으로 묶어 칼럼 프리디코더를 통해 프리디코딩한다.
칼럼 디코더 COLDEC 에는 칼럼 프리디코더 COL PRE_DEC의 출력 라인 DCAi가 입력 라인이 되고 칼럼 어드레스는 디코딩된다. 상기 칼럼 디코더 COLDEC는 4개의 디코딩 블록을 구비하고, 각각의 디코딩 블록은 2개의 서브 디코딩 블록을 구비한다. 각각의 디코딩 블록은 칼럼 선택 라인들을 출력 라인으로 구비한다. 4개의 디코딩 블록에 대응하여 칼럼 선택 라인들은 CSL_E0, CSL_O0, CSL_E1 및 CSL_O1으로 구분된다. 칼럼 디코드 COLDEC는 모드 선택 신호에 따라 1개 또는 2개의 DCA 라인상의 칼럼 어드레스를 무시하고 디코딩을 수행한다.
또한, 모드 선택 신호가 DDR1 동작을 요구하면, 1개의 칼럼 어드레스는 무시되고 4개의 디코딩 블록은 2개의 그룹으로 편성되어 디코딩된다. 따라서, 어드레스의 입력에 대해, 칼럼 디코드는 2개의 칼럼 선택 라인을 활성화한다.
모드 선택 신호가 DDR2 동작을 요구하면, 2개의 프리 디코딩된 어드레스는 무시되고 4개의 디코딩 블록은 각각 입력 어드레스를 디코딩하여 4개의 칼럼 선택 라인을 활성화한다. 활성화된 칼럼 선택 라인은 코어부의 셀어레이와 로컬 데이터 라인 사이에 데이터의 입출력이 가능하게 한다. 상기 칼럼 디코드는 단위 데이터 입출력(1 DQ)에 대한 것이므로 입출력 핀수가 다수인 경우에는 상술한 활성화된 칼럼 선택 라인에 입출력 핀수를 곱한 수의 칼럼 선택 라인이 활성화되어야 한다.
상기 코어부 CORE SECTION은 하나의 입출력 단자로 데이터를 입출력하기위해 4개의 셀 어레이를 구비한다. 각각의 셀 어레이는 이에 상응하는 로컬 데이터 라인 및 글로벌 데이터 라인들 GIO_E0, GIO_O0, GIO_E1 및 GIO_O1중 하나에 연결 또는 차단된다. 하나의 셀 어레이는 칼럼 디코더의 출력이 전송되는 칼럼 선택 라인에 의해 로컬 데이터 라인과 연결 또는 차단되며, 로컬 데이터 라인은 내부 제어신호 PLGIOCON에 의해 글로벌 데이터 라인과 연결 또는 차단된다. DDR1 동작은 DDR1-1 동작과 DDR1-2 동작으로 구분할 수 있는데, DDR1-1동작이 요구되면, 2개의 셀 어레이는 하나의 글로벌 데이터 라인에 연결되어 데이터를 입출력한다. 또한, DDR1-2 동작이 요구되면, 2개의 셀 어레이중 하나가 선택되고 선택된 셀 어레이에 상응하는 글로벌 데이터 라인으로 데이터를 입출력한다. 동시에, 나머지 2개의 셀 어레이중 하나도 선택되고 선택된 셀 어레이에 상응하는 글로벌 데이터 라인으로 데이터를 입출력한다. 따라서 DDR1 모드 동작시에는 동시에 2개의 데이터가 셀 어레이로부터 입출력된다.
DDR2 동작이 요구되면, 상기 4개의 셀 어레이는 칼럼 디코더에 의해 모두 선택되고, 각각의 셀 어레이에 상응하는 로컬 데이터 라인 및 글로벌 데이터 라인으로 데이터를 입출력한다. 따라서 DDR2 모드 동작시에는 동시에 4개의 데이터가 셀 어레이로부터 입출력된다.
상기 입출력 제어부는 입력 제어부 및 출력 제어부를 포함한다. 입력 제어부는 모드 선택 신호에 따라 상술한 코어부 CORE SECTION에 2비트 데이터를 프리페치하여 동시에 입력하거나 4비트 데이터를 프리페치하여 동시에 입력한다. 또한, 출력 제어부는 모드 선택 신호에 따라 상술한 코어부로부터 동시에 입력된 2비트 데이터를 하나의 출력핀으로 버스트 길이 2로 출력하거나, 코어부 CORE SECTIONDM로부터 동시에 입력된 4비트 데이터를 하나의 출력핀에 버스트 길이 4로 출력한다.
상기 입력 제어부는 입력 버퍼 DIN BUFFER, 입력 샘플링부 DIN SAMPLING, 입력 래치부 DIN LATCH, 입력 오더링부 DIN ORDERING 및 전송 라인 연결부 DIN CON을 포함한다.
입력 버퍼 DIN BUFFER는 TTL 레벨로 입력되는 입력 데이터를 CMOS 레벨을 가지는 내부 입력 데이터 DQ로 전환하며, 입력 샘플링부 DIN SAMPLING는 내부 입력 데이터 DQ를 내부 클럭에 동기하여 샘플링한다.
또한, 입력 래치부 DIN LATCH는 위상차를 가지고 DIN_F 및 DINB_S 라인으로 입력되는 샘플링된 데이터들을 모드 선택 신호에 따라 출력 라인들 DIN_F0, DIN_F1, DIN_S0 및 DIN_S1에 2개의 데이터로 동시에 출력하거나 4개의 데이터로 동시에 출력한다. 즉, 모드 선택 신호가 DDR1 동작을 요구하면, 입력 래치부는 2비트 프리페치를 수행하며, 모드 선택 신호가 DDR2 동작을 요구하면, 4비트 프리페치를 수행한다.
입력 오더링부 DIN ORDERING은 모드 선택 신호, 내부 쓰기 커맨드 PWRITE, 및 칼럼 어드레스 CA0, CA1 및 내부 클럭 PCLKD를 이용하여 모드 선택 신호에 따라 입력 래치의 출력 라인들을 선택하고 선택된 입력 래치의 출력 라인들상의 데이터들을 입력 오더링부의 출력 라인들인 DID 라인들 DID_0, DID_1, DID_2 및 DID_3에 전송한다. 즉, 상기 입력 오더링부 DIN ORDERING은 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2 개의 DID 라인들에 선택된 입력 래치 DIN LATCH의 출력 라인들상의 데이터들을 전송하고, 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 DID 라인들에 선택된 입력 래치 DIN LATCH의 출력 라인들상의 데이터들을 전송한다.
전송 라인 연결부 DIN CON는 모드 선택 신호와 칼럼 어드레스를 이용하여 DID 라인들과 글로벌 데이터 라인들 사이의 연결을 제어한다. 즉, 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2개의 DID 라인들을 2개의 글로벌 데이터 라인들에 연결하고, 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 DID 라인들을 4개의 글로벌 데이터 라인들에 연결한다.
상기 출력 제어부는 출력 오더링부 ORD, 출력 래치/먹스부 DOUT LATCH/MUX, 출력 버퍼 DOUT BUFFER 및 출력 드라이브부 DOUT DRIVER를 포함한다.
상기 출력 오더링부 ORD는 단위 데이터 입출력당(1DQ) 4개를 구비하고 각각의 출력 오더링부는 이에 상응하는 글로벌 데이터 라인 상의 데이터를 입력으로 가지며, 2개의 어드레스들을 조합하여 4개의 출력 라인들 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1중 하나를 활성화한다. 즉, 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2개의 출력 라인들중 하나가 활성화되며, 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 출력 라인들중 하나가 활성화된다.
상기 출력 래치/먹스부 DOUT LATCH/MUX는 내부 클럭에 동기되어 동시에 입력되는 데이터들을 제어하여 모드 선택 신호에 따라 버스트 길이2 또는 버스트 길이4의 데이터로 DOP 단자 및 DON 단자로 출력한다. 즉, 모드 선택 신호가 DDR1 동작을 요구하는 경우, 버스트 길이가 2인 데이터를 출력하고, 모드 선택 신호가 DDR2 동작을 요구하는 경우, 버스트 길이가 4인 데이터를 출력한다.
출력 버퍼 DOUT BUFFER는 상기 출력 래치/먹스부 DOUT LATCH/MUX의 출력을 TTL레벨로 출력한다. 또한, 출력 드라이브부 DOUT DRIVER는 상기 출력 버퍼 DOUT BUFFER의 출력을 데이터 입/출력 패드로 공급하는 역할을 수행한다. 바람직하게는 상기 데이터 입/출력 패드에는 ODT(On Die Termination)회로 ODT를 구현하여 입력 파형의 왜곡을 피하고, 전송 효율을 극대화시킨다.
실시예 2
도 2는 본 발명의 제2 실시예에 따른 칼럼 어드레스 래치 COL_ADD LATCH의 회로도이다.
도 2를 참조하면, 칼럼 어드레스 래치는 내부 쓰기 커맨드 PWRITE 또는 내부 읽기 커맨드 PREAD에 따라 내부 클럭 PCLK에 동기하여 입력 어드레스 Ai를 샘플링하기 위한 샘플링 회로부 ASAMP, 샘플링된 Ai를 전송하기 위한 어드레스 전송부 및 모드 선택 신호에 따라 전송 경로를 결정하기 위한 모드 선택 회로부 MSCA를 포함한다.
상기 샘플링 회로부 ASAMP는 내부 쓰기 커맨드 PWRITE가 활성화되면 PCLK의 상승 에지에서 입력 어드레스 Ai를 샘플링하고, 샘플링된 입력 어드레스 Ai를 래치한다. 래치된 입력 어드레스 Ai는 전송 게이트(Transmission Gate) 및 래치를 통해 모드 선택회로 MSCA로 입력된다.
내부 읽기 커맨드 PREAD가 활성화되면, PCLK의 상승 에지에서 입력 어드레스 Ai를 샘플링하고, 래치된 입력 어드레스 Ai는 전송 게이트 및 인버터를 통해 어드레스 전송부로 출력된다.
PWRITE의 활성화에 의해 모드 선택회로 MSCA로 입력된 입력 어드레스 Ai는 DDR1 모드와 DDR2 모드에서 그 전송 경로를 달리한다. DDR1 모드에서는 플립-플롭 F/FCA2 및 F/FCA3의 경로를 거치며, DDR2 모드에서는 플립-플롭 F/FCA1, F/FCA2 및 F/FCA3의 경로를 거치게 된다.
상기 샘플링 회로부 ASAMP는 내부 읽기 커맨드 PREAD의 활성화에 따라 클럭 PCLK에 동기된 PCKLD_RD를 출력하기 위한 PCKLD_RD 생성부, 내부 쓰기 커맨드 PWRITE의 활성화에 따라 클럭 PCLK에 동기된 PCLK_WR을 출력하기 위한 PCLK_WR 생성부 및 상기 PCLKD_RD 또는 PCLK_WR에 따라 클럭 PCLK에 동기되어 입력되는 입력 어드레스 Ai를 샘플링하기 위한 어드레스 샘플링부로 구성된다.
상기 PCLKD_RD 생성부는 PCLK 및 PREAD를 입력으로 하는 NAND 게이트 NANDC1 및 상기 NAND 게이트 NANDC1의 출력 /PCLKD_RD를 반전하여 PCLKD_RD 신호를 출력하는 인버터 INVC1로 구성된다.
상기 PCLKD_WR 생성부는 PCLK 및 PWRITE를 입력으로 하는 NAND 게이트 NANDC2 및 상기 NAND 게이트 NANDC2의 출력 /PCLKD_WR을 반전하여 PCLKD_WR 신호를 출력하는 인버터 INVC2로 구성된다.
상기 어드레스 샘플링부는 내부 읽기 커맨드가 입력되면 입력 어드레스를 샘플링하고, 샘플링된 입력 어드레스를 래치하는 제1 샘플링 경로 및 내부 쓰기 커맨드가 입력되면 입력 어드레스를 샘플링하고, 샘플링된 입력 어드레스를 래치하기 위한 제2 샘플링 경로로 구성된다. 제1 샘플링 경로는 전송 게이트 TGC1, 래치 LATC1 및 TGC3으로 이루어지며, 제2 샘플링 경로는 전송 게이트 TGC1, 래치 LATC1, 전송 게이트 TGC2 및 래치 LATC2로 이루어진다.
또한, 어드레스 샘플링부는 인버터 INVCLK를 통해 PCLK를 입력 신호로 가진다. 상기 인버터 INVCLK의 출력 및 입력되는 PCLK은 전송 게이트 TGC1의 동작을 제어한다. 상기 전송 게이트 TGC1은 입력 어드레스 Ai를 입력으로 하고 이를 래치 LATC1으로 출력한다.
내부 읽기 커맨드 PREAD가 활성화되면, 상기 PCLKD_RD 생성부는 PCLK에 동기된 PCLKD_RD 및 /PCLKD_RD를 출력한다. 출력된 PCLKD_RD 및 /PCLKD_RD에 따라 전송 게이트 TGC3는 래치 LATC1으로부터 입력 어드레스 Ai를 샘플링하여 래치 LATC8로 전송한다. 래치 LATC8은 샘플링된 입력 어드레스 Ai를 인버터 INVC6으로 출력하고 상기 인버터 INVC6은 이를 반전하여 CAi 신호를 생성한다.
또한, 내부 쓰기 커맨드 PWRITE가 활성화되면, 상기 PCLKD_WR 생성부는 PCLK에 동기된 PCLKD_WR 및 /PCLKD_WR를 출력한다. 출력된 PCLKD_WR 및 /PCLKD_WR에 따라 전송 게이트 TGC2는 래치 LATC1으로부터 입력 어드레스 Ai를 샘플링하여 래치 LATC2로 전송한다. 래치 LATC2는 샘플링된 어드레스를 모드 선택회로 MSCA로 출력한다.
상기 모드 선택 회로 MSCA는 NAND 게이트 NANDC3 및 NANDC4로 구성된다. NAND 게이트 NANDC3는 모드 선택 신호 PDDR2 및 래치 LATC2의 출력을 입력으로 하고, 상기 어드레스 전송부에 샘플링된 어드레스를 출력한다. NAND 게이트 NANDC4는 모드 선택 신호 PDDR1 및 래치 LATC2의 출력을 입력으로 하고, 상기 어드레스 전송부에 샘플링된 어드레스를 출력한다.
상기 어드레스 전송부는 플립-플롭들 F/FCA1, F/FCA2 및 F/FCA3로 구성된다. 상기 플립-플롭들의 전송 게이트들은 PCLKD_WR 및 /PCLKD_WR에 의해 제어된다. 상기 NAND 게이트 NANDC3의 출력은 인버터 INVC3에 입력되고 반전되어 플립-플롭 F/FCA1으로 입력되고, 상기 NAND 게이트 NANDC4의 출력은 NAND 게이트 NANDC5에 입력되며, NAND 게이트 NANDC5의 출력은 플립-플롭 F/FCA2로 입력된다.
도 3은 본 발명의 제2 실시예에 따른 칼럼 어드레스 래치 COL_ADD LATCH의 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, PCLK의 클럭 0의 저레벨에서 전송 게이트 TGC1은 오프된다. PCLK의 클럭 1의 상승 에지에서 상기 전송 게이트 TGC1은 턴온되며 Ai를 샘플링하여 래치 LATC1으로 전송한다.
읽기 커맨드 PREAD가 활성화되면 PCLK는 NAND 게이트 NANDC1 또는 인버터 INVC1을 통해 전송 게이트 TGC3을 제어한다. PCLK의 클럭1의 상승 에지에서 상기 전송 게이트 TGC3은 턴온되고, 입력 어드레스 Ai는 샘플링되어 플립-플롭 F/FCA3의 래치 LATC8로 입력되며, 인버터 INVC6을 거쳐 출력되어 내부 클럭 PCLK에 동기된 CAi신호가 된다.
한편, 읽기 커맨드 PREAD가 활성화되면 쓰기 커맨드 PWRITE는 저레벨이되므로 NAND 게이트 NANDC2의 출력은 다른 입력 PCLK에 무관하게 고레벨이된다. 따라서 PCLKD_WR은 저레벨이되고 이에 따라 제2 샘플링 경로상의 전송 게이트 TGC2는 차단되고 입력 어드레스는 샘플링되지 않는다.
결국, 읽기 동작시의 칼럼 어드레스 버퍼는 내부 클럭 PCLK의 상승 에지에서 입력 어드레스 Ai를 샘플링하여 칼럼 어드레스 CAi를 내부적인 레이턴시없이 출력하게 된다.
쓰기 커맨드 PWRITE가 활성화되면 PCLK는 NAND 게이트 NANDC2를 통해 전송 게이트 TGC2를 제어한다. 먼저, PCLK의 클럭1의 상승 에지에서 입력 어드레스 Ai는 샘플링되고, LATC1에서 래치된 다음, PCLK의 클럭1의 상승 에지에서 턴온되는 전송 게이트 TGC2를 통해 래치 LATC2로 래치된다. 이러한 일련의 샘플링 과정을 통해 샘플링된 입력 어드레스 Ai는 모드 선택회로 MSCA에 입력된다.
DDR1 모드 선택 신호인 PDDR1이 고레벨이면, 이와 반전의 관계에 있는 DDR2 모드 선택 신호 PDDR2는 저레벨이 된다. 이에 따라 NAND 게이트 NANDC3는 샘플링된 입력 어드레스 Ai의 값에 관계없이 저레벨을 출력하게 되므로, 샘플링된 입력 어드레스 Ai를 전송할 수 없게 된다. 반면, NAND 게이트 NANDC4는 샘플링된 입력 어드레스 Ai에 대해 인버팅 기능을 수행하므로 샘플링된 입력 어드레스 Ai를 전송하게 된다. 따라서, PDDR1이 고레벨이면 DDR1 모드 동작이 수행되고, PDDR1이 저레벨, 즉 PDDR2가 고레벨이면 DDR2 모드 동작이 수행된다.
DDR1 모드 동작에서, NANDC3의 출력은 고레벨이므로, 인버터 INVC3의 출력은 저레벨이 된다. 이는 플립-플롭 F/FCA1을 거쳐 NAND 게이트 NANDC5의 일측 단자에 고레벨로 입력된다. 또한, PDDR1이 고레벨이므로 샘플링된 입력 어드레스 Ai는 NAND 게이트 NANDC4를 통해 NAND 게이트 NANDC5로 전송된다. NANDC4의 출력은 NANDC5에 입력되어 플립-플롭 F/FCA2의 전송 게이트 TGC6에 입력된다. TGC6은 PCLK의 저레벨에서 턴온되므로 클럭1의 상승 에지에서 샘플링된 입력 어드레스는 PCLK의 클럭1의 하강 에지에서 다시 샘플링된다. 상기 PCLK의 클럭1의 하강 에지에서 샘플링된 Ai는 래치 LATC5에서 래치되고 인버터 INVC5에서 반전된 다음, 전송 게이트 TGC7에 입력된다. 전송 게이트 TGC7은 PCLK의 고레벨에서 턴온된다. 따라서, TGC7은 PCLK의 클럭1의 저레벨 동안은 턴오프되고, 클럭2의 고레벨에서 턴온되므로, 클럭2의 상승에지에서 Ai를 샘플링한다. 클럭2의 고레벨에서 전송 게이트 TGC8은 오프되므로 클럭2의 상승 에지에서 샘플링된 Ai는 고레벨동안 래치 LATC6에 래치된다. PCLK의 클럭2의 저레벨에서 전송 게이트 TGC8은 턴온되므로 클럭2의 하강 에지에서 Ai는 샘플링되고 래치 LATC7로 래치된다. Ai는 클럭2의 저레벨동안 LATC7에 래치되고 클럭3의 상승 에지에서 턴온되는 TGC9에 의해 샘플링되고 래치 LATC8 및 인버터 INVC8을 거쳐 출력되어 내부 클럭 PCLK에 동기된 CAi신호가 된다.
따라서, DDR1 모드에서 쓰기 동작시의 칼럼 어드레스 버퍼는 내부 클럭 PCLK의 상승 에지에서 입력 어드레스 Ai를 샘플링하고 샘플링된 입력 어드레스 Ai를 플립-플롭 F/FCA2 및 F/FCA3로 입력하여 최초 Ai의 샘플링 시간보다 2 클럭이 지연된 내부 레이턴시 2를 가지는 칼럼 어드레스 CAi를 출력하게 된다.
DDR2 모드 동작에서, PDDR2는 고레벨이 되고, PDDR1은 저레벨이 된다. 쓰기 커맨드 PWRITE가 활성화되면 PCLK는 NAND 게이트 NANDC2를 통해 전송 게이트 TGC2를 제어한다. PCLK의 클럭1의 상승 에지에서 샘플링된 입력 어드레스 Ai는 NAND 게이트 NANDC3에 입력된다. NANDC3는 샘플링된 입력 어드레스 Ai를 반전하고, 반전된 신호는 인버터 INVC3에 입력되고, 인버터 INV3는 NAND 게이트 NANDC3의 출력을 반전한다.
전송 게이트 TGC4는 PCLK의 저레벨에서 턴온되므로 PCLK의 클럭1의 고레벨 구간에서는 턴오프되고 클럭1의 저레벨에서 턴온된다. 따라서 TGC4는 PCLK의 클럭1의 하강 에지에서 Ai를 샘플링한다. TGC4에서 샘플링된 신호는 래치 LATC3에 입력되어 래치된다.
전송 게이트 TGC5는 PCLK의 저레벨에서 턴오프되고 고레벨에서 턴온되므로 PCLK의 클럭1의 저레벨동안 턴오프되고 LATC3에 입력된 신호는 래치된 상태를 유지한다. PCLK의 레벨이 상승하여 클럭2의 고레벨이 되면 TGC5는 턴온되고 LATC3에 래치된 신호는 인버터 INVC4를 거쳐 래치 LATC4로 입력된다. 따라서, 전송 게이트 TGC5는 PCLK의 클럭2의 상승 에지에서 LATC3에 래치된 신호를 샘플링한다.
DDR2 모드에서 PDDR1은 저레벨이므로 NAND 게이트 NANDC4의 출력은 샘플링된 입력 어드레스 Ai에 관계없이 고레벨이되며, 이는 NANDC5의 입력 단자들 중의 하나에 입력된다. NANDC4의 고레벨 출력에 의해 래치 LATC4는 래치된 신호를 NAND 게이트 NANDC5를 통해 전송 게이트 TGC6으로 전송할 수 있다.
TGC6은 PCLK의 고레벨에서 턴오프되고 저레벨에서 턴온되므로, PCLK의 클럭2의 고레벨 구간에서 턴오프되어 LATC4에 입력된 신호는 래치된 상태를 유지한다. PCLK의 클럭2의 저레벨 구간에서 TGC6은 턴온되므로 LATC4에 래치된 신호는 NANDC5를 거치고 전송 게이트 TGC6을 통해 래치 LATC5에 입력된다. 따라서, TGC6는 PCLK의 클럭2의 하강 에지에서 LATC4에 래치된 신호를 샘플링한다.
TGC7은 PCLK의 저레벨에서 턴오프되고 고레벨에서 턴온되므로, PCLK의 클럭2의 저레벨 구간에서 턴오프되어 LATC5에 입력된 신호는 래치된 상태를 유지한다. PCLK의 클럭3의 고레벨 구간에서 TGC7은 턴온되므로 LATC5에 래치된 신호는 인버터 INVC5를 거치고 전송 게이트 TGC7을 통해 래치 LATC6에 입력된다. 따라서, TGC7은 PCLK의 클럭3의 상승 에지에서 LATC5에 래치된 신호를 샘플링한다.
TGC8은 PCLK의 저레벨에서 턴온되고 고레벨에서 턴오프되므로, PCLK의 클럭3의 고레벨 구간에서 턴오프되어 LATC6에 입력된 신호는 래치된 상태를 유지한다. PCLK의 클럭3의 저레벨 구간에서 TGC8은 턴온되므로 LATC6에 래치된 신호는 전송 게이트 TGC8을 통해 래치 LATC7에 입력된다. 따라서, TGC8는 PCLK의 클럭3의 하강 에지에서 LATC6에 래치된 신호를 샘플링한다.
TGC9은 PCLK의 고레벨에서 턴온되고 저레벨에서 턴오프되므로, PCLK의 클럭3의 저레벨 구간에서 턴오프되어 LATC7에 입력된 신호는 래치된 상태를 유지한다. PCLK의 클럭4의 고레벨 구간에서 TGC9은 턴온되므로 LATC7에 래치된 신호는 전송 게이트 TGC9을 통해 래치 LATC8에 입력된다. 따라서, TGC9는 PCLK의 클럭4의 상승 에지에서 LATC7에 래치된 신호를 샘플링하고 래치 LATC8로 전송한다.
LATC8에 입력된 신호는 인버터 INVC6을 거쳐 출력되어 내부 클럭 PCLK에 동기된 CAi신호가 된다.
따라서, DDR2 모드에서 쓰기 동작시의 칼럼 어드레스 버퍼는 내부 클럭 PCLK의 상승 에지에서 입력 어드레스 Ai를 샘플링하고 샘플링된 입력 어드레스 Ai를 플립-플롭 F/FCA1, F/FCA2 및 F/FCA3로 입력하여 최초 Ai의 샘플링 시간보다 3 클럭이 지연된 내부 레이턴시 3을 가지는 칼럼 어드레스 CAi를 출력하게 된다.
실시예 3
도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 칼럼 디코더 COLDEC의 동작을 설명하기 위한 블록도이다.
본 발명에 따른 칼럼 디코더 COLDEC는 모드 선택 신호에 따라 1개 또는 2개의 칼럼 어드레스를 무시하고 디코딩한다.
도 4a를 참조하면, 본 발명에 따른 DDR1-1 모드에서의 칼럼 디코더가 도시된다. 상기 실시예1에서 개시된바대로 DDR1 모드에서는 4개의 디코딩 블록들중 2개의 디코딩 블록을 선택하여 디코딩한다. DDR1-1 모드는 순차적으로 배열된 4개의 디코딩 블록중에서 홀수번째 디코딩 블록들중의 하나를 선택하고, 동시에 짝수번째 디코딩 블록들중의 하나를 선택한다. 상기 칼럼 디코더는 EVENCD0, ODDCD0, EVENCD1 및 ODDCD1 으로 이루어진 4개의 블록들로 구성되며, 상기 블록들은 순차적으로 배열된다. 디코딩 블록 EVENCD0은 서브 디코딩 블록들 EVEN00 및 EVEN01으로 이루어지며, 디코딩 블록 ODDCD0은 서브 디코딩 블록들 ODD00 및 ODD01으로 이루어지고, 디코딩 블록 EVENCD1은 서브 디코딩 블록들 EVEN10 및 EVEN11로 이루어지며, 디코딩 블록 ODDCD1은 서브 디코딩 블록들 ODD10 및 ODD11로 이루어진다.
상기 칼럼 디코더는 입력되는 m개의 칼럼 어드레스에 대해 2m개의 칼럼 선택 라인을 가지며, 각각의 서브 디코딩 블록은 디코딩되는 n개의 어드레스에 대해 2n 개의 칼럼 선택 라인들을 가진다. 또한 하나의 디코딩 블록에서 서브 블록은 상보적으로 선택된다. 서브 블록에 대한 상보적인 선택은 하나의 칼럼 어드레스를 이용하여 실현한다.
DDR1-1 모드에서는 EVEN00 내지 EVEN11의 서브-블록들이 하나의 디코딩 단위가 되며, ODD00 내지 ODD11의 서브-블록들이 또 다른 하나의 디코딩 단위가 된다. 프리 디코딩된 하나의 어드레스를 이용하여 EVENCD0 또는 EVENCD1은 상보적으로 선택된다. 동시에 ODDCD0 또는 ODDCD1는 상보적으로 선택된다. 4개의 디코딩 블록에서 2개를 선택하며, 각각 선택된 디코딩 블록에서 또 다른 하나의 어드레스를 이용하여 서브 디코딩 블록을 선택한다. 결국, 8개의 서브 디코딩 블록 중에서 2개의 서브 디코딩 블록이 선택되고 선택된 각각의 서브 디코딩 블록에 입력되는 n개의 어드레스는 디코딩되어 2n 개의 칼럼 선택 라인들중의 하나를 활성화시킨다. 따라서, DDR1 모드에서는 1DQ당 2개의 칼럼 선택 라인이 활성화 되며, 활성화된 칼럼 선택 라인을 통해 칼럼 선택 신호는 칼럼 선택 게이트를 제어하여 비트 라인 BL과 /비트 라인 /BL을 각각 로컬 데이터 라인 LIO 와 /LIO에 연결한다.
본 실시예에 따라 상기 도 4a에서는, 각각의 서브 디코딩 블록에는 프리디코더의 출력 라인들 DCA2 내지 DCA7상의 칼럼 어드레스가 디코딩될 수 있다. 또한, 하나의 디코딩 블록내에서 서브 디코딩 블록의 선택은 프리 디코딩된 어드레스들중, 최상위 어드레스에 의해 이루어진다. 따라서, DCA9에의해 서브 디코딩 블록은 선택된다.
또한, 디코딩 블록의 선택은 칼럼 어드레스들중 최하위 어드레스 CA0를 무시하고 CA1의 레벨에 따라 실현된다. 칼럼 어드레스의 입력라인들 DCA1E 및 DCA1O상의 CA1이 저레벨이면 DCA1BE 및 DCA1BO 라인들이 활성화 되므로, EVENCD0 및 EVENCD1중에서 EVENCD0이 선택되고, ODDCD0 및 ODDCD1중에서 ODDCD0이 선택된다. 또한 DCA9E상의 CA9가 저레벨이면 DCA9BE 라인이 활성화되어, 선택된 EVENCD0중 서브 디코딩 블록인 EVEN00이 선택되고, DCA9O상의 CA9가 저레벨이면 DCA9BO 라인이 활성화되어 선택된 ODDCD0중 서브 디코딩 블록인 ODD00이 선택된다. 선택된 서브 디코딩 블록들 EVEN00과 ODD00은 입력되는 어드레스들 CA2 내지 CA7을 디코딩하여 CSL_E0<0~63> 라인들중 하나 및 CSL_O0<0~63> 라인들중 하나를 활성화한다. 따라서 EVEN00에 의해 칼럼 선택 라인들중 하나가 활성화되고 ODD00에 의해 칼럼 선택 라인들중 하나가 활성화된다. 또한 CA9가 고레벨이면, 선택된 EVENCD0중 서브 디코딩 블록인 EVEN01이 선택되고, 선택된 ODDCD0중 서브 디코딩 블록인 ODD01이 선택된다. 선택된 서브 디코딩 블록들 EVEN01과 ODD01은 입력되는 칼럼 어드레스들 CA2 내지 CA7을 디코딩하여 CSL_E0<64~127> 라인들중 하나 및 CSL_O0<64~127> 라인들중 하나를 활성화한다. 따라서 EVEN01에 의해 칼럼 선택 라인들중 하나가 활성화되고 ODD01에 의해 칼럼 선택 라인들중 하나가 활성화된다.
CA1이 고레벨이면 EVENCD0 및 EVENCD1중에서 EVENCD1이 선택되고, ODDCD0 및 ODDCD1중에서 ODDCD1이 선택된다. 또한 CA9가 저레벨이면, 선택된 EVENCD1중 서브 디코딩 블록인 EVEN10이 선택되고, 선택된 ODDCD1중 서브 디코딩 블록인 ODD10이 선택된다. 선택된 서브 디코딩 블록들 EVEN10과 ODD10은 입력되는 칼럼 어드레스들 CA2 내지 CA7을 디코딩하여 CSL_E0<128~191> 라인들중 하나 및 CSL_O0<128~191> 라인들중 하나를 활성화한다. 따라서 EVEN10에 의해 칼럼 선택 라인들중 하나가 활성화되고 ODD10에 의해 칼럼 선택 라인들중 하나가 활성화된다. 또한 CA9가 고레벨이면, 선택된 EVENCD1중 서브 디코딩 블록인 EVEN11이 선택되고, 선택된 ODDCD1중 서브 디코딩 블록인 ODD11이 선택된다. 선택된 서브 디코딩 블록들 EVEN11과 ODD11은 입력되는 칼럼 어드레스들 CA2 내지 CA7을 디코딩하여 CSL_E0<192~255> 라인들중 하나 및 CSL_O0<192~255> 라인들중 하나를 활성화한다. 따라서 EVEN11에 의해 칼럼 선택 라인들중 하나가 활성화되고 ODD11에 의해 칼럼 선택 라인들중 하나가 활성화된다.
따라서, CA1이 저레벨이면 EVEN00 및 EVEN01이 선택되고 CA9의 레벨에 따라 EVEN00 또는 EVEN01중의 하나의 서브 디코딩 블록이 선택되며 CA1이 고레벨이면 EVEN10 및 EVEN11이 선택되고 CA9의 레벨에 따라 EVEN10 또는 EVEN11중의 하나의 서브 디코딩 블록이 선택된다. 또한, CA1이 저레벨이면 ODD00 및 ODD01이 선택되고 CA9의 레벨에 따라 ODD00 또는 ODD01중의 하나의 서브 디코딩 블록이 선택되며 CA1이 고레벨이면 ODD10 및 ODD11이 선택되고 CA9의 레벨에 따라 ODD10 또는 ODD11중의 하나의 서브 디코딩 블록이 선택된다.
DDR1-1 모드에서의 칼럼 디코더의 특징은 단위 데이터 입출력(1DQ)에 대해 2개의 데이터를 엑세스하기 위해 입력되는 하나의 CAi에 대해 EVENCD 블록과 ODDCD 블록에서 동시에 2개의 칼럼 선택 라인들을 엑세스한다는 것이다. 또한, EVENCD 블록과 ODDCD 블록이 서로 교차하여 위치한다는 데 있다.
도 4b는 도 4a에서 개시된 DDR1 모드 동작과 겸용으로 사용되는 DDR2 모드에서의 칼럼 디코더를 도시한 블록선도이다.
도 4b를 참조하면, 각각의 EVENCD 및 ODDCD 블록의 구조는 도 4a와 동일하다. 다만, DDR2 모드에서는 EVENCD0 또는 EVENCD1 블록을 선택하고, ODDCD0 또는 ODDCD1 블록을 선택하는 CA1의 입력을 무시한다. 따라서, 2개의 EVENCD 블록에서 동시에 칼럼 선택 라인들을 엑세스할 수 있으며, 2개의 ODDCD 블록에서 동시에 칼럼 선택 라인들을 엑세스할 수 있다. 결국, 상기 도 4b에 도시된 디코딩 블록들 EVENCD0, ODDCD0, EVENCD1 및 ODDCD1은 어드레스 입력에 대해 모두 선택되고 각 디코딩 블록에 상응하는 칼럼 선택 라인들을 활성화한다. 다만, DCA9는 하나의 블록에서 서브-블록을 지정하는데 사용되나 CA0 및 CA1은 디코딩 블록의 선택과정에서 무시된다.
예컨대, CA2~7 및 CA9의 로직에 따라 4개의 블록은 각각 128개의 칼럼 선택 라인들중의 하나를 엑세스한다. CA9가 저레벨이면, EVEN00, ODD00, EVEN10 및 ODD10 의 서브-블록이 선택되고 선택된 각각의 서브-블록에 입력되는 DCA2~7E 또는 DCA2~7O 라인상의 CA2~7의 로직에 따라 64개의 칼럼 선택 라인들중의 하나가 선택된다. 또한, CA9가 고레벨이면, EVEN01, ODD01, EVEN11 및 ODD11 의 서브-블록이 선택되고 선택된 각각의 서브-블록에 입력되는 CA2~7의 로직에 따라 64개의 칼럼 선택 라인들중의 하나가 선택된다.
따라서, 도 4b에 도시된 DDR2 모드 동작을 수행하는 칼럼디코더의 특징은 4개의 블록에서 동시에 칼럼 선택 라인를 엑세스하므로 단위 데이터 입출력당 4개의 데이터를 엑세스할 수 있다는 것이다. 또한, 상기 도 4a에 도시된 칼럼 어드레스의 구조와 동일하므로 CAi중 2개의 칼럼 어드레tm를 무시하면 DDR2 모드로 동작하고, CAi중 하나의 칼럼 어드레스를 무시하면 DDR1-1 모드로 동작할 수 있다는 것이다.
도 4c는 DDR1-2 모드 동작을 수행하는 칼럼 디코더를 도시한 블록선도이다.
상기 DDR1-2 모드 동작은 DDR1 동작의 하나로 순차적으로 배열된 4개의 디코딩 블록들중 첫째와 둘째 디코딩 블록들중 하나를 선택하고, 동시에 셋째와 넷째 디코딩 블록들중 하나를 선택한다.
도 4c를 참조하면, 2 개의 EVENCD 블록들이 연속으로 배치되고, 이어서 2개의 ODDCD 블록들이 연속으로 배치된다. DDR1-2 모드에서는 EVENCD 블록에서 하나의 칼럼 선택 라인을 엑세스하고 동시에 ODDCD 블록에서 또 다른 하나의 칼럼 선택 라인을 엑세스하는점은 도4a에서 개시된 바와 동일하다. DCA1E 상의 CA1 및 DCA9E 상의 CA9가 모두 저레벨이면, EVEN00 서브-블록이 선택되어 입력되는 DCA2~7E 라인들상의 CA2~7에 따라 64개의 칼럼 선택 라인들 CSL_E<0~63> 중의 하나가 엑세스된다. CA1이 저레벨이고 CA9가 고레벨이면, EVEN01 서브-블록이 선택되어 입력되는 CA2~7에 따라 64개의 칼럼 선택 라인들 CSL_E<64~127> 중의 하나가 엑세스된다. CA1이 고레벨이고 CA9가 저레벨이면, EVEN10 서브-블록이 선택되어 입력되는 CA2~7에 따라 64개의 칼럼 선택 라인들 CSL_E<128~191> 중의 하나가 엑세스된다. CA1이 고레벨이고 CA9가 고레벨이면, EVEN11 서브-블록이 선택되어 입력되는 CA2~7에 따라 64개의 칼럼 선택 라인들 CSL_E<192~255> 중의 하나가 엑세스된다.
따라서, CA1이 저레벨이면 EVEN00 및 EVEN01이 선택되고 CA9의 레벨에 따라 EVEN00 또는 EVEN01중의 하나의 서브-블록이 선택된다.
ODDCD블럭들에 대해서도 동일한 원리가 적용되므로 상세한 설명은 생략키로 한다.
DDR1 모드에서의 칼럼 디코더의 특징은 단위 데이터 입출력당 2개의 칼럼 선택 라인들을 엑세스한다는 것이다. 또한, EVENCD 블록과 ODDCD 블록이 서로 연속하여 위치한다는 데 있다.
도 4d는 도 4c에서 개시된 DDR1-2 모드 동작과 겸용으로 사용되는 DDR2 모드에서의 칼럼 디코더를 도시한 블록선도이다.
도 4d를 참조하면, 각각의 EVENCD 및 ODDCD 블록의 구조는 도 4c와 동일하다. 다만, DDR2 모드에서는 EVENCD 블록들을 서로 구분하는 컬럼 어드레스 CA1의 데이터를 무시한다. 따라서, 2개의 EVENCD 블록에서 동시에 칼럼 선택 라인들을 엑세스할 수 있다. 또한, CA1은 DDR1 모드에서 ODDCD 블록들을 서로 구분하는 역할을 하나, DDR2 모드에서는 이를 무시하므로 도시된 2개의 ODDCD 블록 각각은 동시에 칼럼 선택 라인들을 엑세스할 수 있다. 다만, CA9는 하나의 블록에서 서브-블록을 지정하는데 사용된다.
예컨대, CA2~7 및 CA9의 로직에 따라 4개의 블록은 각각 128개의 칼럼 선택 라인들중의 하나를 엑세스한다. CA9가 고레벨이면, EVEN01, EVEN11, ODD01, 및 ODD11 의 서브-블록이 선택되고 선택된 서브-블록에 입력되는 CA2~7의 로직에 따라 64개의 칼럼 선택 라인들중의 하나가 선택된다.
따라서, 도 4d에 도시된 DDR2 모드 동작을 수행하는 칼럼디코더의 특징은 4개의 블록에서 동시에 칼럼 선택 라인를 엑세스하므로 단위 데이터 입출력당 4개의 데이터를 엑세스할 수 있다는 것이다. 또한, 상기 도 4c에 도시된 칼럼 어드레스의 구조와 동일하므로 CAi중 2개의 어드레스를 무시하면 DDR2 모드로 동작하고, CAi중 하나의 어드레스를 무시하면 DDR1 모드로 동작할 수 있다는 것이다.
실시예 4
도 5a 내지 도 5b는 본 발명의 제4 실시예에 따른 코어부 CORE SECTION의 셀 어레이의 구조를 도시한 블록도들이다.
도 5a는 DDR1-1 모드 동작과 DDR2 모드 동작을 선택적으로 수행하는 셀 어레이를 도시한 블록도이다.
도 5a를 참조하면, EVEN0 어레이, ODD0 어레이, EVEN1 어레이, ODD1 어레이가 순차적으로 배치되며, 각각의 어레이는 로컬 데이터선 LIO를 가진다. EVEN0 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터선 LIO_E0에 연결되며, LIO_E0는 글로벌 데이터 선택 게이트를 통해 글로벌 데이터선 GIO_E0에 연결된다. 상기 글로벌 데이터 선택 게이트는 로컬 데이터선 및 글로벌 에이터선 연결 신호인 PLGIOCON에 의해 제어된다.
ODD0 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터선 LIO_O0에 연결되며, LIO_O0는 글로벌 데이터 선택 게이트를 통해 글로벌 데이터선 GIO_O0에 연결된다. 상기 글로벌 데이터 선택 게이트는 로컬 데이터선 및 글로벌 에이터선 연결 신호인 PLGIOCON에 의해 제어된다.
EVEN1 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터선 LIO_E1에 연결되며, LIO_E1은 글로벌 데이터 선택 게이트를 통해 글로벌 데이터선 GIO_E1에 연결된다. 상기 글로벌 데이터 선택 게이트는 로컬 데이터선 및 글로벌 에이터선 연결 신호인 PLGIOCON에 의해 제어된다.
ODD1 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터선 LIO_O1에 연결되며, LIO_O1은 글로벌 데이터 선택 게이트를 통해 글로벌 데이터선 GIO_O1에 연결된다. 상기 글로벌 데이터 선택 게이트는 로컬 데이터선 및 글로벌 에이터선 연결 신호인 PLGIOCON에 의해 제어된다.
DDR1-1 모드 동작에서 상기 도 5a에 도시된 각각의 셀 어레이는 상기 도 4a에 도시된 칼럼 디코더에 대응된다. 칼럼 디코더의 EVEN00 및 EVEN01에서 선택적으로 디코딩되는 128개의 칼럼 선택 라인은 셀 어레이 EVEN0의 다수의 BL 및 /BL에 대응한다. 128개의 칼럼 선택 라인중 하나가 활성화되고, 이를 게이트 신호로 하는 해당 칼럼 선택 게이트가 턴온되면, 상기 칼럼 선택 게이트에 연결된 비트라인 BL 및 /비트라인 /BL상의 데이터는 LIO_E0로 전송되고, PLGIOCON에 의해 턴온 상태에 있는 글로벌 데이터 선택 게이트를 통해 GIO_E0에 실린다.
칼럼 디코더의 EVEN10 및 EVEN11에서 디코딩된 128개의 칼럼 선택 라인은 셀 어레이 EVEN1의 다수의 BL 및 /BL에 대응한다. 128개의 칼럼 선택 라인중 하나가 활성화되고, 이를 게이트 신호로 하는 해당 칼럼 선택 게이트가 턴온되면, 상기 칼럼 선택 게이트에 연결된 비트라인 BL 및 /비트라인 /BL상의 데이터는 LIO_E1로 전송되고, PLGIOCON에 의해 턴온 상태에 있는 글로벌 데이터 선택 게이트를 통해 GIO_E1에 실린다.
다만, DDR1-1 모드 동작에서 칼럼 디코더 EVEN00 내지 EVEN11 의 서브-블록 들중 하나의 서브-블록만이 선택되므로, 도 5a에서도 EVEN0 어레이와 EVEN1 어레이중 선택된 서브-블록에 대응하는 하나의 어레이가 선택되어, 글로벌 데이터 선에 전송된다.
도 5a에서의 셀 어레이 ODD0는 도 4a에 도시된 ODD00 및 ODD01 서브-블록들에 대응된다. 칼럼 디코더의 ODD00 및 ODD01에서 디코딩된 128개의 칼럼 선택 라인은 셀 어레이 ODD0의 다수의 BL 및 /BL에 대응한다. 128개의 칼럼 선택 라인중 하나가 활성화되고, 이를 게이트 신호로 하는 해당 칼럼 선택 게이트가 턴온되면, 상기 칼럼 선택 게이트에 연결된 비트라인 BL 및 /비트라인 /BL상의 데이터는 LIO_O0로 전송되고, PLGIOCON에 의해 턴온 상태에 있는 글로벌 데이터 선택 게이트를 통해 GIO_O0에 실린다.
도 5a에서의 셀 어레이 ODD1는 도 4a에 도시된 ODD10 및 ODD11 서브-블록들에 대응된다. 칼럼 디코더의 ODD10 및 ODD11에서 디코딩된 128개의 칼럼 선택 라인은 셀 어레이 ODD1의 다수의 BL 및 /BL에 대응한다. 128개의 칼럼 선택 라인중 하나가 활성화되고, 이를 게이트 신호로 하는 해당 칼럼 선택 게이트가 턴온되면, 상기 칼럼 선택 게이트에 연결된 비트라인 BL 및 /비트라인 /BL상의 데이터는 LIO_O1로 전송되고, PLGIOCON에 의해 턴온 상태에 있는 글로벌 데이터 선택 게이트를 통해 GIO_O1에 실린다.
다만, DDR1-1 모드 동작에서 칼럼 디코더 ODD00 내지 ODD11 의 서브-블록 들중 하나의 서브-블록만이 선택되므로, 도 5a에서도 ODD0 어레이와 ODD1 어레이중 선택된 서브-블록에 대응하는 하나의 어레이가 선택되어, 글로벌 데이터 선에 전송된다.
또한, DDR1-1 모드 동작에서는 칼럼 디코더에 입력되는 칼럼 어드레스 CAi의 로직에 따라 동시에 2개의 칼럼 선택 라인이 활성화되므로 GIO_E0 및 GIO_E1라인 중의 하나와 GIO_O0 및 GIO_O1라인 중의 하나가 동시에 활성화되고 셀 어레이에서의 데이터가 상기 글로벌 데이터 선에 전송된다.
도 5a에 관한 설명을 읽기 동작을 중심으로 서술하였으나 쓰기 동작에서는 상술한 바와 역순의 데이터 경로를 가지게 된다. 즉 글로벌 데이터선을 통해 입력되는 데이터는 로컬 데이터선에 실리고 로컬 데이터선으로 전송된 데이터는 비트 라인을 통해 셀에 입력된다.
DDR2 모드 동작에서, EVEN0 어레이는 도 4b의 칼럼 디코더의 EVEN00 및 EVEN01 서브-블록과 대응하고 EVEN1 어레이는 칼럼 디코더의 EVEN10 및 EVEN11 서브-블록과 대응한다. ODD0 어레이는 칼럼 디코더의 ODD00 및 ODD01 서브-블록과 대응하고 ODD1 어레이는 칼럼 디코더의 ODD10 및 ODD11 서브-블록과 대응한다. 서로 대응하는 셀 어레이와 칼럼 디코더의 블록 사이의 동작은 상기 DDR1-1 모드 동작에서 설명한 바와 동일하다. 다만, 상기 도 4b에서 도시된 바와 같이 DDR2 모드 동작에서는 단위 데이터 입출력당 동시에 4개의 칼럼 선택 신호를 활성화하므로 셀 어레이들도 4개의 데이터를 동시에 글로벌 데이터 선에 전송한다. 즉, GIO_E0, GIO_E1, GIO_O0, 및 GIO_O1에 대응하는 셀 어레이들의 데이터가 실린다.
칼럼 디코더 COLDEC에서 임의의 하나의 어드레스를 무시하고 DDR1-1 동작을 하게 되면, 셀 어레이들도 칼럼 선택 신호에 따라 2개의 글로벌 라인에 데이터를 전송한다. 만일, 칼럼 디코더에서 임의의 2개의 어드레스를 무시하여 DDR2 동작을 하게 되면, 모든 셀 어레이들은 선택되고 4개의 글로벌 라인에 데이터를 전송한다.
도 5b는 상기 도 4c에서 도시한 DDR1-2 모드 동작 및 상기 도 4d에서 도시한 DDR2 모드 동작을 선택적으로 수행할 수 있는 셀 어레이들을 도시한 블록도이다.
도 5b를 참조하면, EVEN0 어레이, EVEN1 어레이, ODD0 어레이 및 ODD1 어레이가 순차적으로 배치되며, 각각의 어레이는 로컬 데이터 라인 LIO를 가진다. EVEN0 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터 라인 LIO_E0에 연결되며, LIO_E0는 글로벌 데이터 선택 게이트를 통해 글로벌 데이터 라인 GIO_E0에 연결된다. EVEN1 어레이는 다수의 칼럼 선택 게이트들을 통해 로컬 데이터 라인 LIO_E1에 연결된다. 로컬 데이터 라인 LIO_E1의 일측은 PDDR2 신호가 입력되는 인버터 INVLIO_1의 출력을 제어 신호로 하는 트랜지스터 LIOCQ1_1를 통해 글로벌 데이터 라인 GIO_E0에 연결된다. 또한, 로컬 데이터 라인 LIO_E1의 타측은 트랜지스터 LGIOCQ1_2를 통해 글로벌 데이터선 GIO_E1과 연결된다. 트랜지스터 LGIOCQ1_2의 게이트 단자에는 PLGICON 및 모드 선택 신호 PDDR2를 입력으로 하는 NAND 게이트 NANDLG1의 출력을 반전하는 인버터 INVLIO_2가 연결되고 상기 인버터 INVLIO_2의 출력을 게이트 단자의 입력으로 한다.
ODD0 어레이는 다수의 칼럼 선택 게이트를 통해 로컬 데이터 라인 LIO_O0에 연결되며, LIO_O0는 글로벌 데이터 선택 게이트를 통해 글로벌 데이터 라인 GIO_O0에 연결된다. ODD1 어레이는 다수의 칼럼 선택 게이트들을 통해 로컬 데이터 라인 LIO_O1에 연결된다. 로컬 데이터 라인 LIO_O1의 일측은 모드 선택 신호 PDDR2 신호가 입력되는 인버터 INVLIO_3의 출력을 제어 신호로 하는 트랜지스터 LIOCQ2_1을 통해 글로벌 데이터 라인 GIO_O0에 연결된다. 또한, 로컬 데이터 라인 LIO_O1의 타측은 트랜지스터 LGIOCQ2_2를 통해 글로벌 데이터 라인 GIO_O1과 연결된다. 트랜지스터 LGIOCQ2_2의 게이트 단자에는 PLGICON 및 PDDR2를 입력으로 하는 NAND 게이트 NANDLG2의 출력을 반전하는 인버터 INVLIO_4가 연결되고 상기 인버터 INVLIO_4의 출력을 게이트 단자의 입력으로 한다.
상기 DDR1-2 모드 동작에서 모드 선택 신호 PDDR2 신호는 저레벨이되므로 트랜지스터들 LIOCQ1_1 및 LIOCQ2_1에 입력되는 신호는 고레벨이 되므로 트랜지스터들 LIOCQ1_1 및 LIOCQ2_1은 턴온된다. 상기 트랜지스터들의 턴온에 의해 LIO_E0과 LIO_E1은 글로벌 데이터선 GIO_E0를 공유한다. 또한, LIO_O0과 LIO_O1은 글로벌 데이터선 GIO_O0를 공유한다. 모드 선택 신호 PDDR2가 저레벨이므로 NAND 게이트들 NANDLG1 및 NANDLG2의 출력은 고레벨이되고 트랜지스터들 LGIOCQ1_2 및 LOIOCQ2_2의 게이트에는 저레벨인 VSS가 인가되므로, 트랜지스터 LGIOCQ1_2는 오프되어 로컬 데이터선 LIO_E1과 글로벌 데이터선 GIO_E1사이에는 전기적 연결이 이루어지지 않는다. 마찬가지로 트랜지스터 LGIOCQ2_2의 오프에 의해 LIO_O1과 GIO_O1사이의 전기적 연결이 이루어지지 않는다.
DDR1-2 모드 동작에서 상기 도 5b에 도시된 각각의 셀 어레이는 상기 도 4c에 도시된 칼럼 디코더에 대응된다. 칼럼 디코더의 EVEN00 및 EVEN01에서 디코딩된 128개의 칼럼 선택 라인은 셀 어레이 EVEN0의 다수의 BL 및 /BL에 대응한다. 또한, 칼럼 디코더의 EVEN10 및 EVEN11에서 디코딩된 128개의 칼럼 선택 라인은 셀 어레이 EVEN1의 다수의 BL 및 /BL에 대응한다. 셀 어레이 EVEN0 및 EVEN1중 어느 하나가 선택되고 선택된 셀 어레이에 해당하는 128개의 칼럼 선택 라인중 하나가 활성화되면, 이를 게이트 신호로 하는 해당 칼럼 선택 게이트가 턴온된다. 셀 어레이 EVEN0가 선택된 경우에는 상기 칼럼 선택 게이트에 연결된 비트라인 BL 및 /비트라인 /BL상의 데이터는 LIO_E0로 전송되고, PLGIOCON에 의해 턴온 상태에 있는 글로벌 데이터 선택 게이트를 통해 GIO_E0에 실린다. 셀 어레이 EVEN1이 선택된 경우, 칼럼 선택 게이트에 연결된 비트라인 BL 및 /BL상의 데이터는 LIO_E1로 전송되고, LIOCQ를 통해 GIO_E0에 실린다.
또한, 셀 어레이 ODD0 및 ODD1의 어느 하나의 셀 어레이도 선택되어 해당 셀 어레이의 데이터는 GIO_O0에 실린다.
도 5b에 관한 설명을 읽기 동작을 중심으로 서술하였으나 쓰기 동작에서는 상술한 바와 역순의 데이터 경로를 가지게 된다. 즉 글로벌 데이터선을 통해 입력되는 데이터는 로컬 데이터선에 실리고 로컬 데이터선으로 전송된 데이터는 비트 라인을 통해 셀에 입력된다.
DDR2 모드 동작에서 PDDR2 신호는 고레벨이되므로 트랜지스터들 LIOCQ1_1 및 LIOCQ2_1에 입력되는 신호는 저레벨이 되고 트랜지스터들 LIOCQ1_1 및 LIOCQ2_1은 턴오프된다. 상기 트랜지스터들의 턴오프에 의해 LIO_E0는 GIO_E0에 연결되고 LIO_E1은 GIO_E1에 연결된다. 또한, LIO_O0는 GIO_O0에 연결되고 LIO_O1은 글로벌 데이터선 GIO_O에 연결된다. PDDR2가 고레벨이므로 NAND 게이트 NANDLG1의 및 인버터 INVLIO_2를 통해 PLGIOCON 신호는 트랜지스터 LIOCQ1_2의 게이트에 인가된다.
EVEN0 어레이는 도 4d의 칼럼 디코더의 EVEN00 및 EVEN01 서브-블록과 대응하고 EVEN1 어레이는 칼럼 디코더의 EVEN10 및 EVEN11 서브-블록과 대응한다. ODD0 어레이는 칼럼 디코더의 ODD00 및 ODD01 서브-블록과 대응하고 ODD1 어레이는 칼럼 디코더의 ODD10 및 ODD11 서브-블록과 대응한다. 서로 대응하는 셀 어레이와 칼럼 디코더의 블록 사이의 동작은 상기 DDR1 모드 동작에서 설명한 바와 동일하다. 다만, 상기 도 4d에서 도시된 바와 같이 DDR2 모드 동작에서는 단위 데이터 입출력당 동시에 4개의 칼럼 선택 신호를 활성화하므로 셀 어레이들도 4개의 데이터를 동시에 글로벌 데이터 선에 전송한다. 즉, GIO_E0, GIO_E1, GIO_O0, 및 GIO_O1에 대응하는 셀 어레이들의 데이터가 실린다.
칼럼 디코더에서 임의의 1비트를 무시하여 DDR1 동작을 하게 되면, 셀 어레이들도 칼럼 선택 신호에 따라 2개의 글로벌 라인에 데이터를 전송한다. 다만, 상기 도 5a에서의 DDR1-1 모드 동작에서는 GIO_E0 또는 GIO_E1중 하나의 라인이 셀 어레이에 따라 선택적으로 활성화되고 동시에 GIO_O0 또는 GIO_01중의 어느 하나가 선택적로 활성화되는데 반해, 상기 도 5b에서의 DDR1-2 모드 동작에서는 셀 어레이의 선택에 무관하게 GIO_E0 및 GIO_O0라인들만이 활성화된다. 만일, 칼럼 디코더에서 임의의 2비트를 무시하여 DDR2 동작을 하게 되면, 모든 셀 어레이들은 선택되고 4개의 글로벌 라인에 데이터를 전송한다.
실시예 5
도 6은 본 발명의 제5 실시예에 따른 데이터 입력 래치 DIN LATCH를 도시한 회로도이다.
도 6을 참조하면, 데이터 입력 래치 DIN LATCH는 내부클럭 PCLKDS에 따라 2개의 데이터를 프리페치하기 위한 제1 프리페치부 PREFETCH1, 모드 선택 신호에 따라 제1 프리페치부의 출력을 선택적으로 프리페치하기 위한 제2 프리페치부 PREFETCH2 및 모드 선택 신호에 따라 제2 프리페치부 PREFETCH2의 동작을 제어하기 위한 프리페치 제어신호 생성부 PRCONGN을 포함한다.
데이터 입력 샘플링 회로 DIN SAMPLING에 의해 형성된 F0, F1, S0 및 S1 데이터는 내부 클럭 PCLKDS에 동기하여 DIN_F 단자 및 DINB_S 단자를 통해 입력된다. 상기 DIN LATCH는 DDR1 모드 동작에서는 시간에 따라 순차적으로 입력되는 F0 데이터와 S0 데이터를 상기 PCLKDS에 동기시켜서 동시에 출력하며, DDR2 모드 동작에서는 순차적으로 입력되는 F0, S0, F1 및 S1 데이터를 PCLKDS에 동기시켜서 동시에 출력한다.
상기 제1 프리페치부 PREFETCH1은 입력단자 DIN_F로 입력되는 F데이터를 지연시키기 위한 타이밍 지연회로, 상기 타이밍 지연회로를 통과한 상기 F데이터를 입력으로 하여 이를 프리페치하기 위한 제1 플립-플롭 F/FIL1 및 입력단자 DINB_S로 입력되는 S데이터를 입력으로 하여 이를 프리페치하기 위한 제2 플립-플롭 F/FIL2를 포함한다.
상기 제2 프리페치부 PREFETCH2는 모드 선택 신호에 따라 제1 플립-플롭 F/FIL1의 출력을 프리페치하거나 동작이 차단되는 제3 플립-플롭 F/FIL3 및 모드 선택 신호에 따라 제2 플립-플롭 F/FIL2의 출력을 프리페치하거나 동작이 차단되는 제4 플립-플롭F/FIL4을 포함한다.
상기 프리페치 제어신호 생성부 PRCONGN은 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 제3 플립-플롭 F/FIL3 및 제4 플립-플롭 F/FIL4의 동작을 차단한다. 또한, 프리페치 제어신호 생성부 PRCONGN은 모드 선택 신호가 DDR2 동작을 요구하는 경우, 제3 플립-플롭 F/FIL3이 제1 플립-플롭 F/FIL1의 출력 데이터를 프리페치하게 하고, 제4 플립-플롭 F/FIL4가 제2 플립-플롭 F/FIL2의 출력 데이터를 프리페치하게 한다.
도 7a 및 도 7b는 본 발명의 제5 실시예에 따른 DDR1 모드 또는 DDR2 모드에서의 데이터 입력 래치 DIN LATCH의 동작을 설명하기 위한 타이밍도들이다.
도 6 및 도 7a를 참조하여 DDR1 모드에서의 데이터 입력 래치 DIN LATCH의 동작을 설명한다.
DDR1 모드 동작에서 하나의 DQ에 2버스트로 입력된 데이터는 DIN SAMPLING회로를 거치면 DIN_F 단자에 F0 데이터가 입력되고, DINB_S 단자에 S0 데이터가 입력된다.
PCLKDS가 입력되는 NAND 게이트 NANDCKDS1의 일측 단자는 VDD 또는 고레벨이 입력되므로 인버터 INVCKDS1 및 INVCKDS2를 통과한 신호는 상기 PCLKDS의 반전된 클럭이 된다. 또한 인버터 INVCKDS3을 통과한 신호는 상기 NAND 게이트 및 인버터에서의 지연시간을 무시한다면, PCLKDS와 동일 위상을 가진 클럭이 된다.
PCLKDS의 클럭0의 하강 에지에서 동기되어 DIN_F에 입력된 F0 데이터는 인버터 INVILF를 통해 전송 게이트 TGIL0에 입력된다. TGIL0는 PCLKDS의 고레벨에서 턴온되고 저레벨에서 턴오프되므로 PCLKDS의 클럭1의 상승 에지에서 F0 데이터를 샘플링하고 래치 LATLF에서 이를 래치한다. 전송 게이트 TGILF1은 PCLKDS의 저레벨에서 턴온되고 고레벨에서 턴오프되므로, 클럭1의 하강 에지에서 LATLF에 래치된 F0 데이터를 샘플링한다. TGILF1에 의해 샘플링된 F0 데이터는 래치 LATILF1에 홀딩된다. 전송 게이트 TGILE1은 PCLKDS의 고레벨에서 턴온되고 저레벨에서 턴오프되므로 PCLKDS의 클럭2의 상승 에지에서 F0 데이터를 샘플링하고 래치 LATILE1에서 래치한 다음, 이를 DIN_F1단자로 출력한다. 따라서 F0 데이터는 PCLKDS의 클럭2의 상승 에지에 동기되어 출력된다.
또한, DDR1 모드 동작에서 PDDR2는 저레벨이므로 상기 프리페치 제어신호 생성부의 NAND 게이트 NANDCKDS2를 통해 내부클럭 PCLKDS는 전송되지 않는다.
PCLKDS의 클럭1의 상승 에지에서 동기되어 DINB_S에 입력된 S0 데이터는 인버터 INVILS를 통해 전송 게이트 TGILF2에 입력된다. TGILF2는 PCLKDS의 저레벨에서 턴온되고 고레벨에서 턴오프되므로 PCLKDS의 클럭1의 하강 에지에서 S0 데이터를 샘플링하고 래치 LATILF2에서 이를 래치한다. 전송 게이트 TGILE2은 PCLKDS의 고레벨에서 턴온되고 저레벨에서 턴오프되므로, 클럭2의 상승 에지에서 LATILF2에 래치된 S0 데이터를 샘플링한다. TGILE2에 의해 샘플링된 S0 데이터는 래치 LATILE2에서 래치된 다음, 이를 DIN_S1단자로 출력한다. 따라서 S0 데이터는 PCLKDS의 클럭2의 상승 에지에 동기되어 출력된다.
도 6 및 도 7b를 참조하여 DDR2 모드에서의 데이터 입력 래치 DIN LATCH의 동작을 설명한다.
DDR2 모드 동작에서 하나의 DQ에 4버스트로 입력된 데이터는 DIN Sampling 회로를 거치면 DIN_F 단자에 F0 데이터 및 F1 데이터가 연속하여 입력되고, DINB_S 단자에 S0 데이터 및 S1 데이터가 연속하여 입력된다.
DDR2 모드 동작에서, DIN_F 단자로 내부 클럭 PCLKDS에 동기되어 연속으로 입력되는 데이터 F0 및 F1은 DIN_F1단자 및 DIN_F0단자로 출력된다. 상기 데이터 F0는 플립-플롭 F/FIL1 및 F/FIL3를 통해 DIN_F0으로 출력되며, 데이터 F1은 플립-플롭 F/FIL1을 통해 DIN_F1으로 출력된다. 즉, DDR2 모드 동작에서는 플립-플롭 F/FIL3 및 F/FIL4는 PCLKDS에 따라 데이터들을 샘플링하고 홀딩하는 기능을 수행한다.
DDR2 모드 동작에서 DIN_F 단자로 입력된 F0 및 F1 데이터의 플립-플롭 F/FIL1에서의 전송과정은 상기 DDR1에서의 동작과 동일하다. 다만, DDR2 모드에서는 PDDR2가 고레벨이 되므로 상기 프리페치 제어신호 생성부의 NAND 게이트 NANDCKDS2는 입력되는 PCLKDS를 전송할 수 있으므로 PCLKDS는 NANDCKDS2, 인버터 INVCKDS4 및 INVCKDS5를 통해 반전된 클럭을 플립-플롭 F/FIL3과 F/FIL4에 제공하고, NANDCKDS2 및 인버터 INVCKDS6을 통해 위상이 동일한 클럭을 플립-플롭 F/FIL3과 F/FIL4에 제공한다.
PCLKDS의 클럭0의 하강 에지에서 동기되어 입력된 데이터 F0는 인버터 INVIL0, 전송 게이트 TGIL0, 래치 LATILF 및 플립-플롭 F/FIL1를 거쳐, 상기 플립-플롭 F/FIL1의 전송 게이트 TGILE1에 의해 PCLKDS의 클럭2의 상승 에지에서 샘플링되고 래치 LATILE1에서 홀딩된다.
한편, DIN_F 단자에 데이터 F0보다 1클럭 지연되어 입력되는 데이터 F1은 PCLKDS의 클럭1의 하강 에지에서 DIN_F 단자에 입력된다. 상기 데이터 F1은 PCLKDS의 클럭2의 상승 에지에서 전송 게이트 TGIL0에 의해 샘플링된다. 상기 TGIL0에 의해 샘플링된 데이터 F1은 PCLKDS의 클럭2의 고레벨 구간동안 래치 LATILF에서 홀딩된다.
래치 LATILE1에 홀딩된 데이터 F0는 클럭2의 하강 에지에서 전송 게이트 TGILF3에 의해 샘플링되고 클럭2의 저레벨 구간 동안 래치 LATILF3에 의해 홀딩된다. PCLKDS의 클럭2의 고레벨 구간 동안 래치 LATLF에서 홀딩된 데이터 F1은 클럭2의 하강 에지에서 전송 게이트 TGILF1에 의해 샘플링되고 래치 LATILF1에 의해 클럭2의 저레벨 구간 동안 홀딩된다.
래치 LATILF3에 의해 홀딩된 데이터 F0는 PCLKDS의 클럭3의 상승 에지에서 전송 게이트 TGILE3에 의해 샘플링되고, 래치 LATILE3을 통해 DIN_F0 단자로 출력된다. 또한, 래치 LATILF1에 의해 클럭2의 저레벨 구간 동안 홀딩된 데이터 F1은 클럭3의 상승 에지에서 샘플링되고, 래치 LATIE1을 통해 DIN_F1 단자로 출력된다.
DDR2 모드 동작에서, DINB_S 단자로 내부 클럭 PCLKDS에 동기되어 연속으로 입력되는 데이터 S0 및 S1은 DIN_S0단자 및 DIN_S1단자로 출력된다. 상기 데이터 S0는 플립-플롭 F/FIL2 및 F/FIL4를 통해 DIN_S0으로 출력되며, 데이터 S1은 플립-플롭 F/FIL2을 통해 DIN_S1으로 출력된다. 즉, DDR2 모드 동작에서는 플립-플롭 F/FIL2 및 F/FIL4는 PCLKDS에 따라 데이터들을 샘플링하고 홀딩하는 기능을 수행한다.
PCLKDS의 클럭1의 상승 에지에서 동기되어 입력된 데이터 S0는 인버터 INVILS 및 플립-플롭 F/FIL2를 거쳐, 상기 플립-플롭 F/FIL2의 전송 게이트 TGILE2에 의해 PCLKDS의 클럭2의 상승 에지에서 샘플링되고 래치 LATILE2에서 홀딩된다.
한편, DINB_S 단자에 데이터 S0보다 1클럭 지연되어 입력되는 데이터 S1은 PCLKDS의 클럭2의 상승 에지에서 DINB_S 단자에 입력된다. 상기 데이터 S1은 PCLKDS의 클럭2의 하강 에지에서 전송 게이트 TGILF2에 의해 샘플링된다. 상기 TGILF2에 의해 샘플링된 데이터 S1은 PCLKDS의 클럭2의 저레벨 구간동안 래치 LATILF2에서 홀딩된다. 래치 LATILE2에 홀딩된 데이터 S0는 클럭2의 하강 에지에서 전송 게이트 TGILF4에 의해 샘플링되고 클럭2의 저레벨 구간 동안 래치 LATILF4에 의해 홀딩된다.
PCLKDS의 클럭2의 저레벨 구간 동안 래치 LATILF2에서 홀딩된 데이터 S1은 클럭3의 상승 에지에서 전송 게이트 TGILE2에 의해 샘플링되고 래치 LATILE2를 통해 DIN_S1 단자로 출력된다. 래치 LATILF4에 의해 홀딩된 데이터 S0는 PCLKDS의 클럭3의 상승 에지에서 전송 게이트 TGILE4에 의해 샘플링되고, 래치 LATILE4을 통해 DIN_S0 단자로 출력된다.
상술한 바와 같이, DDR1에서 PCLKDS에 동기된 데이터 F0는 한주기동안 DIN_F 단자로 입력되고 데이터 S0는 상기 데이터 F0보다 1/2 클록 지연되어 DINB_S 단자에 입력된다. 데이터 F0는 DIN LATCH에서 1.5클럭 지연되어 DIN_F1단자로 출력되고, 데이터 S0는 DIN LATCH에서 1클럭 지연되어 DIN_S1단자로 출력된다. 따라서 데이터 F0와 S0는 PCLKDS에 동기되어 동시에 출력되어 2 비트 프리페치된다.
DDR2 동작에서는 PCLKDS에 동기된 데이터 F0 및 상기 F0보다 1클럭 지연된 데이터 F1은 DIN_F 단자로 입력되고 데이터 S0 및 상기 S0보다 1클럭 지연된 데이터 S1은 DINB_S 단자로 입력된다. 데이터 S0는 데이터 F0보다 0.5클럭 지연되어 입력되며, 상기 데이터 S1은 상기 데이터 F1보다 0.5클럭 지연되어 입력된다. 데이터 F0는 DIN LATCH에서 2.5클럭 지연되어 DIN_F0단자로 출력되고, 데이터 F1은 DIN LATCH에서 1.5클럭 지연되어 DIN_F1단자로 출력된다. 데이터 S0는 DIN LATCH에서 2클럭 지연되어 DIN_S0단자로 출력되고, 데이터 S1은 DIN LATCH에서 1클럭 지연되어 DIN_S1단자로 출력된다. 따라서 데이터 F0, F1, S0 및 S1은 PCLKDS에 동기되어 동시에 출력되어 4 비트 프리페치된다.
실시예 6
도 8은 본 발명의 제6 실시예에 따른 입력 오더링부 DIN ORDERING을 도시한 회로도이다.
도 8을 참조하면, 입력 오더링부 DIN ORDERING은 오더링 입력 발생부 ODIG, 제어 신호 발생부 CTLDG 및 데이터 선택부 DSEL를 포함한다.
오더링 입력 발생부 ODIG는 DIN LATCH에서 출력된 신호 F0 및 S0, 또는 F0, S0, F1 및 S1을 입력하여 SDRAM의 동작 모드에 따라 오더링 입력 데이터들을 출력한다.
제어 신호 발생부 CTLDG는 칼럼 프리디코더에서 생성되고 칼럼 디코딩 과정에서 무시된 CAi를 이용하여 데이터 선택부 DSEL의 전송 게이트를 제어하는 신호를 발생한다.
데이터 선택부 DSEL은 상기 제어 신호 발생부 CTLDG에서 발생한 제어 신호에 따라 오더링 입력 발생부 ODIG에서 발생한 오더링 입력 데이터들을 선택하여 DID_0, DID_1, DID_2 및 DID_3 라인으로 출력한다.
오더링 입력 발생부 ODIG는 제1 입력 발생부 ODG1, 제2 입력 발생부 ODG2, 제3 입력 발생부 ODG3, 제4 입력 발생부 ODG4 및 제5 입력 발생부 ODG5를 포함한다. 제1 입력 발생부 ODG1은 모드 선택 신호에 따라 데이터 입력 래치에 최초로 입력된 데이터를 선택하고, 제2 입력 발생부 ODG2는 모드 선택 신호에 따라 데이터 입력 래치에 두 번째로 입력된 데이터를 선택하며, 제3 입력 발생부 ODG3은 모드 선택 신호에 따라 데이터 선택이 차단되거나 상기 데이터 입력 래치에 세 번째로 입력된 데이터를 선택한다. 또한, 제4 입력 발생부 ODG4는 모드 선택 신호에 따라 데이터 선택이 차단되거나 상기 데이터 입력 래치에 네 번째로 입력된 데이터를 선택하며, 제5 입력 발생부 ODG5는 모드 선택 신호에 관계없이 상기 데이터 입력 래치에 마지막으로 입력된 데이터를 선택한다.
제1 입력 발생부 ODG1은 상기 DIN LATCH의 출력 단자들 중의 하나인 DIN_F0상의 데이터 및 DDR2 모드 선택 신호인 PDDR2를 입력으로 하는 NAND 게이트 NANDG1_1, DIN_F1 및 DDR1 모드 선택 신호인 PDDR1을 입력으로 하는 NAND 게이트 NANDG1_2 및 상기 NAND 게이트 NANDG1_1 과 NANDG1_2의 출력들을 입력으로 가지는 NAND 게이트 NANDG1_3로 구성된다. DDR1 모드 동작시, 제1 입력 발생부 ODG1은 DIN_F1의 데이터를 선택하여 DIN_FOD 라인으로 출력한다. 또한, DDR2 모드 동작시에는 DIN_F0의 데이터를 선택하여 DIN_FOD 라인으로 출력한다.
제2 입력 발생부 ODG2은 상기 DIN LATCH의 출력 단자들 중의 하나인 DIN_S0상의 데이터 및 DDR2 모드 선택 신호인 PDDR2를 입력으로 하는 NAND 게이트 NANDG2_1, DIN_S1 및 DDR1 모드 선택 신호인 PDDR1을 입력으로 하는 NAND 게이트 NANDG2_2 및 상기 NAND 게이트 NANDG2_1 과 NANDG2_2의 출력들을 입력으로 하는 NAND 게이트 NANDG2_3으로 구성된다. DDR1 모드 동작시, 제2 입력 발생부 ODG2은 DIN_S1의 데이터를 선택하여 DIN_SOD 라인으로 출력한다. 또한, DDR2 모드 동작시에는 DIN_S0의 데이터를 선택하여 DIN_SOD 라인으로 출력한다.
제3 입력 발생부 ODG3은 상기 DIN LATCH의 출력 단자들 중의 하나인 DIN_F1상의 데이터 및 DDR2 모드 선택 신호인 PDDR2를 입력으로 하는 NAND 게이트 NANDG3_1, 상기 NANDG3_1의 출력과 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDG3_2로 구성된다. DDR2 모드 동작시, 제3 입력 발생부 ODG3은 DIN_F1의 데이터를 선택하여 DIN_F1D 라인으로 출력한다. 그러나, DDR1 모드 동작시에는 DIN데이터의 선택이 없으므로 DIN_F1D 라인에는 저레벨이 출력된다.
제4 입력 발생부 ODG4은 상기 DIN LATCH의 출력 단자들 중의 하나인 DIN_S1 상의 데이터 및 DDR2 모드 선택 신호인 PDDR2를 입력으로 하는 NAND 게이트 NANDG4_1, 상기 NANDG4_1의 출력과 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDG4_2로 구성된다. DDR2 모드 동작시, 제4 입력 발생부 ODG4은 DIN_S1의 데이터를 선택하여 DIN_S1D 라인으로 출력한다. 그러나, DDR1 모드 동작시에는 DIN데이터의 선택이 없으므로 DIN_S1D 라인에는 저레벨이 출력된다.
제5 입력 발생부 ODG5은 상기 DIN LATCH의 출력 단자들 중의 하나인 DIN_S1상의 데이터 및 VDD를 입력으로 하는 NAND 게이트 NANDG5_1 및 상기 NAND 게이트 NANDG5_1의 출력과 VDD를 입력으로 하는 NAND 게이트 NANDG5_2로 구성된다. DDR1 모드 동작 또는 DDR2 모드 동작에 무관하게, 제5 입력 발생부 ODG5는 DIN_S1의 데이터를 선택하여 DIN_S1DD 라인으로 출력한다.
제어 신호 발생부 CTLDG는 제1 게이트 제어 신호 발생부 CTLDGG1, 제2 게이트 제어 신호 발생부 CTLDGG2, 제3 게이트 제어 신호 발생부 CTLDGG3 및 제4 게이트 제어 신호 발생부 CTLDGG4로 구성된다.
제1 게이트 제어 신호 발생부 CTLDGG1는 NOR 게이트 NORG1, 인버터 INVDG1, NAND 게이트 NANCKG1_1, 인버터 INVCKG1_1, NAND 게이트 NANCKG1_2 및 인버터 INVCKG1_2로 구성된다.
NOR 게이트 NORG1은 칼럼 프리디코더의 출력인 CA1 및 DDR1 모드 선택 신호인 PDDR1을 입력으로하며, 인버터 INVDG1는 NOR 게이트 NORG1의 출력을 입력으로 한다. NAND 게이트 NANCKG1_1의 입력은 칼럼 프리디코더의 출력인 CA0, 인버터 INVDG1의 출력 및 VDD 또는 고레벨의 전압이다. 상기 NAND 게이트 NANCKG1_1의 출력은 인버터 INVCKG1_1을 통해 NAND 게이트 NANCKG1_2에 입력된다. NAND 게이트 NANCKG1_2은 PCLKD와 PWRITE 신호가 입력되는 NAND 게이트 NANG의 출력이 인버터 INVPD를 통해 반전된 신호 PCLKD1을 또 다른 입력 신호로 한다. NAND 게이트 NANCKG1_2의 출력은 데이터 선택부 DSEL로 입력되며, 인버터 INVCKG1_2를 거친 신호 또한 데이터 선택부 DSEL로 입력된다. PWRITE 커맨드가 입력되면 NAND 게이트 NANG는 입력인 PCLKD를 반전하여 인버터 INVPD에 전송하고 상기 인버터 INVPD는 PCLKD1을 NAND 게이트 NANCKG1_2에 전송한다.
제2 게이트 제어 신호 발생부 CTLDGG2는 NOR 게이트 NORG1, 인버터 INVDG1, NAND 게이트 NANCKG2_1, 인버터 INVCKG2_1, NAND 게이트 NANCKG2_2 및 인버터 INVCKG2_2로 구성된다. 실시의 형태에 따라 제2 게이트 제어 신호 발생부 CTLDGG2는 NOR 게이트 NORG1, 인버터 INVDG1을 제1 게이트 제어 신호 발생부 CTLDGG1과 공통으로 가질 수 있거나, 독립적으로 가질 수 있다.
NOR 게이트 NORG1는 칼럼 프리디코더의 출력인 CA1 및 DDR1 모드 선택 신호인 PDDR1을 입력으로하며, 인버터 INVDG1는 NOR 게이트 NORG1의 출력을 입력으로 한다. NAND 게이트 NANCKG2_1의 입력은 칼럼 프리디코더의 출력인 CA0의 반전된 신호인 CA0B, 인버터 INVDG1의 출력 및 DDR2 모드 선택 신호인 PDDR2이다. 상기 NAND 게이트 NANCKG2_1의 출력은 인버터 INVCKG2_1을 통해 NAND 게이트 NANCKG2_2에 입력된다. NAND 게이트 NANCKG2_2는 PCLKD와 PWRITE 신호가 입력되는 NAND 게이트 NANG의 출력이 인버터 INVPD를 통해 반전된 신호 PCLKD1을 또 다른 입력 신호로 가진다. NAND 게이트 NANCKG2_2의 출력은 데이터 선택부 DSEL로 입력되며, 인버터 INVCKG2_2를 거친 신호 또한 데이터 선택부 DSEL로 입력된다. PWRITE 커맨드가 입력되면 NAND 게이트 NANG는 입력인 PCLKD를 반전하여 인버터 INVPD에 전송하고 상기 인버터 INVPD는 PCLKD1을 NAND 게이트 NANCKG2_2에 전송한다.
제3 게이트 제어 신호 발생부 CTLDGG3은 NAND 게이트 NANCKG, NAND 게이트 NANCKG3_1, 인버터 INVCKG3_1, NAND 게이트 NANCKG3_2 및 인버터 INVCKG3_2로 구성된다. NAND 게이트 NANCKG는 칼럼 프리디코더의 출력인 CA1 및 DDR2 모드 선택 신호인 PDDR2를 입력으로 가진다. NAND 게이트 NANCKG3_1의 입력은 NAND 게이트 NANCKG의 출력, 칼럼 프리디코더의 출력인 CA0 및 DDR2 모드 선택 신호인 PDDR2이다. 상기 NAND 게이트 NANCKG3_1의 출력은 인버터 INVCKG3_1을 통해 NAND 게이트 NANCKG3_2에 입력된다. NAND 게이트 NANCKG3_2는 인버터 INVPD의 출력 신호인 PCLKD1을 또 다른 입력 신호로 가진다. NAND 게이트 NANCKG3_2의 출력은 데이터 선택부 DSEL로 입력되며, 인버터 INVCKG3_2를 거친 신호 또한 데이터 선택부 DSEL로 입력된다. PWRITE 커맨드가 입력되면 NAND 게이트 NANG는 입력인 PCLKD를 반전하여 인버터 INVPD에 전송하고 상기 인버터 INVPD는 PCLKD1을 NAND 게이트 NANCKG3_2에 전송한다.
제4 게이트 제어 신호 발생부 CTLDGG4는 NAND 게이트 NANCKG, NAND 게이트 NANCKG4_1, 인버터 INVCKG4_1, NAND 게이트 NANCKG4_2 및 인버터 INVCKG4_2로 구성된다. 실시의 형태에 따라 제4 게이트 제어 신호 발생부 CTLDGG4는 NAND 게이트 NANCKG를 제3 게이트 제어 신호 발생부 CTLDGG3과 공통으로 가질 수 있거나, 독립적으로 가질 수 있다.
NAND 게이트 NANCKG는 칼럼 프리디코더의 출력인 CA1 및 DDR2 모드 선택 신호인 PDDR2을 입력으로 가진다. NAND 게이트 NANCKG4_1의 입력은 NAND 게이트 NANCKG의 출력, 칼럼 프리디코더의 출력인 CA0의 반전된 신호 CA0B, 및 VDD 또는 고레벨의 전압이 된다. 상기 NAND 게이트 NANCKG4_1의 출력은 인버터 INVCKG4_1을 통해 NAND 게이트 NANCKG4_2에 입력된다. NAND 게이트 NANCKG4_2는 인버터 INVPD의 출력 신호인 PCLKD1을 또 다른 입력 신호로 가진다. NAND 게이트 NANCKG4_2의 출력은 데이터 선택부 DSEL로 입력되며, 인버터 INVCKG4_2를 거친 신호 또한 데이터 선택부 DSEL로 입력된다. PWRITE 커맨드가 입력되면 NAND 게이트 NANG는 입력인 PCLKD를 반전하여 인버터 INVPD에 전송하고 상기 인버터 INVPD는 PCLKD1을 NAND 게이트 NANCKG4_2에 전송한다.
데이터 선택부 DSEL은 제1 데이터 선택 출력부 DSELO1, 제2 데이터 선택 출력부 DSELO2, 제3 데이터 선택 출력부 DSELO3 및 제4 데이터 선택 출력부 DSELO4를 포함한다.
제1 데이터 선택 출력부 DSELO1은 제4 게이트 제어 신호 발생부 CLKDGG4로부터 제어 신호를 받는 전송 게이트 TGSEL1_1, 제3 게이트 제어 신호 발생부 CLKDGG3로부터 제어 신호를 받는 전송 게이트 TGSEL1_2, 제2 게이트 제어 신호 발생부 CLKDGG2로부터 제어 신호를 받는 전송 게이트 TGSEL1_3, 제1 게이트 제어 신호 발생부 CLKDGG1로부터 제어 신호를 받는 전송 게이트 TGSEL1_4, 상기 전송 게이트들에 공통으로 연결된 래치 LATSEL1 및 상기 래치 LATSEL1의 출력을 반전하는 인버터 INVSEL1으로 구성된다.
또한, 전송 게이트 TGSEL1_1에는 제1 입력 발생부 ODG1의 DIN_F0D라인이 연결되며, 전송 게이트 TGSEL1_2에는 제2 입력 발생부 ODG2의 DIN_S0D라인이 연결된다. 또한 전송 게이트 TGSEL1_3에는 제3 입력 발생부 ODG3의 DIN_F1D라인이 연결되고, 전송 게이트 TGSEL1_4에는 제5 입력 발생부 ODG5의 DIN_S1DD라인이 연결된다.
제2 데이터 선택 출력부 DSELO2은 제4 게이트 제어 신호 발생부 CLKDGG4로부터 제어 신호를 받는 전송 게이트 TGSEL2_1, 제3 게이트 제어 신호 발생부 CLKDGG3로부터 제어 신호를 받는 전송 게이트 TGSEL2_2, 제2 게이트 제어 신호 발생부 CLKDGG2로부터 제어 신호를 받는 전송 게이트 TGSEL2_3, 제1 게이트 제어 신호 발생부 CLKDGG1로부터 제어 신호를 받는 전송 게이트 TGSEL2_4, 상기 전송 게이트들에 공통으로 연결된 래치 LATSEL2 및 상기 래치 LATSEL2의 출력을 반전하는 인버터 INVSEL2로 구성된다.
또한, 전송 게이트 TGSEL2_1에는 제2 입력 발생부 ODG2의 DIN_S0D라인이 연결되며, 전송 게이트 TGSEL2_2에는 제3 입력 발생부 ODG3의 DIN_F1D라인이 연결된다. 또한 전송 게이트 TGSEL2_3에는 제4 입력 발생부 ODG4의 DIN_S1D라인이 연결되고, 전송 게이트 TGSEL2_4에는 제1 입력 발생부 ODG1의 DIN_F0D라인이 연결된다.
제3 데이터 선택 출력부 DSELO3은 제4 게이트 제어 신호 발생부 CLKDGG4로부터 제어 신호를 받는 전송 게이트 TGSEL3_1, 제3 게이트 제어 신호 발생부 CLKDGG3로부터 제어 신호를 받는 전송 게이트 TGSEL3_2, 제2 게이트 제어 신호 발생부 CLKDGG2로부터 제어 신호를 받는 전송 게이트 TGSEL3_3, 제1 게이트 제어 신호 발생부 CLKDGG1로부터 제어 신호를 받는 전송 게이트 TGSEL3_4, 상기 전송 게이트들에 공통으로 연결된 래치 LATSEL3 및 상기 래치 LATSEL3의 출력을 반전하는 인버터 INVSEL3으로 구성된다.
또한, 전송 게이트 TGSEL3_1에는 제3 입력 발생부 ODG3의 DIN_F1D라인이 연결되며, 전송 게이트 TGSEL3_2에는 제4 입력 발생부 ODG4의 DIN_S1D라인이 연결된다. 또한 전송 게이트 TGSEL3_3에는 제1 입력 발생부 ODG1의 DIN_F0D라인이 연결되고, 전송 게이트 TGSEL3_4에는 제2 입력 발생부 ODG2의 DIN_S0D라인이 연결된다.
제4 데이터 선택 출력부 DSELO4는 제4 게이트 제어 신호 발생부 CLKDGG4로부터 제어 신호를 받는 전송 게이트 TGSEL4_1, 제3 게이트 제어 신호 발생부 CLKDGG3로부터 제어 신호를 받는 전송 게이트 TGSEL4_2, 제2 게이트 제어 신호 발생부 CLKDGG2로부터 제어 신호를 받는 전송 게이트 TGSEL4_3, 제1 게이트 제어 신호 발생부 CLKDGG1로부터 제어 신호를 받는 전송 게이트 TGSEL4_4, 상기 전송 게이트들에 공통으로 연결된 래치 LATSEL4 및 상기 래치 LATSEL4의 출력을 반전하는 인버터 INVSEL4로 구성된다.
또한, 전송 게이트 TGSEL4_1에는 제4 입력 발생부 ODG4의 DIN_S1D라인이 연결되며, 전송 게이트 TGSEL4_2에는 제1 입력 발생부 ODG1의 DIN_F0D라인이 연결된다. 또한 전송 게이트 TGSEL4_3에는 제2 입력 발생부 ODG2의 DIN_S0D라인이 연결되고, 전송 게이트 TGSEL4_4에는 제3 입력 발생부 ODG3의 DIN_F1D라인이 연결된다.
도 9a 및 도 9b는 본 발명의 제6 실시예에 따른 입력 오더링부 DIN ORDERING의 동작을 설명하기 위한 함수표들이다.
도 9a는 본 실시예에 따른 입력 오더링부 DIN ORDERING의 DDR1 동작을 설명하기 위한 함수표이다. 입력 오더링부의 DDR1 동작은 상기 도 8 및 도 9a를 참조하여 설명한다.
DDR1 모드 동작에서, 모드 선택 신호 PDDR1은 고레벨이되고, PDDR2는 저레벨이된다. PDDR2가 저레벨이므로 상기 제2 및 제3 게이트 제어 신호 발생부는 입력 신호를 전송할 수 없게 된다. 즉, NAND 게이트들 NANCKG2_1 및 NANCKG3_1의 출력은 나머지 입력에 관계없이 고레벨이 되며, 제2 및 제3 게이트 제어 신호 발생부의 출력을 제어 입력으로 하는 데이터 선택부의 전송 게이트들은 턴오프된다. 따라서 제1 및 제4 게이트 제어 신호 발생부만이 전송 게이트들의 동작을 제어한다.
내부 쓰기 커맨드 PWRITE가 활성화되면 NAND 게이트 NANG는 내부 클럭 PCLKD를 인버터 INVPD를 통해 제어 신호 발생부 CTLDG의 NAND 게이트들 NANCKG1_2, NANCKG2_2, NANCKG3_2 및 NANCKG4_2의 입력단에 전송한다. 다만, 제2 및 제3 게이트 제어 신호 발생부는 데이터 선택부의 전송 게이트들을 제어할 수 없으므로, NAND 게이트들 NANCKG1_2 및 NANCKG4_2 만이 입력되는 PCKLD1에 따라 동작한다.
상기 제1 및 제2 게이트 제어 신호 발생부의 NOR 게이트 NORG1에 PDDR1의 고레벨이 입력되므로 상기 NOR 게이트 NORG1은 칼럼 프리디코더의 출력 CA1을 전송할 수 없으며, NAND 게이트 NANCKG1_1 및 NANCKG2_1에 고레벨만을 입력한다. DDR1 모드 동작에서 NAND 게이트 NANCKG2_1의 출력은 항상 고레벨이 되므로 NOR 게이트에 의한 NAND 게이트 NANCKG2_1의 동작은 의미가 없게 된다.
또한 제3 및 제4 게이트 제어 신호 발생부의 NAND 게이트 NANCKG에 입력되는 PDDR2 신호는 저레벨이므로 NANCKG는 다른 입력 CA1에 관계없이 고레벨이 된다. 고레벨의 상기 NAND 게이트 NANCKG의 출력은 제3 게이트 제어 신호 발생부의 NANCKG3_1에 입력되고, 제4 게이트 제어 신호 발생부의 NANCKG4_1에 입력된다. 다만 제3 게이트 제어 신호 발생부는 DDR1 동작에서 데이터 선택부 DSEL의 전송 게이트들을 제어할 수 없으므로 상기 NAND 게이트 NANCKG3_1의 동작은 의미가 없게된다.
DDR1 모드 동작에서 칼럼 디코딩시 무시된 CA0가 저레벨이면, 제4 게이트 제어 신호 발생부의 NAND 게이트 NANCKG4_1의 출력은 저레벨이되고, 이 출력은 인버터 INVCKG4_1을 통해 NANCKG4_2에 입력된다. NANCKG4_2에 입력되는 PCLKD1의 고레벨 구간 동안 저레벨의 CA0는 인버터 INVCKG4_2로 전송되고, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_1, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_1, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_1 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_1 들을 턴온한다.
DDR1 모드 동작에서 제1 입력 발생부 ODG1은 DIN_F1 라인을 선택한다. 즉 PDDR2가 저레벨이므로 NAND 게이트 NANDG1_1의 출력은 다른 입력에 관계없이 고레벨이 된다. 또한, PDDR1이 고레벨이므로 NAND 게이트 NANDG1_2의 출력은 다른 입력 DIN_F1라인의 데이터가 반전된 값이다. NAND 게이트 NANDG1_3의 입력들중 하나는 고레벨인 NAND 게이트 NANDG1_1의 출력이므로 NAND 게이트 NANDG1_3는 DIN_F1 라인에 실린 데이터를 DIN_F0D 라인에 전송한다.
제2 입력 발생부 ODG2은 DIN_S1 라인을 선택한다. 즉 PDDR2가 저레벨이므로 NAND 게이트 NANDG2_1의 출력은 다른 입력에 관계없이 고레벨이 된다. 또한, PDDR1이 고레벨이므로 NAND 게이트 NANDG2_2의 출력은 다른 입력 DIN_S1라인의 데이터가 반전된 값이다. NAND 게이트 NANDG2_3의 입력들중 하나는 고레벨인 NAND 게이트 NANDG2_1의 출력이므로 NAND 게이트 NANDG2_3는 DIN_S1 라인에 실린 데이터를 DIN_S0D 라인에 전송한다.
제3 입력 발생부 ODG3는 DIN LATCH의 출력 라인들중 어느 것도 선택하지 않는다. 이는 PDDR2가 저레벨이므로, DIN_F1 라인에 실린 데이터에 관계없이 DIN_F1D라인에 저레벨을 출력하기 때문이다.
제4 입력 발생부 ODG4는 DIN LATCH의 출력 라인들중 어느 것도 선택하지 않는다. 이는 PDDR2가 저레벨이므로, DIN_S1 라인에 실린 데이터에 관계없이 DIN_S1D라인에 저레벨을 출력하기 때문이다.
제5 입력 발생부 ODG5은 DIN_S1 라인을 선택한다. 즉, NAND 게이트 NANDG5_1은 DIN_S1 라인상의 데이터와 VDD를 수신하고, NAND 게이트 NANDG5_2는 상기 NAND 게이트 NANDG5_1의 출력과 VDD를 수신한다. 따라서, 제5 입력 발생부 ODG5는 DIN_S1 라인상의 데이터를 DIN_S1DD 라인에 전송한다.
상술한 바와 같이 DDR1 모드 동작에서 CA0가 저레벨이면, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_1, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_1, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_1 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_1 들이 턴온된다.
따라서, 제1 데이터 선택 출력부 DSELO1의 출력 라인 DID_0에는 DIN_F0D상의 데이터인 DIN LATCH의 DIN_F1의 데이터가 전송된다. DDR1 모드 동작에서 DIN_F1에는 상기 도 7의 타이밍도에 도시된 바와 같이 F0데이터가 전송되므로 CA0가 저레벨일 때, DID_0에는 데이터 F0가 출력된다.
또한, 제2 데이터 선택 출력부 DSELO2의 출력 라인 DID_1에는 DIN_S0D상의 데이터인 DIN LATCH의 DIN_S1의 데이터가 전송된다. DDR1 모드 동작에서 DIN_S1에는 상기 도 7에서 도시된 바와 같이 S0데이터가 전송되므로, CA0가 저레벨일 때 DID_1에는 데이터 S0가 출력된다.
제3 데이터 선택 출력부 DSELO3의 출력 라인 DID_3 및 제4 데이터 선택 출력부 DSELO4의 출력 라인 DID_4에는 데이터가 출력되지 않는다. 이는 DIN_F1D 라인 및 DIN_S1D 라인에 데이터가 전송되지 않고 상기 라인들이 저레벨 상태로 있기 때문이다.
DDR1 모드 동작에서 칼럼 디코딩시 무시된 CA0가 고레벨이면, 제1 게이트 제어 신호 발생부 CTLDGG1의 NAND 게이트 NANCKG1_1의 출력은 저레벨이되고, 이 출력은 인버터 INVCKG1_1을 통해 NANCKG1_2에 입력된다. NANCKG1_2에 입력되는 PCLKD1의 고레벨 구간 동안 고레벨의 CA0는 인버터 INVCKG1_2로 전송되고, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_4, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_4, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_4 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_4 들을 턴온한다.
제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_4의 일측단자는 DIN_S1DD 라인에 연결되고 DIN_S1DD 라인은 제5 입력 발생부 ODG5에서 DIN_S1 라인에 연결된다. DDR1 동작에서 DIN_S1 라인에는 데이터 S0가 전송되므로 CA0가 고레벨일 때, DID_0라인에는 데이터 S0가 출력된다.
제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_4의 일측단자는 DIN_F0D 라인에 연결되고 DIN_F0D 라인은 제1 입력 발생부 ODG1에서 DIN_F1 라인에 연결된다. DDR1 동작에서 DIN_F1 라인에는 데이터 F0가 전송되므로 CA0가 고레벨일 때, DID_1 라인에는 데이터 F0가 출력된다.
제3 데이터 선택 출력부 DSELO3의 출력 라인 DID_3 및 제4 데이터 선택 출력부 DSELO4의 출력 라인 DID_4에는 데이터가 출력되지 않는다. 이는 DIN_S0D 라인 및 DIN_F1D 라인에 데이터가 전송되지 않고 상기 라인들이 저레벨 상태로 있기 때문이다.
도 9b는 본 실시예에 따른 입력 오더링부 DIN ORDERING의 DDR2 동작을 설명하기 위한 함수표이다. 입력 오더링부 DIN ORDERING의 DDR2 동작은 상기 도 8 및 도 9b를 참조하여 설명한다.
DDR2 모드 동작에서 칼럼 디코딩시 무시된 CAi들을 이용하여 데이터 선택부의 전송게이트들을 제어한다. 칼럼 디코딩시, CA0 및 CA1이 무시되었으므로 이들의 논리를 조합하여 데이터 선택부의 전송 게이트들은 온/오프된다.
DDR2 모드 동작에서 모드 선택 신호 PDDR2는 고레벨이고 PDDR1은 저레벨이 된다. PDDR2가 고레벨이므로 오더링 입력 발생부 ODIG의 제1 입력 발생부 ODG1은 DIN LATCH의 DIN_F0라인을 선택한다. 따라서 DIN_F0D 라인에는 DIN_F1 라인이 연결된다. 제2 입력 발생부 ODG2은 DIN LATCH의 DIN_S0라인을 선택하므로 DIN_S0D 라인에는 DIN_S0 라인이 연결된다. 제3 입력 발생부 ODG3은 DIN LATCH의 DIN_F1라인을 선택하므로 DIN_F1D 라인에는 DIN_F1라인이 연결된다. 제4 입력 발생부 ODG4은 DIN LATCH의 DIN_S1라인을 선택하므로 DIN_S1D 라인에는 DIN_S1 라인이 연결된다. 제5 입력 발생부 ODG5는 DIN LATCH의 DIN_S1라인을 선택하므로 DIN_S1DD 라인에는 DIN_S1 라인이 연결된다.
DDR2 동작 모드에서, CA0 및 CA1이 저레벨이면, 제4 게이트 제어 신호 발생부의 NAND 게이트 NANCKG4_1은 저레벨을 출력한다. 상기 NAND 게이트 NANCKG4_1의 출력은 인버터 INVCKG4_1, NAND 게이트 NANCKG4_2 및 인버터 INVCKG4_2를 통해 해당 전송 게이트의 NMOS를 제어하고, NAND 게이트 NANCKG4_1, 인버터 INVCKG4_1 및 NAND 게이트 NANCKG4_2를 통해 해당 전송 게이트의 PMOS를 제어한다. 따라서, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_1, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_1, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_1 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_1 들이 턴온된다.
제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_1의 일측단자는 DIN_F0D 라인에 연결되고 DIN_F0D 라인은 제1 입력 발생부 ODG1에서 DIN_F0 라인에 연결된다. DDR2 동작에서 DIN_F0 라인에는 데이터 F0가 전송되므로 CA0 및 CA1이 저레벨일 때, DID_0라인에는 데이터 F0가 출력된다.
제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_1의 일측단자는 DIN_S0D 라인에 연결되고 DIN_S0D 라인은 제2 입력 발생부 ODG2에서 DIN_S0 라인에 연결된다. DDR2 동작에서 DIN_S0 라인에는 데이터 S0가 전송되므로 CA0 및 CA1이 저레벨일 때, DID_1 라인에는 데이터 S0가 출력된다.
제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_1의 일측단자는 DIN_F1D 라인에 연결되고 DIN_F1D 라인은 제3 입력 발생부 ODG3에서 DIN_F1 라인에 연결된다. DDR2 동작에서 DIN_F1 라인에는 데이터 F1이 전송되므로 CA0 및 CA1이 저레벨일 때, DID_2 라인에는 데이터 F1이 출력된다.
제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_1의 일측단자는 DIN_S1D 라인에 연결되고 DIN_S1D 라인은 제4 입력 발생부 ODG4에서 DIN_S1 라인에 연결된다. DDR2 동작에서 DIN_S1 라인에는 데이터 S1이 전송되므로 CA0 및 CA1이 저레벨일 때, DID_3 라인에는 데이터 S1이 출력된다.
DDR2 동작 모드에서, CA1이 저레벨이고 CA0이 고레벨이면, 제3 게이트 제어 신호 발생부의 NAND 게이트 NANCKG3_1은 저레벨을 출력한다. 상기 NAND 게이트 NANCKG3_1의 출력은 인버터 INVCKG3_1, NAND 게이트 NANCKG3_2 및 인버터 INVCKG3_2를 통해 해당 전송 게이트의 NMOS를 제어하고, NAND 게이트 NANCKG3_1, 인버터 INVCKG3_1 및 NAND 게이트 NANCKG3_2를 통해 해당 전송 게이트의 PMOS를 제어한다. 따라서, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_2, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_2, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_2 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_2 들이 턴온된다.
제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_2의 일측단자는 DIN_S0D 라인에 연결되고 DIN_S0D 라인은 제2 입력 발생부 ODG2에서 DIN_S0 라인에 연결된다. DDR2 동작에서 DIN_S0 라인에는 데이터 S0가 전송되므로 CA0이 고레벨이고 CA1이 저레벨일 때, DID_0라인에는 데이터 S0가 출력된다.
제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_2의 일측단자는 DIN_F1D 라인에 연결되고 DIN_F1D 라인은 제3 입력 발생부 ODG3에서 DIN_F1 라인에 연결된다. DDR2 동작에서 DIN_F1 라인에는 데이터 F1이 전송되므로 CA0이 고레벨이고 CA1이 저레벨일 때, DID_1 라인에는 데이터 F1이 출력된다.
제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_2의 일측단자는 DIN_S1D 라인에 연결되고 DIN_S1D 라인은 제4 입력 발생부 ODG4에서 DIN_S1 라인에 연결된다. DDR2 동작에서 DIN_S1 라인에는 데이터 S1이 전송되므로 CA0이 고레벨이고 CA1이 저레벨일 때, DID_2 라인에는 데이터 S1이 출력된다.
제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_2의 일측단자는 DIN_F0D 라인에 연결되고 DIN_F0D 라인은 제1 입력 발생부 ODG1에서 DIN_F0 라인에 연결된다. DDR2 동작에서 DIN_F0 라인에는 데이터 F0이 전송되므로 CA0이 고레벨이고 CA1이 저레벨일 때, DID_3 라인에는 데이터 F0이 출력된다.
DDR2 동작 모드에서, CA1이 고레벨이고 CA0이 저레벨이면, 제2 게이트 제어 신호 발생부의 NAND 게이트 NANCKG2_1은 저레벨을 출력한다. 상기 NAND 게이트 NANCKG2_1의 출력은 인버터 INVCKG2_1, NAND 게이트 NANCKG2_2 및 인버터 INVCKG2_2를 통해 해당 전송 게이트의 NMOS를 제어하고, NAND 게이트 NANCKG2_1, 인버터 INVCKG2_1 및 NAND 게이트 NANCKG2_2를 통해 해당 전송 게이트의 PMOS를 제어한다. 따라서, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_3, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_3, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_3 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_3 들이 턴온된다.
제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_3의 일측단자는 DIN_F1D 라인에 연결되고 DIN_F1D 라인은 제3 입력 발생부 ODG3에서 DIN_F1 라인에 연결된다. DDR2 동작에서 DIN_F1 라인에는 데이터 F1가 전송되므로 CA0이 저레벨이고 CA1이 고레벨일 때, DID_0라인에는 데이터 F1이 출력된다.
제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_3의 일측단자는 DIN_S1D 라인에 연결되고 DIN_S1D 라인은 제4 입력 발생부 ODG4에서 DIN_S1 라인에 연결된다. DDR2 동작에서 DIN_S1 라인에는 데이터 S1이 전송되므로 CA0이 저레벨이고 CA1이 고레벨일 때, DID_1 라인에는 데이터 S1이 출력된다.
제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_3의 일측단자는 DIN_F0D 라인에 연결되고 DIN_F0D 라인은 제1 입력 발생부 ODG1에서 DIN_F0 라인에 연결된다. DDR2 동작에서 DIN_F0 라인에는 데이터 F0이 전송되므로 CA0이 저레벨이고 CA1이 고레벨일 때, DID_2 라인에는 데이터 F0이 출력된다.
제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_3의 일측단자는 DIN_S0D 라인에 연결되고 DIN_S0D 라인은 제2 입력 발생부 ODG2에서 DIN_S0 라인에 연결된다. DDR2 동작에서 DIN_S0 라인에는 데이터 S0이 전송되므로 CA0이 저레벨이고 CA1이 고레벨일 때, DID_3 라인에는 데이터 S0이 출력된다.
DDR2 동작 모드에서, CA1이 고레벨이고 CA0이 고레벨이면, 제2 게이트 제어 신호 발생부의 NAND 게이트 NANCKG1_1은 저레벨을 출력한다. 상기 NAND 게이트 NANCKG1_1의 출력은 인버터 INVCKG1_1, NAND 게이트 NANCKG1_2 및 인버터 INVCKG1_2를 통해 해당 전송 게이트의 NMOS를 제어하고, NAND 게이트 NANCKG1_1, 인버터 INVCKG1_1 및 NAND 게이트 NANCKG1_2를 통해 해당 전송 게이트의 PMOS를 제어한다. 따라서, 제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_4, 제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_4, 제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_4 및 제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_4 들이 턴온된다.
제1 데이터 선택 출력부 DSELO1의 전송 게이트 TGSEL1_4의 일측단자는 DIN_S1DD 라인에 연결되고 DIN_S1DD 라인은 제5 입력 발생부 ODG5에서 DIN_S1 라인에 연결된다. DDR2 동작에서 DIN_S1 라인에는 데이터 S1이 전송되므로 CA0이 고레벨이고 CA1이 고레벨일 때, DID_0라인에는 데이터 S1이 출력된다.
제2 데이터 선택 출력부 DSELO2의 전송 게이트 TGSEL2_4의 일측단자는 DIN_F0D 라인에 연결되고 DIN_F0D 라인은 제1 입력 발생부 ODG1에서 DIN_F0 라인에 연결된다. DDR2 동작에서 DIN_F0 라인에는 데이터 F0이 전송되므로 CA0이 고레벨이고 CA1이 고레벨일 때, DID_1 라인에는 데이터 F0이 출력된다.
제3 데이터 선택 출력부 DSELO3의 전송 게이트 TGSEL3_4의 일측단자는 DIN_S0D 라인에 연결되고 DIN_S0D 라인은 제2 입력 발생부 ODG2에서 DIN_S0 라인에 연결된다. DDR2 동작에서 DIN_S0 라인에는 데이터 S0이 전송되므로 CA0이 고레벨이고 CA1이 고레벨일 때, DID_2 라인에는 데이터 S0이 출력된다.
제4 데이터 선택 출력부 DSELO4의 전송 게이트 TGSEL4_4의 일측단자는 DIN_F1D 라인에 연결되고 DIN_F1D 라인은 제3 입력 발생부 ODG3에서 DIN_F1 라인에 연결된다. DDR2 동작에서 DIN_F1 라인에는 데이터 F1이 전송되므로 CA0이 고레벨이고 CA1이 고레벨일 때, DID_3 라인에는 데이터 F1이 출력된다.
도 10a 및 도 10b는 도 8에서 도시된 DID라인들과 도 1 및 도 5a 내지 도 5b에서 도시된 글로벌 데이터선 사이를 연결하는 전송 라인 연결부 DIN_CON을 도시한 회로도들이다.
도 10a는 DDR1-1 모드 동작과 DDR2 모드 동작을 선택적으로 수행하는 전송 라인 연결부 DIN_CON을 도시한 회로도이다.
도 10a를 참조하면, 상기 전송 라인 연결부는 연결 신호 발생부 DGC, 서로 평행하게 배치된 글로벌 데이터선들, 상기 글로벌 데이터선들과 교차하며 서로 평형하게 배치된 DID 라인들 및 상기 글로벌 데이터선들과 DID 라인들을 전기적으로 연결하는 다수의 연결 트랜지스터들을 구비한다.
상기 연결 신호 발생부 DGC는 제1 연결 제어 신호부 DGCW1 및 제2 연결 제어 신호부 DGCW2를 포함한다.
상기 제1 연결 제어 신호부 DGCW1은 NAND 게이트 NANCW1_1 및 NAND 게이트 NANCW1_2를 포함하고 상기 제2 연결 제어 신호부 DGCW2는 NAND 게이트 NANCW2_1 및 NOR 게이트 NORCW를 포함한다.
제1 연결 제어 신호부 DGCW1의 NAND 게이트 NANCW1_1 는 모드 선택 신호 PDDR1 및 상기 도 4a에서 DDR1-1 동작시 컬럼 디코더 블록 선택에 사용된 DCA1B를 입력으로 한다. 또한, NAND 게이트 NANCW1_2는 상기 NAND 게이트 NANCW1_1의 출력 및 모드 선택 신호 PDDR1을 입력으로 한다.
제2 연결 제어 신호부 DGCW2의 NAND 게이트 NANCW2_1 는 모드 선택 신호 PDDR1 및 상기 도 4a에서 DDR1-1 동작시 컬럼 디코더 블록 선택에 사용된 DCA1을 입력으로 한다. 또한, NOR 게이트 NORCW는 상기 NAND 게이트 NANCW2_1의 출력 및 모드 선택 신호 PDDR2를 입력으로 한다.
글로벌 데이터선들은 서로 평행하게 배열되고 도시한 바에 따라 4개의 라인 GIO_E0, GIO_O0, GIO_E1 및 GIO_O1으로 구분된다.
DID 라인들은 서로 평행하게 배열되며 상기 글로벌 데이터 라인들과 교차하도록 배열되고 도시된 바에 따라 4개의 라인 DID_0, DID_1, DID_2 및 DID_3으로 구분된다.
상기 글로벌 데이터선들과 DID 라인들을 전기적으로 연결하는 다수의 연결 트랜지스터들은 바람직하게는 NMOS 트랜지스터들로 구성된다. 트랜지스터 QC1_1은 DID_0 라인과 GIO_E0 라인 사이에 연결되고 게이트 단자에는 NAND 게이트 NANCW1_2의 출력단에 연결된 CNTL1B라인이 연결된다. 트랜지스터 QC1_2는 DID_0 라인과 GIO_E1 라인 사이에 연결되고 게이트 단자에는 NOR 게이트 NORCW의 출력단에 연결된 CNTL1라인이 연결된다. 트랜지스터 QC2_1은 DID_1 라인과 GIO_O0 라인 사이에 연결되고 게이트 단자에는 NAND 게이트 NANCW1_2의 출력단에 연결된 CNTL1B라인이 연결된다. 트랜지스터 QC2_2는 DID_1 라인과 GIO_O1 라인 사이에 연결되고 게이트 단자에는 NOR 게이트 NORCW의 출력단에 연결된 CNTL1라인이 연결된다. 트랜지스터 QC3은 DID_2 라인과 GIO_E1 라인 사이에 연결되고 게이트 단자에는 모드 선택 신호 PDDR2가 입력된다. 트랜지스터 QC4은 DID_3 라인과 GIO_O1 라인 사이에 연결되고 게이트 단자에는 모드 선택 신호 PDDR2가 입력된다.
DDR1-1 모드 동작에서, 모드 선택 신호 PDDR1은 고레벨이 되고 제1 연결 제어 신호부 DGCW1은 DCA1B라인을 통해 칼럼 어드레스 CA1의 반전된 신호인 CA1B를 NAND 게이트들 NANCW1_1 및 NANCW1_2를 통해 CNTL1B 라인으로 전송한다. 따라서, CA1이 저레벨이면 CA1B는 고레벨이 되고 상기 CNTL1B 라인에는 고레벨의 CA1B 신호가 전송된다. CNTL1B 라인에 연결된 트랜지스터 QC1_1 및 트랜지스터 QC2_1은 턴온되고 DID_0라인은 GIO_E0라인에 연결되고 DID_1 라인은 GIO_O0 라인에 연결된다. 상기 도8 및 도 9a에서 도시된 바와 같이 DID_0 라인에 전송된 F0 데이터는 GIO_E0 라인으로 전송되고 DID_1 라인에 전송된 S0 데이터는 GIO_O0 라인으로 전송된다. GIO_E0 라인으로 전송된 F0 데이터 및 GIO_O0 라인으로 전송된 S0 데이터는 로컬 데이터선 LIO로 전달되고 칼럼 디코더에 의해 선택된 칼럼 라인을 통해 해당하는 비트 라인에 전송되고 비트 라인 감지증폭기에 의해 증폭되고 해당 셀에 저장된다.
DDR1-1 모드 동작에서, CA1이 고레벨이면 제2 연결 제어 신호부 DGCW2는 CNTL1 라인에 고레벨의 CA1 신호를 전송한다. PDDR1 및 CA1이 고레벨이므로 NAND 게이트 NANCW2_1은 저레벨의 신호를 출력한다. PDDR2는 저레벨이고 NAND 게이트 NANCW2_1의 출력 또한 저레벨이므로 NOR 게이트 NORCW는 고레벨의 출력을 CNTL1 라인에 전송한다. CNTL1 라인을 통해 전송되는 NORCW의 출력에 의해 트랜지스터 QC1_2 및 트랜지스터 QC2_2은 턴온되고 DID_0라인은 GIO_E1라인에 연결되고 DID_1 라인은 GIO_O1 라인에 연결된다. 상기 도8 및 도 9a에서 도시된 바와 같이 DID_0 라인에 전송된 S0 데이터는 GIO_E1 라인으로 전송되고 DID_1 라인에 전송된 F0 데이터는 GIO_O1 라인으로 전송된다. GIO_E1 라인으로 전송된 S0 데이터 및 GIO_O1 라인에 전송된 F0 데이터는 로컬 데이터선 LIO로 전달되고 칼럼 디코더에 의해 선택된 칼럼 라인을 통해 해당하는 비트 라인에 전송되고 비트 라인 감지증폭기에 의해 증폭되고 해당 셀에 저장된다.
DDR2 모드 동작에서, PDDR1은 저레벨이고 PDDR2는 고레벨이므로 제1 연결 제어 신호부 DGCW1은 고레벨의 출력을 CNTL1B 라인에 전송한다. 따라서, 트랜지스터 QC1_1, QC2_1, QC3 및 QC4는 턴온된다. 상기 턴온된 트랜지스터들에 의해 DID_0 라인은 GIO_E0 라인에 연결되고, DID_1 라인은 GIO_O0 라인에 연결된다. 또한, 고레벨의 PDDR2를 게이트 제어 신호로 하는 트랜지스터 QC3 및 QC4의 턴온에 의해 DID_2 라인은 GIO_E1 라인에 연결되고, DID_3 라인은 GIO_O1 라인에 연결된다. 상기 도 8 및 도 9b에 도시된 바와 같이 CA0 및 CA1에 따른 데이터들은 DID라인을 통해 글로벌 데이터 라인인 GIO라인들에 전송된다.
도 10b는 DDR1-2 모드 동작과 DDR2 모드 동작을 선택적으로 수행하는 전송 라인 연결부를 도시한 회로도이다.
도 10b를 참조하면, 상기 전송 라인 연결부는 서로 평행하게 배치된 글로벌 데이터선들 및 상기 글로벌 데이터선들과 교차하며 서로 평형하게 배치된 DID 라인들을 포함한다. DID_0 라인은 GIO_E0 라인에 연결되며 DID_1 라인은 GIO_O0 라인에 연결된다. 또한 DID_2 라인은 GIO_E1 라인에 연결되며 DID_4 라인은 GIO_O1 라인에 연결된다. 상기 도8 및 도 9a에서 도시된 바와 같이 DDR1-2 모드 동작에서는 DID_2 라인과 DID_3 라인에는 데이터가 전송되지 않으므로 GIO_E1 및 GIO_O1라인에는 데이터가 전송되지 않는다.
또한, DDR2 모드 동작에서는 CA0 및 CA1에 따른 입력 오더링부의 출력 데이터는 상기 글로벌 데이터선들로 전송된다.
실시예 7
도 11a 내지 도 11c는 본 발명의 제7 실시예에 따른 출력 오더링부 ORD를 도시한 회로도들이다.
상기 출력 오더링부는 출력 제어신호 생성부, 데이터 감지 증폭기 DATA S/A 및 출력 오더링 제어부 ORDC를 포함한다.
도 11a는 DDR1-1 동작 및 DDR2 동작을 선택적으로 수행하는 출력 제어신호 생성부를 도시한 회로도이다.
도 11a를 참조하면, 상기 출력 제어신호 생성부는 제1 출력 오더링 제어신호 생성부 DOCS1, 제2 출력 오더링 제어신호 생성부 DOCS2, 제3 출력 오더링 제어신호 생성부 DOCS3 및 제4 출력 오더링 제어신호 생성부 DOCS4로 구성된다.
상기 제1 출력 오더링 제어신호 생성부 DOCS1은 CA0의 반전신호인 CA0B, CA1의 반전신호인 CA1B 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC1_1, 상기 NAND 게이트 NANDOC1_1의 출력을 반전하는 인버터 INVDOC1_1, 상기 인버터 INVDOC1_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC1_2 및 상기 NAND 게이트 NANDOC1_2의 출력을 반전하여 FRT0라인에 전송하는 인버터 INVDOC1_2로 구성된다. 상기 제1 출력 오더링 제어신호 생성부 DOCS1은 CA0 가 저레벨이고 CA1이 저레벨일 때, FRT0라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다.
상기 제2 출력 오더링 제어신호 생성부 DOCS2은 CA0, CA1의 반전신호인 CA1B 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC2_1, 상기 NAND 게이트 NANDOC2_1의 출력을 반전하는 인버터 INVDOC2_1, 상기 인버터 INVDOC2_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC2_2 및 상기 NAND 게이트 NANDOC2_2의 출력을 반전하여 FRT1라인에 전송하는 인버터 INVDOC1_2로 구성된다. 상기 제2 출력 오더링 제어신호 생성부 DOCS1은 CA0 가 고레벨이고 CA1이 저레벨일 때, FRT1라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다.
상기 제3 출력 오더링 제어신호 생성부 DOCS3은 CA0의 반전신호인 CA0B, CA1 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC3_1, 상기 NAND 게이트 NANDOC3_1의 출력을 반전하는 인버터 INVDOC3_1, 상기 인버터 INVDOC3_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC3_2 및 상기 NAND 게이트 NANDOC3_2의 출력을 반전하여 FRT2라인에 전송하는 인버터 INVDOC3_2로 구성된다. 상기 제3 출력 오더링 제어신호 생성부 DOCS3은 CA0 가 저레벨이고 CA1이 고레벨일 때, FRT2라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다.
상기 제4 출력 오더링 제어신호 생성부 DOCS4은 CA0, CA1 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC4_1, 상기 NAND 게이트 NANDOC4_1의 출력을 반전하는 인버터 INVDOC4_1, 상기 인버터 INVDOC4_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC4_2 및 상기 NAND 게이트 NANDOC4_2의 출력을 반전하여 FRT3라인에 전송하는 인버터 INVDOC4_2로 구성된다. 상기 제4 출력 오더링 제어신호 생성부 DOCS4은 CA0 가 고레벨이고 CA1이 고레벨일 때, FRT3라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다.
도 11b는 DDR1-2 동작 및 DDR2 동작을 선택적으로 수행하는 출력 제어신호 생성부를 도시한 회로도이다.
도 11b를 참조하면, 상기 출력 제어신호 생성부는 제5 출력 오더링 제어신호 생성부 DOCS5, 제6 출력 오더링 제어신호 생성부 DOCS6, 제7 출력 오더링 제어신호 생성부 DOCS7 및 제8 출력 오더링 제어신호 생성부 DOCS8로 구성된다.
상기 제5 출력 오더링 제어신호 생성부 DOCS5은 CA1 및 모드 선택 신호 PDDR2를 입력으로 하는 NAND 게이트 NANDOC5_1, 상기 NAND 게이트 NANDOC5_1의 출력과 CA0의 반전신호인 CA0B 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC5_2, 상기 NAND 게이트 NANDOC5_2의 출력을 반전하는 인버터 INVDOC5_1, 상기 인버터 INVDOC5_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC5_3 및 상기 NAND 게이트 NANDOC5_3의 출력을 반전하여 FRT0라인에 전송하는 인버터 INVDOC5_2로 구성된다.
DDR1-2 동작시 모드 선택 신호 PDDR2는 저레벨이므로 상기 NAND 게이트 NANDOC5_1의 출력은 고레벨이 되고 상기 제5 출력 오더링 제어신호 생성부 DOCS5는 CA1의 레벨에 무관하게 CA0의 레벨에 따라 제어신호를 FRT0 라인에 출력한다. 즉 CA0가 저레벨일 때, FRT0라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. 또한, DDR2 동작시 모드 선택 신호 PDDR2는 고레벨이므로 상기 NAND 게이트 NANDOC5_1은 CA1 신호를 출력에 전송할 수 있다. 즉 DDR2 동작에서 CA0 및 CA1이 저레벨일 때, 제5 출력 오더링 제어신호 생성부 DOCS5는 FRT0 라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다.
상기 제6 출력 오더링 제어신호 생성부 DOCS6은 CA0, 상기 NAND 게이트 NANDOC5_1의 출력 및 VDD 또는 고레벨의 전압을 입력으로 하는 NAND 게이트 NANDOC6_1, 상기 NAND 게이트 NANDOC6_1의 출력을 반전하는 인버터 INVDOC6_1, 상기 인버터 INVDOC6_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC6_2 및 상기 NAND 게이트 NANDOC6_2의 출력을 반전하여 FRT1라인에 전송하는 인버터 INVDOC6_2로 구성된다.
DDR1-2 동작시 모드 선택 신호 PDDR2는 저레벨이므로 상기 NAND 게이트 NANDOC5_1의 출력은 고레벨이 되고 상기 제6 출력 오더링 제어신호 생성부 DOCS6은 CA1의 레벨에 무관하게 CA0의 레벨에 따라 제어신호를 FRT1 라인에 출력한다. 즉 CA0가 고레벨일 때, FRT1라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다. 또한, DDR2 동작시 모드 선택 신호 PDDR2는 고레벨이므로 상기 NAND 게이트 NANDOC5_1은 CA1 신호를 출력에 전송할 수 있다. 즉 DDR2 동작에서 CA0이 고레벨이고 CA1이 저레벨일 때, 제6 출력 오더링 제어신호 생성부 DOCS6는 FRT1 라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다.
상기 제7 출력 오더링 제어신호 생성부 DOCS7은 CA0의 반전신호인 CA0B, CA1 및 모드 선택 신호인 PDDR2를 입력으로 하는 NAND 게이트 NANDOC7_1, 상기 NAND 게이트 NANDOC7_1의 출력을 반전하는 인버터 INVDOC7_1, 상기 인버터 INVDOC7_1의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC7_2 및 상기 NAND 게이트 NANDOC7_2의 출력을 반전하여 FRT2라인에 전송하는 인버터 INVDOC7_2로 구성된다.
DDR1-2 모드 동작시 모드 선택신호 PDDR2는 저레벨이므로 상기 제7 출력 오더링 제어신호 생성부 DOCS7은 CA0 및 CA1의 레벨에 무관하게 FRT2 라인에 저레벨의 신호를 출력한다. 상기 FRT2 라인의 저레벨 신호는 출력 오더링부에서 데이터 감지 증폭기 DATA S/A의 출력의 전송을 차단하므로 DDR1-2 모드 동작시에는 상기 제7 출력 오더링 제어신호 생성부 DOCS7은 FRT2 라인에 유효한 제어신호를 출력하지 않는다. 또한, DDR2 동작시 모드 선택 신호 PDDR2는 고레벨이므로 CA0이 고레벨이고 CA1이 저레벨일 때, 제7 출력 오더링 제어신호 생성부 DOCS7는 FRT2 라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다.
상기 제8 출력 오더링 제어신호 생성부 DOCS8은 CA0, CA1 및 모드 선택 신호 PDDR2을 입력으로 하는 NAND 게이트 NANDOC8_1, CA0 및 모드 선택 신호 PDDR1을 입력으로 하는 NAND 게이트 NANDOC8_2, 상기 NAND 게이트 NANDOC8_1의 출력 및 상기 NAND 게이트 NANDOC8_2를 입력으로하는 NAND 게이트 NANDOC8_3, 상기 NAND 게이트 NANDOC8_3의 출력과 데이터 감지 증폭기 DATA S/A의 동작 시점을 제어하는 제어신호 IOSA_CON을 입력으로 하는 NAND 게이트 NANDOC8_4 및 상기 NAND 게이트 NANDOC8_4의 출력을 반전하여 FRT3라인에 전송하는 인버터 INVDOC8로 구성된다. DDR1-2 동작시 모드 선택 신호 PDDR1는 고레벨이며 PDDR2는 저레벨이다. CA0가 고레벨이면, 상기 NAND 게이트 NANDOC8_2는 저레벨을 출력하고 NAND 게이트 NANDOC8_1의 출력에 무관하게 FRT3 라인에 고레벨의 제어신호를 출력하여 오더링 제어부 ORDC를 제어한다. 또한, DDR2 동작시 모드 선택 신호 PDDR1는 저레벨이므로 상기 NAND 게이트 NANDOC8_2은 고레벨을 출력한다. DDR2 동작에서 CA0 및 CA1이 고레벨일 때, NAND 게이트 NANDOC8_1은 저레벨을 출력한다. 따라서 제8 출력 오더링 제어신호 생성부 DOCS8는 FRT3 라인에 고레벨을 출력하여 출력 오더링 제어부 ORDC를 제어한다.
도 11c는 감지 증폭기 DATA S/A 및 출력 오더링 제어부 ORDC를 도시한 회로도이다.
도 11c를 참조하면, 글로벌 데이터 라인 GIO_E0 및 /GIO_E0을 입력으로 하는 데이터 감지 증폭기 DATA S/A 및 상기 데이터 감지 증폭기 DATA S/A의 출력을 FRT1 내지 FRT4라인의 제어신호들에 따라 FDO라인들로 선택적으로 출력하는 출력 오더링 제어부 ORDC가 도시된다.
상기 출력 오더링 제어부 ORDC는 제1 출력 선택부 ORDCS1, 제2 출력 선택부 ORDCS2, 제3 출력 선택부 ORDCS3 및 제4 출력 선택부 ORDCS4로 구성된다. 또한, 상기 제1 내지 제4 출력 선택부들은 데이터 감지 증폭기 DATA S/A의 출력단 DIN에 공통으로 연결된다.
상기 제1 출력 선택부 ORDCS1은 데이터 감지 증폭기 DATA S/A의 출력단 DIN과 연결된 PMOS트랜지스터 PINV1, 상기 출력단 DIN과 연결되고 상기 PMOS트랜지스터 PINV1의 드레인에 연결되어 PINV1과 함께 인버터 구조를 가진 NMOS트랜지스터 NINV1, VDD에 연결되어 제어 게이트 역할을 하는 PMOS트랜지스터 PCTL1, VSS에 연결되어 제어 게이트 역할을 하는 NMOS트랜지스터 NCTL1, FRT0라인의 제어신호를 반전하고 상기 반전된 신호를 PMOS트랜지스터 PCTL1의 게이트에 공급하는 인버터 INVDCS1_1 및 상기 인버터 INVDCS1_1의 출력을 반전하고 상기 반전된 출력을 NMOS트랜지스터 NCTL1의 게이트에 공급하는 인버터 INVDCS1_2로 구성된다.
CMOS인버터 구조를 가지는 트랜지스터들 NCTL1 및 PCTL1은 데이터 감지 증폭기 DATA S/A의 출력단 DIN을 입력으로 하고 이를 반전하여 DE01라인으로 출력한다.
상기 제2 출력 선택부 ORDCS2은 데이터 감지 증폭기 DATA S/A의 출력단 DIN과 연결된 PMOS트랜지스터 PINV2, 상기 출력단 DIN과 연결되고 상기 PMOS트랜지스터 PINV1의 드레인에 연결되어 PINV2과 함께 인버터 구조를 가진 NMOS트랜지스터 NINV2, VDD에 연결되어 제어 게이트 역할을 하는 PMOS트랜지스터 PCTL2, VSS에 연결되어 제어 게이트 역할을 하는 NMOS트랜지스터 NCTL2, FRT1라인의 제어신호를 반전하고 상기 반전된 신호를 PMOS트랜지스터 PCTL2의 게이트에 공급하는 인버터 INVDCS2_1 및 상기 인버터 INVDCS2_1의 출력을 반전하고 상기 반전된 출력을 NMOS트랜지스터 NCTL2의 게이트에 공급하는 인버터 INVDCS2_2로 구성된다.
CMOS인버터 구조를 가지는 트랜지스터들 NCTL2 및 PCTL2는 데이터 감지 증폭기 DATA S/A의 출력단 DIN을 입력으로 하고 이를 반전하여 DE02라인으로 출력한다.
상기 제3 출력 선택부 ORDCS3은 데이터 감지 증폭기 DATA S/A의 출력단 DIN과 연결된 PMOS트랜지스터 PINV3, 상기 출력단 DIN과 연결되고 상기 PMOS트랜지스터 PINV3의 드레인에 연결되어 PINV3과 함께 인버터 구조를 가진 NMOS트랜지스터 NINV3, VDD와 연결되어 제어 게이트 역할을 하는 PMOS트랜지스터 PCTL3, VSS에 연결되어 제어 게이트 역할을 하는 NMOS트랜지스터 NCTL3, FRT2라인의 제어신호를 반전하고 상기 반전된 신호를 PMOS트랜지스터 PCTL3의 게이트에 공급하는 인버터 INVDCS3_1 및 상기 인버터 INVDCS3_1의 출력을 반전하고 상기 반전된 출력을 NMOS트랜지스터 NCTL3의 게이트에 공급하는 인버터 INVDCS3_2로 구성된다.
CMOS인버터 구조를 가지는 트랜지스터들 NCTL3 및 PCTL3은 데이터 감지 증폭기 DATA S/A의 출력단 DIN을 입력으로 하고 이를 반전하여 DE03라인으로 출력한다.
상기 제4 출력 선택부 ORDCS4는 데이터 감지 증폭기 DATA S/A의 출력단 DIN과 연결된 PMOS트랜지스터 PINV4, 상기 출력단 DIN과 연결되고 상기 PMOS트랜지스터 PINV4의 드레인에 연결되어 PINV4과 함께 인버터 구조를 가진 NMOS트랜지스터 NINV4, VDD에 연결되어 제어 게이트 역할을 하는 PMOS트랜지스터 PCTL4, VSS에 연결되어 제어 게이트 역할을 하는 NMOS트랜지스터 NCTL4, FRT3라인의 제어신호를 반전하고 상기 반전된 신호를 PMOS트랜지스터 PCTL4의 게이트에 공급하는 인버터 INVDCS4_1 및 상기 인버터 INVDCS4_1의 출력을 반전하고 상기 반전된 출력을 NMOS트랜지스터 NCTL4의 게이트에 공급하는 인버터 INVDCS4_2로 구성된다.
CMOS인버터 구조를 가지는 트랜지스터들 NCTL4 및 PCTL4는 데이터 감지 증폭기 DATA S/A의 출력단 DIN을 입력으로 하고 이를 반전하여 DE04라인으로 출력한다.
도 12a 및 도 12b는 데이터의 출력 경로를 도시한 블록도들이다.
도 12a 및 도 12b를 참조하면, 본 발명에 따른 DDR1-1 및 DDR2 겸용 SDRAM은 단위 데이터 입출력당(1 DQ) 4개의 출력 오더링부 ORD1, ORD2, ORD3 및 ORD4를 구비한다. 각각의 출력 오더링부는 데이터 감지 증폭기 및 출력 오더링 제어부를 구비한다.
도 12a는 DDR1-1 및 DDR2 동작시의 데이터 출력 경로를 도시한 블록도이다.
도 12a를 참조하면, 글로벌 데이터 라인 및 FRT 라인의 신호들이 입력되는 4개의 출력 오더링부, 상기 출력 오더링부의 출력을 출력 래치/먹스에 공급하는 FDO 라인들 및 상기 FDO 라인들을 통해 전송되는 신호를 입력하여 풀-업 출력 데이터 DOP와 풀-다운 출력 데이터 DON으로 처리하기 위한 출력 래치/먹스가 도시된다.
제1 출력 오더링부 ORD1에 입력된 GIO_E0라인 상의 데이터는 제1 데이터 감지 증폭기 DATA S/A1에 의해 증폭되고 FRT0 내지 FRT3라인 상의 제어 신호에 의해 DE01 내지 DE04라인들을 통해 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인으로 출력된다. DDR1-1 동작시, 상기 제1 출력 오더링부 ORD1은 FDO_F0 라인 및 FDO_S0라인을 선택할 수 있으며, DDR2 동작시에는 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인들을 선택할 수 있다.
제2 출력 오더링부 ORD2에 입력된 GIO_O0라인 상의 데이터는 제2 데이터 감지 증폭기 DATA S/A2에 의해 증폭되고 FRT0 내지 FRT3라인 상의 제어 신호에 의해 DO01 내지 DO04라인들을 통해 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인으로 출력된다. DDR1-1 동작시, 상기 제2 출력 오더링부 ORD2은 FDO_F0 라인 및 FDO_S0라인을 선택할 수 있으며, DDR2 동작시에는 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인들을 선택할 수 있다.
제3 출력 오더링부 ORD3에 입력된 GIO_E1라인 상의 데이터는 제3 데이터 감지 증폭기 DATA S/A3에 의해 증폭되고 FRT0 내지 FRT3라인 상의 제어 신호에 의해 DE11 내지 DE14라인들을 통해 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인으로 출력된다. DDR1-1 동작시, 상기 제3 출력 오더링부 ORD3은 FDO_F0 라인 및 FDO_S0라인을 선택할 수 있으며, DDR2 동작시에는 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인들을 선택할 수 있다.
제4 출력 오더링부 ORD4에 입력된 GIO_O1라인 상의 데이터는 제4 데이터 감지 증폭기 DATA S/A4에 의해 증폭되고 FRT0 내지 FRT3라인 상의 제어 신호에 의해 DO11 내지 DO14라인들을 통해 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인으로 출력된다. DDR1-1 동작시, 상기 제4 출력 오더링부 ORD4은 FDO_F0 라인 및 FDO_S0라인을 선택할 수 있으며, DDR2 동작시에는 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1라인들을 선택할 수 있다.
DDR1-1 모드 동작에서 CA0 및 CA1이 저레벨이면, 제1 출력 오더링부 ORD1는 FRT0신호에 의해 제어되어 GIO_E0상의 데이터를 DE01라인을 통해 FDO_F0라인으로 출력하고 제2 출력 오더링부 ORD2은 FRT0신호에 의해 제어되고 GIO_O0상의 데이터를 DO01 라인을 통해 FDO_S0라인으로 출력한다. DDR1-1 모드 동작에서는 FDO_F1 라인 및 DFO_S1 라인이 활성화되지 아니하므로, CA0 및 CA1이 저레벨인 상황에서 제3 출력 오더링부 ORD3 및 제4 출력 오더링부 ORD4 는 FDO_F1 라인 및 FDO_S1 라인에 데이터를 출력하여 출력 래치/먹스에 입력할 수 없다.
DDR1-1 모드 동작에서 CA0이 고레벨이고 CA1이 저레벨이면, 제2 출력 오더링부 ORD2는 FRT1신호에 의해 제어되어 GIO_O0상의 데이터를 DO02 라인를 통해 FDO_F0라인으로 출력하고 제3 출력 오더링부 ORD3은 FRT1신호에 의해 제어되고 GIO_E1상의 데이터를 DE12 라인을 통해 FDO_S0라인으로 출력한다. DDR1-1 모드 동작에서는 FDO_F1 라인 및 DFO_S1 라인이 활성화되지 아니하므로, CA0이 고레벨이고 CA1이 저레벨인 상황에서 제1 출력 오더링부 ORD1 및 제4 출력 오더링부 ORD4는 FDO_F1 라인 및 FDO_S1 라인에 데이터를 출력하여 출력 래치/먹스에 입력할 수 없다.
DDR1-1 모드 동작에서 CA0이 저레벨이고 CA1이 고레벨이면, 제3 출력 오더링부 ORD3는 FRT2신호에 의해 제어되어 GIO_E1상의 데이터를 DE13 라인를 통해 FDO_F0라인으로 출력하고 제4 출력 오더링부 ORD4은 FRT2신호에 의해 제어되고 GIO_O1상의 데이터를 DO13 라인을 통해 FDO_S0라인으로 출력한다. DDR1-1 모드 동작에서는 FDO_F1 라인 및 DFO_S1 라인이 활성화되지 아니하므로, CA0이 저레벨이고 CA1이 고레벨인 상황에서 제1 출력 오더링부 ORD1 및 제2 출력 오더링부 ORD2는 FDO_F1 라인 및 FDO_S1 라인에 데이터를 출력하여 출력 래치/먹스에 입력할 수 없다.
DDR1-1 모드 동작에서 CA0이 고레벨이고 CA1이 고레벨이면, 제1 출력 오더링부 ORD1는 FRT3신호에 의해 제어되어 GIO_E0상의 데이터를 DE04 라인를 통해 FDO_S0라인으로 출력하고 제4 출력 오더링부 ORD4은 FRT3신호에 의해 제어되고 GIO_O1상의 데이터를 DO14 라인을 통해 FDO_F0라인으로 출력한다. DDR1-1 모드 동작에서는 FDO_F1 라인 및 DFO_S1 라인이 활성화되지 아니하므로, CA0이 고레벨이고 CA1이 고레벨인 상황에서 제2 출력 오더링부 ORD2 및 제3 출력 오더링부 ORD3은 FDO_F1 라인 및 FDO_S1 라인에 데이터를 출력하여 출력 래치/먹스에 입력할 수 없다.
DDR2 모드 동작에서는 FDO_F0, FDO_S0, FDO_F1 및 FDO_S1 라인들 전체가 활성화되고 출력 오더링부들에 의해 선택된다.
CA0가 저레벨이고 CA1이 저레벨이면 제1 출력 오더링부 ORD1은 FRT0에 의해 제어되어 GIO_E0상의 데이터를 DE01 라인을 통해 FDO_F0 라인으로 전송한다. 또한 제2 출력 오더링부 ORD2는 FRT0에 의해 제어되어 GIO_O0상의 데이터를 DO01 라인을 통해 FDO_S0 라인으로 전송하고, 제3 출력 오더링부 ORD3은 FRT0에 의해 제어되어 GIO_E1 상의 데이터를 DE11 라인을 통해 FDO_F1 라인으로 전송하며, 제4 출력 오더링부 ORD4은 FRT0에 의해 제어되어 GIO_O1 상의 데이터를 DO11 라인을 통해 FDO_S1 라인으로 전송한다. 따라서, CA0가 저레벨이고 CA1이 저레벨이면, FDO_F0 라인에는 GIO_E0의 데이터가 증폭되어 전송되고, FDO_S0 라인에는 GIO_O0의 데이터가 증폭되어 전송되며, FDO_F1 라인에는 GIO_E1의 데이터가 증폭되어 전송되고, FDO_S1 라인에는 GIO_O1의 데이터가 증폭되어 전송된다.
DDR2 모드 동작에서 CA0가 고레벨이고 CA1이 저레벨이면 제1 출력 오더링부 ORD1은 FRT1에 의해 제어되어 GIO_E0상의 데이터를 DE02 라인을 통해 FDO_S1 라인으로 전송한다. 또한 제2 출력 오더링부 ORD2는 FRT1에 의해 제어되어 GIO_O0상의 데이터를 DO02 라인을 통해 FDO_F0 라인으로 전송하고, 제3 출력 오더링부 ORD3은 FRT1에 의해 제어되어 GIO_E1 상의 데이터를 DE12 라인을 통해 FDO_S0 라인으로 전송하며, 제4 출력 오더링부 ORD4은 FRT1에 의해 제어되어 GIO_O1 상의 데이터를 DO12 라인을 통해 FDO_F1 라인으로 전송한다. 따라서, CA0가 고레벨이고 CA1이 저레벨이면, FDO_F0 라인에는 GIO_O0의 데이터가 증폭되어 전송되고, FDO_S0 라인에는 GIO_E1의 데이터가 증폭되어 전송되며, FDO_F1 라인에는 GIO_O1의 데이터가 증폭되어 전송되고, FDO_S1 라인에는 GIO_E0의 데이터가 증폭되어 전송된다.
DDR2 모드 동작에서 CA0가 저레벨이고 CA1이 고레벨이면 제1 출력 오더링부 ORD1은 FRT2에 의해 제어되어 GIO_E0상의 데이터를 DE03 라인을 통해 FDO_F1 라인으로 전송한다. 또한 제2 출력 오더링부 ORD2는 FRT2에 의해 제어되어 GIO_O0상의 데이터를 DO03 라인을 통해 FDO_S1 라인으로 전송하고, 제3 출력 오더링부 ORD3은 FRT2에 의해 제어되어 GIO_E1 상의 데이터를 DE13 라인을 통해 FDO_F0 라인으로 전송하며, 제4 출력 오더링부 ORD4는 FRT2에 의해 제어되어 GIO_O1 상의 데이터를 DO13 라인을 통해 FDO_S0 라인으로 전송한다. 따라서, CA0가 저레벨이고 CA1이 고레벨이면, FDO_F0 라인에는 GIO_E1의 데이터가 증폭되어 전송되고, FDO_S0 라인에는 GIO_O1의 데이터가 증폭되어 전송되며, FDO_F1 라인에는 GIO_E0의 데이터가 증폭되어 전송되고, FDO_S1 라인에는 GIO_O0의 데이터가 증폭되어 전송된다.
DDR2 모드 동작에서 CA0가 고레벨이고 CA1이 고레벨이면 제1 출력 오더링부 ORD1은 FRT3에 의해 제어되어 GIO_E0상의 데이터를 DE04 라인을 통해 FDO_S0 라인으로 전송한다. 또한 제2 출력 오더링부 ORD2는 FRT3에 의해 제어되어 GIO_O0상의 데이터를 DO04 라인을 통해 FDO_F1 라인으로 전송하고, 제3 출력 오더링부 ORD3은 FRT3에 의해 제어되어 GIO_E1 상의 데이터를 DE14 라인을 통해 FDO_S1 라인으로 전송하며, 제4 출력 오더링부 ORD4은 FRT3에 의해 제어되어 GIO_O1 상의 데이터를 DO14 라인을 통해 FDO_F0 라인으로 전송한다. 따라서, CA0가 고레벨이고 CA1이 고레벨이면, FDO_F0 라인에는 GIO_O1의 데이터가 증폭되어 전송되고, FDO_S0 라인에는 GIO_E0의 데이터가 증폭되어 전송되며, FDO_F1 라인에는 GIO_O0의 데이터가 증폭되어 전송되고, FDO_S1 라인에는 GIO_E1의 데이터가 증폭되어 전송된다.
도 12b는 DDR1-2 및 DDR2 동작시의 데이터 출력 경로를 도시한 블록도이다.
도 12b를 참조하면, 제3 출력 오더링부 ORD3 및 제4 출력 오더링부 ORD4가 DDR1-2 모드 동작시에 활성화되지 않는 것을 제외하고는 상기 도 12a와 동일하다. 즉 DDR1-2 모드 동작시, GIO_E1 라인 및 GIO_O1 라인에는 데이터가 전송되지 않으며, 제3 출력 오더링부 ORD3 및 제4 출력 오더링부 ORD4는 동작을 하지 않는다. 따라서 DDR1-2 모드 동작시에는 제1 출력 오더링부 ORD1 및 제2 출력 오더링부 ORD2만이 동작한다.
DDR1-2 모드 동작시 CA0이 저레벨이고 CA1이 저레벨이면, 제1 출력 오더링부 ORD1는 FRT0신호에 의해 제어되어 GIO_E0상의 데이터를 DE01라인을 통해 FDO_F0라인으로 출력하고 제2 출력 오더링부 ORD2는 FRT0신호에 의해 제어되고 GIO_O0상의 데이터를 DO01 라인을 통해 FDO_S0라인으로 출력한다.
DDR1-2 모드 동작시 CA0이 고레벨이고 CA1이 저레벨이면, 제1 출력 오더링부 ORD1는 FRT1신호 및 FRT3에 의해 제어된다. 다만, FDO_F1 및 FDO_S1상의 데이터는 유효하지 않으므로 제1 출력 오더링부 ORD1은 GIO_E0상의 데이터를 FRT3의 제어신호에 따라 DE04라인을 통해 FDO_S0라인으로 출력하고 제2 출력 오더링부 ORD2은 FRT1신호에 의해 제어되고 GIO_O0상의 데이터를 DO02 라인을 통해 FDO_F0라인으로 출력한다.
DDR1-2 모드 동작시 CA0이 저레벨이고 CA1이 고레벨이면, 제1 출력 오더링부 ORD1은 FRT0신호에 의해 제어된다. 이는 상기 도 11b에서 도시된 바와 같이 제7 출력 오더링 제어신호 생성부 DOCS7 및 제8 출력 오더링 제어신호 생성부 DOCS8이 CA1에 무관하며, CA0의 레벨에 따라 제어신호를 생성하기 때문이다. 따라서 제1 출력 오더링부 ORD1은 GIO_E0상의 데이터를 DE01라인을 통해 FDO_F0라인으로 출력하고 제2 출력 오더링부 ORD2는 FRT0신호에 의해 제어되고 GIO_O0상의 데이터를 DO01 라인을 통해 FDO_S0라인으로 출력한다.
DDR1-2 모드 동작시 CA0이 고레벨이고 CA1이 고레벨이면, 제1 출력 오더링부 ORD1은 FRT1신호 및 FRT3에 의해 제어된다. 다만, FDO_F1 및 FDO_S1상의 데이터는 유효하지 않으므로 제1 출력 오더링부 ORD1은 GIO_E0상의 데이터를 FRT3의 제어신호에 따라 DE04라인을 통해 FDO_S0라인으로 출력하고 제2 출력 오더링부 ORD1은 FRT1신호에 의해 제어되고 GIO_O0상의 데이터를 DO02 라인을 통해 FDO_F0라인으로 출력한다.
DDR2 모드 동작은 상기 도 12a에서의 DDR2의 동작과 동일하므로 설명을 생략한다.
실시예 8
도 13은 본 발명의 제8 실시예에 따른 출력 데이터 래치/먹스부 DOUT LATCH/MUX를 도시한 회로도이다.
도 13을 참조하면, 출력 데이터 래치/먹스부 DOUT LATCH/MUX는 출력 데이터 제어신호 생성부 OUTCG, 출력 라인 선택부 DOSL 및 데이터 전송부 DDML을 포함한다.
상기 출력 데이터 제어신호 생성부 OUTCG는 제1 래치/먹스 제어신호 생성부 LMCG1, 제2 래치/먹스 제어신호 생성부 LMCG2, 제3 래치/먹스 제어신호 생성부 LMCG3 및 제4 래치/먹스 제어신호 생성부 LMCG4를 포함한다.
상기 제1 래치/먹스 제어신호 생성부 LMCG1은 내부 클럭 QCLK_F0 및 모드 선택 신호 PDDR1을 입력으로 가지는 NOR 게이트 NORLMC1, 상기 NOR 게이트 NORLMC1의 출력을 반전하는 인버터 INVLMC1_1 및 상기 인버터 INVLMC1_1의 출력을 반전하는 인버터 INVLMC1_2로 구성된다. 상기 인버터 INVLMC1_1의 출력은 QCKL_F0D 라인에 전송되며, 상기 인버터 INVLMC1_2의 출력은 /QCKL_F0D 라인에 전송된다.
DDR1 모드 동작시 PDDR1은 고레벨이므로 상기 NOR 게이트 NORLMC1의 출력은 내부 클럭 QCLK_F0에 무관하게 저레벨을 출력한다. 따라서 QCLK_F0는 전송되지 않으며, QCKL_F0D 라인에는 고레벨이 출력되고 /QCKL_F0D 라인에는 저레벨이 출력된다.
또한, DDR2 모드 동작시 PDDR1은 저레벨이므로 상기 NOR 게이트 NORLMC1은 QCLK_F0를 반전하여 출력한다. 따라서 DDR2 모드 동작시에 QCKL_F0D 라인에는 QCLK_F0이 출력되고 /QCKL_F0D 라인에는 상기 QCLK_F0의 위상이 반전된 /QCLK_F0이 출력된다.
상기 제2 래치/먹스 제어신호 생성부 LMCG2는 내부 클럭 QCLK_F1 및 모드 선택 신호 PDDR2를 입력으로 가지는 NAND 게이트 NANLMC1, 상기 NAND 게이트 NANLMC1의 출력을 반전하는 인버터 INVLMC2_1 및 상기 인버터 INVLMC2_1의 출력을 반전하는 인버터 INVLMC2_2로 구성된다. 상기 인버터 INVLMC2_1의 출력은 QCKL_F1D 라인에 전송되며, 상기 인버터 INVLMC2_2의 출력은 /QCKL_F1D 라인에 전송된다.
DDR1 모드 동작시 PDDR2은 저레벨이므로 상기 NAND 게이트 NANLMC1의 출력은 내부 클럭 QCLK_F1에 무관하게 고레벨을 출력한다. 따라서 QCLK_F1는 전송되지 않으며, QCKL_F1D 라인에는 저레벨이 출력되고 /QCKL_F1D 라인에는 고레벨이 출력된다.
또한, DDR2 모드 동작시 PDDR2은 고레벨이므로 상기 NAND 게이트 NANDLMC1은 QCLK_F1를 반전하여 출력한다. 따라서 DDR2 모드 동작시에 QCKL_F1D 라인에는 QCLK_F1이 출력되고 /QCKL_F1D 라인에는 상기 QCLK_F1의 위상이 반전된 /QCLK_F1이 출력된다.
상기 제3 래치/먹스 제어신호 생성부 LMCG3은 내부 클럭 QCLK_F0 및 모드 선택 신호 PDDR2을 입력으로 가지는 NAND 게이트 NANLMC2_1, 내부 클럭 CLKDQ의 반전된 신호인 /CLKDQ와 모드 선택 신호 PDDR1을 입력으로 하는 NAND 게이트 NANLMC2_2, 상기 NAND 게이트 NANLMC2_1의 출력과 NAND 게이트 NANLMC2_2의 출력을 입력으로 가지는 NAND 게이트 NANLMC2_3 및 상기 NAND 게이트 NANLMC2_3의 출력을 반전하는 인버터 INVLMC3로 구성된다. 상기 NAND 게이트 NANLMC2_3의 출력은 QCKLQD 라인에 전송되며, 상기 인버터 INVLMC3의 출력은 /QCKLQD 라인에 전송된다. DDR1 모드 동작시 PDDR1은 고레벨이고 PDDR2는 저레벨이므로 상기 NAND 게이트 NANLMC2_1의 출력은 내부 클럭 QCLK_F0에 무관하게 고레벨을 출력한다. 또한, NAND 게이트 NANLMC2_2는 /CLKDQ를 반전하여 출력한다. 상기 /CLKDQ 신호는 /CLKDQD 라인으로부터 입력된다. 따라서 DDR1 모드 동작시, QCLKQD 라인에는 /CLKDQ가 전송되며, /QCLKQD 라인에는 CLKDQ가 전송된다.
DDR2 모드 동작시 PDDR1은 저레벨이고 PDDR2는 고레벨이므로, NAND 게이트 NANLMC2_2는 /CLKDQ에 관계없이 고레벨을 출력한다. 또한 NAND 게이트 NANLMC2_1은 QCLK_F0를 반전하여 출력한다. 따라서, DDR2 모드 동작시 QCLKQD 라인에는 QCLK_F0이 출력되며, /QCLKQD 라인에는 QCLK_F0이 반전된 /QCLK_F0가 출력된다.
상기 제4 래치/먹스 제어신호 생성부 LMCG4는 내부 클럭 CLKDQ를 입력으로 가지는 인버터 INVLMC4_1, 상기 인버터 INVLMC4_1의 출력을 반전하는 인버터 INVLMC4_2 및 상기 인버터 INVLMC4_2의 출력을 반전하는 인버터 INVLMC4_3로 구성된다. 상기 인버터 INVLMC4_2의 출력은 CLKDQD 라인에 전송되며, 상기 인버터 INVLMC4_3의 출력은 /CLKDQD 라인에 전송된다.
DDR1 모드 동작 또는 DDR2 모드 동작에 무관하게 CLKDQD 라인에는 CLKDQ가 출력되고 /CLKDQD 라인에는 상기 CLKDQ가 반전된 /CLKDQ가 출력된다.
상기 출력 라인 선택부 DOSL는 출력 데이터 래치/먹스 활성화 신호인 DOUT_ACT에 따라 FDO 라인들을 선택하여, 상기 FDO 라인들의 데이터를 상기 데이터 전송부 DDML에 제공한다. 출력 라인 선택부 DOSL은 입력되는 상기 DOUT_ACT를 반전하는 인버터 INVSL1_1과 INVSL2_1, 상기 인버터 INVSL1_1, INVSL2_1의 출력을 각각 반전하는 인버터 INVSL1_2과 INVSL2_2, 상기 인버터 INVSL1_1 내지 INVSL2_2 출력들을 이용하여 FDO 라인들을 선택하는 다수의 NAND 게이트들 NANLS1_1, NANLS1_2, NANLS2_1 및 NANLS2_2와 NOR 게이트들 NORLS1_1, NORLS1_2, NORLS2_1 및 NORLS2_2를 포함한다.
DOUT_ACT가 입력되는 인버터 INVSL1_1은 이를 반전하며 반전된 신호를 인버터 INVSL1_2, NOR 게이트 NORLS1_1 및 NOR 게이트 NORLS1_2로 출력한다. 인버터 INVSL1_1의 출력은 상기 NOR 게이트 NORLS1_1을 통해 FDO_F0 라인상의 데이터를 선택하는데 사용되고, 상기 NOR 게이트 NORLS1_2을 통해 FDO_F1 라인상의 데이터를 선택하는데 사용된다.
또한, 인버터 INVSL1_2는 입력 신호를 반전하며 상기 반전된 신호를 NAND 게이트 NANLS1_1 및 NAND 게이트 NANLS1_2로 출력한다. 상기 인버터 INVSL1_2의 출력은 상기 NAND 게이트 NANLS1_1을 통해 FDO_F0 라인상의 데이터를 선택하는데 사용되고, 상기 NAND 게이트 NANLS1_2를 통해 FDO_F1 라인상의 데이터를 선택하는데 사용된다.
DOUT_ACT가 입력되는 인버터 INVSL2_1은 이를 반전하며 반전된 신호를 인버터 INVSL2_2, NOR 게이트 NORLS2_1 및 NOR 게이트 NORLS2_2로 출력한다. 인버터 INVSL2_1의 출력은 상기 NOR 게이트 NORLS2_1을 통해 FDO_S0 라인상의 데이터를 선택하는데 사용되고, 상기 NOR 게이트 NORLS2_2을 통해 FDO_S1 라인상의 데이터를 선택하는데 사용된다.
또한, 인버터 INVSL2_2는 입력 신호를 반전하며 상기 반전된 신호를 NAND 게이트 NANLS2_1 및 NAND 게이트 NANLS2_2로 출력한다. 상기 인버터 INVSL2_2의 출력은 상기 NAND 게이트 NANLS2_1을 통해 FDO_S0 라인상의 데이터를 선택하는데 사용되고, NAND 게이트 NANLS2_2에 입력되는 인버터 INVSL2_2의 출력은 상기 NAND 게이트 NANLS2_2를 통해 FDO_S1 라인상의 데이터를 선택하는데 사용된다.
상기 데이터 전송부 DDML은 제1 데이터 선택 전송부 DSELT1, 제2 데이터 선택 전송부 DSELT2, 제3 데이터 선택 전송부 DSELT3 및 제4 데이터 선택 전송부 DSELT4를 포함한다.
상기 제1 데이터 선택 전송부 DSELT1은 QCLKQD 라인 및 /QCLKQD 라인의 제어에 의해 상기 NAND 게이트 NANLS1_1의 출력을 전송하기 위한 전송 게이트 TGDOS1_1, 상기 전송 게이트 TGDOS1_1의 출력을 입력으로 가지는 래치 LATDOS1_1, CLKDQD 라인 및 /CLKDQD 라인의 제어에 의해 상기 래치 LATDOS1_1의 출력을 전송하기 위한 전송 게이트 TGDOS1_2 및 상기 전송 게이트 TGDOS1_2의 출력을 반전하여 DOP 단자로 출력하기위한 인버터 INVLSP를 가진다. 또한 상기 제1 데이터 선택 전송부 DSELT1은 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NAND 게이트 NANLS1_2의 출력을 전송하기 위한 전송 게이트 TGDOS1_3, 상기 전송 게이트 TGDOS1_3의 출력을 입력으로 가지는 래치 LATDOS1_2, 상기 래치 LATDOS1_2의 출력을 반전하는 인버터 INVLS1 및 QCLK_F1D 라인 및 /QCLK_F1D 라인의 제어에 의해 상기 인버터 INVLS1의 출력을 래치 LATDOS1_1으로 전송하기 위한 전송 게이트 TGDOS1_4를 가진다.
DDR1 동작 모드에서 제1 데이터 선택 전송부 DSELT1은 FDO_F0 라인상의 데이터를 선택하여 일정 시간동안 지연시킨후, CLKDQ에 동기하여 DOP 단자에 출력하고, DDR2 동작 모드에서는 FDO_F0 라인 및 FDO_F1 라인상의 데이터들에 대해 시간 지연을 실행한 후, CLKDQ에 동기하여 DOP 단자로 각각 출력한다.
상기 제2 데이터 선택 전송부 DSELT2는 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NAND 게이트 NANLS2_1의 출력을 전송하기 위한 전송 게이트 TGDOS2_1, 상기 전송 게이트 TGDOS2_1의 출력이 입력되는 래치 LATDOS2_1, 상기 래치 LATDOS2_1의 출력을 반전하는 인버터 INVLS2_1, CLKDQD 라인 및 /CLKDQD 라인의 제어에 의해 상기 인버터 INVLS2_1의 출력을 전송하기 위한 전송 게이트 TGDOS2_2, 상기 전송 게이트 TGDOS2_2의 출력이 입력되는 래치 LATDOS2_2 및 /CLKDQD 라인과 CLKDQD 라인의 제어에 의해 상기 래치 LATDOS2_2의 출력을 인버터 INVLSP에 전송하기 위한 전송 게이트 TGDOS2_3을 포함한다. 또한 상기 제2 데이터 선택 전송부 DSELT2는 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NAND 게이트 NANLS2_2의 출력을 전송하기 위한 전송 게이트 TGDOS2_4, 상기 전송 게이트 TGDOS2_4의 출력을 입력으로 가지는 래치 LATDOS2_3, 상기 래치 LATDOS2_3의 출력을 반전하는 인버터 INVLS2_2 및 QCLK_F1D 라인 및 /QCLK_F1D 라인의 제어에 의해 상기 인버터 INVLS2_2의 출력을 래치 LATDOS2_1로 전송하기 위한 전송 게이트 TGDOS2_5를 가진다.
DDR1 동작 모드에서 제2 데이터 선택 전송부 DSELT2는 FDO_S0 라인상의 데이터를 선택하여 일정 시간동안 지연시킨후, CLKDQ에 동기하여 DOP 단자에 출력하고, DDR2 동작 모드에서는 FDO_S0 라인 및 FDO_S1 라인상의 데이터들에 대해 시간 지연을 실행한 후, CLKDQ에 동기하여 DOP 단자로 각각 출력한다.
상기 제3 데이터 선택 전송부 DSELT3은 QCLKQD 라인 및 /QCLKQD 라인의 제어에 의해 상기 NOR 게이트 NORLS1_1의 출력을 전송하기 위한 전송 게이트 TGDOS3_1, 상기 전송 게이트 TGDOS3_1의 출력을 입력으로 가지는 래치 LATDOS3_1, CLKDQD 라인 및 /CLKDQD 라인의 제어에 의해 상기 래치 LATDOS3_1의 출력을 전송하기 위한 전송 게이트 TGDOS3_2 및 상기 전송 게이트 TGDOS3_2의 출력을 반전하여 DON 단자로 출력하기위한 인버터 INVLSN을 가진다. 또한 상기 제3 데이터 선택 전송부 DSELT3은 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NOR 게이트 NORLS1_2의 출력을 전송하기 위한 전송 게이트 TGDOS3_3, 상기 전송 게이트 TGDOS3_3의 출력을 입력으로 가지는 래치 LATDOS3_2, 상기 래치 LATDOS3_2의 출력을 반전하는 인버터 INVLS3 및 QCLK_F1D 라인 및 /QCLK_F1D 라인의 제어에 의해 상기 인버터 INVLS3의 출력을 래치 LATDOS3_1으로 전송하기 위한 전송 게이트 TGDOS3_4를 가진다.
DDR1 동작 모드에서 제3 데이터 선택 전송부 DSELT3는 FDO_F0 라인상의 데이터를 선택하여 일정 시간동안 지연시킨후, CLKDQ에 동기하여 DON 단자에 출력하고, DDR2 동작 모드에서는 FDO_F0 라인 및 FDO_F1 라인상의 데이터들에 대해 시간 지연을 실행한 후, CLKDQ에 동기하여 DON 단자로 각각 출력한다.
상기 제4 데이터 선택 전송부 DSELT4는 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NOR 게이트 NORLS2_1의 출력을 전송하기 위한 전송 게이트 TGDOS4_1, 상기 전송 게이트 TGDOS4_1의 출력이 입력되는 래치 LATDOS4_1, 상기 래치 LATDOS4_1의 출력을 반전하는 인버터 INVLS4_1, CLKDQD 라인 및 /CLKDQD 라인의 제어에 의해 상기 인버터 INVLS4_1의 출력을 전송하기 위한 전송 게이트 TGDOS4_2, 상기 전송 게이트 TGDOS4_2의 출력이 입력되는 래치 LATDOS4_2 및 /CLKDQD 라인과 CLKDQD 라인의 제어에 의해 상기 래치 LATDOS4_2의 출력을 인버터 INVLSN에 전송하기 위한 전송 게이트 TGDOS4_3을 포함한다. 또한 상기 제4 데이터 선택 전송부 DSELT4는 QCLK_F0D 라인 및 /QCLK_F0D 라인의 제어에 의해 상기 NOR 게이트 NORLS2_2의 출력을 전송하기 위한 전송 게이트 TGDOS4_4, 상기 전송 게이트 TGDOS4_4의 출력을 입력으로 가지는 래치 LATDOS4_3, 상기 래치 LATDOS4_3의 출력을 반전하는 인버터 INVLS4_2 및 QCLK_F1D 라인 및 /QCLK_F1D 라인의 제어에 의해 상기 인버터 INVLS4_2의 출력을 래치 LATDOS4_1로 전송하기 위한 전송 게이트 TGDOS4_5를 가진다.
DDR1 동작 모드에서 제4 데이터 선택 전송부 DSELT4는 FDO_S0 라인상의 데이터를 선택하여 일정 시간동안 지연시킨후, CLKDQ에 동기하여 DON 단자에 출력하고, DDR2 동작 모드에서는 FDO_S0 라인 및 FDO_S1 라인상의 데이터들에 대해 시간 지연을 실행한 후, CLKDQ에 동기하여 DON 단자로 각각 출력한다.
도 14a 및 도 14b는 DDR1 동작과 DDR2 동작을 선택적으로 수행하는 출력 데이터 래치/먹스부 DOUT LATCH/MUX의 동작을 설명하기 위한 타이밍도들이다.
도 14a는 출력 데이터 래치/먹스부의 DDR1 동작을 설명하기 위한 타이밍도이다.
도 14a를 참조하면, DDR1 모드 동작에서 PDDR1은 고레벨이고 PDDR2는 저레벨이므로 제1 래치/먹스 제어신호 생성부 LMCG1의 출력 라인 QCLK_F0D에는 QCLK_F0에 무관하게 고레벨이 출력되며, 출력라인 /QCLK_F0D에는 저레벨이 출력된다. 또한 제2 래치/먹스 제어신호 생성부 LMCG2의 출력 라인 QCLK_F1D에는 저레벨이 출력되고 출력라인 /QCLK_F1D에는 고레벨이 출력된다. 제3 래치/먹스 제어신호 생성부 LMCG3의 출력 라인 QCLKQD에는 /CLKDQ가 출력되며, 출력 라인 /QCLKQD에는 CLKDQ가 출력된다. 제4 래치/먹스 제어신호 생성부 LMCG4의 출력라인 CLKDQD에는 CLKDQ가 출력되고 출력라인 /CLKDQD에는 /CLKDQ가 출력된다. 상술한 제어신호들은 각각의 데이터 선택 전송부의 전송 게이트들의 동작을 제어한다.
출력 데이터 래치/먹스 활성화 신호인 DOUT_ACT가 활성화되면, 출력 라인 선택부 DOSL의 NAND 게이트들 NANLS1_1, NANLS1_2, NANLS2_1 및 NANLS2_2 와 NOR 게이트들 NORLS1_1, NORLS1_2, NORLS2_1 및 NORLS2_2는 FDO 라인들을 선택하여, 상기 FDO 라인들의 데이터를 상기 데이터 전송부 DDML에 제공한다.
외부 클럭 ext CLK에 동기된 데이터들이 FDO라인들에 입력되면, 제1 데이터 선택 전송부 DSELT1의 전송 게이트 TGDOS1_1은 CLKDQ 및 /CLKDQ에의해 제어되어 래치 LATDOS1_1에 FDO_F0라인 상의 데이터를 홀드한다. 홀드된 데이터를 F 데이터라 한다. 전송 게이트 TGDOS1_3은 DDR1 동작시 턴온 상태를 유지하고 전송게이트 TGDOS1_4는 턴오프 상태를 유지하므로 FDO_F1라인 상의 데이터는 전송이 차단된다.
제2 데이터 선택 전송부 DSELT2의 전송 게이트 TGDOS2_1은 턴온 상태를 유지하고 FDO_S0라인 상의 데이터를 래치 LATDOS2_1에 홀드한다. 홀드된 데이터를 S 데이터라한다면, 상기 F 데이터와 S 데이터는 상기 TGDOS1_1의 샘플링에 의해 상호간에 1/2 CLKDQ의 위상차를 가진다.
상기 F 데이터는 전송 게이트 TGDOS1_2에 의해 샘플링되고 DOP단자로 출력된다. 전송 게이트 TGDOS1_2에 의한 샘플링은 CLKDQ의 상승에지에서 발생한다. 상기 S 데이터는 CLKDQD의 상승에지에서 전송 게이트 TGDOS2_2에 의해 샘플링되고, CLKDQ의 하강에지에서 전송 게이트 TGDOS2_3에 의해 샘플링되어 DOP단자로 출력된다. 따라서 전송 게이트 TGDOS1_2에 의한 CLKDQ의 상승에지에서의 샘플링에 의해 F 데이터가 출력되고 전송 게이트 TGDOS2_3에 의한 CLKDQ의 하강에지에서의 샘플링에 의해 S 데이터가 출력되므로, 1클럭의 CLKDQ에 대해 F 데이터와 S 데이터가 연속하여 DOP 단자로 출력된다.
제3 데이터 선택 전송부 DSELT3의 전송 게이트 TGDOS3_1은 CLKDQ 및 /CLKDQ에의해 제어되어 래치 LATDOS3_1에 FDO_F0라인 상의 데이터를 홀드한다. 홀드된 데이터를 F 데이터라 한다. 전송 게이트 TGDOS3_3은 DDR1 동작시 턴온 상태를 유지하고 전송게이트 TGDOS3_4는 턴오프 상태를 유지하므로 FDO_F1라인 상의 데이터는 전송이 차단된다.
제4 데이터 선택 전송부 DSELT4의 전송 게이트 TGDOS4_1은 턴온 상태를 유지하고 FDO_S0라인 상의 데이터를 래치 LATDOS4_1에 홀드한다. 홀드된 데이터를 S 데이터라한다면, 상기 F 데이터와 S 데이터는 상기 TGDOS4_1의 샘플링에 의해 상호간에 1/2 CLKDQ의 위상차를 가진다.
상기 F 데이터는 전송 게이트 TGDOS4_2에 의해 샘플링되고 DOP단자로 출력된다. 전송 게이트 TGDOS4_2에 의한 샘플링은 CLKDQ의 상승에지에서 발생한다. 상기 S 데이터는 CLKDQD의 상승에지에서 전송 게이트 TGDOS4_2에 의해 샘플링되고, CLKDQ의 하강에지에서 전송 게이트 TGDOS4_3에 의해 샘플링되어 DON단자로 출력된다. 따라서 전송 게이트 TGDOS4_2에 의한 CLKDQ의 상승에지에서의 샘플링에 의해 F 데이터가 출력되고 전송 게이트 TGDOS4_3에 의한 CLKDQ의 하강에지에서의 샘플링에 의해 S 데이터가 출력되므로, 1클럭의 CLKDQ에 대해 F 데이터와 S 데이터가 연속하여 DON 단자로 출력된다.
도 14b는 출력 데이터 래치/먹스부 DOUT LATCH/MUX의 DDR2 동작을 설명하기 위한 타이밍도이다.
도 14b를 참조하면, DDR2 모드 동작에서 PDDR1은 저레벨이고 PDDR2는 고레벨이므로 제1 래치/먹스 제어신호 생성부 LMCG1의 출력 라인 QCLK_F0D에는 QCLK_F0이 출력되며, 출력라인 /QCLK_F0D에는 /QCLK_F0이 출력된다. 또한 제2 래치/먹스 제어신호 생성부 LMCG2의 출력 라인 QCLK_F1D에는 QCLK_F1이 출력되고 출력라인 /QCLK_F1D에는 /QCLK_F1이 출력된다. 제3 래치/먹스 제어신호 생성부 LMCG3의 출력 라인 QCLKQD에는 QCLK_F0이 출력되며, 출력 라인 /QCLKQD에는 /QCLK_F0이 출력된다. 제4 래치/먹스 제어신호 생성부 LMCG4의 출력라인 CLKDQD에는 CLKDQ가 출력되고 출력라인 /CLKDQD에는 /CLKDQ가 출력된다. 상술한 제어신호들은 각각의 데이터 선택 전송부의 전송 게이트들의 동작을 제어한다.
출력 데이터 래치/먹스 활성화 신호인 DOUT_ACT가 활성화되면, 출력 라인 선택부 DOSL의 NAND 게이트들 NANLS1_1, NANLS1_2, NANLS2_1 및 NANLS2_2 와 NOR 게이트들 NORLS1_1, NORLS1_2, NORLS2_1 및 NORLS2_2는 FDO 라인들을 선택하여, 상기 FDO 라인들의 데이터를 상기 데이터 전송부 DDML에 제공한다.
외부 클럭 ext CLK에 동기된 데이터들이 FDO라인들에 입력되면, 제1 데이터 선택 전송부 DSELT1의 전송 게이트 TGDOS1_1은 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS1_1에 FDO_F0라인 상의 데이터를 홀드한다. 홀드된 데이터를 F 데이터라 한다. 동시에 전송 게이트 TGDOS1_3도 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS1_2에 FDO_F1라인 상의 데이터를 홀드한다. 래치 LATDOS1_2상의 데이터는 인버터 INVLS1을 거치고, QCLK_F1의 상승 에지에서 샘플링 동작을 수행하는 TGDOS1_4에 의해 샘플링되고, 래치 LATDOS 1_1에서 홀드된다. 전송 게이트 TGDOS1_1 은 QCLK_F0의 상승 에지에서 데이터를 샘플링하고, 전송 게이트 TGDOS1_4는 QCLKF1의 상승 에지에서 데이터를 샘플링하므로, 래치 LATDOS1_1에는 외부 클럭 ext CLK의 한 주기마다 FDO_F0 라인의 데이터 및 FDO_F1 라인의 데이터를 번갈아가며 홀드한다.
또한, 제2 데이터 선택 전송부 DSELT2의 전송 게이트 TGDOS2_1은 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS2_1에 FDO_S0라인 상의 데이터를 홀드한다. 홀드된 데이터를 S 데이터라 한다. 동시에 전송 게이트 TGDOS2_4도 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS2_3에 FDO_S1라인 상의 데이터를 홀드한다. 래치 LATDOS2_3상의 데이터는 인버터 INVLS2_2을 거치고, QCLK_F1의 상승 에지에서 샘플링 동작을 수행하는 TGDOS2_5에 의해 샘플링되고, 래치 LATDOS 2_1에서 홀드된다. 전송 게이트 TGDOS2_1 은 QCLK_F0의 상승 에지에서 데이터를 샘플링하고, 전송 게이트 TGDOS2_5는 QCLKF1의 상승 에지에서 데이터를 샘플링하므로, 래치 LATDOS2_1에는 외부 클럭 ext CLK의 한 주기마다 FDO_S0 라인의 데이터 및 FDO_S1 라인의 데이터를 번갈아가며 홀드한다. 상기 래치 LATDOS2_1에 홀드된 S 데이터는 CLKDQ의 상승 에지에서 전송 게이트 TGDOS2_2에 의해 샘플링되고 래치 LATDOS2_2에서 홀드된다. 따라서 상기 래치 LATDOS2_2에 홀드된 S 데이터는 CLKDQ의 상승 에지에서 전송 게이트 TGDOS2_2의 샘플링에 의해 래치 LATDOS2_1에서 홀드된 상태보다 지연된 상태가 된다.
상기 제1 데이터 선택 전송부 DSELT1의 래치 LATDOS1_1에 홀드된 F 데이터는 CLKDQ의 상승에지에서 전송 게이트 TGDOS1_2에 의해 샘플링되고 인버터 INVLSP를 통해 DOP 단자로 출력된다. 상기 제2 데이터 선택 전송부 DSELT2의 래치 LATDOS2_2에 홀드된 S 데이터는 CLKDQ의 하강 에지에서 전송 게이트 TGDOS2_3에 의해 샘플링되고 인버터 INVLSP를 통해 DOP 단자로 출력된다.
제3 데이터 선택 전송부 DSELT3의 전송 게이트 TGDOS3_1은 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS3_1에 FDO_F0라인 상의 데이터를 홀드한다. 홀드된 데이터를 F 데이터라 한다. 동시에 전송 게이트 TGDOS3_3도 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS3_2에 FDO_F1라인 상의 데이터를 홀드한다. 래치 LATDOS3_2상의 데이터는 인버터 INVLS3을 거치고, QCLK_F1의 상승 에지에서 샘플링 동작을 수행하는 TGDOS3_4에 의해 샘플링되고, 래치 LATDOS 3_1에서 홀드된다. 전송 게이트 TGDOS3_1 은 QCLK_F0의 상승 에지에서 데이터를 샘플링하고, 전송 게이트 TGDOS3_4는 QCLKF1의 상승 에지에서 데이터를 샘플링하므로, 래치 LATDOS3_1에는 외부 클럭 ext CLK의 한 주기마다 FDO_F0 라인의 데이터 및 FDO_F1 라인의 데이터를 번갈아가며 홀드한다.
또한, 제4 데이터 선택 전송부 DSELT4의 전송 게이트 TGDOS4_1은 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS4_1에 FDO_S0라인 상의 데이터를 홀드한다. 홀드된 데이터를 S 데이터라 한다. 동시에 전송 게이트 TGDOS4_4도 QCLK_F0 및 /QCLK_F0에 의해 제어되어 래치 LATDOS4_3에 FDO_S1라인 상의 데이터를 홀드한다. 래치 LATDOS4_3상의 데이터는 인버터 INVLS4_2을 거치고, QCLK_F1의 상승 에지에서 샘플링 동작을 수행하는 TGDOS4_5에 의해 샘플링되고, 래치 LATDOS 4_1에서 홀드된다. 전송 게이트 TGDOS4_1 은 QCLK_F0의 상승 에지에서 데이터를 샘플링하고, 전송 게이트 TGDOS4_5는 QCLKF1의 상승 에지에서 데이터를 샘플링하므로, 래치 LATDOS4_1에는 외부 클럭 ext CLK의 한 주기마다 FDO_S0 라인의 데이터 및 FDO_S1 라인의 데이터를 번갈아가며 홀드한다. 상기 래치 LATDOS4_1에 홀드된 S 데이터는 CLKDQ의 상승 에지에서 전송 게이트 TGDOS4_2에 의해 샘플링되고 래치 LATDOS4_2에서 홀드된다. 따라서 상기 래치 LATDOS4_2에 홀드된 S 데이터는 CLKDQ의 상승 에지에서 전송 게이트 TGDOS4_2의 샘플링에 의해 래치 LATDOS4_1에서 홀드된 상태보다 지연된 상태가 된다.
상기 제3 데이터 선택 전송부 DSELT3의 래치 LATDOS3_1에 홀드된 F 데이터는 CLKDQ의 상승에지에서 전송 게이트 TGDOS3_2에 의해 샘플링되고 인버터 INVLSN을 통해 DON 단자로 출력된다. 상기 제4 데이터 선택 전송부 DSELT4의 래치 LATDOS4_2에 홀드된 S 데이터는 CLKDQ의 하강 에지에서 전송 게이트 TGDOS4_3에 의해 샘플링되고 인버터 INVLSN을 통해 DON 단자로 출력된다.
DOP 및 DON 단자로 출력된 데이터는 출력 버퍼에 입력되고, 상기 출력 버퍼에서는DOP 단자상의 데이터와 DON 단자상의 데이터를 제어신호로 하여 DOUT 데이터를 형성한다.
실시예 9
도 15a 및 도 15b는 본 발명의 제9 실시예에 따라 DDR1-2 및 DDR2 동작을 수행하기 위한 출력 오더링부들의 배치를 도시한 블록도들이다.
도 15a는 DDR1-2 동작을 수행하기 위한 출력 오더링부들의 배치를 도시한 블록도이다.
도 15a를 참조하면, 4개의 뱅크, 각각의 뱅크마다 구비된 글로벌 데이터 라인 및 4개의 출력 오더링부가 도시된다.
제1 뱅크의 2개의 글로벌 데이터 라인은 제1 스위칭 수단을 통해 2개의 출력 오더링부들 ORD1 및 ORD2에 연결되며, 제2 뱅크의 2개의 글로벌 데이터 라인은 제2 스위칭 수단을 통해 상기 2개의 출력 오더링부들 ORD1 및 ORD2에 연결된다.
제3 뱅크의 2개의 글로벌 데이터 라인은 제3 스위칭 수단을 통해 출력 오더링부들 ORD3 및 ORD4에 연결되며, 제4 뱅크의 글로벌 데이터 라인은 제4 스위칭 수단을 통해 상기 출력 오더링부들 ORD3 및 ORD4에 연결된다.
상기 4개의 스위칭 수단들은 뱅크 선택 신호에 따라 상보적인 동작을 수행한다. 즉, 뱅크 선택 신호가 제1 뱅크를 선택하는 경우, 제1 스위칭 수단에 의해 제1 뱅크의 글로벌 데이터 라인은 출력 오더링부들 ORD1 및 ORD2에 연결되며, 나머지 스위칭 수단들은 뱅크들과 출력 오더링부들의 연결을 차단한다. 즉, 제1 뱅크가 선택된 경우, 나머지 뱅크들의 글로벌 데이터 라인들의 데이터는 출력 오더링부에 입력되지 않으며, 제1 뱅크의 글로벌 데이터 라인들의 데이터가 출력 오더링부들 ORD1 및 ORD2에 입력된다. 2개의 출력 오더링부들에서의 동작은 상기 도 12b에서 설명한 바와 동일하다.
뱅크 선택 신호가 제2 뱅크를 선택하는 경우, 제2 스위칭 수단을 통해 제2 뱅크의 글로벌 데이터 라인상의 데이터는 상기 출력 오더링부들 ORD1 및 ORD2에 입력된다. 마찬가지로 뱅크 선택 신호가 제3 뱅크를 선택하는 경우, 제3 스위칭 수단을 통해 제3 뱅크의 글로벌 데이터 라인상의 데이터는 상기 출력 오더링부들 ORD3 및 ORD4에 입력된다. 또한, 뱅크 선택 신호가 제4 뱅크를 선택하는 경우, 제4 스위칭 수단을 통해 제4 뱅크의 글로벌 데이터 라인상의 데이터는 상기 출력 오더링부들 ORD3 및 ORD4에 입력된다.
선택된 뱅크의 글로벌 데이터 라인상의 데이터들은 2개의 출력 오더링부들에 입력된다. 예컨대, 제1 뱅크가 선택되고 상기 제1 뱅크의 글로벌 데이터 라인들 GIO_E0 및 GIO_O0의 데이터들은 출력 오더링부들 ORD1 및 ORD2에 각각 입력된다. 출력 오더링부 ORD1에 입력된 GIO_E0상의 데이터는 데이터 감지 증폭기에 의해 증폭되고 FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다. 또한, 출력 오더링부 ORD2에 입력된 GIO_O0상의 데이터는 데이터 감지 증폭기에 의해 증폭되고 FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다. 상기 제1 뱅크가 선택되어 글로벌 데이터 라인상의 데이터가 증폭되는 동안, 나머지 뱅크들은 선택되지 아니한다.
상술한 동작은 제2 뱅크, 제3 뱅크 또는 제4 뱅크가 선택되는 경우에도 동일하다. 즉, 제3 뱅크가 선택되는 경우, 제3 뱅크의 글로벌 데이터 라인들은 출력 오더링부들 ORD3 및 ORD4에 입력되고 각각의 오더링부에 구비된 데이터 감지 증폭기에 의해 증폭되고, FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다.
DDR1-2 동작에서 하나의 DQ당 2개의 출력 오더링부들이 동작하게 되고, 2비트 프리페치 방식을 사용한다. 즉, 1주기의 클럭동안 2비트의 데이터가 처리된다. 이러한 멀티비트 프리패치 방식을 사용하는 DRAM의 경우, 출력 오더링부의 개수도 증가되어야 하지만, 상술한 바대로, 각각의 뱅크의 글로벌 데이터선을 출력 오더링부에 연결할 경우, 적은 수의 출력 오더링부를 구비하여 DDR1 동작을 구현할 수 있다. 또한, 메모리 클럭이 증가되고 글로벌 데이터 라인의 길이가 증가함에 따른 데이터 로딩 현상은 다수의 스위칭 수단을 구비하여 회피할 수 있다. 즉, 선택된 뱅크의 동작시, 선택되지 않은 뱅크들의 글로벌 데이터 라인의 연결을 차단하여 과도한 데이터 라인의 길이에 따른 데이터 로딩 현상은 방지될 수 있다.
도 15b는 DDR2 동작을 수행하기 위한 출력 오더링부들의 배치를 도시한 블록도이다.
도 15b를 참조하면, 4개의 뱅크, 각각의 뱅크마다 구비된 글로벌 데이터 라인 및 4개의 출력 오더링부가 도시된다.
제1 뱅크의 4개의 글로벌 데이터 라인은 제1 스위칭 수단을 통해 4개의 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 연결되며, 제2 뱅크의 4개의 글로벌 데이터 라인은 제2 스위칭 수단을 통해 상기 4개의 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 연결된다. 제3 뱅크의 4개의 글로벌 데이터 라인은 제3 스위칭 수단을 통해 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 연결되며, 제4 뱅크의 글로벌 데이터 라인은 제4 스위칭 수단을 통해 상기 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 연결된다.
상기 4개의 스위칭 수단들은 뱅크 선택 신호에 따라 상보적인 동작을 수행한다. 즉, 뱅크 선택 신호가 제1 뱅크를 선택하는 경우, 제1 스위칭 수단에 의해 제1 뱅크의 글로벌 데이터 라인은 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 연결되며, 나머지 스위칭 수단들은 뱅크들과 출력 오더링부들의 연결을 차단한다. 즉, 제1 뱅크가 선택된 경우, 나머지 뱅크들의 글로벌 데이터 라인들의 데이터는 출력 오더링부에 입력되지 않으며, 제1 뱅크의 글로벌 데이터 라인들의 데이터가 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 입력된다. 4개의 출력 오더링부들에서의 동작은 상기 도 12b에서 설명한 바와 동일하다.
예컨대, 제1 뱅크가 선택되고 상기 제1 뱅크의 글로벌 데이터 라인들 GIO_E0 , GIO_O0, GIO_E1 및 GIO_O1의 데이터들은 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 각각 입력된다. 출력 오더링부 ORD1에 입력된 GIO_E0상의 데이터는 데이터 감지 증폭기에 의해 증폭되고 FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다. 또한, 출력 오더링부 ORD2에 입력된 GIO_O0상의 데이터는 데이터 감지 증폭기에 의해 증폭되고 FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다. 출력 오더링부 ORD3에 입력된 GIO_E1상의 데이터 및 출력 오더링부 ORD4에 입력된 GIO_O1상의 데이터에서도 동일한 동작이 수행된다. 또한 상기 제1 뱅크가 선택되어 글로벌 데이터 라인상의 데이터가 증폭되는 동안, 나머지 뱅크들은 선택되지 아니한다.
상술한 동작은 제2 뱅크, 제3 뱅크 또는 제4 뱅크가 선택되는 경우에도 동일하다. 즉, 제3 뱅크가 선택되는 경우, 제3 뱅크의 글로벌 데이터 라인들은 출력 오더링부들 ORD1, ORD2, ORD3 및 ORD4에 입력되고 각각의 오더링부에 구비된 데이터 감지 증폭기에 의해 증폭되고, FRT라인들의 제어에 따라 출력 래치/먹스로 출력된다.
DDR2 동작에서 하나의 DQ당 2개의 출력 오더링부들이 동작하게 되고, 4비트 프리페치 방식을 사용한다. 즉, 1주기의 클럭에 대해 4비트의 데이터가 처리된다. 이러한 멀티비트 프리패치 방식을 사용하는 DRAM의 경우, 출력 오더링부의 개수도 증가되어야 하지만, 상술한 바대로, 각각의 뱅크의 글로벌 데이터선을 출력 오더링부에 연결할 경우, 적은 수의 출력 오더링부를 구비하여 DDR2 동작을 구현할 수 있다. 또한, 메모리 클럭이 증가되고 글로벌 데이터 라인의 길이가 증가함에 따른 데이터 로딩 현상은 다수의 스위칭 수단을 구비하여 회피할 수 있다.
또한, 메모리의 제조 과정에서 상기 DDR1-2 또는 DDR2 동작을 수행하는 메모리를 선택할 수 있다. 즉, 소정의 과정을 통해 동일한 메모리가 DDR1-2 동작을 수행하도록 제조할 수 있으며, DDR2 동작을 수행하도록 제조할 수 있다.
동작 모드의 선택은 다음과 같은 과정을 이용한다.
첫째는, 금속 배선 공정을 이용하는 것이다. 즉, 금속물의 증착 및 식각을 이용하는 금속 배선 공정에서, DQ당 2개의 글로벌 데이터 라인들을 각각의 뱅크에 형성하고, 상기 2개의 글로벌 데이터 라인들이 2개의 출력 오더링부에 입력되도록 금속 배선을 형성한다. 상술한 과정을 수행하는 경우, 메모리는 DDR1-2 동작을 수행하게 된다. 또한, 금속 배선 공정에서, DQ당 4개의 글로벌 데이터 라인들을 각각의 뱅크에 형성하고, 상기 4개의 글로벌 데이터 라인들이 4개의 출력 오더링부에 입력되도록 금속 배선을 형성한다. 이러한 과정을 통해, 메모리는 DDR2 동작을 수행하게 된다.
둘째는, MRS신호를 이용하는 것이다. 즉, 상기 도15a에서 출력 오더링부 ORD1, ORD2에 입력되는 글로벌 데이터 라인과 출력 오더링부 ORD3, ORD4에 입력되는 글로벌 데이터 라인 사이에 소정의 스위치를 구비한다. 상기 스위치는 MRS신호에 따라 온/오프 동작을 수행한다. 따라서 스위치가 온 상태인 경우, 선택된 뱅크의 글로벌 데이터 라인에 대해 4개의 출력 오더링부가 연결되어 메모리는 DDR2 동작을 수행한다. 또한 스위치가 오프 상태인 경우, 선택된 뱅크의 글로벌 데이터 라인에 대해 2개의 출력 오더링부가 연결되어 메모리는 DDR1-2 동작을 수행하게 된다.
셋째는, 퓨즈(fuse)를 사용하는 것이다. 즉, 상기 도 15a에서 출력 오더링부 ORD1, ORD2에 입력되는 글로벌 데이터 라인과 출력 오더링부 ORD3, ORD4에 입력되는 글로벌 데이터 라인 사이에 퓨즈를 구비한다. 레이저 등을 이용하여 상기 퓨즈를 컷팅(cutting)한 경우, 메모리는 DDR1-2 동작을 수행하게 되며, 퓨즈를 컷팅하지 않고 연결관계를 유지하는 경우, 선택된 뱅크의 글로벌 데이터 라인에 대해 4개의 출력 오더링부가 연결되어 메모리는 DDR2 동작을 수행하게 된다.
실시예 10
도 16a 내지 도 16e는 본 발명의 제10 실시예에 따른 모드 선택부 MODESEL을 도시한 회로도들이다.
도 16a는 MRS(Mode Register Set)을 이용하여 모드 선택부 MODESEL을 구현한 회로도이다.
도 16a를 참조하면, 모드 레지스터(Mode Resister)로부터 입력되는 어드레스들 Ak, Am, An을 논리 조합하기 위한 NAND 게이트 NAMRS는 모드 선택 신호 PDDR1을 출력하고, 인버터 INVMRS는 상기 모드 선택 신호 PDDR1을 반전하여 모드 선택 신호 PDDR2를 출력한다. 모드 레지스터는 메모리의 동작 모드를 CPU가 지정하기 위해 사용하는 레지스터이다. 즉, SDRAM은 CAS 레이턴시나 버스트 길이등이 미리 설정되어 엑세스되는데, 이러한 동작 모드가 미리 설정되어 저장되는 장소가 모드 레지스터이다. 상기 도 16a에서의 어드레스는 기존의 유저 스펙에서 SDRAM의 사용자가 시스템의 용도에 맞게 동작 모드를 제어하도록 제공된 어드레스들 중에서 선택하여 사용한다.
도 16b는 퓨즈-커팅(Fuse-Cutting)을 이용하여 모드 선택부 MODESEL을 구현한 회로이다.
도 16b를 참조하면, 상기 모드 선택부는 VDD를 게이트 입력으로 하고 소스에 VDD가 공급되는 트랜지스터 QPF, 상기 트랜지스터 QPF와 인버터 구조를 이루면서 소스가 VSS에 연결된 트랜지스터 QNF, 상기 트랜지스터 QNF의 드레인과 트랜지스터 QPF의 드레인 사이에 구비된 퓨즈, 래치 구성을 가지는 인버터 INVF1 및 INVF2로 구성된다.
퓨즈-커팅이 없는 경우, 트랜지스터 QPF 및 QNF는 CMOS 트랜지스터 역할을 하므로 모드 선택 신호 PDDR1은 저레벨이되고, 모드 선택 신호 PDDR2는 고레벨이 된다. 따라서 SDRAM은 DDR2 모드 동작을 한다.
퓨즈-커팅이 있는 경우, 트랜지스터 QPF 및 QNF 는 서로 전기적으로 절연되고 PDDR1은 트랜지스터 QPF에 의해 고레벨이되고 ,PDDR2는 인버터 INVF1에 의해 저레벨이 된다. 따라서 SDRAM은 DDR1 모드 동작을 한다.
도 16c는 금속 배선의 연결에 따른 모드 선택부 MODESEL을 구현한 회로도이다.
도 16c를 참조하면, 상기 모드 선택부는 반도체 제조 공정에서 VDD 단자 또는 VSS 단자로 선택적으로 연결이 가능한 인버터 INVMT1 및 상기 인버터 INVMT의 출력인 PDDR1을 반전하는 인버터 INVMT2를 포함한다.
금속 배선 공정에서 상기 인버터 INVMT1이 VDD 단자에 연결되면, PDDR1은 저레벨이 되고, PDDR2는 고레벨이 되므로, SDRAM은 DDR2 동작을 수행한다. 상기 인버터 INVMT1이 VSS 단자에 연결되면, PDDR1은 고레벨이 되고, PDDR2는 저레벨이 되므로, SDRAM은 DDR1 동작을 수행한다.
도 16d는 금속 본딩(Metal Bonding)에 따른 모드 선택부 MODESEL을 구현한 회로도이다.
도 16d를 참조하면, 상기 모드 선택부는 금속 본딩에 의해 VSS 핀 또는 VDD 핀에 연결되는 패드 PADOP, 상기 패드 PADOP상의 신호를 반전하기 위한 인버터 INVB1 및 상기 인버터 INVB1의 출력인 PDDR1신호를 반전하여 PDDR2 신호를 출력하는 인버터 INVB2를 포함한다.
금속 본딩은 웨이퍼 상태의 반도체 소자에 대한 전기적 특성 검사인 EDS(Electric Die Sorting)이 종료된 후, 정상적으로 동작하는 소자들에 대해 수행되는 패키지 공정의 하나이다. 금속 본딩은 패드와 소자의 핀들 사이를 금속선으로 연결하는 것을 지칭한다. 다만, 본 실시예에서는 금속선으로 연결하는 것 뿐 아니라 볼 본딩등 여하한 형태의 패드와 외부 핀사이의 전기적 연결 형태를 포함한다.
도 16e는 금속 본딩 및 로드를 구비하여 모드 선택부 MODESEL을 구현한 회로도이다.
도 16e를 참조하면, 모드 선택부는 금속 본딩시 VDD 핀과 선택적으로 연결되는 패드 PADLD, 상기 패드상의 신호 PDDR1을 반전하여 PDDR2 신호를 출력하기 위한 인버터 INVLD 및 게이트 단자로 VDD가 인가되고 직렬로 연결된 다수의 트랜지스터들 QLD1, QLD2 및 QLDn을 구비한다.
상기 트랜지스터들 QLD1, QLD2 및 QLDn은 로드로서의 역할을 가진다. 금속 본딩에 의해 패드 PADLD가 VDD 핀에 연결되면, PDDR1는 고레벨이되며 PDDR2는 저레벨이 된다. 다수의 트랜지스터들 QLD1, QLD2 및 QLDn은 게이트 단자에 입력되는 VDD에 의해 턴온되나, 각각의 트랜지스터의 소스-드레인 저항 RDS에 의해 PDDR1은 고레벨이 된다. 따라서, SDRAM은 DDR1 모드로 동작한다. 금속 본딩이 없으면, PDDR1은 VDD에 의해 턴온된 다수의 트랜지스터들 QLD1, QLD2 및 QLDn에 의해 저레벨이 된다.
상기 도 16e는 다수의 트랜지스터를 로드로 설정하였으나, 소스-드레인 저항 RDS가 큰 하나의 트랜지스터를 구비하여 로드를 구현할 수 있다. 즉, 소스-드레인 사이의 채널의 폭에 비해 채널의 길이를 크게하면, 다수의 트랜지스터를 구비하는 대신 하나의 트랜지스터를 구비하여 동일한 효과를 가져올 수 있다.
실시예 11
도 17은 본 발명의 제11 실시예에 따른 ODT(On Die Termination)를 모드 선택 신호에 따라 구현하는 회로도이다.
도 17을 참조하면, ODT 회로는 풀-업 ODT 코드인 PU_ODT_CODE, 내부 쓰기 커맨드 PWRITE 및 모드 선택 신호 PDDR2를 입력으로 가지는 NAND 게이트 NANPU, VDD 및 패드 PADIOA 사이에 공통으로 연결된 다수의 풀업 트랜지스터들 QODTP1, QODTP2, ..., QODTPn을 포함한다. 또한, 상기 ODT 회로는 풀-다운 ODT 코드인 PD_ODT_CODE, 내부 쓰기 커맨드 PWRITE 및 모드 선택 신호 PDDR2를 입력으로 가지는 NAND 게이트 NANPD, 상기 NAND 게이트 NANPD의 출력을 반전하는 인버터 INVPD 및 VSS 와 패드 PADIOA 사이에 공통으로 연결된 다수의 풀다운 트랜지스터들 QODTN1, QODTN2, ..., QODTn을 포함한다.
SDRAM을 채용하는 시스템에서 SDRAM과 다른 소자들 사이의 연결관계는 단순한 도전라인을 통한 연결로 파악될 수 없는 특징을 가진다. 즉, 고속 데이터 전송이 일어나는 경우, 이러한 연결관계는 신호의 상승 시간(Rising Time)과 하강 시간(Falling Time)이 매우 짧으므로 신호의 파장 및 라인의 길이등을 감안하여야 하는 전송 라인으로 해석하여야 한다. 따라서, 전송 라인이 반사파를 최소화하는 임피던스의 정합을 이루기 위해 데이터 입출력 패드, 어드레스가 입력되는 패드 또는 각종 커맨드가 입력되는 패드에 임피던스 정합 회로를 구비한다. 상기 임피던스 정합 회로를 ODT 회로라 한다.
본 실시예에서는 상기 패드 PADIOA에 입출력되는 신호의 종류에 따라 그 임피던스를 달리하도록 회로를 구현한다. 즉, 내부 쓰기 커맨드 PWRITE가 활성화되고, PDDR2가 고레벨이 되어 SDRAM이 DDR2 동작을 수행하면 ODT_CODE들인 PU_ODT_CODE 및 PD_ODT_CODE에 따라 상기 풀업 트랜지스터들 QODTP1 내지 QODTPn은 턴온되며, 상기 풀다운 트랜지스터들 QODTN1 내지 QODTNn도 턴온되어 패드상에 소정의 임피던스를 생성한다.
또한, 본 실시예에서는 패드 PADIOA의 용도에 따라 그 임피던스를 달리할 수 있다. 즉, 패드에 입력되는 신호가 데이터, 어드레스 또는 커맨드에 따라 풀업 트랜지스터들 및 풀 다운 트랜지스터들의 수를 달리할 수 있다.
PDDR2가 저레벨이 되는 DDR1 동작에서는 풀업 트랜지스터들 및 풀다운 트랜지스터들은 오프되어 ODT회로는 동작하지 않는다.
상기와 같은 본 발명에 따르면, 하나의 메모리 장치내에 DDR1 동작과 DDR2 동작을 수행하는 회로들을 구비하여 SDRAM의 최종 사용자의 필요에 따라 2가지 동작중의 하나를 선택적으로 사용할 수 있다. DDR1 SDRAM 과 DDR2 SDRAM은 단일한 제조공정을 가지게되어 보다 효율적인 공정관리가 가능하며 수율을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 DDR1 및 DDR2 겸용 SDRAM의 블록도이다.
도 2는 본 발명의 제2 실시예에 따른 칼럼 어드레스 래치 COL_ADD LATCH의 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 칼럼 어드레스 래치 COL_ADD LATCH의 동작을 설명하기 위한 타이밍도이다.
도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 칼럼 디코더 COLDEC의 동작을 설명하기 위한 블록도이다.
도 5a 내지 도 5b는 본 발명의 제4 실시예에 따른 코어부 CORE SECTION의 셀 어레이의 구조를 도시한 블록도들이다.
도 6은 본 발명의 제5 실시예에 따른 데이터 입력 래치 DIN LATCH를 도시한 회로도이다.
도 7a 및 도 7b는 본 발명의 제5 실시예에 따른 DDR1 모드 또는 DDR2 모드에서의 데이터 입력 래치 DIN LATCH의 동작을 설명하기 위한 타이밍도들이다.
도 8은 본 발명의 제6 실시예에 따른 입력 오더링부 DIN ORDERING을 도시한 회로도이다.
도 9a 및 도 9b는 본 발명의 제6 실시예에 따른 입력 오더링부 DIN ORDERING의 동작을 설명하기 위한 함수표들이다.
도 10a 및 도 10b는 도 8에서 도시된 DID라인들과 도 1 및 도 5a 내지 도 5b에서 도시된 글로벌 데이터선 사이를 연결하는 전송 라인 연결부 DIN_CON을 도시한 회로도들이다.
도 11a 내지 도 11c는 본 발명의 제7 실시예에 따른 출력 오더링부 ORD를 도시한 회로도들이다.
도 12a 및 도 12b는 데이터의 출력 경로를 도시한 블록도들이다.
도 13은 본 발명의 제8 실시예에 따른 출력 데이터 래치/먹스부 DOUT LATCH/MUX를 도시한 회로도이다.
도 14a 및 도 14b는 DDR1 동작과 DDR2 동작을 선택적으로 수행하는 출력 데이터 래치/먹스부 DOUT LATCH/MUX의 동작을 설명하기 위한 타이밍도들이다.
도 15a 및 도 15b는 본 발명의 제9 실시예에 따라 DDR1-2 및 DDR2 동작을 수행하기 위한 출력 오더링부들의 배치를 도시한 블록도들이다.
도 16a 내지 도 16e는 본 발명의 제10 실시예에 따른 모드 선택부 MODESEL을 도시한 회로도들이다.
도 17은 본 발명의 제11 실시예에 따른 ODT(On Die Termination)를 모드 선택 신호에 따라 구현하는 회로도이다.

Claims (96)

  1. DDR1 모드 동작 또는 DDR2 모드 동작의 선택적 수행을 제어하기 위한 모드 선택부;
    입력되는 로우 어드레스를 디코딩하기 위한 로우 디코딩부;
    상기 모드 선택부의 모드 선택 신호에 따라 하나의 DQ(단위 데이터 입출력)당 2개의 글로벌 데이터 라인 또는 4 개의 글로벌 데이터 라인을 선택하기 위한 칼럼 디코딩부;
    상기 모드 선택 신호에 따라 상기 하나의 DQ당 2개의 글로벌 데이터 라인 또는 4개의 글로벌 데이터선을 통해 데이터를 입출력하기 위한 코어부; 및
    상기 모드 선택 신호에 따라 2비트 프리페치 또는 4비트 프리페치를 수행하여 상기 데이터를 입출력하기 위한 입출력 제어부를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  2. 제1항에 있어서, 상기 칼럼 디코딩부는,
    TTL 레벨의 어드레스를 CMOS 레벨로 전환하기 위한 입력 어드레스 버퍼;
    상기 입력 어드레스 버퍼의 출력을 수신하고, 모드 선택 신호에 따라 내부 클럭에 동기된 칼럼 어드레스를 출력하기 위한 칼럼 어드레스 래치;
    상기 칼럼 어드레스를 디코딩하기 위한 칼럼 프리디코더;
    상기 디코딩된 칼럼 어드레스를 수신하고, 하나의 DQ에 대해 2 개 또는 4 개의 글로벌 데이터 라인을 활성화하는 칼럼 디코더를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  3. 제2항에 있어서, 상기 칼럼 어드레스 래치는, 읽기 동작시 내부 클럭의 상승 에지 또는 하강 에지에서 상기 어드레스 버퍼의 출력을 샘플링하고 내부 레이턴시없이 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  4. 제2항에 있어서, 상기 칼럼 어드레스 래치는, 쓰기 동작시 입력되는 상기 모드 선택 신호에 따라 내부 레이턴시를 달리하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  5. 제4항에 있어서, 상기 칼럼 어드레스 래치는, DDR1 동작에서 내부 레이턴시가 2이며, DDR2 동작에서는 내부 레이턴시가 3인 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  6. 제2항에 있어서, 상기 칼럼 디코더는, 4개의 디코딩 블록을 구비하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  7. 제6항에 있어서, 상기 4개의 디코딩 블록은 하나의 디코딩 블록에 대해 2개의 서브 디코딩 블록을 구비하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  8. 제6항에 있어서, 상기 칼럼 디코더는, 상기 모드 선택 신호에 따라 1개 또는 2개의 어드레스를 무시하고 디코딩하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  9. 제8항에 있어서, 상기 칼럼 디코더는, DDR1 동작에서 상기 1개의 어드레스를 무시하고, DDR2 동작에서는 상기 2개의 어드레스를 무시하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  10. 제9항에 있어서, 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우에 무시되는 상기 1개의 어드레스는 최하위 어드레스인 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  11. 제9항에 있어서, 상기 모드 선택 신호가 DDR2 동작을 요구하는 경우에 무시되는 상기 2개의 어드레스는 2개의 최하위 어드레스인 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  12. 제6항에 있어서, 상기 칼럼 디코더는 제1 디코딩 블록, 제2 디코딩 블록, 제3 디코딩 블록 및 제4 디코딩 블록을 순차적으로 구비하며, 각각의 디코딩 블록에 디코딩을 위해 입력되는 n개의 어드레스에 따라 각각의 디코딩 블록은 1 DQ당 2n 개의 칼럼 선택 라인을 가지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  13. 제12항에 있어서, 상기 칼럼 디코더는, 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우,
    상기 제1 디코딩 블록과 상기 제3 디코딩 블록이 하나의 단위가 되어 입력되는 어드레스를 디코딩하고,
    상기 제2 디코딩 블록과 상기 제4 디코딩 블록이 하나의 단위가 되어 입력되는 상기 어드레스를 디코딩하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  14. 제12항에 있어서, 상기 칼럼 디코더는, 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우,
    상기 제1 디코딩 블록과 상기 제2 디코딩 블록이 하나의 단위가 되어 입력되는 어드레스를 디코딩하고,
    상기 제3 디코딩 블록과 상기 제4 디코딩 블록이 하나의 단위가 되어 입력되는 상기 어드레스를 디코딩하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  15. 제12항에 있어서, 상기 칼럼 디코더는, 상기 모드 선택 신호가 DDR2 동작을요구하는 경우, 상기 제1 디코딩 블록, 상기 제2 디코딩 블록, 상기 제3 디코딩 블록 및 상기 제4 디코딩 블록이 각각 입력되는 어드레스를 디코딩하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  16. 제1항에 있어서, 상기 코어부는 4개의 뱅크를 가지며, 각각의 뱅크는 하나의 입출력 단자로 데이터를 출력 또는 하나의 입출력 단자로 데이터를 입력하기 위해 4 개의 셀 어레이를 구비하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  17. 제16항에 있어서, 상기 코어부의 각각의 뱅크는 제1 셀 어레이, 제2 셀 어레이, 제3 셀 어레이 및 제4 셀 어레이를 구비하며, 상기 각각의 셀 어레이는 로컬 데이터 라인 및 글로벌 데이터 라인을 구비하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  18. 제17항에 있어서, 상기 제1 셀 어레이, 상기 제2 셀 어레이, 상기 제3 셀 어레이 및 상기 제4 셀 어레이는 각각 이에 상응하는 디코딩 블록의 출력 신호에 의해 제어되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  19. 제17항에 있어서, 상기 코어부는 상기 모드 선택 신호에 따라 2개 또는 4개의 셀 어레이에 상기 데이터를 입력하거나, 상기 데이터를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  20. 제19항에 있어서, 상기 코어부는 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 제1 셀 어레이 또는 상기 제3 셀 어레이에 제1 데이터를 입출력하고, 상기 제2 셀 어레이 또는 상기 제4 셀 어레이에 제2 데이터를 입출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  21. 제20항에 있어서, 상기 제1 데이터 및 상기 제2 데이터는 내부 클럭에 동기되어 동시에 입출력되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  22. 제19항에 있어서, 상기 코어부는 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 제1 셀 어레이 또는 상기 제2 셀 어레이에 제1 데이터를 입출력하고, 상기 제3 셀 어레이 또는 상기 제4 셀 어레이에 제2 데이터를 입출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  23. 제19항에 있어서, 상기 코어부는 상기 모드 선택 신호가 DDR2 동작을 요구하는 경우,
    상기 제1 셀 어레이에 제1 데이터를 입출력하고,
    상기 제2 셀 어레이에 제2 데이터를 입출력하고,
    상기 제3 셀 어레이에 제3 데이터를 입출력하고,
    상기 제4 셀 어레이에 제4 데이터를 입출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  24. 제23항에 있어서,
    상기 제1 데이터는 상기 제1 셀 어레이에 상응하는 제1 로컬 데이터 라인 및 제1 글로벌 데이터 라인을 통해 입출력되고,
    상기 제2 데이터는 상기 제2 셀 어레이에 상응하는 제2 로컬 데이터 라인 및 제2 글로벌 데이터 라인을 통해 입출력되고,
    상기 제3 데이터는 상기 제3 셀 어레이에 상응하는 제3 로컬 데이터 라인 및 제3 글로벌 데이터 라인을 통해 입출력되고,
    상기 제4 데이터는 상기 제4 셀 어레이에 상응하는 제4 로컬 데이터 라인 및 제4 글로벌 데이터 라인을 통해 입출력되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  25. 제24항에 있어서, 상기 제1 데이터, 상기 제2 데이터, 상기 제3 데이터 및 상기 제4 데이터는 내부 클럭에 동기되어 동시에 입출력되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  26. 제17항에 있어서, 상기 코어부는,
    제1 스위칭 수단을 통해 상기 입출력 제어부의 제1 쌍의 출력 오더링부들 또는 4개의 출력 오더링부들에 연결된 제1 뱅크;
    제2 스위칭 수단을 통해 상기 입출력 제어부의 제1 쌍의 출력 오더링부들 또는 상기 4개의 출력 오더링부들에 연결된 제2 뱅크;
    제3 스위칭 수단을 통해 상기 입출력 제어부의 제2 쌍의 출력 오더링부들 또는 상기 4개의 출력 오더링부들에 연결된 제3 뱅크; 및
    제4 스위칭 수단을 통해 상기 입출력 제어부의 제2 쌍의 출력 오더링부들 또는 상기 4개의 출력 오더링부들에 연결된 제4 뱅크를 가지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  27. 제26항에 있어서, 상기 제1 스위칭 수단 내지 제4 스위칭 수단은 뱅크 선택 신호에 따라 상호 상보적으로 동작하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  28. 제27항에 있어서, 상기 각각의 뱅크는 DDR1 동작에서는 하나의 DQ당 한쌍의 출력 오더링부들에 연결되고, DDR2 동작에서는 하나의 DQ당 4개의 출력 오더링부들에 연결되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  29. 제28항에 있어서, 상기 DDR1 동작 또는 상기 DDR2 동작의 선택적 수행은 금속 배선 공정을 통해 이루어지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  30. 제28항에 있어서, 상기 DDR1 동작 또는 상기 DDR2 동작의 선택적 수행은 스위치를 이용하여 이루어지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  31. 제28항에 있어서, 상기 DDR1 동작 또는 상기 DDR2 동작의 선택적 수행은 퓨즈-컷팅을 이용하여 이루어지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  32. 제1항에 있어서, 상기 입출력 제어부는,
    상기 모드 선택 신호에 따라 상기 코어부에 2비트 데이터를 동시에 입력하거나 상기 코어부에 4비트 데이터를 동시에 입력하기 위한 입력 제어부; 및
    상기 모드 선택 신호에 따라 상기 코어부로부터 동시에 입력된 상기 2비트 데이터를 하나의 출력핀에 버스트 길이 2로 출력하거나, 상기 코어부로부터 동시에 입력된 상기 4비트 데이터를 상기 하나의 출력핀에 버스트 길이 4로 출력하는 것을 특징으로 하는 출력 제어부를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  33. 제32항에 있어서, 상기 입력 제어부는,
    TTL 레벨로 입력되는 입력 데이터를 CMOS 레벨을 가지는 내부 입력 데이터로 전환하기 위한 입력 버퍼;
    상기 내부 입력 데이터를 내부 클럭에 동기하여 샘플링 하기 위한 입력 샘플링부;
    위상차를 가지고 입력되는 상기 샘플링된 데이터들을 상기 모드 선택 신호에 따라 2개의 데이터로 동시에 출력하거나 4개의 데이터로 동시에 출력하기 위한 입력 래치부;
    상기 입력 래치부의 출력을 상기 모드 선택 신호에 따라 2개의 DID라인으로 출력하거나 4개의 DID 라인으로 출력하기 위한 입력 오더링부; 및
    상기 모드 선택 신호에 따라 상기 DID 라인들과 글로벌 데이터의 연결을 제어하기 위한 전송 라인 연결부를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  34. 제33항에 있어서, 상기 입력 래치부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2 비트 프리페치를 수행하고,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4 비트 프리페치를 수행하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  35. 제34항에 있어서, 상기 입력 래치부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2개의 출력 단자로 각각의 데이터를 출력하고,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 출력 단자로 각각의 데이터를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  36. 제34항에 있어서, 상기 입력 오더링부는,
    상기 모드 선택 신호에 따라 상기 입력 래치의 출력 라인들을 선택하고,
    2개의 칼럼 어드레스를 이용하여 상기 선택된 입력 래치의 출력 라인들상의 데이터들을 DID 라인들에 전송하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  37. 제36항에 있어서, 상기 입력 오더링부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 입력 래치의 출력 라인들중 2개가 선택되며,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 입력 래치의 출력 라인들중 4개가 선택되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  38. 제36항에 있어서, 상기 입력 오더링부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2개의 DID 라인들에 상기 선택된 입력 래치의 출력 라인들상의 데이터들을 전송하고,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 DID 라인들에 상기 선택된 입력 래치의 출력 라인들상의 데이터들을 전송하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  39. 제38항에 있어서, 상기 입력 오더링부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 하나의 칼럼 어드레스에 따라 상기 2개의 DID 라인들에 전송되는 상기 데이터가 결정되고,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 2개의 칼럼 어드레스에 따라 상기 4개의 DID 라인들에 전송되는 상기 데이터가 결정되는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  40. 제33항에 있어서, 상기 전송 라인 연결부는, 상기 모드 선택 신호와 하나의 칼럼 어드레스을 이용하여 DID 라인들과 글로벌 데이터 라인들 사이의 연결을 제어하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  41. 제40항에 있어서, 상기 전송 라인 연결부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 2개의 DID 라인들을 2개의 글로벌 데이터 라인들에 각각 연결하고,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 4개의 DID 라인들을 4개의 글로벌 데이터 라인들에 각각 연결하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  42. 제33항에 있어서, 상기 전송 라인 연결부는, 4개의 DID라인들을 4개의 글로벌 데이터 라인들에 각각 연결하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  43. 제32항에 있어서, 상기 출력 제어부는,
    상기 글로벌 데이터 라인 상의 데이터를 증폭하고 2개의 칼럼 어드레스 또는 상기 모드 선택 신호를 조합하여 출력 라인을 제어하기 위한 출력 오더링부;
    상기 모드 선택 신호와 내부 클럭을 이용하여 상기 출력 오더링부의 출력을 버스트 길이 2 또는 버스트 길이 4인 데이터들로 출력하기 위한 출력 래치/먹스부;
    상기 출력 래치/먹스부의 출력을 TTL레벨로 출력하기 위한 출력 버퍼; 및
    상기 출력 버퍼의 출력을 데이터 입/출력 단자로 공급하기 위한 출력 드라이브부를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  44. 제43항에 있어서, 상기 출력 오더링부는 하나의 데이터 입/출력 단자에 대해 4개를 구비하고 각각의 출력 오더링부는 이에 상응하는 글로벌 데이터 라인 상의 데이터를 입력으로 가지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  45. 제44항에 있어서, 상기 출력 오더링부는, 상기 2개의 칼럼 어드레스들을 조합하여 4개의 출력 라인들중 하나를 활성화시키는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  46. 제43항에 있어서, 상기 출력 오더링부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 2개의 출력 라인들중 하나를 활성화하고,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 4개의 출력 라인들중 하나를 활성화하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  47. 제43항에 있어서, 상기 출력 래치/먹스부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 버스트 길이가 2인 데이터를 출력하고,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 버스트 길이가 4인 데이터를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  48. 제1항에 있어서, 상기 모드 선택부는,
    모드 레지스터로부터 입력되는 적어도 하나의 어드레스를 조합하기 위한 조합 논리 회로를 가지는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  49. 제1항에 있어서, 상기 모드 선택부는,
    퓨즈-커팅 여부에 따라 DDR1 동작 또는 DDR2 동작을 요구하는 모드 선택 신호를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  50. 제1항에 있어서, 상기 모드 선택부는,
    VDD 단자 또는 VSS 단자와의 금속 배선 여부에 따라 DDR1 동작 또는 DDR2 동작을 요구하는 모드 선택 신호를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  51. 제1항에 있어서, 상기 모드 선택부는,
    금속 본딩에 의한 VDD핀 또는 VSS핀과의 연결 여부에 따라 DDR1 동작 또는 DDR2 동작을 요구하는 모드 선택 신호를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  52. 제1항에 있어서, 상기 모드 선택부는,
    VDD핀과 선택적으로 연결되는 패드; 및
    상기 패드 및 VSS사이에 직렬로 연결된 적어도 하나의 로드 트랜지스터를 포함하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  53. 제52항에 있어서, 상기 모드 선택부는, 상기 VDD핀과 상기 패드 사이의 전기적 연결에 의해 DDR1 동작 또는 DDR2 동작을 요구하는 모드 선택 신호를 출력하는 것을 특징으로 하는 DDR1 및 DDR2 겸용 SDRAM.
  54. 내부 쓰기 커맨드 또는 내부 읽기 커맨드에 따라 내부 클럭 PCLK에 동기하여 입력 어드레스를 샘플링 하기 위한 샘플링 회로부;
    상기 샘플링된 입력 어드레스를 전송하기 위한 어드레스 전송부; 및
    모드 선택 신호에 따라 전송 경로를 결정하기 위한 모드 선택 회로부를 포함하는 것을 특징으로 하는 칼럼 어드레스 래치.
  55. 제54항에 있어서, 상기 샘플링 회로부는,
    상기 내부 읽기 커맨드에 따라 PCLKD_RD 신호를 생성하기 위한 PCLKD_RD 생성부;
    상기 내부 쓰기 커맨드에 따라 PCLKD_WR 신호를 생성하기 위한 PCLKD_WR 생성부; 및
    상기 PCLKD_RD 신호 또는 상기 PCLKD_WR 신호에 따라 내부 클럭 PCLK에 동기되어 입력되는 입력 어드레스를 샘플링하기 위한 어드레스 샘플링부를 포함하는 것을 특징으로 하는 칼럼 어드레스 래치.
  56. 제55항에 있어서, 상기 어드레스 샘플링부는,
    상기 내부 읽기 커맨드에 따라 입력 어드레스를 샘플링하고, 상기 샘플링된 입력 어드레스를 래치하기 위한 제1 샘플링 경로; 및
    상기 내부 쓰기 커맨드에 따라 상기 입력 어드레스를 샘플링하고, 상기 샘플링된 입력 어드레스를 래치하기 위한 제2 샘플링 경로를 포함하는 것을 특징으로 하는 칼럼 어드레스 래치.
  57. 제56항에 있어서, 상기 제1 샘플링 경로는 출력 래치로 샘플링된 입력 어드레스를 출력하고, 상기 제2 샘플링 경로는 상기 샘플링된 입력 어드레스를 상기 모드 선택 회로부로 출력하는 것을 특징으로 하는 칼럼 어드레스 래치.
  58. 제54항에 있어서, 상기 어드레스 전송부는,
    상기 내부 쓰기 커맨드에 따라 샘플링된 상기 샘플링 회로부의 출력을 수신하기 위한 제1 플립-플롭;
    상기 샘플링된 상기 샘플링 회로부의 출력 또는 상기 제1 플립-플롭의 출력을 상기 모드 선택 신호에 따라 선택적으로 수신하기 위한 제2 플립-플롭; 및
    상기 제2 플립-플롭의 출력을 수신하기 위한 제3 플립-플롭을 포함하는 것을 특징으로 하는 칼럼 어드레스 래치.
  59. 제58항에 있어서, 상기 모드 선택 회로부는,
    상기 샘플링 회로부의 출력 및 상기 모드 선택 신호인 PDDR2를 수신하고, 이들을 논리 조합하여 상기 어드레스 전송부의 제1 플립-플롭으로 출력하기 위한 제1 NAND 게이트;
    상기 샘플링 회로부의 출력 및 상기 PDDR2와 반전 관계에 있는 모드 선택 신호 PDDR1을 수신하고, 이들을 논리 조합하기 위한 제2 NAND 게이트; 및
    상기 제2 NAND 게이트의 출력 및 상기 제1 플립-플롭의 출력을 수신하고, 이들을 논리 조합하여 상기 제2 플립-플롭으로 출력하기 위한 제3 NAND 게이트를 포함하는 것을 특징으로 하는 칼럼 어드레스 래치.
  60. 제59항에 있어서, 상기 어드레스 전송부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 제2 플립-플롭 및 상기 제3 플립-플롭으로 이루어진 경로를 가지며,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 제1 플립-플롭, 상기 제2 플립-플롭 및 상기 제3 플립-플롭으로 이루어진 경로을 가지는 것을 특징으로 하는 칼럼 어드레스 래치.
  61. n개의 칼럼 어드레스를 디코딩하여 적어도 2n개의 제1 칼럼 선택 라인들 중 상기 칼럼 어드레스에 상응하는 적어도 하나의 칼럼 선택 라인을 활성화하기 위한 제1 칼럼 디코딩 블록;
    상기 n개의 칼럼 어드레스를 디코딩하여 적어도 2n개의 제2 칼럼 선택 라인들 중 상기 칼럼 어드레스에 상응하는 적어도 하나의 칼럼 선택 라인을 활성화하기 위한 제2 칼럼 디코딩 블록;
    상기 n개의 칼럼 어드레스를 디코딩하여 적어도 2n개의 제3 칼럼 선택 라인들 중 상기 칼럼 어드레스에 상응하는 적어도 하나의 칼럼 선택 라인을 활성화하기 위한 제3 칼럼 디코딩 블록; 및
    상기 n개의 칼럼 어드레스를 디코딩하여 적어도 2n개의 제4 칼럼 선택 라인들 중 상기 칼럼 어드레스에 상응하는 적어도 하나의 칼럼 선택 라인을 활성화하기 위한 제4 칼럼 디코딩 블록을 포함하는 것을 특징으로 하는 칼럼 디코더.
  62. 제61항에 있어서,
    상기 제1 칼럼 디코딩 블록은 제1 칼럼 어드레스를 이용하여 선택되는 제1-1 칼럼 디코딩 서브 블록 및 제1-2 칼럼 디코딩 서브 블록을 포함하며,
    상기 제2 칼럼 디코딩 블록은 상기 제1 칼럼 어드레스를 이용하여 선택되는 제2-1 칼럼 디코딩 서브 블록 및 제2-2 칼럼 디코딩 서브 블록을 포함하며,
    상기 제3 칼럼 디코딩 블록은 상기 제1 칼럼 어드레스를 이용하여 선택되는 제3-1 칼럼 디코딩 서브 블록 및 제3-2 칼럼 디코딩 서브 블록을 포함하며,
    상기 제4 칼럼 디코딩 블록은 상기 제1 칼럼 어드레스를 이용하여 선택되는 제4-1 칼럼 디코딩 서브 블록 및 제4-2 칼럼 디코딩 서브 블록을 포함하는 것을 특징으로 하는 칼럼 디코더.
  63. 제62항에 있어서, 하나의 칼럼 디코딩 블록을 이루는 2개의 칼럼 디코딩 서브 블록들은 최상위 칼럼 어드레스에 따라 상보적으로 선택되는 것을 특징으로 하는 칼럼 디코더.
  64. 제61항에 있어서, 상기 칼럼 디코더는,
    DDR1 동작에서,
    상기 제1 칼럼 디코딩 블록 또는 상기 제3 칼럼 디코딩 블록을 선택하여 n개의 칼럼 어드레스를 디코딩하고, 적어도 2n개의 상기 제1 칼럼 선택 라인들 또는 적어도 2n개의 상기 제3 칼럼 선택 라인들중 적어도 하나의 칼럼 선택 라인을 활성화하며,
    상기 제2 칼럼 디코딩 블록 또는 상기 제4 칼럼 디코딩 블록을 선택하여 n개의 칼럼 어드레스를 디코딩하고, 적어도 2n개의 상기 제2 칼럼 선택 라인들 또는 적어도 2n개의 상기 제4 칼럼 선택 라인들중 적어도 하나의 칼럼 선택 라인을 활성화하는 것을 특징으로 하는 칼럼 디코더.
  65. 제64항에 있어서, 상기 제1 칼럼 디코딩 블록 또는 상기 제3 칼럼 디코딩 블록은 제2 칼럼 어드레스에 따라 상보적으로 선택되며,
    상기 제2 칼럼 디코딩 블록 또는 상기 제4 칼럼 디코딩 블록은 상기 제2 칼럼 어드레스에 따라 상보적으로 선택되는 것을 특징으로 하는 칼럼 디코더.
  66. 제61항에 있어서, 상기 칼럼 디코더는,
    DDR1 동작에서,
    상기 제1 칼럼 디코딩 블록 또는 상기 제2 칼럼 디코딩 블록을 선택하여 n개의 칼럼 어드레스를 디코딩하고, 적어도 2n개의 상기 제1 칼럼 선택 라인들 또는 적어도 2n개의 상기 제2 칼럼 선택 라인들중 적어도 하나의 칼럼 선택 라인을 활성화하며,
    상기 제3 칼럼 디코딩 블록 또는 상기 제4 칼럼 디코딩 블록을 선택하여 상기 n개의 칼럼 어드레스를 디코딩하고, 적어도 2n개의 상기 제3 칼럼 선택 라인들 또는 적어도 2n개의 상기 제4 칼럼 선택 라인들중 적어도 하나의 칼럼 선택 라인을 활성화하는 것을 특징으로 하는 칼럼 디코더.
  67. 제61항에 있어서, 상기 칼럼 디코더는,
    DDR2동작에서, 상기 4개의 칼럼 디코딩 블록이 각각 n개의 어드레스를 디코딩하여, 상기 4개의 칼럼 디코딩 블록에 상응하는 칼럼 어드레스 라인들을 활성화시키는 것을 특징으로 하는 칼럼 디코더.
  68. 데이터를 저장하기 위해 제1 셀 어레이, 제2 셀 어레이, 제3 셀 어레이 및 제4 셀 어레이로 구성된 일군의 셀 어레이들;
    모드 선택 신호에 기인한 칼럼 선택 라인상의 신호에 따라 상기 제1 셀 어레이들과 연결 또는 차단되는 제1 로컬 데이터 라인, 상기 제2 셀 어레이들과 연결 또는 차단되는 제2 로컬 데이터 라인, 상기 제3 셀 어레이들과 연결 또는 차단되는 제3 로컬 데이터 라인 및 상기 제4 셀 어레이들과 연결 또는 차단되는 제4 로컬 데이터 라인으로 구성된 일군의 로컬 데이터 라인들; 및
    상기 제1 로컬 데이터 라인에 대응하는 제1 글로벌 데이터 라인, 상기 제2 로컬 데이터 라인에 대응하는 제2 글로벌 데이터 라인, 상기 제3 로컬 데이터 라인에 대응하는 제3 글로벌 데이터 라인 및 상기 제4 로컬 데이터 라인에 대응하는 제4 글로벌 데이터 라인으로 구성된 일군의 글로벌 데이터 라인들을 포함하는 것을 특징으로 하는 코어부.
  69. 제68항에 있어서, 상기 각각의 셀 어레이는 칼럼 디코더의 출력 라인 상의 신호에 의해 온/오프 제어되는 다수의 제어 트랜지스터들에 의해 상기 로컬 데이터 라인과 연결 또는 차단되는 것을 특징으로 하는 코어부.
  70. 제69항에 있어서, 상기 각각의 로컬 데이터선은 내부 연결 제어 신호에 의해 온/오프 제어되는 다수의 로컬/글로벌 제어 트랜지스터들에 의해 상기 글로벌 데이터 라인과 연결 또는 차단되는 것을 특징으로 하는 코어부.
  71. 제70항에 있어서, 상기 코어부는,
    DDR1 동작에서,
    상기 제1 셀 어레이 또는 상기 제3 셀 어레이가 선택되고, 상기 선택된 셀 어레이에 상응하는 로컬 데이터 라인 및 글로벌 데이터 라인으로 제1 데이터가 입출력되며,
    상기 제2 셀 어레이 또는 상기 제4 셀 어레이가 선택되고, 상기 선택된 셀 어레이에 상응하는 로컬 데이터 라인 및 글로벌 데이터 라인으로 제2 데이터가 입출력되는 것을 특징으로 하는 코어부.
  72. 제71항에 있어서, 상기 제1 데이터 및 상기 제2 데이터는 1회의 칼럼 디코딩에 의해 내부 클럭에 동기되어 동시에 입출력되는 것을 특징으로 하는 코어부.
  73. 제70항에 있어서, 상기 코어부는,
    DDR2 동작에서,
    상기 제1 셀 어레이가 선택되어 상기 제1 로컬 데이터 라인 및 상기 제1 글로벌 데이터 라인을 통해 제1 데이터가 입출력되고,
    상기 제2 셀 어레이가 선택되어 상기 제2 로컬 데이터 라인 및 상기 제2 글로벌 데이터 라인을 통해 제2 데이터가 입출력되며,
    상기 제3 셀 어레이가 선택되어 상기 제3 로컬 데이터 라인 및 상기 제3 글로벌 데이터 라인을 통해 제3 데이터가 입출력되고,
    상기 제4 셀 어레이가 선택되어 상기 제4 로컬 데이터 라인 및 상기 제4 글로벌 데이터 라인을 통해 제4 데이터가 입출력되는 것을 특징으로 하는 코어부.
  74. 제73항에 있어서, 상기 제1 데이터 내지 제4 데이터는 1회의 칼럼 디코딩에 의해 내부 클럭에 동기되어 동시에 입출력되는 것을 특징으로 하는 코어부.
  75. 제69항에 있어서, 상기 제1 로컬 데이터선 및 상기 제3 로컬 데이터선은 내부 연결 제어 신호에 의해 온/오프 제어되는 다수의 로컬/글로벌 제어 트랜지스터들에 의해 각각 제1 글로벌 데이터 라인 및 제3 글로벌 데이터 라인과 연결 또는 차단되며,
    상기 제2 로컬 데이터선은 상기 모드 선택 신호에 따라 상기 제1 글로벌 데이터 라인과 연결 또는 차단되며, 상기 모드 선택 신호 및 내부 연결 제어 신호의 조합에 의해 상기 제2 글로벌 데이터 라인과 연결 또는 차단되고,
    상기 제4 로컬 데이터선은 상기 모드 선택 신호에 따라 상기 제3 글로벌 데이터 라인과 연결 또는 차단되며, 상기 모드 선택 신호 및 내부 연결 제어 신호의 조합에 의해 상기 제4 글로벌 데이터 라인과 연결 또는 차단되는 것을 특징으로 하는 코어부.
  76. 제75항에서 상기 코어부는,
    DDR1 동작에서,
    제1 셀 어레이 또는 제2 셀 어레이를 선택하여 제1 글로벌 데이터 라인을 통해 제1 데이터를 입출력하고,
    제3 셀 어레이 또는 제4 셀 어레이를 선택하여 제3 글로벌 데이터 라인을 통해 제2 데이터를 입출력하는 것을 특징으로 하는 코어부.
  77. 내부 클럭에 따라 적어도 하나의 입력 데이터를 프리페치하기 위한 제1 프리페치부;
    모드 선택 신호에 따라 상기 제1 프리페치부의 출력을 선택적으로 프리페치하기 위한 제2 프리페치부; 및
    모드 선택 신호에 따라 상기 제2 프리페치부의 동작을 제어하기 위한 프리페치 제어신호 생성부를 포함하는 것을 특징으로 하는 데이터 입력 래치.
  78. 제77항에 있어서, 상기 제1 프리페치부는,
    제1 입력단자로 입력되는 제1 데이터를 지연시키기 위한 타이밍 지연회로;
    상기 타이밍 지연회로를 통과한 제1 데이터를 입력으로 하여 이를 프리페치하기 위한 제1 플립-플롭; 및
    제2 입력단자로 입력되는 제2 데이터를 입력으로 하여 이를 프리페치하기 위한 제2 플립-플롭을 포함하는 것을 특징으로 하는 데이터 입력 래치.
  79. 제78항에 있어서, 상기 제2 프리페치부는,
    상기 모드 선택 신호에 따라 상기 제1 플립-플롭의 출력을 프리페치하거나 동작이 차단되는 제3 플립-플롭; 및
    상기 모드 선택 신호에 따라 상기 제2 플립-플롭의 출력을 프리페치하거나 동작이 차단되는 제4 플립-플롭을 포함하는 것을 특징으로 하는 데이터 입력 래치.
  80. 제79항에 있어서, 상기 프리페치 제어신호 생성부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 제3 플립-플롭 및 상기 제4 플립-플롭의 동작을 차단하고,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 제3 플립-플롭이 상기 제1 플립-플롭의 출력 데이터를 프리페치하게 하고, 상기 제4 플립-플롭이 상기 제2 플립-플롭의 출력 데이터를 프리페치하게 하는 것을 특징으로 하는 데이터 입력 래치.
  81. 모드 선택 신호에 따라 데이터 입력 래치의 출력 데이터들을 제1 선택하여 오더링 입력 데이터를 출력하기 위한 오더링 입력 발생부;
    적어도 하나의 칼럼 어드레스 및 모드 선택 신호를 이용하여 제어신호를 생성하기 위한 제어 신호 발생부; 및
    상기 제어 신호 발생부로부터 생성된 제어신호에 따라 상기 오더링 입력 발생부에 의해 제1 선택되고 출력된 상기 오더링 입력 데이터들을 제2 선택하여 출력하기 위한 데이터 선택부를 포함하는 것을 특징으로 하는 입력 오더링부.
  82. 제81항에 있어서, 상기 오더링 입력 발생부는,
    상기 모드 선택 신호에 따라 상기 데이터 입력 래치에 최초로 입력된 데이터를 선택하여 제1 오더링 입력 데이터로 출력하기 위한 제1 입력 발생부;
    상기 모드 선택 신호에 따라 상기 데이터 입력 래치에 두 번째로 입력된 데이터를 선택하여 제2 오더링 입력 데이터로 출력하기 위한 제2 입력 발생부;
    상기 모드 선택 신호에 따라 데이터 선택이 차단되거나 상기 데이터 입력 래치에 세 번째로 입력된 데이터를 선택하여 제3 오더링 입력 데이터로 출력하기 위한 제3 입력 발생부;
    상기 모드 선택 신호에 따라 데이터 선택이 차단되거나 상기 데이터 입력 래치에 네 번째로 입력된 데이터를 선택하여 제4 오더링 입력 데이터로 출력하기 위한 제4 입력 발생부; 및
    상기 모드 선택 신호에 관계없이 상기 데이터 입력 래치에 마지막으로 입력된 데이터를 선택하여 제5 오더링 입력 데이터로 출력하기 위한 제5 입력 발생부를 포함하는 것을 특징으로 하는 입력 오더링부.
  83. 제82항에 있어서, 상기 오더링 입력 발생부는,
    DDR1 동작에서, 상기 제1 입력 발생부로부터 상기 제1 오더링 입력 데이터를 출력하고, 상기 제2 입력 발생부로부터 상기 제2 오더링 입력 데이터를 출력하며, 상기 제5 입력 발생부로부터 상기 제5 오더링 입력 데이터를 출력하고,
    DDR2 동작에서, 상기 제1 입력 발생부로부터 상기 제1 오더링 입력 데이터를 출력하고, 상기 제2 입력 발생부로부터 상기 제2 오더링 입력 데이터를 출력하며, 상기 제3 입력 발생부로부터 상기 제3 오더링 입력 데이터를 출력하고, 상기 제4 입력 발생부로부터 상기 제4 오더링 입력 데이터를 출력하며,상기 제5 입력 발생부로부터 상기 제5 오더링 입력 데이터를 출력하는 것을 특징으로 하는 입력 오더링부.
  84. 제81항에 있어서, 상기 제어신호 발생부는,
    DDR1 동작에서, 상기 칼럼 어드레스 CA0이 고레벨이면, 상기 데이터 선택부의 전송 게이트들을 턴온하고, DDR2 동작에서, 상기 칼럼 어드레스들 CA0 및 CA1 이 고레벨이면, 상기 데이터 선택부의 전송 게이트들을 턴온하기 위한 제1 게이트 제어 신호 발생부;
    DDR1 동작에서, 상기 칼럼 어드레스들에 관계없이 상기 데이터 선택부의 전송 게이트들을 턴오프하고, DDR2 동작에서, 상기 칼럼 어드레스 CA0이 저레벨이고 상기 CA1 이 고레벨이면, 상기 데이터 선택부의 전송 게이트들을 턴온하기 위한 제2 게이트 제어 신호 발생부;
    DDR1 동작에서, 상기 칼럼 어드레스들에 관계없이 상기 데이터 선택부의 전송 게이트들을 턴오프하고, DDR2 동작에서, 상기 칼럼 어드레스 CA0이 고레벨이고 상기 CA1 이 저레벨이면, 상기 데이터 선택부의 전송 게이트들을 턴온하기 위한 제3 게이트 제어 신호 발생부; 및
    DDR1 동작에서, 상기 칼럼 어드레스 CA0이 저레벨이면, 상기 데이터 선택부의 전송 게이트들을 턴온하고, DDR2 동작에서, 상기 칼럼 어드레스들 CA0 및 CA1 이 저레벨이면, 상기 데이터 선택부의 전송 게이트들을 턴온하기 위한 제4 게이트 제어 신호 발생부를 포함하는 것을 특징으로 하는 입력 오더링부.
  85. 제81항에 있어서, 상기 데이터 선택부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 오더링 입력 발생부의 2개의 출력을 선택하여 2개의 출력 라인으로 전송하고,
    상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 오더링 입력 발생부의 4개의 출력을 선택하여 4개의 출력 라인으로 전송하는 것을 특징으로 하는 입력 오더링부.
  86. 모드 선택 신호 또는 임의의 2개의 칼럼 어드레스들를 이용하여 FRT0, FRT1, FRT2 및 FRT3로 이루어진 4개의 제어 라인들중 적어도 하나의 라인을 활성화하기 위한 출력 제어신호 생성부;
    글로벌 데이터 라인상의 데이터를 증폭하여 출력하기 위한 데이터 감지 증폭기; 및
    상기 활성화된 제어 라인 상의 제어 신호에 따라 상기 데이터 감지 증폭기의 출력을 4개의 출력 단자중 적어도 하나의 출력 단자로 전송하기 위한 출력 오더링 제어부를 포함하는 것을 특징으로 하는 출력 오더링부.
  87. 제86항에 있어서, 상기 출력 제어신호 생성부는, 상기 모드 선택 신호에 관계없이,
    상기 칼럼 어드레스들 CA0 및 CA1이 저레벨인 경우, FRT0 라인을 활성화하는 제1 출력 오더링 제어신호 생성부;
    상기 칼럼 어드레스들 CA0이 고레벨이고 CA1이 저레벨인 경우, FRT1 라인을 활성화하는 제2 출력 오더링 제어신호 생성부;
    상기 칼럼 어드레스 CA0이 저레벨이고 CA1이 고레벨인 경우, FRT2 라인을 활성화하는 제3 출력 오더링 제어신호 생성부; 및
    상기 칼럼 어드레스 CA0 및 CA1이 고레벨인 경우, FRT3 라인을 활성화하는 제4 출력 오더링 제어신호 생성부를 포함하는 것을 특징으로 하는 출력 오더링부.
  88. 제86항에 있어서, 상기 출력 제어신호 생성부는,
    DDR1 동작에서, 상기 칼럼 어드레스 CA0이 저레벨일 때, 상기 FRT0라인을 활성화하고, DDR2 동작에서, 상기 칼럼 어드레스 CA1이 저레벨이고 상기 CA0이 저레벨일 때, 상기 FRT0라인을 활성화하기 위한 제1 출력 오더링 제어신호 생성부;
    DDR1 동작에서, 상기 칼럼 어드레스 CA0이 고레벨일 때, 상기 FRT1라인을 활성화하고, DDR2 동작에서, 상기 칼럼 어드레스 CA1이 저레벨이고 상기 CA0이 고레벨일 때, 상기 FRT1라인을 활성화하기 위한 제1 출력 오더링 제어신호 생성부;
    DDR1 동작에서, 상기 FRT2라인의 활성화를 차단하며, DDR2 동작에서, 상기 칼럼 어드레스 CA1이 고레벨이고 상기 CA0이 저레벨일 때, 상기 FRT2라인을 활성화하기 위한 제3 출력 오더링 제어신호 생성부; 및
    DDR1 동작에서, 상기 칼럼 어드레스 CA0이 고레벨일 때, 상기 FRT3라인을 활성화하고, DDR2 동작에서, 상기 칼럼 어드레스 CA1 및 상기 CA0이 고레벨일 때, 상기 FRT3라인을 활성화하기 위한 제4 출력 오더링 제어신호 생성부를 포함하는 것을 특징으로 하는 출력 오더링부.
  89. 모드 선택 신호 또는 내부 클럭에 따라 출력 오더링부에서 공급되는 데이터의 샘플링을 제어하기 위한 출력 데이터 제어신호 생성부;
    출력 데이터 드라이브 온/오프 신호에 따라 출력 데이터 라인들을 선택하기 위한 출력 라인 선택부; 및
    상기 출력 데이터 제어신호 생성부의 출력에 따라 상기 데이터의 전송을 제어하기 위한 데이터 전송부를 포함하는 것을 특징으로 하는 출력 래치/먹스부.
  90. 제89항에 있어서, 상기 출력 데이터 제어신호 생성부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 데이터 전송부의 전송게이트를 턴온하는 신호를 생성하고, 상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 내부 클럭 QCLK에 동기되고 2배의 주기를 가진 QCLK_F0 및 상기 QCLK_F0의 반전된 신호인 /QCLK_F0을 출력하기 위한 제1 래치/먹스 제어신호 생성부;
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 데이터 전송부의 데이터 전송을 일부 차단하는 신호를 생성하고, 상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 QCLK_F0과 반전관계인 QCLK_F1 및 상기 QCLK_F1의 반전된 신호인 /QCLK_F1을 출력하기 위한 제2 래치/먹스 제어신호 생성부;
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 내부 클럭 CLKDQ 및 /CLKDQ를 출력하며, 상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 QCLK_F0 및 /QCLK_F0을 출력하기 위한 제3 래치/먹스 제어신호 생성부; 및
    상기 내부 클럭 CLKDQ 및 /CLKDQ를 출력하기 위한 제4 래치/먹스 제어신호 생성부를 포함하는 것을 특징으로 하는 출력 래치/먹스부.
  91. 제90항에 있어서, 상기 데이터 전송부는, 4개의 데이터 선택 전송부를 가지되, 상기 각각의 데이터 선택 전송부는,
    상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 1개의 데이터 전송 경로를 가지고, 상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 2개의 전송 경로를 가지는 것을 특징으로 하는 출력 래치/먹스부.
  92. 제91항에 있어서, 상기 각각의 데이터 선택 전송부는, 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 제2 래치/먹스 제어신호 생성부의 출력신호의 제어에 의해 1개의 데이터 전송 경로를 가지는 것을 특징으로 하는 출력 래치/먹스부.
  93. 제92항에 있어서, 상기 각각의 데이터 선택 전송부는, 상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 출력 데이터 제어신호 생성부의 출력신호의 제어에 의해 2개의 데이터 전송 경로를 가지는 것을 특징으로 하는 출력 래치/먹스부.
  94. 입출력 데이터, 어드레스 또는 커맨드 핀과 연결된 패드;
    상기 패드와 VDD 사이에 연결되고 모드 선택 신호에 따라 온/오프 제어되는 적어도 하나의 풀-업 트랜지스터; 및
    상기 패드와 VSS 사이에 연결되고 상기 모드 선택 신호에 따라 온/오프 제어되는 적어도 하나의 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 ODT회로.
  95. 제94항에 있어서,상기 ODT회로는, 상기 모드 선택 신호가 DDR1 동작을 요구하는 경우, 상기 적어도 하나의 풀-업 트랜지스터 및 상기 적어도 하나의 풀-다운 트랜지스터가 턴오프되는 것을 특징으로 하는 ODT회로.
  96. 제95항에 있어서, 상기 ODT회로는, 상기 모드 선택 신호가 DDR2 동작을 요구하는 경우, 상기 적어도 하나의 풀-업 트랜지스터 및 상기 적어도 하나의 풀-다운 트랜지스터가 턴온되는 것을 특징으로 하는 ODT회로.
KR1020040066531A 2003-12-24 2004-08-23 제1 이중 데이터 율 및 제2 이중 데이터 율 겸용싱크로너스 디램 KR100666873B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/021,889 US7133324B2 (en) 2003-12-24 2004-12-23 Synchronous dynamic random access memory devices having dual data rate 1 (DDR1) and DDR2 modes of operation and methods of operating same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020030096402 2003-12-24
KR20030096402 2003-12-24

Publications (2)

Publication Number Publication Date
KR20050065269A true KR20050065269A (ko) 2005-06-29
KR100666873B1 KR100666873B1 (ko) 2007-01-10

Family

ID=35349743

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040066531A KR100666873B1 (ko) 2003-12-24 2004-08-23 제1 이중 데이터 율 및 제2 이중 데이터 율 겸용싱크로너스 디램

Country Status (2)

Country Link
KR (1) KR100666873B1 (ko)
CN (1) CN1697079A (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891951B1 (ko) * 2007-05-15 2009-04-08 기가 바이트 테크놀러지 컴퍼니 리미티드 더블 데이터 레이트2 싱크로너스 다이내믹 랜덤 액세스메모리(ｄｄｒ2 ｓｄｒａｍ) 및 더블 데이터 레이트3싱크로너스 다이내믹 랜덤 액세스 메모리(ｄｄｒ3ｓｄｒａｍ)의 공통 모듈
KR100902125B1 (ko) * 2006-10-23 2009-06-09 주식회사 하이닉스반도체 저전력 디램 및 그 구동방법
CN1892893B (zh) * 2005-07-08 2011-08-31 茂德科技股份有限公司 集成电路记忆体及其操作方法
US8745288B2 (en) 2011-02-28 2014-06-03 Hynix Semiconductor Inc. Data transfer circuit and memory device having the same
US8854903B2 (en) 2011-01-28 2014-10-07 SK Hynix Inc. Data alignment circuit
KR20160087826A (ko) * 2013-11-08 2016-07-22 트릭셀 다중 식별된 동일 블록들을 갖는 집적 회로
KR20180006783A (ko) * 2016-07-11 2018-01-19 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102607437B1 (ko) * 2022-12-26 2023-11-29 리벨리온 주식회사 뉴럴 프로세서, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 통신 모드 결정 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101033464B1 (ko) 2008-12-22 2011-05-09 주식회사 하이닉스반도체 반도체 집적 회로
KR20160138690A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 메모리 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578233B1 (ko) * 2000-12-30 2006-05-12 주식회사 하이닉스반도체 동기식메모리장치의 데이터 입출력 가변제어장치
US6515914B2 (en) * 2001-03-21 2003-02-04 Micron Technology, Inc. Memory device and method having data path with multiple prefetch I/O configurations
US6895474B2 (en) * 2002-04-29 2005-05-17 Micron Technology, Inc. Synchronous DRAM with selectable internal prefetch size
JP4159454B2 (ja) 2003-11-27 2008-10-01 エルピーダメモリ株式会社 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1892893B (zh) * 2005-07-08 2011-08-31 茂德科技股份有限公司 集成电路记忆体及其操作方法
KR100902125B1 (ko) * 2006-10-23 2009-06-09 주식회사 하이닉스반도체 저전력 디램 및 그 구동방법
US7821812B2 (en) 2006-10-23 2010-10-26 Hynix Semiconductor Inc. Low-power DRAM and method for driving the same
KR100891951B1 (ko) * 2007-05-15 2009-04-08 기가 바이트 테크놀러지 컴퍼니 리미티드 더블 데이터 레이트2 싱크로너스 다이내믹 랜덤 액세스메모리(ｄｄｒ2 ｓｄｒａｍ) 및 더블 데이터 레이트3싱크로너스 다이내믹 랜덤 액세스 메모리(ｄｄｒ3ｓｄｒａｍ)의 공통 모듈
US8854903B2 (en) 2011-01-28 2014-10-07 SK Hynix Inc. Data alignment circuit
US8745288B2 (en) 2011-02-28 2014-06-03 Hynix Semiconductor Inc. Data transfer circuit and memory device having the same
KR20160087826A (ko) * 2013-11-08 2016-07-22 트릭셀 다중 식별된 동일 블록들을 갖는 집적 회로
KR20180006783A (ko) * 2016-07-11 2018-01-19 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102607437B1 (ko) * 2022-12-26 2023-11-29 리벨리온 주식회사 뉴럴 프로세서, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 통신 모드 결정 방법

Also Published As

Publication number Publication date
KR100666873B1 (ko) 2007-01-10
CN1697079A (zh) 2005-11-16

Similar Documents

Publication Publication Date Title
US7133324B2 (en) Synchronous dynamic random access memory devices having dual data rate 1 (DDR1) and DDR2 modes of operation and methods of operating same
US5883855A (en) High speed semiconductor memory with burst mode
US6370068B2 (en) Semiconductor memory devices and methods for sampling data therefrom based on a relative position of a memory cell array section containing the data
US6512719B2 (en) Semiconductor memory device capable of outputting and inputting data at high speed
US6813696B2 (en) Semiconductor memory device and method of controlling the same
US7035150B2 (en) Memory device with column select being variably delayed
US7558127B2 (en) Data output circuit and method in DDR synchronous semiconductor device
KR100408466B1 (ko) 개량된 데이터 기입 동작을 갖는 고속 사이클 ｒａｍ
US10860469B2 (en) Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
JP4370507B2 (ja) 半導体集積回路装置
US20010043507A1 (en) Synchronous semiconductor memory device capable of high speed reading and writing
US7872940B2 (en) Semiconductor memory device and method for testing the same
US20040228203A1 (en) Data input device in semiconductor memory device
EP0969476B1 (en) Semiconductor integrated circuit memory
GB2332964A (en) A semiconductor memory device employing single data rate (SDR) and double data rate (DDR)
US20210027827A1 (en) Calibration circuit for controlling resistance of output driver circuit, memory device including the same, and operating method of the memory device
US6343041B1 (en) Semiconductor integrated circuit
US9275700B2 (en) Semiconductor device
KR100368368B1 (ko) 동기형 반도체 기억 장치
KR100666873B1 (ko) 제1 이중 데이터 율 및 제2 이중 데이터 율 겸용싱크로너스 디램
US7161865B2 (en) Semiconductor device
KR100650845B1 (ko) 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법
US20080112252A1 (en) Apparatus for controlling gio line and control method thereof
US20030026152A1 (en) Semiconductor memory
EP1420409A2 (en) Data output circuit and method in ddr synchronous semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 14