KR102607437B1 - 뉴럴 프로세서, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 통신 모드 결정 방법 - Google Patents

뉴럴 프로세서, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 통신 모드 결정 방법 Download PDF

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Abstract

본 발명은 뉴럴 프로세싱 장치에 대해 개시한다. 몇몇 실시예에 따른 뉴럴 프로세싱 장치는 제1 동작 주파수 및 상기 제1 동작 주파수와 다른 제2 동작 주파수에서 동작하는 제1 블록, 상기 제1 동작 주파수에서 동작하는 제2 블록 및 상기 제1 블록 및 상기 제2 블록의 데이터 통신을 제어하고, 상기 제1 블록 및 상기 제2 블록 사이의 제1 인터페이스에 대한 제1 데이터 통신 모드를 결정하는 데이터 통신 모드 결정기를 포함한다.

Description

뉴럴 프로세서, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 통신 모드 결정 방법{Neural processor, neural processing device including the same, and method for determining data communication mode of neural processing device}
본 발명은 뉴럴 프로세서, 이를 포함하는 뉴럴 프로세싱 장치 및 이의 데이터 통신 모드 결정 방법에 관한 것이다. 구체적으로, 본 발명은 데이터 통신 모드를 동기식 또는 비동기식으로 선택할 수 있는 뉴럴 프로세서, 이를 포함하는 뉴럴 프로세싱 장치 및 이의 데이터 통신 모드 결정 방법에 관한 것이다.
지난 몇년간, 인공지능(Artificial Intelligence) 기술은 4차 산업혁명의 핵심 기술로 전세계적으로 가장 유망한 기술로 거론되고 있다. 이러한 인공지능 기술의 가장 큰 문제는 컴퓨팅 성능이다. 인간의 학습능력과 추론능력, 지각능력, 자연언어의 이행능력 등을 실현해내는 인공지능 기술은 많은 데이터를 빠르게 처리하는 것이 가장 중요하다.
초기 인공지능의 딥러닝 학습과 추론에는 기성 컴퓨터의 중앙 처리 장치(CPU; Central processing unit)나 그래픽 처리 장치(GPU; Graphics Processing Unit)가 쓰였지만, 높은 워크 로드를 가지는 딥러닝 학습 및 추론의 작업에는 한계가 있어 구조적으로 딥러닝 작업에 특화된 신경망 처리 장치(NPU; Neural Processing Unit)가 각광받고 있다. 이러한 신경망 처리 장치는 내부에 복수의 연산 장치를 가지고 있고, 각각의 연산 장치가 병렬적으로 동작하여 연산 효율을 높일 수 있다.
신경망 처리 장치는 복수의 연산 장치 뿐만 아니라, 다양한 구성 요소들이 존재하게 되는데, 이러한 구성 요소들이 동작하는 동작 주파수의 범위는 서로 다를 수 있다. 따라서, 신경망 처리 장치의 설계시에 이에 포함되는 구성 요소들의 동작 주파수들을 적절히 선택하여, 해당 구성 요소들에 대해 동기식 데이터 통신 회로 또는 비동기식 데이터 통신 회로 중 어느 하나를 선택적으로 결정하여 칩을 제조하게 된다. 그러나, 이론적으로 완벽하게 칩을 설계하였다고 해도, 실제 동작시 발생될 수 있는 구성 요소의 동작 오차, 전송 딜레이 등으로 인해 예상치 못한 타이밍 이슈가 발생될 수 있다. 또한, 칩을 처음 제조할 당시에는 문제가 없었더라도, 구성 요소의 열화에 따라 새로운 타이밍 이슈가 발생될 수도 있다.
등록특허공보 제10-2258566호
본 발명의 과제는, 동작 주파수에 따라 동기식 데이터 통신 모드 및 비동기식 데이터 통신 모드 중 어느 하나를 선택할 수 있는 구성요소를 포함하는 뉴럴 프로세서 및 뉴럴 프로세싱 장치를 제공하는 것이다.
본 발명의 또 다른 과제는, 칩 테스트 결과에 따라 동기식 데이터 통신 모드 및 비동기식 데이터 통신 모드 중 어느 하나를 선택할 수 있는 데이터 통신 모드 결정 방법을 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치는 제1 동작 주파수 및 상기 제1 동작 주파수와 다른 제2 동작 주파수에서 동작하는 제1 블록, 상기 제1 동작 주파수에서 동작하는 제2 블록 및 상기 제1 블록 및 상기 제2 블록의 데이터 통신을 제어하고, 상기 제1 블록 및 상기 제2 블록 사이의 제1 인터페이스에 대한 제1 데이터 통신 모드를 결정하는 데이터 통신 모드 결정기를 포함한다.
몇몇 실시예에서, 데이터 통신 모드 결정기는는 상기 제1 동작 주파수 및 상기 제2 동작 주파수 중 어느 하나에서 상기 제1 블록이 동작되도록 제어할 수 있다.
몇몇 실시예에서, 상기 제1 데이터 통신 모드는 동기식 데이터 통신 모드 및 비동기식 데이터 통신 모드 중 어느 하나일 수 있다.
몇몇 실시예에서, 상기 제1 블록이 상기 제1 동작 주파수에서 동작하는 경우, 상기 데이터 통신 모드 결정기는 상기 제1 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
몇몇 실시예에서, 상기 제1 블록이 상기 제2 동작 주파수에서 동작하는 경우, 상기 데이터 통신 모드 결정기는 상기 제1 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다.
몇몇 실시예에서, 상기 데이터 통신 모드 결정기를 제어하는 커맨드 프로세서를 더 포함할 수 있다.
몇몇 실시예에서, 상기 제2 동작 주파수에서 동작하는 제3 블록을 더 포함하고, 상기 데이터 통신 모드 결정기는, 상기 제1 블록과 상기 제3 블록 사이의 제2 인터페이스에 대한 제2 데이터 통신 모드와 상기 제2 블록과 상기 제3 블록 사이의 제3 인터페이스에 대한 제3 데이터 통신 모드를 더 결정할 수 있다.
몇몇 실시예에서, 상기 데이터 통신 모드 결정기는 상기 제1 블록 내지 상기 제3 블록으로부터 상기 제1 블록 내지 상기 제3 블록 각각에 대한 동작 주파수를 제공받을 수 있다.
몇몇 실시예에서, 상기 제1 블록이 상기 제1 동작 주파수에서 동작하는 경우, 상기 데이터 통신 모드 결정기는 상기 제1 데이터 통신 모드를 동기식 데이터 통신 모드로 결정하고, 상기 제2 데이터 통신 모드 및 상기 제3 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다.
몇몇 실시예에서, 상기 제1 블록이 상기 제2 동작 주파수에서 동작하는 경우, 상기 데이터 통신 모드 결정기는 상기 제1 데이터 통신 모드 및 상기 제2 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정하고, 상기 제3 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
몇몇 실시예에서, 상기 제1 블록 및 상기 제2 블록은 뉴럴 코어 및 메모리 중 어느 하나일 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 뉴럴 프로세서는 제1 동작 주파수 및 상기 제1 동작 주파수보다 큰 제2 동작 주파수에서 동작하는 제1 뉴럴 코어, 상기 제1 동작 주파수 및 상기 제2 동작 주파수에서 동작하는 제2 뉴럴 코어, 상기 제1 동작 주파수에서 동작하고, 상기 제1 뉴럴 코어와 연결되는 제1 메모리, 데이터 통신 경로를 구성하는 태스크 매니저 및 상기 제1 뉴럴 코어, 상기 제2 뉴럴 코어 및 상기 제1 메모리 간의 데이터 통신을 제어하고, 상기 제1 뉴럴 코어, 상기 제2 뉴럴 코어 및 상기 제1 메모리 간의 데이터 통신 모드를 결정하는 데이터 통신 모드 결정기를 포함하고, 상기 데이터 통신 모드 결정기는 상기 제1 뉴럴 코어 및 상기 제2 뉴럴 코어가 동작하는 동작 주파수에 따라, 상기 제1 뉴럴 코어, 상기 제2 뉴럴 코어 및 상기 제1 메모리 간의 데이터 통신 모드를 결정한다.
몇몇 실시예에서, 상대적으로 빠른 연산이 필요한 경우, 상기 데이터 통신 모드 결정기는, 상기 제1 뉴럴 코어 및 상기 제2 뉴럴 코어를 상기 제2 동작 주파수에서 동작하도록 제어하고, 상기 데이터 통신 모드 결정기는, 상기 제1 뉴럴 코어와 상기 제2 뉴럴 코어 사이의 데이터 통신 모드를 동기식 통신 모드로 결정하고, 상기 제1 뉴럴 코어와 상기 제1 메모리 사이의 데이터 통신 모드를 비동기식 통신 모드로 결정할 수 있다.
몇몇 실시예에서, 상대적으로 낮은 전력으로 연산이 필요한 경우, 상기 데이터 통신 모드 결정기는, 상기 제1 뉴럴 코어 및 상기 제2 뉴럴 코어를 상기 제1 동작 주파수에서 동작하도록 제어하고, 상기 데이터 통신 모드 결정기는, 상기 제1 뉴럴 코어, 상기 제2 뉴럴 코어 및 상기 제1 메모리 사이의 데이터 통신 모드를 동기식 통신 모드로 결정할 수 있다.
몇몇 실시예에서, 상기 제1 뉴럴 코어와 상기 제2 뉴럴 코어를 직렬 연결하고, 제1 방향으로 데이터가 전송되는 제1 데이터 라인, 상기 제1 뉴럴 코어와 상기 제2 뉴럴 코어를 직렬 연결하고, 상기 제1 방향과 반대 방향인 제2 방향으로 데이터가 전송되는 제2 데이터 라인 및 상기 제2 뉴럴 코어와 연결되고, 상기 제2 동작 주파수에서 동작하는 제2 메모리를 더 포함하고, 상기 태스크 매니저는 상기 제1 데이터 라인 및 상기 제2 데이터 라인을 제어하여, 상기 제1 뉴럴 코어, 상기 제2 뉴럴 코어, 상기 제1 메모리 및 상기 제2 메모리 사이의 데이터 경로를 구성할 수 있다.
몇몇 실시예에서, 상기 태스크 매니저는, 상기 제1 데이터 라인 및 상기 제2 데이터 라인을 제어하여, 상기 제1 메모리에서 상기 제1 뉴럴 코어로 상기 제1 방향으로 데이터가 제공되고, 상기 제1 뉴럴 코어에서 상기 제1 메모리로 상기 제2 방향으로 데이터가 제공되는 제1 데이터 경로를 구성하고, 상기 제1 데이터 라인 및 상기 제2 데이터 라인을 제어하여, 상기 제2 메모리에서 상기 제2 뉴럴 코어로 상기 제2 방향으로 데이터가 제공되고, 상기 제2 뉴럴 코어에서 상기 제2 메모리로 상기 제1 방향으로 데이터가 제공되는 제2 데이터 경로를 구성할 수 있다.
몇몇 실시예에서, 상기 데이터 통신 모드 결정기는, 상기 제1 뉴럴 코어 및 상기 제2 뉴럴 코어를 상기 제1 동작 주파수에서 동작하도록 제어하고, 상기 제1 뉴럴 코어와 상기 제2 뉴럴 코어 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
몇몇 실시예에서, 상기 제1 데이터 라인은 복수의 데이터 라인을 포함하고, 상기 제1 뉴럴 코어 및 상기 제2 뉴럴 코어가 상기 제1 동작 주파수에서 동작하는 경우, 상기 태스크 매니저는 상기 제1 데이터 라인에 포함된 복수의 데이터 라인 중 일부를 턴 오프(turn off)하도록 제어할 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 뉴럴 코어 SoC의 데이터 통신 모드 결정 방법은 복수의 블록과, 상기 복수의 블록 사이의 데이터 통신 모드를 동기식 데이터 통신 모드 및 비동기식 데이터 통신 모드 중 어느 하나로 재구성가능한 데이터 통신 모드 결정기를 포함하는 반도체 칩을 설계하는 단계, 상기 설계된 반도체 칩을 검증하는 단계 및 상기 설계된 반도체 칩에 대한 검증 결과에 따라, 상기 데이터 통신 모드 결정기를 이용하여 상기 복수의 블록 중 적어도 일부를 동기식 데이터 통신 모드로 결정하는 단계를 포함하고, 상기 설계된 반도체 칩을 검증하는 단계는, 상기 설계된 반도체 칩이 정상적으로 동작하는지 여부를 확인하는 단계 및 상기 설계된 반도체 칩이 물리적으로 구현가능한지 여부를 확인하는 단계를 포함한다.
몇몇 실시예에서, 상기 설계된 반도체 칩을 생산하는 단계, 상기 생산된 반도체 칩을 검증하는 단계 및 상기 생산된 반도체 칩의 검증 결과에 따라 상기 동기식 데이터 통신 모드로 결정된 상기 복수의 블록 중 적어도 일부를 비동기식 데이터 통신 모드로 결정하는 단계를 더 포함할 수 있다.
본 발명의 뉴럴 프로세서 및 뉴럴 코어 SoC는, 데이터 통신 모드를 선택할 수 있는 데이터 통신 모드 결정기를 포함함으로써, 예기치 못한 상황에서 발생되는 타이밍 이슈를 해결할 수 있다.
본 발명의 데이터 통신 모드 결정 방법은 칩 설계에서 예측할 수 없었던 타이밍 이슈가 발생된 경우, 칩 설계의 변경 없이 단순히 데이터 통신 모드를 조절하여 타이밍 이슈를 해결할 수 있다.
본 발명의 뉴럴 프로세서, 뉴럴 코어 SoC 및 이를 이용한 데이터 통신 모드 결정 방법은 서로 다른 블록 간의 동작 주파수 차이에 따른 구동 문제를 효과적으로 해결할 수 있다.
상술한 내용과 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 뉴럴 프로세싱 장치를 세부적으로 설명하기 위한 블록도이다.
도 3은 도 2의 뉴럴 코어 SoC를 세부적으로 설명하기 위한 블록도이다.
도 4는 도 3의 글로벌 인터커넥션을 세부적으로 설명하기 위한 구조도이다.
도 5는 도 1의 뉴럴 프로세싱 장치의 제어 신호의 흐름을 설명하기 위한 블록도이다.
도 6은 도 3의 뉴럴 프로세서를 세부적으로 설명하기 위한 블록도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 계층적 구조를 설명하기 위한 도면이다.
도 8은 도 6의 뉴럴 코어를 세부적으로 설명하기 위한 블록도이다.
도 9는 도 8의 LSU을 세부적으로 설명하기 위한 블록도이다.
도 10은 도 8의 프로세싱 유닛을 세부적으로 설명하기 위한 블록도이다.
도 11은 도 8의 L0 메모리를 세부적으로 설명하기 위한 블록도이다.
도 12는 도 11의 로컬 메모리 뱅크를 세부적으로 설명하기 위한 블록도이다.
도 13은 도 1의 뉴럴 프로세싱 장치의 데이터와 제어 신호의 흐름을 설명하기 위한 블록도이다.
도 14는 도 13의 커맨드 프로세서와 태스크 매니저의 관계를 설명하기 위한 블록도이다.
도 15는 도 1의 뉴럴 프로세싱 장치의 구조를 세부적으로 설명하기 위한 블록도이다.
도 16은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 커맨드 프로세서와 태스크 매니저의 계층적 구조를 설명하기 위한 도면이다.
도 17은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 커맨드 프로세서 및 태스크 매니저들의 계층 구조를 설명하기 위한 도면이다.
도 18은 도 1의 뉴럴 프로세싱 시스템의 메모리 재구성을 설명하기 위한 블록도이다.
도 19는 도 1의 뉴럴 프로세싱 시스템의 메모리 재구성의 예시를 나타낸 블록도이다.
도 20은 도 18의 A부분을 확대한 블록도이다.
도 21은 도 20의 제1 메모리 뱅크를 세부적으로 설명하기 위한 도면이다.
도 22는 도 1의 뉴럴 프로세싱 장치의 소프트웨어 계층 구조를 설명하기 위한 블록도이다.
도 23은 본 발명의 몇몇 실시예에 따른 뉴럴 코어 SoC를 설명하기 위한 도면이다.
도 24a는 본 발명의 몇몇 실시예에 따른 뉴럴 코어 SoC의 구성을 설명하기 위한 도면이다.
도 24b는 본 발명의 몇몇 실시예에 따른 블록에 포함된 인터페이스 구성을 예시적으로 설명하기 위한 도면이다.
도 25는 본 발명의 다른 몇몇 실시예에 따른 뉴럴 코어 SoC의 구성을 설명하기 위한 도면이다.
도 26은 본 발명의 다른 몇몇 실시예에 따른 뉴럴 코어 SoC의 구성을 설명하기 위한 도면이다.
도 27은 본 발명의 다른 몇몇 실시예에 따른 뉴럴 프로세서를 개략적으로 설명하기 위한 블록도이다.
도 28은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세서에 포함된 뉴럴 코어와 메모리를 연결하는 데이터 라인 및 접속 라인을 설명하기 위한 도면이다.
도 29는 본 발명의 몇몇 실시예에 따른 제1 데이터 경로를 예시적으로 설명하기 위한 도면이다.
도 30은 본 발명의 몇몇 실시예에 따른 제2 데이터 경로 및 제3 데이터 경로를 예시적으로 설명하기 위한 도면이다.
도 31은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세서에 포함된 뉴럴 코어와 메모리를 연결하는 데이터 라인의 대역폭이 조절가능한 경우를 설명하기 위한 도면이다.
도 32는 본 발명의 몇몇 실시예에 따른 뉴럴 코어와 메모리가 로컬 인터커넥션으로 연결되는 경우를 설명하기 위한 도면이다.
도 33은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치가 수행하는 딥 러닝 연산을 설명하기 위한 개념도이다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 칩 설계 및 생산시의 데이터 통신 모드 결정 방법을 설명하기 위한 도면이다.
본 명세서 및 특허청구범위에서 사용된 용어나 단어는 일반적이거나 사전적인 의미로 한정하여 해석되어서는 아니된다. 발명자가 그 자신의 발명을 최선의 방법으로 설명하기 위해 용어나 단어의 개념을 정의할 수 있다는 원칙에 따라, 본 발명의 기술적 사상과 부합하는 의미와 개념으로 해석되어야 한다. 또한, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명이 실현되는 하나의 실시예에 불과하고, 본 발명의 기술적 사상을 전부 대변하는 것이 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 및 응용 가능한 예들이 있을 수 있음을 이해하여야 한다.
본 명세서 및 특허청구범위에서 사용된 제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. '및/또는' 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 명세서 및 특허청구범위에서 사용된 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서 "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해서 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 본 발명의 각 실시예에 포함된 각 구성, 과정, 공정 또는 방법 등은 기술적으로 상호 간 모순되지 않는 범위 내에서 공유될 수 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 제1 뉴럴 프로세싱 장치(1), 제2 뉴럴 프로세싱 장치(2) 및 외부 인터페이스(3)를 포함할 수 있다.
제1 뉴럴 프로세싱 장치(1)는 인공 신경망을 이용하여 연산을 수행하는 장치일 수 있다. 제1 뉴럴 프로세싱 장치(1)는 예를 들어, 딥 러닝(deep learning) 연산 작업을 수행하는 것에 특화된 장치일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제2 뉴럴 프로세싱 장치(2)는 제1 뉴럴 프로세싱 장치(1)와 동일 내지 유사한 구성을 가지는 장치일 수 있다. 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)는 서로 외부 인터페이스(3)를 통해서 연결되어 데이터 및 제어 신호를 공유할 수 있다.
도 1에서는 2개의 뉴럴 프로세싱 장치를 도시하였지만, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)이 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 3개 이상의 뉴럴 프로세싱 장치가 외부 인터페이스(3)를 통해서 서로 연결될 수도 있다. 또한, 반대로, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 하나의 뉴럴 프로세싱 장치만을 포함할 수도 있다.
이때, 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)는 각각 뉴럴 프로세싱 장치가 아닌 다른 프로세싱 장치일 수도 있다. 즉, 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)는 각각 그래픽 프로세싱 장치(GPU, graphics processing unit), 중앙 처리 장치(CPU, central processing unit) 및 그 외의 다른 종류의 프로세싱 장치일 수도 있다. 이하에서는 편의상 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)가 뉴럴 프로세싱 장치인 것으로 설명한다.
도 2는 도 1의 뉴럴 프로세싱 장치를 세부적으로 설명하기 위한 블록도이다.
도 2를 참조하면, 제1 뉴럴 프로세싱 장치(1)는 뉴럴 코어 SoC(10), CPU(20), 오프 칩 메모리(30), 제1 비휘발성 메모리 인터페이스(40), 제1 휘발성 메모리 인터페이스(50), 제2 비휘발성 메모리 인터페이스(60), 제2 휘발성 메모리 인터페이스(70) 및 컨트롤 인터페이스(CIF)(80)를 포함할 수 있다.
뉴럴 코어 SoC(10)는 시스템 온 칩(System on Chip) 장치일 수 있다. 뉴럴 코어 SoC(10)는 인공지능 연산 유닛으로 가속기(Accelerator)일 수 있다. 뉴럴 코어 SoC(10)는 예를 들어, GPU(graphics processing unit), FPGA(field programmable gate array) 및 ASIC(application-specific integrated circuit) 중 어느 하나일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
뉴럴 코어 SoC(10)는 외부 인터페이스(3)를 통해서 다른 외부의 연산 유닛들과 데이터를 교환할 수 있다. 또한, 뉴럴 코어 SoC(10)는 제1 비휘발성 메모리 인터페이스(40) 및 제1 휘발성 메모리 인터페이스(50)를 통해서 각각 비휘발성 메모리(31) 및 휘발성 메모리(32)와 연결될 수 있다.
CPU(20)는 제1 뉴럴 프로세싱 장치(1)의 시스템을 통제하고 프로그램의 연산을 실행하는 제어장치일 수 있다. CPU(20)는 범용 연산 유닛으로서 딥러닝에 많이 사용되는 병렬 단순 연산을 수행하기에는 효율이 낮을 수 있다. 따라서, 뉴럴 코어 SoC(10)가 딥러닝 추론 및 학습 작업에 연산을 수행하여 높은 효율을 가질 수 있다.
CPU(20)는 외부 인터페이스(3)를 통해서 다른 외부의 연산 유닛들과 데이터를 교환할 수 있다. 또한, CPU(20)는 제2 비휘발성 메모리 인터페이스(60) 및 제2 휘발성 메모리 인터페이스(70)를 통해서 각각 비휘발성 메모리(31) 및 휘발성 메모리(32)와 연결될 수 있다.
CPU(20)는 또한, 커맨드를 통해서 뉴럴 코어 SoC(10)에 태스크를 전달할 수 있다. 이때, CPU(20)는 뉴럴 코어 SoC(10)에 지시를 주는 일종의 호스트(Host)일 수 있다. 즉, 뉴럴 코어 SoC(10)는 CPU(20)의 지시에 따라서 딥러닝 작업 등 병렬 연산 작업을 효율적으로 수행할 수 있다.
오프 칩 메모리(30)는 뉴럴 코어 SoC(10)의 칩 외부에 배치된 메모리일 수 있다. 오프 칩 메모리(30)는 비휘발성 메모리(31) 및 휘발성 메모리(32)를 포함할 수 있다.
비휘발성 메모리(31)는 전원이 공급되지 않아도 저장된 정보를 계속 유지하는 메모리일 수 있다. 비휘발성 메모리(31)는 예를 들어, ROM(Read-Only Memory), PROM(Programmable Read-Only Memory), EAROM(Erasable Alterable ROM), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory)(예를 들어, 낸드 플래시 메모리(NAND Flash memory), 노어 플래시 메모리(NOR Flash memory)), UVEPROM(Ultra-Violet Erasable Programmable Read-Only Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetoresistive Random Access Memory), PRAM(Phase-change Random Access Memory), SONOS(silicon-oxide-nitride-oxide-silicon), RRAM(Resistive Random Access Memory), NRAM(Nanotube Random Access Memory), 마그네틱 컴퓨터 기억 장치(예를 들면, 하드 디스크, 디스켓 드라이브, 마그네틱 테이프), 광디스크 드라이브 및 3D 크로스포인트 메모리(3D XPoint memory) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
휘발성 메모리(32)는 비휘발성 메모리(31)와 달리, 저장된 정보를 유지하기 위해서 전력을 지속적으로 필요로 하는 메모리일 수 있다. 휘발성 메모리(32)는 예를 들어, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 및 DDR SDRAM(Double Data Rate SDRAM) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 비휘발성 메모리 인터페이스(40) 및 제2 비휘발성 메모리 인터페이스(60)는 각각 예를 들어, PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), SATA(Serial Advanced Technology Attachment) 및 PCIe(PCI Express) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 휘발성 메모리 인터페이스(50) 및 제2 휘발성 메모리 인터페이스(70)는 각각 예를 들어, SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quad Data Rate), 및 XDR(eXtreme Data Rate, Octal Data Rate) 중 적어도 하나일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
컨트롤 인터페이스(80)는 CPU(20)와 뉴럴 코어 SoC(10) 사이의 제어 신호를 전달하기 위한 인터페이스일 수 있다. 컨트롤 인터페이스(80)는 CPU(20)의 커맨드를 전송하고, 이에 대한 뉴럴 코어 SoC(10)의 응답을 전송할 수 있다. 컨트롤 인터페이스(80)는 예를 들어, PCIe(PCI Express)일 수 있으나, 이에 제한되는 것은 아니다.
도 3은 도 2의 뉴럴 코어 SoC를 세부적으로 설명하기 위한 블록도이다.
도 2 및 도 3을 참조하면, 뉴럴 코어 SoC(10)는 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(Direct Memory Access)(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000), 커맨드 프로세서(7000) 및 글로벌 인터커넥션(6000)을 포함할 수 있다.
뉴럴 프로세서(1000)는 연산 작업을 직접 수행하는 연산 유닛일 수 있다. 뉴럴 프로세서(1000)가 복수인 경우 연산 작업은 각각의 뉴럴 프로세서(1000)로 할당될 수 있다. 각각의 뉴럴 프로세서(1000)는 글로벌 인터커넥션(6000)을 통해서 서로 연결될 수 있다.
공유 메모리(2000)는 여러 뉴럴 프로세서(1000)에 의해서 공유되는 메모리일 수 있다. 공유 메모리(2000)는 각각의 뉴럴 프로세서(1000)의 데이터를 저장할 수 있다. 또한, 공유 메모리(2000)는 오프 칩 메모리(30)로부터 데이터를 수신하여 일시적으로 저장하고 각각의 뉴럴 프로세서(1000)로 전달할 수 있다. 반대로, 공유 메모리(2000)는 뉴럴 프로세서(1000)로부터 데이터를 수신하여 일시적으로 저장하고 도 2의 오프 칩 메모리(30)로 전달할 수도 있다.
공유 메모리(2000)는 상대적으로 속도가 빠른 메모리가 필요할 수 있다. 이에 따라서, 공유 메모리(2000)는 예를 들어, SRAM을 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 즉, 공유 메모리(2000)는 DRAM을 포함할 수도 있다.
공유 메모리(2000)는 SoC 레벨 즉, L2(level 2)에 해당하는 메모리일 수 있다. 따라서, 공유 메모리(2000)는 L2 공유 메모리라 정의할 수도 있다.
DMA(3000)는 CPU(20) 또는 뉴럴 프로세서(1000)가 데이터의 입출력을 제어할 필요없이 직접 데이터의 이동을 제어할 수 있다. 이에 따라서, DMA(3000)가 메모리 사이의 데이터 이동을 제어하여 CPU(20) 또는 뉴럴 프로세서(1000)의 인터럽트의 횟수를 최소화시킬 수 있다.
DMA(3000)는 공유 메모리(2000)와 오프 칩 메모리(30) 사이의 데이터 이동을 제어할 수 있다. DMA(3000)의 권한을 통해서 비휘발성 메모리 컨트롤러(4000) 및 휘발성 메모리 컨트롤러(5000)가 데이터를 이동을 수행할 수 있다.
비휘발성 메모리 컨트롤러(4000)는 비휘발성 메모리(31)에 리드(read) 또는 라이트(write) 작업을 제어할 수 있다. 비휘발성 메모리 컨트롤러(4000)는 제1 비휘발성 메모리 인터페이스(40)를 통해서 비휘발성 메모리(31)를 제어할 수 있다.
휘발성 메모리 컨트롤러(5000)는 휘발성 메모리(32)에 리드 또는 라이트 작업을 제어할 수 있다. 또한, 휘발성 메모리 컨트롤러(5000)는 휘발성 메모리(32)의 리프레쉬 작업을 수행할 수 있다. 휘발성 메모리 컨트롤러(5000)는 제1 휘발성 메모리 인터페이스(50)를 통해서 휘발성 메모리(32)를 제어할 수 있다.
커맨드 프로세서(7000)는 컨트롤 인터페이스(80)와 연결될 수 있다. 커맨드 프로세서(7000)는 컨트롤 인터페이스(80)를 통해서 CPU(20)로부터 제어 신호를 수신할 수 있다. 커맨드 프로세서(7000)는 CPU(20)로부터 받은 제어 신호를 통해서 태스크를 생성하고, 이를 각각의 뉴럴 프로세서(1000)로 전달할 수 있다. 또한, 커맨드 프로세서(7000)는 각각의 뉴럴 프로세서(1000)로부터 태스크에 대한 완료 리포트를 수신할 수 있다.
글로벌 인터커넥션(6000)은 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 커맨드 프로세서(7000) 및 휘발성 메모리 컨트롤러(5000)를 서로 연결할 수 있다. 또한, 외부 인터페이스(3)도 글로벌 인터커넥션(6000)에 연결될 수 있다. 글로벌 인터커넥션(6000)은 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000), 커맨드 프로세서(7000) 및 외부 인터페이스(3) 사이의 데이터가 이동하는 경로일 수 있다.
글로벌 인터커넥션(6000)은 데이터뿐만 아니라 제어 신호 및 동기화를 위한 신호를 전송할 수 있다. 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 각각의 뉴럴 프로세서(1000)가 직접 동기화 신호를 전송하고 수신할 수 있다. 이에 따라서, 커맨드 프로세서(7000)에 의해서 발생하는 동기화 신호의 전송에 따른 레이턴시를 최소화할 수 있다.
즉, 뉴럴 프로세서(1000)가 복수일 때, 어느 뉴럴 프로세서(1000)의 작업이 종료되어야 다음 뉴럴 프로세서(1000)가 새로운 작업을 시작할 수 있는 개별 작업의 디펜던시가 존재할 수 있다. 이러한 개별 작업의 종료와 시작은 동기화 신호를 통해서 확인할 수 있는데, 기존의 기술은 이러한 동기화 신호의 수신과 새로운 작업의 시작 지시는 모두 커맨드 프로세서(7000) 또는 호스트 즉, CPU(20)가 전담하여 수행하였다.
그러나, 뉴럴 프로세서(1000)의 숫자가 늘어나고, 작업의 디펜던시가 복잡하게 설계되면 될수록 이러한 동기화 신호의 수는 기하급수적으로 늘어나서, 각각의 동기화 신호에 따른 레이턴시가 작업의 효율을 크게 낮출 수 있다.
따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 커맨드 프로세서(7000) 대신 각각의 뉴럴 프로세서(1000)가 직접 동기화 신호의 일부를 작업의 디펜던시에 따라 다른 뉴럴 프로세서(1000)로 전송할 수 있다. 이 경우 커맨드 프로세서(7000)에 의해서 관리되는 방식에 비해서 병렬적으로 여러 뉴럴 프로세서(1000)가 동기화 작업을 수행할 수 있어 동기화에 따른 레이턴시를 최소화할 수 있다.
또한, 커맨드 프로세서(7000)가 작업 디펜던시에 따른 뉴럴 프로세서(1000)들의 작업 스케쥴링을 수행해야 하는데 이러한 스케쥴링의 오버헤드도 뉴럴 프로세서(1000)의 개수가 늘어나면 늘어날수록 크게 늘어날 수 있다. 따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 스케쥴링 작업도 개별 뉴럴 프로세서(1000)에 의해서 일부 진행되어 그에 따른 스케쥴링 부담도 줄어들어 장치의 성능이 향상될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 각각의 뉴럴 프로세서(1000)의 뉴럴 코어에서 태스크 완료 여부, 이벤트 발생, 태스크 수행의 지연 여부 등을 모니터링을 수행할 수 있으며, 커맨드 프로세서(7000)의 개입을 최소화하여 커맨드 프로세서(7000)의 부담을 경감하여 장치의 성능이 향상될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 태스크 모니터링 여부를 태스크별로 각각 설정하여 완료 리포트를 선택적으로 생성할 수 있으며, 커맨드 프로세서(7000)로의 보고가 필요한 경우, 완료 리포트 생성 여부를 수정하도록 구성될 수 있다. 이에 따라, 모든 태스크에 대한 모니터링을 수행하지 않으면서도 경고가 필요한 태스크에 대한 보고가 가능할 수 있으며, 커맨드 프로세서(7000)의 부담을 경감하면서 태스크에 대한 안정적인 모니터링이 가능할 수 있다.
도 4는 도 3의 글로벌 인터커넥션을 세부적으로 설명하기 위한 구조도이다.
도 4를 참조하면, 글로벌 인터커넥션(6000)은 데이터 채널(6100), 컨트롤 채널(6200) 및 L2 싱크 채널(6300)을 포함할 수 있다.
데이터 채널(6100)은 데이터를 전송하는 전용 채널일 수 있다. 데이터 채널(6100)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 외부 인터페이스(3)가 서로 데이터를 교환할 수 있다.
컨트롤 채널(6200)은 제어 신호를 전송하는 전용 채널일 수 있다. 컨트롤 채널(6200)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000), 커맨드 프로세서(7000) 및 외부 인터페이스(3)가 서로 제어 신호를 교환할 수 있다. 특히, 커맨드 프로세서(7000)는 각각의 뉴럴 프로세서(1000)로 여러가지 제어 신호를 전달할 수 있다.
L2 싱크 채널(6300)은 동기화 신호를 전송하는 전용 채널일 수 있다. L2 싱크 채널(6300)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000), 커맨드 프로세서(7000) 및 외부 인터페이스(3)가 서로 동기화 신호를 교환할 수 있다.
L2 싱크 채널(6300)은 글로벌 인터커넥션(6000) 내부에 전용 채널로 설정되어 다른 채널과 겹치지 않고 동기화 신호를 빠르게 전송할 수 있다. 이에 따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 새로운 와이어링 작업이 필요하지 않고 기존에 사용되는 글로벌 인터커넥션(6000)을 이용하여 동기화 작업을 원활하게 진행할 수 있다.
도 5는 도 1의 뉴럴 프로세싱 장치의 제어 신호의 흐름을 설명하기 위한 블록도이다.
도 5를 참조하면, CPU(20)는 컨트롤 인터페이스(80)를 통해서 커맨드 프로세서(7000)로 제어 신호를 전달할 수 있다. 이때, 제어 신호는 연산 작업이나 데이터 로드/스토어 작업 등 각각의 오퍼레이션을 수행하도록 지시하는 신호일 수 있다.
커맨드 프로세서(7000)는 제어 신호를 받아 컨트롤 채널(6200)을 통해서 적어도 하나의 뉴럴 프로세서(1000)에게 제어 신호를 전달할 수 있다. 각각의 제어 신호는 각각의 태스크로서 뉴럴 프로세서(1000)에 저장될 수 있다.
도 6은 도 3의 뉴럴 프로세서를 세부적으로 설명하기 위한 블록도이다.
도 3 내지 도 6을 참조하면, 뉴럴 프로세서(1000)는 적어도 하나의 뉴럴 코어(100), 로컬 인터커넥션(200), L1 싱크 패스(300), L1 공유 메모리(400), 코어 글로벌(500), 태스크 매니저(600), L1 LSU(700) 및 데이터 통신 모드 결정기(DCMD)를 포함할 수 있다.
적어도 하나의 뉴럴 코어(100)는 뉴럴 프로세서(1000)의 작업을 분담하여 수행할 수 있다. 뉴럴 코어(100)는 예를 들어, 8개일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 도 3 및 도 5에서는 여러 개의 뉴럴 코어(100)가 뉴럴 프로세서(1000)에 포함되는 것으로 도시하였지만, 본 실시예가 이에 제한되는 것은 아니다. 즉, 하나의 뉴럴 코어(100) 만으로 뉴럴 프로세서(1000)가 구성될 수 있다.
뉴럴 코어(100)는 코어 글로벌(500)로부터 태스크 정보를 수신하고, 태스크 정보에 따른 태스크를 수행할 수 있다. 이때, 태스크는 제어 신호에 의해서 정의될 수 있고, 태스크는 메모리 오퍼레이션 중 어느 하나일 수 있다. 메모리 오퍼레이션은 예를 들어, 마이크로 DMA(μDMA), LP 마이크로 DMA(Low Priority μDMA), 스토어μDMA(STμDMA) 및 프리 프로세싱 작업 중 어느 하나일 수 있다.
L1 공유 메모리(400)는 뉴럴 프로세서(1000) 내에서 각각의 뉴럴 코어(100)들이 공유하는 메모리일 수 있다. L1 공유 메모리(400)는 각각의 뉴럴 코어(100)의 데이터를 저장할 수 있다. 또한, L1 공유 메모리(400)는 도 4의 공유 메모리(2000)로부터 데이터를 수신하여 일시적으로 저장하고 각각의 뉴럴 코어(100)로 전달할 수 있다. 반대로, L1 공유 메모리(400)는 뉴럴 코어(100)로부터 데이터를 수신하여 일시적으로 저장하고 도 3의 공유 메모리(2000)로 전달할 수도 있다.
L1 공유 메모리(400)는 뉴럴 프로세서 레벨, 즉, L1(level 1)에 해당하는 메모리일 수 있다. L2 공유 메모리 즉, 공유 메모리(2000)는 뉴럴 프로세서(1000)에 의해서 공유되고, L1 공유 메모리(400)는 뉴럴 코어(100)에 의해서 공유될 수 있다.
L1 LSU(700)는 글로벌 인터커넥션(6000)을 통해서 외부에서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 수신할 수 있다. L1 LSU(700)는 L1 공유 메모리(400)로 수신한 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전송할 수 있다. 유사하게 L1 LSU(700)는 글로벌 인터커넥션(6000)을 통해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 외부로 전달 수 있다. 또한, L1 LSU(700)는 뉴럴 코어(100) 각각에 대해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전달하고, 수신할 수 있다.
뉴럴 코어(100)는 코어 글로벌(500)로부터 태스크 정보를 수신하고, 태스크 정보에 따른 태스크를 수행할 수 있다. 이때, 태스크는 컴퓨테이션 작업(연산 작업) 또는 메모리 오퍼레이션과 관련된 작업일 수 있다. 태스크는 제어 신호에 의해서 정의될 수 있다. 태스크 정보는 태스크에 대한 정보로서, 태스크의 타입, 태스크의 형태, 태스크의 추가 정보 등에 대한 정보일 수 있다.
뉴럴 코어(100)는 태스크의 수행이 완료되는 완료 신호를 코어 글로벌(500)로 전달할 수 있다
태스크 매니저(600)는 컨트롤 인터커넥션(CI)으로부터 태스크를 수신할 수 있다. 이때, 컨트롤 인터커넥션(CI)은 커맨드 프로세서(7000)로부터 태스크를 전달하는 전송 인터페이스의 총칭일 수 있다.
태스크 매니저(600)는 태스크를 수신하여 태스크 정보를 생성하고, 코어 글로벌(500)로 전송할 수 있다. 또한, 태스크 매니저(600)는 코어 글로벌(500)을 통해서 완료 신호를 수신하고, 이에 따른 완료 리포트를 생성하여 컨트롤 인터커넥션(CI)을 통해서 커맨드 프로세서(7000)로 전달할 수 있다.
코어 글로벌(500)은 뉴럴 코어(100) 내에 하드웨어 적으로 연결된 와이어 구조일 수 있다. 코어 글로벌(500)은 도시되지는 않았지만, 뉴럴 코어(100), L1 공유 메모리(400), L1 LSU(700) 및 태스크 매니저(600)를 모두 연결하는 구조일 수 있다.
코어 글로벌(500)은 태스크 매니저(600)로부터 태스크 정보를 수신하여 뉴럴 코어(100)로 전달하고, 그에 대한 완료 신호를 뉴럴 코어(100)로부터 전달받을 수 있다. 이어서, 코어 글로벌(500)은 완료 신호를 태스크 매니저(600)로 전달할 수 있다.
로컬 인터커넥션(200)은 적어도 하나의 뉴럴 코어(100), L1 공유 메모리(400), 코어 글로벌(500), 태스크 매니저(600) 및 L1 LSU(700)를 서로 연결할 수 있다. 로컬 인터커넥션(200)은 적어도 하나의 뉴럴 코어(100), L1 공유 메모리(400), 코어 글로벌(500), 태스크 매니저(600) 및 L1 LSU(700) 사이의 데이터가 이동하는 경로일 수 있다. 로컬 인터커넥션(200)은 도 3의 글로벌 인터커넥션(6000)과 연결되어 데이터를 전송할 수 있다.
L1 싱크 패스(300)는 적어도 하나의 뉴럴 코어(100), L1 공유 메모리(400), 코어 글로벌(500), 태스크 매니저(600) 및 L1 LSU(700)를 서로 연결할 수 있다. L1 싱크 패스(300)는 적어도 하나의 뉴럴 코어(100), L1 공유 메모리(400), 코어 글로벌(500), 태스크 매니저(600) 및 L1 LSU(700)의 동기화 신호가 이동하는 경로일 수 있다.
L1 싱크 패스(300)는 로컬 인터커넥션(200)과 물리적으로 별도로 형성될 수 있다. 로컬 인터커넥션(200)의 경우 글로벌 인터커넥션(6000)과 달리 내부에 충분한 채널이 형성되지 않을 수 있다. 이러한 경우에는 L1 싱크 패스(300)가 별도의 형성되어 동기화 신호의 전송을 빠르고 지체없이 수행할 수 있다. L1 싱크 패스(300)는 글로벌 인터커넥션(6000)의 L2 싱크 채널(6300)에 비해서 한단계 낮은 레벨에서 수행되는 동기화에 사용될 수 있다.
데이터 통신 모드 결정기(DCMD)는 뉴럴 프로세서(1000) 내에 포함된 구성요소들에 대한 동작 주파수에 따라, 구성요소들 사이의 데이터 통신 모드를 결정할 수 있다. 구체적으로, 데이터 통신 모드 결정기(DCMD)는 뉴럴 프로세서(1000) 내에 포함된 구성요소들이, 동기식 데이터 통신 모드에서 동작할 지 혹은 비동기식 데이터 통신 모드에서 동작할 지 여부를 결정할 수 있다.
몇몇 실시예에 따르면, 데이터 통신 모드 결정기(DCMD)는 뉴럴 프로세서(1000) 내에 포함된 구성요소들에 대한 동작 주파수에 대한 정보를 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 뉴럴 프로세서(1000) 내에 포함된 구성요소들에 대한 동작 주파수에 대한 정보를 기초로, 뉴럴 프로세서(1000) 내에 포함된 구성요소들의 데이터 통신 모드를 결정할 수 있다.
몇몇 실시예에 따르면, 데이터 통신 모드 결정기(DCMD)는 커맨드 프로세서(7000)로부터의 제어에 따라 동작할 수 있으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 데이터 통신 모드 결정기(DMCD)는 태스크 매니저(600)의 일부 기능으로서 구현될 수도 있고, 태스크 매니저(600)로부터의 제어에 따라 동작할 수도 있다. 다만, 설명의 편의를 위해 이하에서는 데이터 통신 모드 결정기(DCMD)는 커맨드 프로세서(7000)로부터의 제어에 따라 동작하는 것으로 설명한다.
도 7은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 계층적 구조를 설명하기 위한 도면이다.
도 7을 참조하면, 뉴럴 코어 SoC(10)는 적어도 하나의 뉴럴 프로세서(1000)를 포함할 수 있다. 각각의 뉴럴 프로세서(1000)는 글로벌 인터커넥션(6000)을 통해서 서로 데이터를 전송할 수 있다.
뉴럴 프로세서(1000)는 각각 적어도 하나의 뉴럴 코어(100)를 포함할 수 있다. 뉴럴 코어(100)는 딥러닝 연산 작업에 최적화된 프로세싱 단위 유닛일 수 있다. 뉴럴 코어(100)는 딥러닝 연산 작업의 하나의 오퍼레이션에 대응하는 프로세싱 단위 유닛일 수 있다. 즉, 딥러닝 연산 작업은 여러 오퍼레이션의 순차적 또는 병렬적 결합으로 표현 가능할 수 있다. 뉴럴 코어(100)는 각각 하나의 오퍼레이션을 처리할 수 있는 프로세싱 단위 유닛으로서 컴파일러 입장에서 스케쥴링에 고려할 수 있는 최소한의 연산 단위일 수 있다.
본 실시예에 따른 뉴럴 프로세싱 장치는 컴파일러 스케쥴링 입장에서 고려되는 최소한의 연산 단위와 하드웨어 프로세싱 단위 유닛의 스케일을 동일하게 구성하여 빠르고 효율적인 스케쥴링 및 연산 작업의 수행을 도모할 수 있다.
즉, 연산 작업에 비해서 하드웨어의 분할할 수 있는 프로세싱 단위 유닛이 지나치게 크다면 프로세싱 단위 유닛의 구동에서 연산 작업의 비효율이 발생할 수 있다. 반대로, 컴파일러의 스케쥴링 최소 단위인 오퍼레이션보다 더 작은 단위의 프로세싱 유닛을 매번 스케쥴링하는 것은 스케쥴링의 비효율이 발생할 수 있고, 하드웨어 설계 비용이 높아질 수 있어 적절하지 않다.
따라서, 본 실시예는 컴파일러의 스케쥴링 단위와 하드웨어 프로세싱 단위의 스케일을 유사하게 조율하여 빠른 연산 작업의 스케쥴링과 하드웨어 리소스의 낭비없이 효율적인 연산 작업 수행을 동시에 충족시킬 수 있다.
도 8은 도 6의 뉴럴 코어를 세부적으로 설명하기 위한 블록도이다.
도 8을 참조하면, 뉴럴 코어(100)는 LSU(Load/Store Unit)(110), L0 메모리(120), 웨이트 버퍼(130), 액티베이션 LSU(140), 액티베이션 버퍼(150) 및 프로세싱 유닛(160)을 포함할 수 있다.
LSU(110)는 로컬 인터커넥션(200) 및 L1 싱크 패스(300)를 통해서 외부에서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 수신할 수 있다. LSU(110)는 L0 메모리(120)로 수신한 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전송할 수 있다. 유사하게 LSU(110)는 로컬 인터커넥션(200) 및 L1 싱크 패스(300)를 통해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 외부로 전달 수 있다.
구체적으로, 마이크로 DMA 작업은 뉴럴 코어(100)가 공유 메모리(2000) 또는 오프 칩 메모리(30)에서 L0 메모리(120)로 프로그램 또는 데이터를 로드하는 작업일 수 있다. LP 마이크로 DMA 작업은 일반적인 마이크로 DMA 작업과 달리 현재 프로그램 또는 데이터가 아닌 이후에 사용할 프로그램 또는 데이터에 대한 로드 작업일 수 있다. 이러한 작업은 낮은 우선 순위를 가지고 있기에, 마이크로 DMA 작업과 달리 식별될 수 있다. ST 마이크로 DMA 작업은 뉴럴 코어(100)의 L0 메모리(120)에서 공유 메모리(2000) 또는 오프 칩 메모리(30)로 데이터를 저장하는 스토어 작업일 수 있다. 프리 프로세싱 작업은 CPU(20)에서 대량의 룩업 테이블과 같은 데이터를 미리 로드하는 작업을 포함할 수 있다.
도 9는 도 8의 LSU을 세부적으로 설명하기 위한 블록도이다.
도 9를 참조하면, LSU(110)는 로컬 메모리 로드 유닛(111a), 로컬 메모리 스토어 유닛(111b), 뉴럴 코어 로드 유닛(112a), 뉴럴 코어 스토어 유닛(112b), 로드 버퍼(LB), 스토어 버퍼(SB), 로드 엔진(113a), 스토어 엔진(113b) 및 변환 색인 버퍼(114)를 포함할 수 있다.
로컬 메모리 로드 유닛(111a)은 L0 메모리(120)에 대한 로드 인스트럭션을 페치(fetch)하고, 로드 인스트럭션을 이슈(issue)할 수 있다. 로컬 메모리 로드 유닛(111a)이 이슈된 로드 인스트럭션을 로드 버퍼(LB)에 제공하면 로드 버퍼(LB)가 입력된 순서에 따라서 순차적으로 로드 엔진(113a)으로 메모리 액세스 요청을 전송할 수 있다.
또한, 로컬 메모리 스토어 유닛(111b)은 L0 메모리(120)에 대한 스토어 인스트럭션을 페치하고, 스토어 인스트럭션을 이슈할 수 있다. 로컬 메모리 스토어 유닛(111b)이 이슈된 스토어 인스트럭션을 스토어 버퍼(SB)에 제공하면 스토어 버퍼(SB)가 입력된 순서에 따라서 순차적으로 스토어 엔진(113b)으로 메모리 액세스 요청을 전송할 수 있다.
뉴럴 코어 로드 유닛(112a)은 뉴럴 코어(100)에 대한 로드 인스트럭션을 페치하고, 로드 인스트럭션을 이슈할 수 있다. 뉴럴 코어 로드 유닛(112a)이 이슈된 로드 인스트럭션을 로드 버퍼(LB)에 제공하면 로드 버퍼(LB)가 입력된 순서에 따라서 순차적으로 로드 엔진(113a)으로 메모리 액세스 요청을 전송할 수 있다.
또한, 뉴럴 코어 스토어 유닛(112b)은 뉴럴 코어(100)에 대한 스토어 인스트럭션을 페치하고, 스토어 인스트럭션을 이슈할 수 있다. 뉴럴 코어 스토어 유닛(112b)이 이슈된 스토어 인스트럭션을 스토어 버퍼(SB)에 제공하면 스토어 버퍼(SB)가 입력된 순서에 따라서 순차적으로 스토어 엔진(113b)으로 메모리 액세스 요청을 전송할 수 있다.
로드 엔진(113a)은 메모리 액세스 요청을 수신하여 로컬 인터커넥션(200)을 통해서 데이터를 불러올 수 있다. 이때, 로드 엔진(113a)은 변환 색인 버퍼(114)에서 최근에 사용된 로지컬 어드레스와 피지컬 어드레스의 변환 테이블을 이용하여 빠르게 데이터를 찾을 수 있다. 로드 엔진(113a)의 로지컬 어드레스가 변환 색인 버퍼(114)에 없는 경우에는 다른 메모리에서 주소 변환 정보를 찾을 수 있다.
스토어 엔진(113b)은 메모리 액세스 요청을 수신하여 로컬 인터커넥션(200)을 통해서 데이터를 불러올 수 있다. 이때, 스토어 엔진(113b)은 변환 색인 버퍼(114)에서 최근에 사용된 로지컬 어드레스와 피지컬 어드레스의 변환 테이블을 이용하여 빠르게 데이터를 찾을 수 있다. 스토어 엔진(113b)의 로지컬 어드레스가 변환 색인 버퍼(114)에 없는 경우에는 다른 메모리에서 주소 변환 정보를 찾을 수 있다.
로드 엔진(113a) 및 스토어 엔진(113b)은 L1 싱크 패스(300)로 동기화 신호를 보낼 수 있다. 이때, 동기화 신호는 작업이 종료되었다는 의미를 가질 수 있다.
다시, 도 8을 참조하면, L0 메모리(120)는 뉴럴 코어(100) 내부에 위치한 메모리로서, 뉴럴 코어(100)가 작업에 필요한 모든 입력 데이터를 외부로부터 수신하여 임시로 저장할 수 있다. 또한, L0 메모리(120)는 뉴럴 코어(100)에 의해서 연산된 출력 데이터를 외부로 전송하기 위해서 일시적으로 저장할 수 있다.
L0 메모리(120)는 액티베이션 LSU(140)에 의해서 인풋 액티베이션(Act_In)을 액티베이션 버퍼(150)로 전송하고, 아웃풋 액티베이션(Act_Out)을 수신할 수 있다. L0 메모리(120)는 액티베이션 LSU(140) 외에도, 프로세싱 유닛(160)과 직접 데이터를 송수신할 수 있다. 즉, L0 메모리(120)는 PE 어레이(163) 및 벡터 유닛(164) 각각과 데이터를 주고받을 수 있다. L0 메모리(120)는 뉴럴 코어 레벨에 해당하는 메모리일 수 있다. 이때, L0 메모리(120)는 뉴럴 코어의 전용(private) 메모리일 수 있다.
L0 메모리(120)는 데이터 패스(Data Path)를 통해 액티베이션이나 웨이트 같은 데이터를 전송할 수 있다. L0 메모리(120)는 별도의 전용 패스인 L0 싱크 패스(L0 Sync Path)를 통해서 동기화 신호를 주고받을 수 있다. L0 메모리(120)는 예를 들어, LSU(110), 웨이트 버퍼(130), 액티베이션 LSU(140) 및 프로세싱 유닛(160)과 L0 싱크 패스(L0 Sync Path)를 통해서 동기화 신호를 주고받을 수 있다.
웨이트 버퍼(130)는 웨이트(Weight)를 L0 메모리(120)로부터 수신할 수 있다. 웨이트 버퍼(130)는 웨이트(Weight)를 프로세싱 유닛(160)으로 전달할 수 있다. 웨이트 버퍼(130)는 웨이트(Weight)를 전달하기 전에 일시적으로 웨이트(Weight)를 저장할 수 있다.
인풋 액티베이션(Act_In) 및 아웃풋 액티베이션(Act_Out)은 신경망 네트워크의 레이어의 입력값과 출력값을 의미할 수 있다. 이때, 신경망 네트워크의 레이어가 복수인 경우 이전 레이어의 출력값이 다음 레이어의 입력값이 되므로 이전 레이어의 아웃풋 액티베이션(Act_Out)이 다음 레이어의 인풋 액티베이션(Act_In)으로 활용될 수 있다.
웨이트(Weight)는 각 레이어에서 입력되는 입력 액티베이션(Act_In)과 곱해지는 파라미터를 의미할 수 있다. 웨이트(Weight)는 딥 러닝 학습 단계에서 조절되어 확정되고, 추론 단계에서는 고정된 값을 통해서 아웃풋 액티베이션(Act_Out)을 도출하기 위해서 사용될 수 있다.
액티베이션 LSU(140)는 L0 메모리(120)로부터 인풋 액티베이션(Act_In)을 액티베이션 버퍼(150)로 전달하고, 액티베이션 버퍼(150)로부터 아웃풋 액티베이션(Act_Out)을 상기 온 칩 버퍼로 전달할 수 있다. 즉, 액티베이션 LSU(140)은 액티베이션의 로드 작업과 스토어 작업을 모두 수행할 수 있다.
액티베이션 버퍼(150)는 프로세싱 유닛(160)으로 인풋 액티베이션(Act_In)을 제공하고, 프로세싱 유닛(160)으로부터 아웃풋 액티베이션(Act_Out)을 수신할 수 있다. 액티베이션 버퍼(150)는 인풋 액티베이션(Act_In)과 아웃풋 액티베이션(Act_Out)을 일시적으로 저장할 수 있다.
액티베이션 버퍼(150)는 연산량이 많은 프로세싱 유닛(160)에 빠르게 액티베이션을 제공하고, 빠르게 액티베이션을 수신하여 뉴럴 코어(100)의 연산 속도를 높일 수 있다.
프로세싱 유닛(160)은 연산을 수행하는 모듈일 수 있다. 프로세싱 유닛(160)은 1차원 연산뿐만 아니라 2차원 매트릭스 연산 즉, 컨볼루션 연산을 수행할 수 있다. 프로세싱 유닛(160)은 인풋 액티베이션(Act_In)을 수신하여 웨이트와 곱한 뒤 이를 더하여 아웃풋 액티베이션(Act_Out)을 생성할 수 있다.
도 10은 도 8의 프로세싱 유닛을 세부적으로 설명하기 위한 블록도이다.
도 8 및 도 10을 참조하면, 프로세싱 유닛(160)은 PE 어레이(163), 벡터 유닛(164), 컬럼 레지스터(161) 및 로우 레지스터(162)를 포함할 수 있다.
PE 어레이(163)는 인풋 액티베이션(Act_In) 및 웨이트(Weight)를 수신하여 곱셈을 수행할 수 있다. 이때, 인풋 액티베이션(Act_In)과 웨이트(Weight)는 각각 매트릭스 형태로 컨볼루션을 통해서 연산될 수 있다. 이를 통해서, PE 어레이(163)는 아웃풋 액티베이션(Act_Out)을 생성할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. PE 어레이(163)는 아웃풋 액티베이션(Act_Out)외의 다른 종류의 출력도 얼마든지 생성할 수 있다.
PE 어레이(163)는 적어도 하나의 프로세싱 엘리먼트(163_1)를 포함할 수 있다. 프로세싱 엘리먼트(163_1)는 서로 정렬되어 각각 하나의 인풋 액티베이션(Act_In)과 하나의 웨이트(Weight)에 대한 곱셈을 수행할 수 있다.
PE 어레이(163)는 각각의 곱셈에 대한 값을 합한 부분합을 생성할 수 있다. 이러한 부분합은 아웃풋 액티베이션(Act_Out)으로 활용될 수 있다. PE 어레이(163)는 이차원 매트릭스 곱셈을 수행하므로 이차원 매트릭스 연산 유닛(2D matrix compute unit)으로 지칭될 수도 있다.
벡터 유닛(164)은 1차원 연산을 수행할 수 있다. 벡터 유닛(164)은 PE 어레이(163)와 함께 딥러닝 연산을 수행할 수 있다. 이를 통해서 프로세싱 유닛(160)은 필요한 연산에 특화될 수 있다. 즉, 뉴럴 코어(100)는 대량의 2차원 매트릭스 곱셈과 1차원 연산을 수행하는 연산 모듈이 각각 있어 효율적으로 딥러닝 작업을 수행할 수 있다.
컬럼 레지스터(161)는 제1 입력(I1)을 수신할 수 있다. 컬럼 레지스터(161)는 제1 입력(I1)을 수신하고 이를 분할하여 PE 어레이(163)의 각 열(column)에 제공할 수 있다.
로우 레지스터(162)는 제2 입력(I2)을 수신할 수 있다. 로우 레지스터(162)는 제2 입력(I2)을 수신하고 이를 분할하여 PE 어레이(163)의 각 행(row)에 제공할 수 있다.
제1 입력(I1)은 인풋 액티베이션(Act_In) 또는 웨이트(Weight)일 수 있다. 제2 입력(I2)은 인풋 액티베이션(Act_In) 또는 웨이트(Weight) 중 제1 입력(I1)이 아닌 값일 수 있다. 또는, 제1 입력(I1) 및 제2 입력(I2)은 인풋 액티베이션(Act_In) 및 웨이트(Weight) 외의 값이 될 수도 있다.
도 11은 도 8의 L0 메모리를 세부적으로 설명하기 위한 블록도이다.
도 11을 참조하면, L0 메모리(120)는 스케쥴러(121) 및 적어도 하나의 로컬 메모리 뱅크(122)를 포함할 수 있다.
데이터가 L0 메모리(120)로 저장될 때, 스케쥴러(121)는 로드 엔진(113a)으로부터 데이터를 수신할 수 있다. 이때, 데이터는 라운드 로빈(round robin) 방식으로 로컬 메모리 뱅크(122)를 할당받을 수 있다. 이에 따라서, 데이터는 적어도 하나의 로컬 메모리 뱅크(122) 중 어느 하나에 저장될 수 있다.
반대로, 데이터가 L0 메모리(120)에서 로드될 때, 스케쥴러(121)는 로컬 메모리 뱅크(122)로부터 데이터를 수신하여 스토어 엔진(113b)으로 전달될 수 있다. 스토어 엔진(113b)은 로컬 인터커넥션(200)을 통해서 외부로 데이터를 저장시킬 수 있다.
도 12는 도 11의 로컬 메모리 뱅크를 세부적으로 설명하기 위한 블록도이다.
도 12를 참조하면, 로컬 메모리 뱅크(122)는 로컬 메모리 뱅크 컨트롤러(122_1) 및 로컬 메모리 뱅크 셀 어레이(122_2)를 포함할 수 있다.
로컬 메모리 뱅크 컨트롤러(122_1)는 로컬 메모리 뱅크(122)에 저장되는 데이터의 어드레스를 통해서 리드 및 라이트 동작을 관리할 수 있다. 즉, 로컬 메모리 뱅크 컨트롤러(122_1)는 데이터의 입출력을 전체적으로 관리할 수 있다.
로컬 메모리 뱅크 셀 어레이(122_2)는 데이터가 직접 저장되는 셀이 행과 열을 맞춰 정렬된 구조일 수 있다. 로컬 메모리 뱅크 셀 어레이(122_2)는 로컬 메모리 뱅크 컨트롤러(122_1)에 의해서 제어될 수 있다.
도 13은 도 1의 뉴럴 프로세싱 장치의 데이터와 제어 신호의 흐름을 설명하기 위한 블록도이고, 도 14는 도 13의 커맨드 프로세서와 태스크 매니저의 관계를 설명하기 위한 블록도이다.
도 13 및 도 14를 참조하면, 뉴럴 프로세서(1000)는 적어도 하나의 뉴럴 코어(100)를 포함할 수 있다. 각각의 뉴럴 프로세서(1000)는 내부에 각각 태스크 매니저(600) 및 L1 LSU(700)를 포함할 수 있다. 태스크 매니저(600)들은 컨트롤 인터커넥션(CI)을 통해서 커맨드 프로세서(7000)와 제어 신호 및 그 응답을 교환할 수 있다.
이에 반해서, L1 LSU(700)는 데이터 인터커넥션 및 메모리(DIM)를 통해서 데이터를 교환할 수 있다. 데이터 인터커넥션 및 메모리(DIM)는 데이터를 전송하기 위한 인터커넥션과 데이터가 공유되는 메모리를 포함할 수 있다. 구체적으로, 데이터 인터커넥션 및 메모리(DIM)는 로컬 인터커넥션(200) 및 데이터 채널(6100)을 포함할 수 있다. 또한, 데이터 인터커넥션 및 메모리(DIM)는 L1 공유 메모리(400), 공유 메모리(2000) 및 휘발성 메모리(32)를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
태스크 매니저(600)는 커맨드 프로세서(7000)에 의해서 제어될 수 있다. 즉, 커맨드 프로세서(7000)는 태스크 매니저(600)로 제어 신호를 통해 태스크를 전달하고, 태스크 매니저(600)는 태스크의 완료 리포트를 커맨드 프로세서(7000)로 전달할 수 있다. 뉴럴 프로세서(1000)에 적어도 하나의 태스크 매니저(600)가 포함될 수 있다. 또한, 뉴럴 프로세서(1000)가 복수인 경우 태스크 매니저(600)의 숫자는 더 많아질 수 있다. 이러한 복수의 태스크 매니저(600)는 모두 커맨드 프로세서(7000)에 의해서 제어될 수 있다.
도 15은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 구조를 세부적으로 설명하기 위한 블록도이다.
도 15을 참조하면, 뉴럴 코어(101)는 뉴럴 코어(100)와 달리 CGRA 구조일 수 있다. 뉴럴 코어(101)는 인스트럭션 메모리(111_1), CGRA L0 메모리(111_2), PE 어레이(111_3) 및 LSU(Load/Store Unit)(111_4)을 포함할 수 있다.
인스트럭션 메모리(111_1)는 인스트럭션을 수신하여 저장할 수 있다. 인스트럭션 메모리(111_1)는 인스트럭션을 내부에 순차적으로 저장하고, 저장된 인스트럭션을 PE 어레이(111_3)로 제공할 수 있다. 이때, 인스트럭션은 각 PE 어레이(111_3)에 포함된 프로세싱 엘리먼트(111_3a)의 동작을 지시할 수 있다.
CGRA L0 메모리(111_2)는 뉴럴 코어(101) 내부에 위치한 메모리로서, 뉴럴 코어(101)가 작업에 필요한 모든 입력 데이터를 외부로부터 수신하여 임시로 저장할 수 있다. 또한, CGRA L0 메모리(111_2)는 뉴럴 코어(101)에 의해서 연산된 출력 데이터를 외부로 전송하기 위해서 일시적으로 저장할 수 있다. CGRA L0 메모리(111_2)는 뉴럴 코어(101)의 캐시 메모리 역할을 수행할 수 있다.
CGRA L0 메모리(111_2)는 PE 어레이(111_3)와 데이터를 송수신할 수 있다. CGRA L0 메모리(111_2)는 L1 보다 낮은 L0(level 0)에 해당하는 메모리일 수 있다. 이때, L0 메모리는 공유되지 않는 뉴럴 코어(101)의 전용(private) 메모리일 수 있다. CGRA L0 메모리(111_2)는 액티베이션이나 웨이트 같은 데이터와 프로그램 등을 PE 어레이(111_3)로 전송할 수 있다.
PE 어레이(111_3)는 연산을 수행하는 모듈일 수 있다. PE 어레이(111_3)는 1차원 연산뿐만 아니라 2차원 이상의 매트릭스/텐서 연산도 수행할 수 있다. PE 어레이(111_3)는 내부에 복수의 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)를 포함할 수 있다.
프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 행과 열로 정렬될 수 있다. 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 m 열로 정렬될 수 있다. 또한, 프로세싱 엘리먼트(111_3a)는 n 행으로 정렬되고, 특정 프로세싱 엘리먼트(111_3b)는 l행으로 정렬될 수 있다. 이에 따라서, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 (n+l)행과 m열로 정렬될 수 있다.
LSU(111_4)는 로컬 인터커넥션(200)을 통해서 외부에서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 수신할 수 있다. LSU(111_4)은 CGRA L0 메모리(111_2)로 수신한 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전송할 수 있다. 유사하게 LSU(111_4)는 로컬 인터커넥션(200)을 통해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 외부로 전달 수 있다.
뉴럴 코어(101)는 CGRA(Coarse Grained Reconfigurable Architecture) 구조를 가질 수 있다. 이에 따라서, 뉴럴 코어(101)는 PE 어레이(111_3)의 각각의 프로세싱 엘리먼트(111_3a)와 특정 프로세싱 엘리먼트(111_3b)가 각각 CGRA L0 메모리(111_2), 인스트럭션 메모리(111_1) 및 LSU(111_4) 중 적어도 하나와 연결될 수 있다. 즉, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 CGRA L0 메모리(111_2), 인스트럭션 메모리(111_1) 및 LSU(111_4)의 전부와 연결되어야 하는 것은 아니고 일부와 연결될 수도 있다.
또한, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 서로 다른 종류의 프로세싱 소자일 수 있다. 이에 따라서, CGRA L0 메모리(111_2), 인스트럭션 메모리(111_1) 및 LSU(111_4) 중 프로세싱 엘리먼트(111_3a)와 연결되는 소자와 특정 프로세싱 엘리먼트(111_3b)와 연결되는 소자는 서로 다를 수 있다.
CGRA 구조를 가지는 본 발명의 뉴럴 코어(101)는 높은 수준의 병렬 연산이 가능하고, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b) 사이의 직접적인 데이터 교환이 가능하므로 전력 소모가 낮을 수 있다. 또한, 2개 이상의 종류의 프로세싱 엘리먼트(111_3a)를 포함하여 다양한 연산 작업에 따른 최적화도 가능할 수 있다.
예를 들어, 프로세싱 엘리먼트(111_3a)가 2차원 연산을 수행하는 프로세싱 엘리먼트인 경우 특정 프로세싱 엘리먼트(111_3b)는 1차원 연산을 수행하는 프로세싱 엘리먼트일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 16는 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 커맨드 프로세서와 태스크 매니저의 계층적 구조를 설명하기 위한 도면이고, 도 17은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 커맨드 프로세서 및 태스크 매니저들의 계층 구조를 설명하기 위한 도면이다.
도 16 및 도 17을 참조하면, 태스크 매니저(600)의 수가 많아지면 커맨드 프로세서(7000)가 모든 태스크 매니저(600)를 관리하기 어려울 수 있다. 이에 따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치(1)는 마스터 태스크 매니저(600M)가 복수의 태스크 매니저(600)를 관리하고, 커맨드 프로세서(7000)가 마스터 태스크 매니저(600M)를 관리하는 하이라키 구조를 가질 수 있다.
또한, 도 17을 참조하면, 마스터 태스크 매니저(600M)의 아래 레벨도 여러가지로 세분화될 수 있다. 예를 들어 제1 서브 태스크 매니저(600s1)와 제2 서브 태스크 매니저(600s2)가 각각의 계층을 이룰 수 있다. 즉, 하나의 제1 서브 태스크 매니저(600s1)가 적어도 하나의 제2 서브 태스크 매니저(600s2)를 관리하고, 하나의 마스터 태스크 매니저(600M)가 적어도 하나의 제1 서브 태스크 매니저(600s1)를 관리할 수 있다. 추가적으로, 제2 서브 태스크 매니저(600s2)의 하위에도 여러 개의 계층이 추가될 수 있다.
즉, 도 16 및 도 17에서는 태스크 매니저(600), 마스터 태스크 매니저(600M) 및 커맨드 프로세서(7000)의 3개 레벨이 도시되었지만, 레벨의 개수는 4개 이상일 수 있다. 즉, 태스크 매니저(600)의 개수에 따라 하이라키 구조의 뎁스는 얼마든지 달라질 수 있다.
도 18은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템의 메모리 재구성을 설명하기 위한 블록도이다.
도 18를 참조하면, 뉴럴 코어 SoC(10)은 제1 내지 제8 프로세싱 유닛(160a~160h) 및 온 칩 메모리(OCM)를 포함할 수 있다. 예시적으로 8개의 프로세싱 유닛을 도시하였으나, 이는 예시에 불과하고 프로세싱 유닛의 개수는 얼마든지 달라질 수 있다.
온 칩 메모리(OCM)는 제1 내지 제8 L0 메모리(120a~120h) 및 공유 메모리(2000)를 포함할 수 있다.
제1 내지 제8 L0 메모리(120a~120h)는 각각 제1 내지 제8 프로세싱 유닛(160a~160h)의 전용 메모리로 사용될 수 있다. 즉, 제1 내지 제8 프로세싱 유닛(160a~160h)과 제1 내지 제8 L0 메모리(120a~120h)는 서로 1:1로 대응될 수 있다.
공유 메모리(2000)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 포함할 수 있다. 제1 내지 제8 메모리 유닛(2100a~2100h)은 제1 내지 제8 프로세싱 유닛(160a~160h) 및 제1 내지 제8 L0 메모리(120a~120h)에 각각 대응할 수 있다. 즉, 메모리 유닛의 개수는 프로세싱 유닛 및 L0 메모리의 개수와 동일한 8개일 수 있다.
공유 메모리(2000)는 2가지 종류의 온 칩 메모리 형식 중 어느 하나로 동작할 수 있다. 즉, 공유 메모리(2000)는 L0 메모리 형식 또는 글로벌 메모리 형식 중 어느 하나로 동작할 수 있다. 즉, 공유 메모리(2000)는 하나의 하드웨어로 2가지의 논리적인(logical) 메모리를 구현할 수 있다.
공유 메모리(2000)가 L0 메모리 형식으로 구현되는 경우, 공유 메모리(2000)는 제1 내지 제8 L0 메모리(120a~120h)와 같이 제1 내지 제8 프로세싱 유닛(160a~160h) 각각의 전용 메모리(private memory)로 동작할 수 있다. L0 메모리는 글로벌 메모리에 비해서 상대적으로 고속의 클럭으로 동작할 수 있고, 공유 메모리(2000)도 L0 메모리 형식으로 동작할 때 상대적으로 더 빠른 클럭을 사용할 수 있다.
공유 메모리(2000)가 글로벌 메모리 형식으로 구현되는 경우, 공유 메모리(2000)는 제1 프로세싱 유닛(100a) 및 제2 프로세싱 유닛(100b)이 서로 같이 사용하는 공용 메모리(common memory)로 동작할 수 있다. 이때, 공유 메모리(2000)는 제1 내지 제8 프로세싱 유닛(160a~160h)뿐만 아니라 제1 내지 제8 L0 메모리(120a~120h)에 의해서도 공유될 수 있다.
글로벌 메모리는 일반적으로 L0 메모리에 비해서 낮은 클럭을 사용할 수 있으나, 이에 제한되는 것은 아니다. 공유 메모리(2000)가 글로벌 메모리 형식으로 동작할 때는, 제1 내지 제8 프로세싱 유닛(160a~160h)이 공유 메모리(2000)를 공유할 수 있다. 이때, 공유 메모리(2000)는 도 2의 휘발성 메모리(32)와 글로벌 인터커넥션(6000)을 통해서 연결되고, 휘발성 메모리(32)의 버퍼로 동작할 수도 있다.
공유 메모리(2000)는 적어도 일부가 L0 메모리 형식으로 동작하고, 나머지가 글로벌 메모리 형식으로 동작할 수 있다. 즉, 공유 메모리(2000) 전체가 L0 메모리 형식으로 동작할 수도 있고, 공유 메모리(2000) 전체가 글로벌 메모리 형식으로 동작할 수도 있다. 또는, 공유 메모리(2000)의 일부가 L0 메모리 형식으로 동작하고, 나머지 일부가 글로벌 메모리 형식으로 동작할 수 있다.
도 19은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템의 메모리 재구성의 예시를 나타낸 블록도이다.
도 18 및 도 19을 참조하면, 제1, 제3, 제5 및 제7 프로세싱 유닛(100a, 100c, 100e, 100g) 각각의 제1, 제3, 제5 및 제7 전용 영역(AE1, AE3, AE5, AE7)은 각각 제1, 제3, 제5 및 제7 L0 메모리(120a, 120c, 120e, 120g)만을 포함할 수 있다. 또한, 제2, 제4, 제6 및 제8 프로세싱 유닛(100b, 100d, 100f, 100h) 각각의 제2, 제4, 제6 및 제8 전용 영역(AE2, AE4, AE6, AE8)은 각각 제2, 제4, 제6 및 제8 L0 메모리(120b, 120d, 120f, 120h)를 포함할 수 있다. 또한, 제2, 제4, 제6 및 제8 전용 영역(AE2, AE4, AE6, AE8)은 제2, 제4, 제6 및 제8 메모리 유닛(2100b, 2100d, 2100f, 2100h)을 포함할 수 있다. 공유 메모리(2000)의 제1, 제3, 제5 및 제7 메모리 유닛(2100a, 2100c, 2100e, 2100g)은 공용 영역(AC)으로 활용될 수 있다.
공용 영역(AC)은 제1 내지 제8 프로세싱 유닛(160a~160h)에 의해서 공유되는 메모리일 수 있다. 제2 전용 영역(AE2)은 제2 L0 메모리(120b)와 제2 메모리 유닛(2100b)을 포함할 수 있다. 제2 전용 영역(AE2)은 하드웨어적으로 분리된 제2 L0 메모리(120b)와 제2 메모리 유닛(210b)이 같은 방식으로 동작하여 논리적으로 하나의 L0 메모리로 동작하는 영역일 수 있다. 제4, 제6 및 제8 전용 영역(AE4, AE6, AE8)도 제2 전용 영역(AE2)과 같은 방식으로 동작할 수 있다.
본 실시예에 따른 공유 메모리(2000)는 각 뉴럴 코어에 대응하는 영역을 최적화된 비율의 논리적인 L0 메모리와 논리적인 글로벌 메모리로 전환하여 사용할 수 있다. 공유 메모리(2000)는 이러한 비율의 조정을 런 타임(Run time)에서 수행할 수 있다.
즉, 각 뉴럴 코어는 서로 동일한 작업을 하는 경우도 있지만, 서로 상이한 작업을 하는 경우도 있을 수 있다. 이 경우 각 뉴럴 코어가 하는 작업에 필요한 L0 메모리의 용량과 글로벌 메모리의 용량은 매번 다를 수밖에 없다. 이에 따라서, 기존의 온 칩 메모리와 같이 L0 메모리와 공유 메모리의 구성 비율이 고정적으로 설정되는 경우에는 각 뉴럴 코어에게 할당되는 연산 작업에 따른 비효율이 발생할 수 있다.
따라서, 본 실시예에 따른 뉴럴 프로세싱 장치의 공유 메모리(2000)는 런 타임 중에 연산 작업에 따라서 최적의 L0 메모리 및 글로벌 메모리의 비율을 설정할 수 있고, 연산의 효율성 및 속도를 향상시킬 수 있다.
도 20은 도 18의 A부분을 확대한 블록도이다.
도 18 및 도 20를 참조하면, 공유 메모리(2000)는 제1 L0 메모리 컨트롤러(122_1a), 제2 L0 메모리 컨트롤러(122_1b), 제5 L0 메모리 컨트롤러(122_1e), 제6 L0 메모리 컨트롤러(122_1f), 제1 내지 제8 메모리 유닛(2100a~2100h) 및 글로벌 컨트롤러(2200)를 포함할 수 있다. 도시되지 않은 다른 L0 메모리 컨트롤러도 본 실시예에 포함될 수 있으나 편의상 설명을 생략한다.
제1 L0 메모리 컨트롤러(122_1a)는 제1 L0 메모리(120a)를 제어할 수 있다. 또한, 제1 L0 메모리 컨트롤러(122_1a)는 제1 메모리 유닛(2100a)을 제어할 수 있다. 구체적으로, 제1 메모리 유닛(2100a)이 논리적인 L0 메모리 형식으로 구현될 때, 제1 L0 메모리 컨트롤러(122_1a)에 의한 제어가 제1 메모리 유닛(2100a)에 수행될 수 있다.
제2 L0 메모리 컨트롤러(122_1b)는 제2 L0 메모리(120b)를 제어할 수 있다. 또한, 제2 L0 메모리 컨트롤러(122_1b)는 제2 메모리 유닛(2100b)을 제어할 수 있다. 즉, 제2 메모리 유닛(2100b)이 논리적인 L0 메모리 형식으로 구현될 때, 제1 L0 메모리 컨트롤러(122_1a)에 의한 제어가 제2 메모리 유닛(2100b)에 수행될 수 있다.
제5 L0 메모리 컨트롤러(122_1e)는 제5 L0 메모리(120e)를 제어할 수 있다. 또한, 제5 L0 메모리 컨트롤러(122_1e)는 제5 메모리 유닛(2100e)을 제어할 수 있다. 즉, 제5 메모리 유닛(2100e)이 논리적인 L0 메모리 형식으로 구현될 때, 제5 L0 메모리 컨트롤러(122_1e)에 의한 제어가 제5 메모리 유닛(2100e)에 수행될 수 있다.
제6 L0 메모리 컨트롤러(122_1f)는 제6 L0 메모리(120f)를 제어할 수 있다. 또한, 제6 L0 메모리 컨트롤러(122_1f)는 제6 메모리 유닛(2100f)을 제어할 수 있다. 즉, 제6 메모리 유닛(2100f)이 논리적인 L0 메모리 형식으로 구현될 때, 제6 L0 메모리 컨트롤러(122_1f)에 의한 제어가 제6 메모리 유닛(2100f)에 수행될 수 있다.
글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 모두 제어할 수 있다. 구체적으로, 글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)이 각각 논리적으로 글로벌 메모리 형식으로 동작할 때(즉, 논리적으로 L0 메모리 형식으로 동작하지 않을 때), 제1 메모리 유닛(2100a) 내지 제8 메모리 유닛(2100h)을 제어할 수 있다.
즉, 제1 내지 제8 메모리 유닛(2100a~2100h)은 논리적으로 어떤 형식의 메모리로 구현되느냐에 따라서 제1 내지 제8 L0 메모리 컨트롤러(122_1a~122_1h)에 의해 각각 제어되거나 글로벌 컨트롤러(2200)에 의해서 제어될 수 있다.
제1, 제2, 제5 및 제6 L0 메모리 컨트롤러(122_1a, 122_1b, 122_1e, 122_1f)를 포함하는 L0 메모리 컨트롤러가 각각 제1 내지 제8 메모리 유닛(2100a~2100h)을 제어하는 경우, 제1 내지 제8 L0 메모리 컨트롤러(122_1a~141h)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 제1 내지 제8 L0 메모리(120a~120h)와 동일하게 제어하므로, 제1 내지 제8 프로세싱 유닛(160a~160h)의 전용 메모리로 제어할 수 있다. 이에 따라서, 제1 내지 제8 메모리 유닛(2100a~2100h)은 제1 내지 제8 프로세싱 유닛(160a~160h)의 클럭 주파수와 대응하는 클럭 주파수로 동작할 수 있다.
제1 L0 메모리 컨트롤러(122_1a), 제2 L0 메모리 컨트롤러(122_1b), 제5 L0 메모리 컨트롤러(122_1e) 및 제6 L0 메모리 컨트롤러(122_1f)를 포함하는 L0 메모리 컨트롤러는 각각 도 8의 LSU(110)을 포함할 수 있다.
글로벌 컨트롤러(2200)가 제1 내지 제8 메모리 유닛(2100a~2100h) 중 적어도 하나를 각각 제어하는 경우, 글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 각각 제1 내지 제8 프로세싱 유닛(160a~160h)의 글로벌 메모리로 제어할 수 있다. 이에 따라서, 제1 내지 제8 메모리 유닛(2100a~2100h) 중 적어도 하나는 각각 제1 내지 제8 프로세싱 유닛(160a~160h)의 클럭 주파수와는 무관한 클럭 주파수로 동작할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 도 3의 글로벌 인터커넥션(6000)과 연결할 수 있다. 제1 내지 제8 메모리 유닛(2100a~2100h)은 글로벌 컨트롤러(2200)에 의해서 도 1의 오프 칩 메모리(30)와 데이터를 교환하거나, 제1 내지 제8 L0 메모리(120a~120h) 와 각각 데이터를 교환할 수 있다.
제1 내지 제8 메모리 유닛(2100a~2100h)은 각각 적어도 하나의 메모리 뱅크를 포함할 수 있다. 제1 메모리 유닛(2100a)은 적어도 하나의 제1 메모리 뱅크(2110a)를 포함할 수 있다. 제1 메모리 뱅크(2110a)는 제1 메모리 유닛(2100a)을 특정한 크기로 나눈 영역일 수 있다. 각각의 제1 메모리 뱅크(2110a)는 모두 동일한 크기의 메모리 소자일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 도 20에서는 4개의 메모리 뱅크가 하나의 메모리 유닛에 포함되는 것으로 도시되었다.
유사하게 제2, 제5 및 제6 메모리 유닛(2100b, 2100e, 2100f)는 각각 적어도 하나의 제2, 제5 및 제6 메모리 뱅크(2110b, 2110e, 2110f)를 포함할 수 있다.
이하 제1 메모리 뱅크(2110a) 및 제5 메모리 뱅크(2110e)를 기준으로 설명하고, 이는 제2 및 제6 메모리 뱅크(2110b, 2110f)를 포함한 다른 메모리 뱅크와 동일할 수 있다.
제1 메모리 뱅크(2110a)는 각각 논리적으로 L0 메모리 형식으로 동작하거나 논리적으로 글로벌 메모리 형식으로 동작할 수 있다. 이때, 제1 메모리 뱅크(2110a)는 제1 메모리 유닛(2100a) 내의 다른 메모리 뱅크와 독립적으로 동작할 수도 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
각 메모리 뱅크별로 독립적으로 동작하는 경우, 제1 메모리 유닛(2100a)은 제1 L0 메모리(120a)와 동일한 방식으로 동작하는 제1 영역과, 제1 L0 메모리(120a)와 다른 방식으로 동작하는 제2 영역을 포함할 수 있다. 이때, 제1 영역과 제2 영역이 반드시 병존하는 것은 아니고 어느 하나의 영역이 전체 제1 메모리 유닛(2100a)의 전체를 차지할 수도 있다.
마찬가지로, 제2 메모리 유닛(2100b)은 제2 L0 메모리(120b)와 동일한 방식으로 동작하는 제3 영역과, 제2 L0 메모리(120b)와 다른 방식으로 동작하는 제4 영역을 포함할 수 있다. 이때, 제3 영역과 제4 영역이 반드시 병존하는 것은 아니고 어느 하나의 영역이 전체 제1 메모리 유닛(2100a)의 전체를 차지할 수도 있다.
이때, 제1 영역과 제2 영역의 비율은 제3 영역과 제4 영역의 비율과 상이할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 따라서, 제1 영역과 제2 영역의 비율은 제3 영역과 제4 영역의 비율과 동일할 수도 있다. 즉, 각 메모리 유닛에서의 메모리 구성 비율을 얼마든지 달라질 수 있다.
일반적으로 기존의 시스템 온 칩의 경우에는 고속의 L0 메모리를 제외한 온 칩 메모리를 고밀도 저전력 SRAM으로 구성하는 경우가 많았다. 이는 필요한 용량 대비 칩의 면적과 사용 전력에서 SRAM이 높은 효율을 가지기 때문이다. 그러나, 기존의 온 칩 메모리는 미리 결정된 L0 메모리의 용량보다 더 많은 데이터가 빠르게 필요한 작업의 경우에는 처리 속도가 크게 느려질 수밖에 없었고, 글로벌 메모리의 필요가 크지 않은 경우에도 남아있는 글로벌 메모리를 활용할 방안이 전혀 없어 비효율이 발생하였다.
이에 반해서, 본 발명의 몇몇 실시예에 따른 공유 메모리(2000)는 경우에 따라서 각각 2개의 컨트롤러 중 어느 하나에 의해서 선택적으로 제어될 수 있다. 이때, 공유 메모리(2000)가 전체적으로 2개의 컨트롤러 중 정해진 어느 하나에 의해서만 제어되는 것은 아니고, 메모리 유닛 단위 또는 메모리 뱅크 단위로 독립적으로 제어될 수 있다.
이를 통해서, 본 실시예에 따른 공유 메모리(2000)는 연산 작업에 따른 최적의 메모리 구성 비율을 런 타임 중에 획득하여 더 빠르고 효율적인 연산작업을 수행할 수 있다. 인공지능에 특화된 프로세싱 유닛의 경우 특정 어플리케이션 단위로 L0 메모리와 글로벌 메모리의 필요한 크기가 달라질 수 있다. 나아가, 동일한 어플리케이션이라도 딥러닝 네트워크를 사용하는 경우 각 층(layer) 별로 L0 메모리와 글로벌 메모리의 필요한 크기가 달라질 수 있다. 본 실시예에 따른 공유 메모리(2000)는 각 층에 따른 연산 단계의 변화에도 메모리의 구성 비율이 런 타임 중에 변화될 수 있어 빠르고 효율적인 딥러닝 작업이 가능할 수 있다.
도 21은 도 20의 제1 메모리 뱅크를 세부적으로 설명하기 위한 도면이다. 도 21은 제1 메모리 뱅크(2110a)에 대해서 도시하였지만, 다른 메모리 뱅크도 제1 메모리 뱅크(2110a)와 동일한 구조일 수 있다.
도 21을 참조하면, 제1 메모리 뱅크(2110a)는 셀 어레이(Ca), 뱅크 컨트롤러(Bc), 제1 경로 유닛(P1) 및 제2 경로 유닛(P2)을 포함할 수 있다.
셀 어레이(Ca)는 내부에 복수의 메모리 소자(Cell)를 포함할 수 있다. 셀 어레이(Ca)는 복수의 메모리 소자가 격자 구조로 정렬되어 배치될 수 있다. 셀 어레이(Ca)는 예를 들어, SRAM(Static Random Access Memory) 셀 어레이일 수 있다.
뱅크 컨트롤러(Bc)는 셀 어레이(Ca)를 제어할 수 있다. 뱅크 컨트롤러(Bc)는 셀 어레이(Ca)가 L0 메모리 형식으로 동작할지, 아니면 글로벌 메모리 형식으로 동작할 지를 결정하고 그에 따라 셀 어레이(Ca)를 제어할 수 있다.
구체적으로, 뱅크 컨트롤러(Bc)는 런 타임 중에 제1 경로 유닛(P1) 방향으로 데이터를 송수신할지, 제2 경로 유닛(P2) 방향으로 데이터를 송수신할지를 결정할 수 있다. 뱅크 컨트롤러(Bc)는 경로 컨트롤 신호(Spc)에 따라 데이터의 송수신 방향을 결정할 수 있다.
경로 컨트롤 신호(Spc)는 미리 설계된 장치 드라이버나 컴파일러에 의해서 생성될 수 있다. 경로 컨트롤 신호(Spc)는 연산 작업의 특성에 따라서 생성될 수 있다. 또는, 경로 컨트롤 신호(Spc)는 사용자로부터 수신된 입력에 의해서 생성될 수 있다. 즉, 사용자가 가장 최적의 메모리 구성 비율을 선택하기 위해서 경로 컨트롤 신호(Spc)에 대한 입력을 직접 인가할 수 있다.
뱅크 컨트롤러(Bc)는 경로 컨트롤 신호(Spc)를 통해서 셀 어레이(Ca)에 저장된 데이터들의 송수신되는 경로를 결정할 수 있다. 뱅크 컨트롤러(Bc)가 데이터들이 송수신되는 경로를 결정하는 것에 따라 데이터들의 교환 인터페이스가 달라질 수 있다. 즉, 뱅크 컨트롤러(Bc)가 제1 경로 유닛(P1)과 데이터를 교환하는 경우 제1 인터페이스를 이용할 수 있고, 제2 경로 유닛(P2)과 데이터를 교환하는 경우 제2 인터페이스를 이용할 수 있다. 이때, 제1 인터페이스와 제2 인터페이스는 서로 다를 수 있다.
또한, 데이터가 저장되는 어드레스 체계도 달라질 수 있다. 즉, 특정 인터페이스를 선택하면 그에 대응하는 어드레스 체계로 리드 및 라이트 동작이 수행될 수 있다.
뱅크 컨트롤러(Bc)는 특정 클럭 주파수로 동작할 수 있다. 예를 들어, 셀 어레이(Ca)가 SRAM 셀 어레이인 경우에는 일반적인 SRAM의 동작 클럭 주파수로 뱅크 컨트롤러(Bc)가 동작할 수 있다.
제1 경로 유닛(P1)은 뱅크 컨트롤러(Bc)와 연결될 수 있다. 제1 경로 유닛(P1)은 셀 어레이(Ca)의 데이터를 제1 프로세싱 유닛(100a)과 직접 교환할 수 있다. 이때, “직접”이란 글로벌 인터커넥션(6000)을 거치지 않고 서로 교환됨을 의미할 수 있다. 즉, 제1 프로세싱 유닛(100a)은 제1 L0 메모리(120a)와 직접 데이터를 교환할 수 있고, 제1 프로세싱 유닛(100a)은 공유 메모리(2000)가 논리적으로 L0 메모리 형식으로 구현되었을 때 제1 경로 유닛(P1)을 통해서 데이터를 교환할 수 있다. 제1 경로 유닛(P1)은 도 20의 제1 L0 메모리 컨트롤러(122_1a) 및 제2 L0 메모리 컨트롤러(122_1b)를 포함한 L0 메모리 컨트롤러를 포함할 수 있다.
제1 경로 유닛(P1)은 멀티 사이클 싱크 패스(Multi-Cycle Sync-Path)를 구성할 수 있다. 즉, 제1 경로 유닛(P1)의 동작 클럭 주파수는 제1 프로세싱 유닛(100a)의 동작 클럭 주파수와 동일할 수 있다. 제1 L0 메모리(120a)는 제1 프로세싱 유닛(100a)의 동작과 같은 속도로 빠르게 데이터를 교환하기 위해서 제1 프로세싱 유닛(100a)의 동작 클럭 주파수와 동일한 클럭 주파수로 빠르게 데이터를 교환할 수 있다. 제1 경로 유닛(P1)도 동일하게 제1 프로세싱 유닛(100a)의 동작 클럭 주파수와 동일한 클럭 주파수로 동작할 수 있다.
이때, 제1 경로 유닛(P1)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수의 배수(倍數)일 수 있다. 이 경우, 뱅크 컨트롤러(Bc)와 제1 경로 유닛(P1) 사이에 클럭의 동기화를 위한 CDC(Clock Domain Crossing) 작업이 따로 필요하지 않고, 이에 따라서 데이터 전송의 지연(delay)이 발생하지 않을 수 있다. 이에 따라서, 더 빠르고 효율적인 데이터 교환이 가능할 수 있다.
도 21에서는 예시적으로, 제1 경로 유닛(P1)의 동작 클럭 주파수는 1.5GHz일 수 있다. 이는 뱅크 컨트롤러(Bc)의 750MHz의 2배의 주파수일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니고 뱅크 컨트롤러(Bc)의 클럭 주파수의 정수배로 제1 경로 유닛(P1)이 동작하는 경우라면 얼마든지 가능할 수 있다.
제2 경로 유닛(P2)은 뱅크 컨트롤러(Bc)와 연결될 수 있다. 제2 경로 유닛(P2)은 셀 어레이(Ca)의 데이터를 제1 프로세싱 유닛(100a)과 직접 교환하지 않고, 글로벌 인터커넥션(6000)을 통해서 교환할 수 있다. 즉, 제1 프로세싱 유닛(100a)은 글로벌 인터커넥션(6000) 및 제2 경로 유닛(P2)을 통해서 셀 어레이(Ca)와 데이터를 교환할 수 있다. 이때, 셀 어레이(Ca)는 단순히 제1 프로세싱 유닛(100a)뿐만 아니라 다른 뉴럴 코어와도 데이터를 교환할 수 있다.
즉, 제2 경로 유닛(P2)은 제1 메모리 뱅크(2110a)가 논리적으로 글로벌 메모리 형식으로 구현되었을 때 셀 어레이(Ca)와 모든 뉴럴 코어와의 데이터 교환 경로일 수 있다. 제2 경로 유닛(P2)은 도 19의 글로벌 컨트롤러(2200)를 포함할 수 있다.
제2 경로 유닛(P2)은 어싱크 패스(Async-Path)를 구성할 수 있다. 제2 경로 유닛(P2)의 동작 클럭 주파수는 글로벌 인터커넥션(6000)의 동작 클럭 주파수와 동일할 수 있다. 제2 경로 유닛(P2)도 동일하게 글로벌 인터커넥션(6000)의 동작 클럭 주파수와 동일한 클럭 주파수로 동작할 수 있다.
이때, 제2 경로 유닛(P2)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수와 서로 동기화되지 않을 수 있다. 이 경우, 뱅크 컨트롤러(Bc)와 제2 경로 유닛(P2) 사이에 클럭의 동기화를 위한 CDC(Clock Domain Crossing) 작업이 필요할 수 있다. 뱅크 컨트롤러(Bc)의 동작 클럭 주파수와 제2 경로 유닛(P2)의 동작 클럭 주파수를 서로 동기화 시키지 않는 경우에는 클럭 도메인의 설계의 자유도가 높아질 수 있다. 따라서, 하드웨어 설계의 난이도가 낮아져 더욱 용이하게 하드웨어 동작을 도출할 수 있다.
뱅크 컨트롤러(Bc)는 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우와 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우에 서로 다른 어드레스 체계를 이용할 수 있다. 즉, 뱅크 컨트롤러(Bc)는 제1 경로 유닛(P1)을 통해서는 제1 어드레스 체계를 이용하고, 제2 경로 유닛(P2)을 통해서는 제2 어드레스 체계를 이용할 수 있다. 이때, 제1 어드레스 체계와 제2 어드레스 체계는 서로 다를 수 있다.
뱅크 컨트롤러(Bc)는 반드시 메모리 뱅크별로 존재할 필요는 없다. 즉, 뱅크 컨트롤러(Bc)는 스케쥴링을 위한 부분이 아니라 신호를 전달하는 역할을 하므로, 2개의 포트를 가지는 각각의 메모리 뱅크에 필수적인 부분은 아니다. 따라서, 하나의 뱅크 컨트롤러(Bc)가 여러 메모리 뱅크를 제어할 수 있다. 여러 메모리 뱅크는 뱅크 컨트롤러(Bc)에 의해 제어되더라도 독립적으로 동작할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
물론, 뱅크 컨트롤러(Bc)는 각 메모리 뱅크별로 존재할 수도 있다. 이 경우, 뱅크 컨트롤러(Bc)가 각각의 메모리 뱅크를 개별적으로 제어할 수 있다.
도 20 및 도 21을 참조하면, 제1 메모리 유닛(210a)이 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우 제1 어드레스 체계를 사용하고, 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우 제2 어드레스 체계를 사용할 수 있다. 유사하게, 제2 메모리 유닛(210b)이 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우 제3 어드레스 체계를 사용하고, 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우 제2 어드레스 체계를 사용할 수 있다. 이때, 제1 어드레스 체계와 제3 어드레스 체계는 서로 동일할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 어드레스 체계와 제3 어드레스 체계는 각각 제1 프로세싱 유닛(100a) 및 제2 프로세싱 유닛(100b)에 각각 전용으로 사용될 수 있다. 제2 어드레스 체계는 제1 프로세싱 유닛(100a) 및 제2 프로세싱 유닛(100b)에 공용으로 적용될 수 있다.
도 21에서는 예시적으로, 제2 경로 유닛(P2)의 동작 클럭 주파수는 1GHz로 동작할 수 있다. 이는 뱅크 컨트롤러(Bc)의 750MHz의 동작 클럭 주파수와 동기화 되지 않은 주파수일 수 있다. 즉, 제2 경로 유닛(P2)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수에 전혀 종속되지 않고 자유롭게 설정될 수 있다.
일반적인 글로벌 메모리는 느린 SRAM(예를 들어, 750MHz)과 그보다 빠른 글로벌 인터커넥션(예를 들어, 1GHz)를 이용하여 CDC 작업에 따른 지연이 발생할 수밖에 없었다. 이에 반해서, 본 발명의 몇몇 실시예들에 따른 공유 메모리(2000)는 제2 경로 유닛(P2) 외에도 제1 경로 유닛(P1)을 이용할 여지가 있어 CDC 작업에 따른 지연을 회피할 수 있다.
또한, 일반적인 글로벌 메모리는 복수의 뉴럴 코어가 하나의 글로벌 인터커넥션(6000)을 이용하므로 데이터 전송량이 동시에 발생하였을 때 전체적인 처리 속도의 저하가 쉽게 발생할 수 있다. 이에 반해서, 본 발명의 몇몇 실시예들에 따른 공유 메모리(2000)는 제2 경로 유닛(P2) 외에도 제1 경로 유닛(P1)을 이용할 여지가 있어 글로벌 컨트롤러(2200)에 몰리는 데이터 처리량을 적절하게 분산하는 효과도 얻을 수 있다.
도 22는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 소프트웨어 계층 구조를 설명하기 위한 블록도이다.
도 22를 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 소프트웨어 계층 구조는 DL 프레임워크(10000), 컴파일러 스택(20000) 및 백엔드 모듈(30000)을 포함할 수 있다.
DL 프레임워크(10000)는 사용자가 사용하는 딥러닝 모델 네트워크에 대한 프레임워크를 의미할 수 있다. 예를 들어, 텐서플로우나 파이토치와 같은 프로그램을 이용하여 학습이 완료된 뉴럴 네트워크가 생성될 수 있다.
컴파일러 스택(20000)은 어댑테이션 레이어(21000), 컴퓨트 라이브러리(22000), 프론트엔드 컴파일러(23000), 백엔드 컴파일러(24000) 및 런타임 드라이버(25000)를 포함할 수 있다.
어댑테이션 레이어(21000)는 DL 프레임워크(10000)에 접하는 레이어일 수 있다. 어댑테이션 레이어(21000)는 DL 프레임워크(10000)에서 생성된 유저의 신경망 모델을 양자화시키고 그래프 수정을 할 수 있다. 또한, 어댑테이션 레이어(21000)는 모델의 타입을 필요한 타입으로 변환시킬 수 있다.
프론트엔드 컴파일러(23000)는 어댑테이션 레이어(21000)에서 전달받은 다양한 신경망 모델 및 그래프를 일정한 중간 표현(intermediate representation, IR)으로 변환해줄 수 있다. 변환된 IR은 추후 백엔드 컴파일러(24000)에서 다루기 쉬운 미리 설정된 표현일 수 있다.
이러한, 프론트엔드 컴파일러(23000)의 IR은 그래프 차원에서 미리 할 수 있는 최적화가 수행될 수 있다. 또한, 프론트엔드 컴파일러(23000)는 하드웨어에 최적화된 레이아웃으로 변환시키는 작업을 통해서 최종적으로 IR을 생성할 수 있다.
벡엔드 컴파일러(24000)는 프론트엔드 컴파일러(23000)에서 변환된 IR을 최적화하고 바이너리 파일로 변환하여 런타임 드라이버가 사용할 수 있게 한다. 백엔드 컴파일러(24000)는 하드웨어의 세부 사항에 맞는 스케일로 잡(job)을 분할하여 최적화된 코드를 생성할 수 있다.
컴퓨트 라이브러리(22000)는 여러가지 오퍼레이션 중에 하드웨어에 적합한 형태로 설계된 템플릿 오퍼레이션을 저장할 수 있다. 컴퓨트 라이브러리(22000)는 하드웨어가 필요한 여러 템플릿 오퍼레이션을 벡엔드 컴파일러(24000)에 제공하여 최적화된 코드가 생성될 수 있게 한다.
런타임 드라이버(25000)는 구동 중에 계속해서 모니터링을 수행하여 본 발명의 몇몇 실시예들에 따른 뉴럴 네트워크 장치의 구동을 수행할 수 있다. 구체적으로, 뉴럴 네트워크 장치의 인터페이스의 실행을 담당할 수 있다.
백엔드 모듈(30000)은 ASIC(Application Specific Integrated Circuit)(31000), FPGA(Field programmable gate array)(32000) 및 C-model(33000)을 포함할 수 있다. ASIC(31000)은 미리 결정된 설계 방식에 따라 결정되는 하드웨어 칩을 의미할 수 있다. FPGA(32000)는 프로그래밍이 가능한 하드웨어 칩일 수 있다. C-model(33000)은 소프트웨어 상에 하드웨어를 모사하여 구현한 모델을 의미할 수 있다.
백엔드 모듈(30000)은 컴파일러 스택(20000)을 통해서 생성된 바이너리 코드를 이용하여 다양한 작업을 수행하고 결과를 도출할 수 있다.
도 23은 본 발명의 몇몇 실시예에 따른 뉴럴 코어 SoC를 설명하기 위한 도면이다.
도 23을 참조하면, 본 발명의 몇몇 실시예에 따른 제1 뉴럴 코어 SoC(10_1)는 제1 블록(BLK_1), 제2 블록(BLK_2), 제3 블록(BLK_3) 및 데이터 통신 모드 결정기(DCMD)를 포함할 수 있다. 본 명세서에서, 용어 '블록'은 뉴럴 코어 SoC(10)를 구성하는 임의의 구성요소를 의미할 수 있다. 예를 들어, '블록'은 뉴럴 프로세서(1000), 커맨드 프로세서(7000), 공유 메모리(2000), DMA(3000), 뉴럴 코어(100), L1 공유 메모리(400), L0 메모리(120) 및 프로세싱 유닛(160) 중 적어도 하나를 포함할 수 있다. 다만, 이는 하나의 실시예일 뿐이며, '블록'은 위에서 언급하지 아니한 뉴럴 코어 SoC(도 3의 10) 내의 다른 구성요소를 의미할 수도 있다.
데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1), 제2 블록(BLK_2) 및 제3 블록(BLK_3) 사이의 데이터 통신에 대해, 비동기식 데이터 통신 모드 및 동기식 데이터 통신 모드 중 어느 하나로 결정할 수 있다. 예를 들어, 데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1), 제2 블록(BLK_2) 및 제3 블록(BLK_3) 각각의 동작 주파수를 수신할 수 있다. 제1 블록(BLK_1), 제2 블록(BLK_2) 및 제3 블록(BLK_3)의 동작 주파수가 서로 다르거나 배수 관계가 아닌 경우, 데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1), 제2 블록(BLK_2) 및 제3 블록(BLK_3)의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다. 또한, 제1 블록(BLK_1), 제2 블록(BLK_2) 및 제3 블록(BLK_3)의 동작 주파수가 서로 동일하거나 배수 관계인 경우, 데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1), 제2 블록(BLK_2) 및 제3 블록(BLK_3)의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
예를 들어, PLL(Phase Lock Loops)은 내/외부 오실레이터로부터 클록을 생성하고, 이를 SCU(System Control Unit)에 제공할 수 있다. SCU는 PLL으로부터 제공받은 클록을 이용하여, 배수 관계의 클록을 생성하여, 이를 제1 블록(BLK_1) 내지 제3 블록(BLK_3) 중 적어도 하나에 동작 주파수로 제공할 수 있다. 예를 들어, PLL에서 500MHz의 클록 주파수를 제공받은 경우, SCU는 500MHz, 1GHz, 1.5GHz 등 배수 관계의 클록 주파수를 생성하여, 제1 블록(BLK_1) 내지 제3 블록(BLK_3) 중 적어도 하나에 동작 주파수로 제공할 수 있다. 이하, 설명에서는 각 블록에 클록을 제공하는 PLL, SCU 등은 생략하여 설명하나, 이하 설명할 동기식 또는 비동기식 동작 및 이에 따른 통신 모드를 위한 구성이 구비되어 있음은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 충분히 이해될 것이다. 동기식 데이터 통신 모드는 블록의 동작 주파수가 서로 동일한 클럭 도메인 에 따른 통신 모드를 의미한다. 예를 들면, 동일한 클록 소스에 의해 클록을 제공 받는 블록들은 동기식으로 동작하며, 동기식 데이터 모드라고 할 수 있다. 예를 들어, 500MHz의 제1 블록(BLK_1)과 1GHz의 제2 블록(BLK_2)은 서로 동일한 클록 도메인에 의해 생성된 동작 주파수를 가지므로, 동기식 데이터 통신 모드에 의해 데이터 통신을 수행할 수 있다. 한편, 비동기식 데이터 통신 모드는 블록의 동작 주파수가 서로 다른 클럭 도메인에 따른 통신 모드를 의미한다. 예를 들면, 서로 다른 클록 소스에 의해 클록을 제공 받는 블록들은 비동기식으로 동작하며, 비동기식 데이터 모드라고 할 수 있다. 예를 들어, 500MHz의 제1 블록(BLK_1)과 600MHz의 제2 블록(BLK_2)은 서로 다른 클록 도메인에 의해 생성된 동작 주파수를 가지므로, 비동기식 데이터 통신 모드에 의해 데이터 통신을 수행할 수 있다. 비동기식 데이터 통신 모드의 경우 별도의 동기화기(synchronizer)를 이용하여, 송/수신기 사이의 클럭을 맞추는 과정이 추가적으로 필요할 수 있다.
한편, 몇몇 경우에서, 동일한 클록 도메인에 의해 생성된 동작 주파수를 사용하더라도, 블록 간의 물리적 거리 등과 같은 칩 내부의 물리적 특성으로 인해 클록 스큐(clock skew, 또는 타이밍 스큐 또는 타이밍 이슈)가 발생될 수 있다. 이러한 경우에는 동일한 클록 도메인을 이용하지만, 동기식 데이터 통신 모드에서는 데이터 통신이 불가능한 경우가 있을 수 있다. 이때, 본 발명의 몇몇 실시예에 따른 데이터 통신 모드 결정기(DCMD)를 이용하여, 동기식 데이터 통신 모드를 비동기식 데이터 통신 모드로 전환함으로써, 클록 스큐에 대한 문제를 해결할 수 있다.
데이터 통신 모드 결정기(DCMD)의 제어는, 커맨드 프로세서(7000)에서 수행할 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 예시적인 설명을 위해, 도 24a 및 도 24b를 더 참조한다.
도 24a는 본 발명의 몇몇 실시예에 따른 뉴럴 코어 SoC의 구성을 설명하기 위한 도면이다.
도 24a를 참조하면, 제1 뉴럴 코어 SoC(10_1)는 제1 블록(BLK_1), 제2 블록(BLK_2), 제3 블록(BLK_3) 및 데이터 통신 모드 결정기(DCMD)를 포함할 수 있다.
제1 블록(BLK_1)은 다른 구성 요소(예컨대, 해당 제1 블록(BLK_1)과 다른 제1 블록(BLK_1), 제2 블록(BLK_2) 및 제3 블록(BLK_3))와 데이터 통신을 위한 인터페이스(IF)를 포함할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1)과 다른 구성 요소와의 데이터 통신 모드를 결정할 수 있다. 제2 블록(BLK_2)은 다른 구성 요소(예컨대, 제1 블록(BLK_1) 및 제3 블록(BLK_3))과 데이터 통신을 위한 인터페이스(IF)를 포함할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제2 블록(BLK_2)과 다른 구성 요소와의 데이터 통신 모드를 결정할 수 있다.
제3 블록(BLK_3)은 다른 구성 요소(예컨대, 제1 블록(BLK_1) 및 제2 블록(BLK_2))과 데이터 통신을 위한 인터페이스(IF)를 포함할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제3 블록(BLK_3)과 다른 구성 요소와의 데이터 통신 모드를 결정할 수 있다.
몇몇 실시예에 따르면, 데이터 통신 모드 결정기(DCMD)는 하나 이상의 제1 블록(BLK_1), 하나 이상의 제2 블록(BLK_2) 및 하나 이상의 제3 블록(BLK_3)으로부터 각각에 대한 동작 주파수를 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 하나 이상의 제1 블록(BLK_1), 하나 이상의 제2 블록(BLK_2) 및 하나 이상의 제3 블록(BLK_3)으로부터 수신한 각각의 동작 주파수를 기초로, 하나 이상의 제1 블록(BLK_1), 하나 이상의 제2 블록(BLK_2) 및 하나 이상의 제3 블록(BLK_3)에 대한 데이터 통신 모드를 결정할 수 있다. 예를 들어, 데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1)과, 다른 제1 블록(BLK_1)의 동작 주파수를 수신하고 이를 기초로, 제1 블록(BLK_1)과 제1 블록(BLK_1) 사이의 인터페이스(IF)의 데이터 통신 모드를 결정할 수 있다. 전술한 바와 같이 데이터 통신 모드는 동기식 데이터 통신 모드 및 비동기식 데이터 통신 모드 중 어느 하나일 수 있다. 또한, 데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1)과, 제2 블록(BLK_2)의 동작 주파수를 수신하고 이를 기초로, 제1 블록(BLK_1)과 제2 블록(BLK_2) 사이의 인터페이스(IF)의 데이터 통신 모드를 결정할 수 있다. 또한, 데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1)과 제3 블록(BLK_3)의 동작 주파수를 수신하고 이를 기초로, 제1 블록(BLK_1)과 제3 블록(BLK_3) 사이의 인터페이스(IF)의 데이터 통신 모드를 결정할 수 있다. 또한, 데이터 통신 모드 결정기(DCMD)는 제2 블록(BLK_2)과 제3 블록(BLK_3)의 동작 주파수를 수신하고 이를 기초로, 제2 블록(BLK_2)과 제3 블록(BLK_3) 사이의 인터페이스(IF)의 데이터 통신 모드를 결정할 수 있다. 제1 블록(BLK_1), 제2 블록(BLK_2) 및 제3 블록(BLK_3)에 포함된 인터페이스(IF)의 구성을 예시적으로 설명하기 위해, 도 24b를 더 참조한다.
도 24b는 본 발명의 몇몇 실시예에 따른 블록에 포함된 인터페이스 구성을 예시적으로 설명하기 위한 도면이다.
도 24b를 참조하면, 제1 블록(BLK_1)과 제2 블록(BLK_2)은 각각 인터페이스(IF)를 포함할 수 있다. 이때, 제1 블록(BLK_1)에서 제2 블록(BLK_2)으로 데이터가 제공되는 것을 가정하여 설명한다.
제1 블록(BLK_1)의 인터페이스(IF)는 FIFO 레지스터(FIFO)를 포함할 수 있다. 레지스터(FIFO)는 제2 블록(BLK_2)으로 제공될 데이터가 저장될 수 있다. 제2 블록(BLK_2)의 인터페이스(IF)는 플립플롭(FF), 포인터 비교기(CMPR), 싱크로나이저(SRNZ) 및 포인터 선택기(IFSEL)를 포함할 수 있다. 플립플롭(FF)은 제1 블록(BLK_1)에서 리드된 데이터가 저장될 수 있다. 포인터 비교기(CMPR)는 제1 블록(BLK_1)에서 제공된 라이트 포인터(wptr)와 제2 블록(BLK_2)에서 카운트하는 리드 포인터(rptr)를 비교하여, 리드 인덱스(rd_idx)를 생성할 수 있다. 싱크로나이저(SRNZ)는 제1 블록(BLK_1)에서 제공되는 비동기식 라이트 포인터(async_wptr)의 클록을 제어할 수 있다. 포인터 선택기(IFSEL)는 동기식 라이트 포인터(sync_wptr) 및 비동기식 라이트 포인터(async_wptr) 중 어느 하나를 포인터 비교기(CMPR)에 제공할 수 있다. 도 24b는 설명의 편의를 위해, 제1 블록(BLK_1)에서 제2 블록(BLK_2)으로 데이터가 전달되는 경우 이용되는 구성요소만을 도시하였으며, 제1 블록(BLK_1)의 인터페이스(IF)에 포함된 구성요소는 제2 블록(BLK_2)의 인터페이스(IF)에 포함될 수 있으며, 그 반대의 경우도 마찬가지이다.
먼저, 동기식 데이터 모드에서, 동기식 라이트 포인터(sync_wptr)는 제1 블록(BLK_1)에서 제2 블록(BLK_2)으로 제공될 수 있다. 제2 블록(BLK_2)에 제공된 동기식 라이트 포인터(sync_wptr)는 포인터 선택기(IFSEL)에 제공될 수 있다. 포인터 선택기(IFSEL)는 동기식 라이트 포인터(sync_wptr)를 포인터 비교기(CMPR)에 라이트 포인터(wptr)로 제공할 수 있다. 라이트 포인터(wptr)는 제1 블록(BLK_1)이 데이터를 어느정도 포함하고 있는지를 나타내는 지표이고, 리드 포인터(rptr)는 제2 블록(BLK_2)이 데이터를 어디까지 수신하였는지 나타내는 지표일 수 있다.
포인터 비교기(CMPR)는 리드 포인터(rptr) 및 라이트 포인터(wptr)를 비교하여, 제1 블록(BLK_1)으로부터 어떤 데이터를 더 리드하여야 하는지를 나타내는 리드 인덱스(rd_idx)를 생성할 수 있다. 비교기(CMPR)에서 생성된 리드 인덱스(rd_idx)는 제1 블록(BLK_1)에 포함된 FIFO 레지스터(FIFO)에 제공될 수 있다. 레지스터(FIFO)는 리드 인덱스(rd_idx)에 따라, 라이트 데이터(wrdata)를 제2 블록(BLK_2)의 플립플롭(FF)에 제공할 수 있다. 이때, 제2 블록(BLK_2)에서 리드 인덱스(rd_idx)를 제공하는 것과 제1 블록(BLK_1)에서 라이트 데이터(wrdata)를 제공하는 것은 동일한 클록 내에서 수행될 수 있다.
다음으로, 비동기식 데이터 모드에서, 비동기식 라이트 포인터(async_wptr)가 제1 블록(BLK_1)에서 제2 블록(BLK_2)으로 제공될 수 있다. 제2 블록(BLK_2)에 제공된 비동기식 라이트 포인터(async_wptr)는 싱크로나이저(SRNZ)에 제공될 수 있다. 싱크로나이저(SRNZ)는 비동기식 라이트 포인터(async_wptr)를 수신하고, 비동기식 라이트 포인터(async_wptr)의 클록을 제어하여 포인터 선택기(IFSEL)에 제공할 수 있다. 포인터 선택기(IFSEL)는 클록이 제어된 비동기식 라이트 포인터(async_wptr)를 라이트 포인터(wptr)로 포인터 비교기(CMPR)에 제공할 수 있다.
포인터 비교기(CMPR)는 리드 포인터(rptr) 및 라이트 포인터(wptr)를 비교하여, 제1 블록(BLK_1)으로부터 어떤 데이터를 더 리드하여야 하는지를 나타내는 리드 인덱스(rd_idx)를 생성할 수 있다. 비교기(CMPR)에서 생성된 리드 인덱스(rd_idx)는 제1 블록(BLK_1)에 포함된 FIFO 레지스터(FIFO)에 제공될 수 있다. 레지스터(FIFO)는 리드 인덱스(rd_idx)에 따라, 라이트 데이터(wrdata)를 제2 블록(BLK_2)의 플립플롭(FF)에 제공할 수 있다. 이때, 제2 블록(BLK_2)에서 리드 인덱스(rd_idx)를 제공하는 것과 제1 블록(BLK_1)에서 라이트 데이터(wrdata)를 제공하는 것은 동일한 클록 내에서 수행될 수 있다.
다시 도 24a를 참조하면, 몇몇 실시예에 따르면, 데이터 통신 모드 결정기(DCMD)는 커맨드 프로세서(7000)에 의해 제어될 수 있으나, 실시예들이 이에 제한되지는 않는다.
예를 들어, 제1 블록(BLK_1)의 동작 주파수는 400~600MHz이고, 제2 블록(BLK_2)의 동작 주파수는 500~800MHz이고, 제3 블록(BLK_3)의 동작 주파수는 300~500MHz인 것을 가정하여 설명한다.
세개의 제1 블록(BLK_1)이 500MHz로 동작하고, 제2 블록(BLK_2)이 500MHz로 동작하고, 제3 블록(BLK_3)이 500MHz로 동작하는 경우를 가정한다. 데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1) 각각으로부터 제1 블록(BLK_1) 각각의 동작 주파수가 500MHz인 것을 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제2 블록(BLK_2)으로부터 제2 블록(BLK_2)의 동작 주파수가 500MHz인 것을 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제3 블록(BLK_3)으로부터 제3 블록(BLK_3)의 동작 주파수가 500MHz인 것을 수신할 수 있다.
데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1)과 제1 블록(BLK_1) 사이의 인터페이스(IF)의 데이터 통신 모드와, 제1 블록(BLK_1)과 제2 블록(BLK_2) 사이의 인터페이스(IF)의 데이터 통신 모드와, 제1 블록(BLK_1)과 제3 블록(BLK_3) 사이의 인터페이스(IF)의 데이터 통신 모드와, 제2 블록(BLK_2)과 제3 블록(BLK_3) 사이의 인터페이스(IF)의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
세개의 제1 블록(BLK_1)이 500MHz로 동작하고, 제2 블록(BLK_2)이 800MHz로 동작하고, 제3 블록(BLK_3)이 500MHz로 동작하는 경우를 가정한다. 데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1) 각각으로부터 제1 블록(BLK_1) 각각의 동작 주파수가 500MHz인 것을 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제2 블록(BLK_2)으로부터 제2 블록(BLK_2)의 동작 주파수가 800MHz인 것을 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제3 블록(BLK_3)으로부터 제3 블록(BLK_3)의 동작 주파수가 500MHz인 것을 수신할 수 있다.
데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1)과 제1 블록(BLK_1) 사이의 인터페이스(IF)의 데이터 통신 모드와, 제1 블록(BLK_1)과 제3 블록(BLK_3) 사이의 인터페이스(IF)의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정하고, 제1 블록(BLK_1)과 제2 블록(BLK_2) 사이의 데이터 통신 모드와 제2 블록(BLK_2)과 제3 블록(BLK_3) 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다.
세개의 제1 블록(BLK_1)이 400MHz로 동작하고, 제2 블록(BLK_2)이 500MHz로 동작하고, 제3 블록(BLK_3)이 300MHz로 동작하는 경우를 가정한다. 데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1) 각각으로부터 제1 블록(BLK_1) 각각의 동작 주파수가 400MHz인 것을 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제2 블록(BLK_2)으로부터 제2 블록(BLK_2)의 동작 주파수가 500MHz인 것을 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제3 블록(BLK_3)으로부터 제3 블록(BLK_3)의 동작 주파수가 300MHz인 것을 수신할 수 있다.
데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1)과 제1 블록(BLK_1) 사이의 인터페이스(IF)의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정하고, 제1 블록(BLK_1)과 제2 블록(BLK_2) 사이의 데이터 통신 모드와, 제1 블록(BLK_1)과 제3 블록(BLK_3) 사이의 데이터 통신 모드와, 제2 블록(BLK_2)과 제3 블록(BLK_3) 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다.
하나의 제1 블록(BLK_1)이 400MHz로 동작하고, 나머지 두개의 제1 블록(BLK_1)이 600MHz로 동작하고, 제2 블록(BLK_2)이 600MHz로 동작하고, 제3 블록(BLK_3)이 400MHz로 동작하는 경우를 가정한다. 설명의 편의를 위해, 400MHz로 동작하는 제1 블록(BLK_1)을 제1-1 블록으로, 600MHz로 동작하는 제1 블록(BLK_1)을 제1-2 블록으로 정의한다. 데이터 통신 모드 결정기(DCMD)는 제1-1 블록으로부터 제1-1 블록의 동작 주파수가 400MHz인 것을 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제1-2 블록으로부터 제1-2 블록의 동작 주파수가 600MHz인 것을 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제2 블록(BLK_2)으로부터 제2 블록(BLK_2)의 동작 주파수가 600MHz인 것을 수신할 수 있다. 데이터 통신 모드 결정기(DCMD)는 제3 블록(BLK_3)으로부터 제3 블록(BLK_3)의 동작 주파수가 400MHz인 것을 수신할 수 있다.
데이터 통신 모드 결정기(DCMD)는 제1-1 블록과 제1-2 블록 사이의 인터페이스(IF)의 데이터 통신 모드와, 제1-1 블록과 제2 블록(BLK_2) 사이의 인터페이스(IF)의 데이터 통신 모드와, 제1-2 블록과 제3 블록(BLK_3) 사이의 인터페이스(IF)의 데이터 통신 모드와, 제2 블록(BLK_2)과 제3 블록(BLK_3) 사이의 인터페이스(IF)의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정하고, 제1-1 블록과 제3 블록(BLK_3) 사이의 인터페이스(IF)의 데이터 통신 모드, 제1-2 블록 사이의 인터페이스(IF)의 데이터 통신 모드 및 제1-2 블록과 제2 블록(BLK_2) 사이의 인터페이스(IF)의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
도 25는 본 발명의 다른 몇몇 실시예에 따른 뉴럴 코어 SoC의 구성을 설명하기 위한 도면이다. 설명의 편의를 위해, 전술한 내용과 동일하거나 유사한 내용은 생략하거나 간단히 설명한다.
도 25를 참조하면, 제2 뉴럴 코어 SoC(10_2)는 제1 블록(BLK_1), 제2 블록(BLK_2), 제3 블록(BLK_3), 제4 블록(BLK_4) 및 데이터 통신 모드 결정기(DCMD)를 포함할 수 있다.
제1 블록(BLK_1)은 제1 블록(BLK_1)과 제1 블록(BLK_1) 사이, 제1 블록(BLK_1)과 제2 블록(BLK_2) 사이, 제1 블록(BLK_1)과 제3 블록(BLK_3) 사이에서 데이터 통신을 수행할 수 있다. 제2 블록(BLK_2)은 제2 블록(BLK_2)과 제1 블록(BLK_1) 사이, 제2 블록(BLK_2)과 제3 블록(BLK_3) 사이, 제2 블록(BLK_2)과 제4 블록(BLK_4) 사이에서 데이터 통신을 수행할 수 있다. 제3 블록(BLK_3)은 제3 블록(BLK_3)과 제1 블록(BLK_1) 사이, 제3 블록(BLK_3)과 제2 블록(BLK_2) 사이, 제3 블록(BLK_3)과 제4 블록(BLK_4) 사이에서 데이터 통신을 수행할 수 있다. 제4 블록(BLK_4)은 제4 블록(BLK_4)과 제2 블록(BLK_2) 사이, 제4 블록(BLK_4)과 제3 블록(BLK_3) 사이에서 데이터 통신을 수행할 수 있다.
데이터 통신 모드 결정기(DCMD)는 제1 블록(BLK_1)과 제1 블록(BLK_1) 사이, 제1 블록(BLK_1)과 제2 블록(BLK_2) 사이, 제1 블록(BLK_1)과 제3 블록(BLK_3) 사이, 제2 블록(BLK_2)과 제3 블록(BLK_3) 사이, 제2 블록(BLK_2)과 제4 블록(BLK_4) 사이 및 제3 블록(BLK_3)과 제4 블록(BLK_4) 사이의 인터페이스(IF)에 대한 데이터 통신 모드를 결정할 수 있다.
몇몇 실시예에 따르면, 제2 뉴럴 코어 SoC(10_2)는 제1 뉴럴 코어 SoC(10_1)에 비해, 제4 블록(BLK_4)을 더 포함할 수 있다. 일반적으로 반도체 칩에 특정 블록을 추가하는 경우, 추가되는 블록과 기존의 반도체 칩 내의 블록 간의 데이터 통신 모드를 결정하기 위해 많은 계산과 시행착오를 겪는다. 추가되는 블록의 스펙을 결정함에 있어, 기존의 반도체 칩 내의 블록의 스펙을 고려하여야 하고, 추가되는 블록과 기존의 반도체 칩 내의 블록 간의 스펙을 고려하더라도, 예기치 못한 딜레이로 인해 타이밍 이슈가 발생될 수 있기 때문이다. 타이밍 이슈가 발생되면, 해당 반도체 칩은 사용이 불가능하며, 이를 해결하기 위해 반도체 칩의 설계를 새로 수행하여야 한다. 그러나, 본 발명의 몇몇 실시예에 따른 제2 뉴럴 코어 SoC(10_2)는 데이터 통신 모드를 선택할 수 있는 데이터 통신 모드 결정기(DCMD)를 포함하고 있기 때문에, 이러한 문제가 최소화될 수 있다. 예를 들어, 제2 뉴럴 코어 SoC(10_2)에 타이밍 이슈가 발생되면, 제2 뉴럴 코어 SoC(10_2)는 새로 추가된 제4 블록(BLK_4)의 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경함으로써, 타이밍 이슈를 해결할 수 있다. 따라서, 본 발명의 몇몇 실시예에 따르면, 새로운 반도체 칩을 설계하고, 프로토 타입의 제품을 제조함에 있어 시간적, 경제적 비용의 낭비를 최소화할 수 있다.
도 26은 본 발명의 다른 몇몇 실시예에 따른 뉴럴 코어 SoC의 구성을 설명하기 위한 도면이다. 설명의 편의를 위해, 전술한 내용과 동일하거나 유사한 내용은 생략하거나 간단히 설명한다.
도 26을 참조하면, 제3 뉴럴 코어 SoC(10_3)는 제1 블록(BLK_1), 제2 블록(BLK_2), 제3 블록(BLK_3) 및 데이터 통신 모드 결정기(DCMD)를 포함할 수 있다.
제3 뉴럴 코어 SoC(10_3)는 제1 뉴럴 코어 SoC(10_1)에 3개의 제1 블록(BLK_1)을 더 추가한 경우를 도시한다. 이때, 제3 뉴럴 코어 SoC(10_3)에서 추가된 제1 블록(BLK_1)은 제1 뉴럴 코어 SoC(10_1)에 포함된 제1 블록(BLK_1)과는 물리적으로 떨어져 있을 수 있다. 이때, 제1 블록(BLK_1) 간의 물리적인 거리가 상대적으로 큰 경우, 제1 블록(BLK_1)이 동일한 동작 주파수에서 동작하더라도, 타이밍 이슈가 발생되는 경우가 있다. 이러한 경우에도, 제3 뉴럴 코어 SoC(10_3)은 데이터 통신 모드 결정기(DCMD)를 포함하고 있으므로, 타이밍 이슈를 쉽게 해결할 수 있으며, 특히 새로운 반도체 칩을 설계하고, 프로토 타입의 제품을 제조하는 상황에서 시간적, 경제적 비용의 낭비를 최소화할 수 있다.
도 27은 본 발명의 다른 몇몇 실시예에 따른 뉴럴 프로세서를 개략적으로 설명하기 위한 블록도이다.
도 27을 참조하면, 뉴럴 프로세서(1000)는 코어 어레이(CoA), 코어 글로벌(500), 태스크 매니저(600), 메모리(450) 및 데이터 통신 모드 결정기(DCMD)를 포함할 수 있다.
코어 어레이(CoA)는 복수의 뉴럴 코어(100)를 포함할 수 있다. 즉, 복수의 뉴럴 코어(100)들의 특정 배열을 코어 어레이(CoA)로 정의한다. 복수의 뉴럴 코어(100)는 뉴럴 프로세서(1000)의 작업을 분담하여 수행할 수 있다. 뉴럴 코어(100)는 예를 들어, 8개일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
뉴럴 코어(100)는 코어 글로벌(500)로부터 태스크 정보를 수신하고, 태스크 정보에 따른 태스크를 수행할 수 있다. 이때, 태스크는 제어 신호에 의해서 정의될 수 있고, 태스크는 메모리 오퍼레이션 중 어느 하나일 수 있다. 메모리 오퍼레이션은 예를 들어, 마이크로 DMA(μDMA), LP 마이크로 DMA(Low Priority μDMA), 스토어μDMA(STμDMA) 및 프리 프로세싱 작업 중 어느 하나일 수 있다.
메모리(450)는 뉴럴 프로세서(1000) 내에서 각각의 뉴럴 코어(100)들이 공유하는 메모리일 수 있다. 메모리(450)는 각각의 뉴럴 코어(100)의 데이터를 저장할 수 있다. 또한, 메모리(450)는 각각의 뉴럴 코어(100)로 데이터를 전달할 수 있다. 한편, 메모리(450)는 뉴럴 코어 SoC(10) 내에서 각각의 뉴럴 프로세서(1000)들이 공유하는 메모리일 수도 있다. 이때, 메모리(450)는 각각의 뉴럴 프로세서(1000)의 데이터를 저장할 수 있고, 각각의 뉴럴 프로세서(1000)로 데이터를 전달할 수 있다.
다시 말해서, 메모리(450)는 뉴럴 프로세서(1000) 내에 포함된 온-칩(on-chip) 메모리일 수도 있고, 뉴럴 프로세서(1000) 외부에 포함된 오프-칩(off-chip) 메모리일 수 있다. 예를 들어, 메모리(450)는 뉴럴 프로세서(1000) 내에 포함된 L1 공유 메모리일 수도 있고, 메모리(450)는 도 3의 공유 메모리(2000)일 수도 있다. 도 3의 공유 메모리(2000)는 다른 용어로, L2 공유 메모리로 표현할 수도 있다. L1 공유 메모리는 뉴럴 프로세서 레벨, 즉, L1(level 1)에 해당하는 메모리일 수 있다. L2 공유 메모리는 뉴럴 프로세싱 장치, 즉, L2(level 2)에 해당하는 메모리일 수 있다. 즉, L2 공유 메모리는 뉴럴 프로세서(1000)에 의해서 공유되고, L1 공유 메모리(400)는 뉴럴 코어(100)에 의해서 공유될 수 있다.
뉴럴 코어(100)는 코어 글로벌(500)로부터 태스크 정보를 수신하고, 태스크 정보에 따른 태스크를 수행할 수 있다. 이때, 태스크는 컴퓨테이션 작업(연산 작업) 또는 메모리 오퍼레이션과 관련된 작업일 수 있으며, 데이터 경로에 관한 정보를 포함할 수 있다. 태스크는 제어 신호에 의해서 정의될 수 있다. 태스크 정보는 태스크에 대한 정보로서, 태스크의 타입, 태스크의 형태, 태스크의 추가 정보 등에 대한 정보일 수 있다.
뉴럴 코어(100)는 태스크의 수행이 완료되는 완료 신호를 코어 글로벌(500)로 전달할 수 있다
태스크 매니저(600)는 컨트롤 인터커넥션(CI)으로부터 태스크를 수신할 수 있다. 이때, 컨트롤 인터커넥션(CI)은 커맨드 프로세서(7000)로부터 태스크를 전달하는 전송 인터페이스의 총칭일 수 있다.
태스크 매니저(600)는 태스크를 수신하여 태스크 정보를 생성하고, 코어 글로벌(500)로 전송할 수 있다. 이때, 태스크 정보는 데이터 경로에 관한 정보를 포함할 수 있다. 또한, 태스크 매니저(600)는 코어 글로벌(500)을 통해서 완료 신호를 수신하고, 이에 따른 완료 리포트를 생성하여 컨트롤 인터커넥션(CI)을 통해서 커맨드 프로세서(7000)로 전달할 수 있다.
코어 글로벌(500)은 뉴럴 코어(100) 내에 하드웨어 적으로 연결된 와이어 구조일 수 있다. 코어 글로벌(500)은 도시되지는 않았지만, 뉴럴 코어(100), 메모리(450) 및 태스크 매니저(600)를 모두 연결하는 구조일 수 있다.
코어 글로벌(500)은 태스크 매니저(600)로부터 태스크 정보를 수신하여 뉴럴 코어(100)로 전달하고, 그에 대한 완료 신호를 뉴럴 코어(100)로부터 전달받을 수 있다. 이어서, 코어 글로벌(500)은 완료 신호를 태스크 매니저(600)로 전달할 수 있다.
데이터 통신 모드 결정기(DCMD)는 뉴럴 코어(100) 사이의 데이터 통신 모드 및 뉴럴 코어(100)와 메모리(450) 사이의 데이터 통신 모드를 결정할 수 있다.
몇몇 실시예에 따르면, 데이터 통신 모드 결정기(DCMD)는 포트 매니저에 포함된 구성일 수 있다. 포트 매니저는 각 블록의 포트 타입을 결정함으로써, 블록 간의 데이터 통신을 제어할 수 있다. 다만, 이는 예시적인 설명으로 실시예들이 이에 제한되지는 않는다. 예를 들어, 포트 매니저는 데이터 통신 모드 결정기(DCMD)와 동일한 구조일 수도 있고, 데이터 통신 모드 결정기(DCMD)와 별개의 구조로도 구현이 가능하다. 이하에서는, 설명의 편의를 위해, 데이터 통신 모드 결정기(DCMD)가 블록 간의 데이터 통신을 제어하는 것으로 설명한다.
도 28은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세서에 포함된 뉴럴 코어와 메모리를 연결하는 데이터 라인 및 접속 라인을 설명하기 위한 도면이다.
도 27 및 도 28을 참조하면, 코어 어레이(CoA)는 복수의 뉴럴 코어(100)를 포함할 수 있다. 데이터 통신 모드 결정기(DCMD)는 복수의 뉴럴 코어(100) 사이 및/또는 뉴럴 코어(100)와 메모리(450) 사이의 데이터 통신 모드를 결정할 수 있다. 도 28 내지 도 32는 뉴럴 코어(100)가 L0 메모리(120) 만 포함하는 것으로 도시하였으나, 이는 발명을 쉽게 설명하기 위한 것일 뿐 실시예들이 이에 제한되는 것은 아니다.
코어 어레이(CoA)는 제1 방향으로 데이터의 전송이 이루어지는 제1 데이터 라인(D_L1)과, 제1 방향과 반대 방향인 제2 방향으로 데이터의 전송이 이루어지는 제2 데이터 라인(D_L2)을 포함할 수 있다. 다시 말해서, 코어 어레이(CoA)는 양방향으로 데이터의 전송이 가능할 수 있다.
복수의 뉴럴 코어(100)는 제1 데이터 라인(D_L1)을 통해 서로 직렬로 연결될 수 있다. 또한, 복수의 뉴럴 코어(100)는 제2 데이터 라인(D_L2)을 통해 서로 직렬로 연결될 수 있다. 다시 말해서, 복수의 뉴럴 코어(100)는 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)에 의해 서로 직렬로 연결되는 구조를 가질 수 있다.
제1 데이터 라인(D_L1)은 메모리(450)와 코어 어레이(CoA)를 연결할 수 있다. 또한, 제2 데이터 라인(D_L2)은 메모리(450)와 코어 어레이(CoA)를 연결할 수 있다. 메모리(450)와 코어 어레이(CoA)의 연결은, 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)을 통해 직접 연결될 수도 있고, 후술하는 로컬 인터커넥터를 통해 간접적으로 연결될 수도 있다. 설명의 편의를 위해, 메모리(450)와 연결되는 뉴럴 코어(100)를 제1 뉴럴 코어(100_1)로, 제1 뉴럴 코어(100_1)와 직렬 연결되는 뉴럴 코어(100)를 제2 뉴럴 코어(100_2)로 정의한다. 또한, 제1 뉴럴 코어(100_1)가 포함하는 L0 메모리(120)를 제1 L0 메모리(120_1)로, 제2 뉴럴 코어(100_2)가 포함하는 L0 메모리(120)를 제2 L0 메모리(120_2)로 정의한다. 다만, 이러한 용어의 선정은 단순히 설명의 편의를 위한 것일 뿐, 실시예들이 이러한 용어에 제한되는 것은 아니다.
또한, 코어 어레이(CoA)는 제1 데이터 라인(D_L1)과 L0 메모리(120)를 연결하는 접속 라인과, 제2 데이터 라인(D_L2)과 L0 메모리(120)를 연결하는 접속 라인을 포함할 수 있다. 예를 들어, 코어 어레이(CoA)는 제1 데이터 라인(D_L1)과 제1 L0 메모리(120_1)를 연결하는 제1 접속 라인(C_L1) 및 제2 데이터 라인(D_L2)과 제1 L0 메모리(120_1)를 연결하는 제2 접속 라인(C_L2)을 포함할 수 있다. 또한, 코어 어레이(CoA)는 제1 데이터 라인(D_L1)과 제2 L0 메모리(120_2)를 연결하는 제3 접속 라인(C_L3) 및 제2 데이터 라인(D_L2)과 제2 L0 메모리(120_2)를 연결하는 제4 접속 라인(C_L4)을 포함할 수 있다.
다시 말해서, 제1 뉴럴 코어(100_1)와 제2 뉴럴 코어(100_2)는 제1 데이터 라인(D_L1)과 제2 데이터 라인(D_L2)을 통해 서로 직렬 연결될 수 있다. 또한, 제1 뉴럴 코어(100_1)에 포함된 제1 L0 메모리(120_1)는 제1 접속 라인(C_L1)을 통해 제1 데이터 라인(D_L1)과 연결될 수 있다. 또한, 제1 뉴럴 코어(100_1)에 포함된 제1 L0 메모리(120_1)는 제2 접속 라인(C_L2)을 통해 제2 데이터 라인(D_L2)과 연결될 수 있다. 또한, 제2 뉴럴 코어(100_2)에 포함된 제2 L0 메모리(120_2)는 제3 접속 라인(C_L3)을 통해 제1 데이터 라인(D_L1)을 연결될 수 있다. 또한, 제2 뉴럴 코어(100_2)에 포함된 제2 L0 메모리(120_2)는 제4 접속 라인(C_L4)을 통해 제2 데이터 라인(D_L2)을 연결될 수 있다.
몇몇 실시예에 따르면, 코어 어레이(CoA)는 소프트웨어 또는 펌웨어에 의해 온/오프의 제어가 가능한 컨트롤러블 포트(Ctrlb_port)를 포함할 수 있다. 몇몇 실시예에 따르면, 컨트롤러블 포트(Ctrlb_port)는 소프트웨어 또는 펌웨어를 통해 구현될 수 있다. 뉴럴 프로세서(1000)의 태스크 매니저(600)는 디스크립터를 통해 각각의 코어 어레이(CoA)에 포함된 컨트롤러블 포트(Ctrlb_port)의 온/오프를 제어할 수 있다. 컨트롤러블 포트(Ctrlb_port)는 제1 데이터 라인(D_L1), 제2 데이터 라인(D_L2) 및 접속 라인에 설치되어 데이터의 이동 경로를 설정할 수 있다. 다시 말해서, 메모리(450)와 뉴럴 코어(100) 사이, 복수의 뉴럴 코어(100) 사이, 그리고 접속 라인과 L0 메모리(120) 사이에 컨트롤러블 포트(Ctrlb_port)가 배치될 수 있으며, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 적절히 제어하여, 데이터의 이동 경로를 구성할 수 있다. 이때, 태스크 매니저(600)는 구성한 데이터 경로를 고정할 수도 있고, 데이터 경로를 실시간으로 재구성할 수도 있다.
예를 들어, 제1 데이터 라인(D_L1)은 메모리(450)와 제1 뉴럴 코어(100_1) 사이, 제1 뉴럴 코어(100_1)와 제2 뉴럴 코어(100_2) 사이에 컨트롤러블 포트(Ctrlb_port)를 포함할 수 있다. 즉, 태스크 매니저(600)는 메모리(450)와 제1 뉴럴 코어(100_1) 사이의 컨트롤러블 포트(Ctrlb_port)를 제어하여, 메모리(450)와 제1 뉴럴 코어(100_1) 사이의 제1 방향으로의 데이터 이동 경로를 구성할 수 있다. 또한, 태스크 매니저(600)는 제1 뉴럴 코어(100_1)와 제2 뉴럴 코어(100_2) 사이의 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제1 뉴럴 코어(100_1)와 제2 뉴럴 코어(100_2) 사이의 제1 방향으로의 데이터 이동 경로를 구성할 수 있다.
또한, 예를 들어, 제2 데이터 라인(D_L2)은 메모리(450)와 제1 뉴럴 코어(100_1) 사이, 제1 뉴럴 코어(100_1)와 제2 뉴럴 코어(100_2) 사이에 컨트롤러블 포트(Ctrlb_port)를 포함할 수 있다. 즉, 태스크 매니저(600)는 메모리(450)와 제1 뉴럴 코어(100_1) 사이의 컨트롤러블 포트(Ctrlb_port)를 제어하여, 메모리(450)와 제1 뉴럴 코어(100_1) 사이의 제2 방향으로의 데이터 이동 경로를 구성할 수 있다. 또한, 태스크 매니저(600)는 제1 뉴럴 코어(100_1)와 제2 뉴럴 코어(100_2) 사이의 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제1 뉴럴 코어(100_1)와 제2 뉴럴 코어(100_2) 사이의 제2 방향으로의 데이터 이동 경로를 구성할 수 있다.
또한, 예를 들어, 제1 접속 라인(C_L1)은 제1 데이터 라인(D_L1)과 제1 L0 메모리(120_1) 사이에 컨트롤러블 포트(Ctrlb_port)를 포함할 수 있다. 즉, 태스크 매니저(600)는 제1 데이터 라인(D_L1)과 제1 L0 메모리(120_1) 사이의 컨트롤러블 포트(Ctrlb_port)를 제어함으로써, 제1 데이터 라인(D_L1)과 제1 L0 메모리(120_1) 사이의 제1 방향으로의 데이터 이동 경로를 구성할 수 있다. 이와 유사하게, 제2 접속 라인(C_L2), 제3 접속 라인(C_L3) 및 제4 접속 라인(C_L4)은 각각 컨트롤러블 포트(Ctrlb_port)를 포함할 수 있으며, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제1 방향 또는 제2 방향으로의 데이터 이동 경로를 구성할 수 있다. 이하에서는 설명의 편의를 위해, 데이터가 L0 메모리(120)로 이동한다는 것은, L0 메모리(120)와 대응되는 프로세싱 유닛(도 20의 160)에서 연산이 수행되는 것을 가정한다. 그러나, 이는 설명의 편의를 위한 것일 뿐, 실시예들이 이에 제한되지는 않는다. 필요에 따라, L0 메모리(120)로 데이터가 제공되더라도 연산 없이 출력하는 경우도 있을 수 있다.
정리하면, 몇몇 실시예에 따른 코어 어레이(CoA)에 포함된 복수의 뉴럴 코어(100)는 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)에 의해 서로 직렬로 연결될 수 있다. 또한, L0 메모리(120) 각각은 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)을 통해 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)과 연결될 수 있다. 또한, 코어 어레이(CoA)는 온/오프가 제어가능한 컨트롤러블 포트(Ctrlb_port)를 포함할 수 있다. 따라서, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)의 온/오프를 제어하여, 메모리(450)에서 복수의 뉴럴 코어(100)로 제공되는 데이터의 이동 경로를 구성할 수 있다. 이하에서는, 태스크 매니저(600)에서 구성하는 데이터의 이동 경로에 대해 예시적으로 설명한다.
도 29는 본 발명의 몇몇 실시예에 따른 제1 데이터 경로를 예시적으로 설명하기 위한 도면이다. 설명의 편의를 위해, 뉴럴 프로세서(1000)가 4개의 뉴럴 코어(100)를 포함하는 것을 가정하여 설명하며, 실시예들이 뉴럴 코어(100)의 개수에 제한되지 않음은 자명하다. 또한, 이하에서는 설명의 편의를 위해 전술한 내용과 동일하거나 유사한 설명은 생략하거나 간단히 설명한다.
도 27, 도 28 및 도 29를 참조하면, 뉴럴 프로세서(1000)는 제1 메모리(450_1), 제2 메모리(450_2) 및 코어 어레이(CoA)를 포함할 수 있다. 코어 어레이(CoA)는 제1 뉴럴 코어(100_1), 제2 뉴럴 코어(100_2), 제3 뉴럴 코어(100_3) 제4 뉴럴 코어(100_4) 및 데이터 통신 모드 결정기(DCMD)를 포함할 수 있다. 제1 메모리(450_1)와 제2 메모리(450_2)는 서로 동일한 메모리일 수도 있고, 서로 다른 메모리일 수도 있다. 본 명세서에서, 용어 '데이터 경로'는 메모리(450)에서 출력된 데이터가 메모리(450)로 입력되는 경로를 의미하는 것으로 정의한다. 다시 말해서, '데이터 경로'는 메모리(450)에서 코어 어레이(CoA)로, 코어 어레이(CoA)에서 메모리(450)로 데이터가 이동하는 경로를 의미한다. 다만, 이러한 용어의 정의는 설명의 편의를 위한 것이고, 본 실시예들이 이러한 용어에 제한되는 것은 아니다.
몇몇 실시예에 따르면, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제1 데이터 경로를 구성할 수 있다. 제1 데이터 경로는 데이터가 제1 메모리(450_1)에서 제1 L0 메모리(120_1)로, 제1 L0 메모리(120_1)에서 제2 L0 메모리(120_2)로, 제2 L0 메모리(120_2)에서 제3 L0 메모리(120_3)로, 제3 L0 메모리(120_3)에서 제4 L0 메모리(120_4)로 제공되는 제1 방향으로의 데이터 이동 경로와 제4 L0 메모리(120_4)에서 제3 L0 메모리(120_3)로, 제3 L0 메모리(120_3)에서 제2 L0 메모리(120_2)로, 제2 L0 메모리(120_2)에서 제1 L0 메모리(120_1)로, 제1 L0 메모리(120_1)에서 제1 메모리(450_1)로 제공되는 제2 방향으로의 데이터 이동 경로를 포함할 수 있다.
다시 말해서, 태스크 매니저(600)는 제1 데이터 경로를 구성하여, 데이터가 제1 메모리(450_1)에서, 제1 뉴럴 코어(100_1), 제2 뉴럴 코어(100_2), 제3 뉴럴 코어(100_3) 및 제4 뉴럴 코어(100_4)를 거쳐, 다시 제3 뉴럴 코어(100_3), 제2 뉴럴 코어(100_2), 제1 뉴럴 코어(100_1) 및 제1 메모리(450_1)로 전송되도록 제어할 수 있다.
제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)가 제1 동작 주파수 내지 제2 동작 주파수에서 동작이 가능한 것을 가정하고, 제1 메모리(450_1)는 제3 동작 주파수 내지 제1 동작 주파수에서 동작하는 것을 가정한다. 이때, 제2 동작 주파수는 제1 동작 주파수보다 크고, 제3 동작 주파수는 제1 동작 주파수보다 작을 수 있다. 이때, 제1 동작 주파수 내지 제3 동작 주파수는 서로 다른 클록 도메인에서 생성된 주파수인 것을 가정한다. 또한, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4) 및 제1 메모리(450_1) 사이의 통신은 포트 매니저에 의해 제어될 수 있다. 또한, 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4) 및 제1 메모리(450_1)가 동작하는 동작 주파수를 결정할 수 있다.
만약, 상대적으로 빠른 속도로 연산이 필요한 경우, 즉 최대 연산 속도 모드에서, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)와 제1 메모리(450_1)는 최대 동작 주파수에서 동작할 필요가 있다. 따라서, 이 경우 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)를 제2 동작 주파수에서 동작시키고, 제1 메모리(450_1)를 제1 동작 주파수에서 동작시킬 수 있다. 이때, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)의 최대 동작 주파수인 제2 동작 주파수와, 제1 메모리(450_1)의 최대 동작 주파수인 제1 동작 주파수는 서로 다르므로, 데이터 통신 모드 결정기(DCMD)는 제1 메모리(450_1)와 제1 뉴럴 코어(100_1)의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다. 한편, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)의 동작 주파수는 제2 동작 주파수로 서로 동일하므로, 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4) 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
다만, 몇몇 실시예에 따르면, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)의 동작 주파수가 제2 동작 주파수로 서로 동일한 경우에도, 타이밍 이슈 등의 문제로 동기식 데이터 통신 모드에서 처리가 불가능할 수 있다. 이 경우, 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)에서 타이밍 이슈가 발생된 뉴럴 코어들의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다.
한편, 상대적으로 낮은 전력 소비가 필요한 경우, 즉 최소 전력 사용 모드에서, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)와 제1 메모리(450_1)는 최소 동작 주파수에서 동작할 필요가 있다. 따라서, 이 경우 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)를 제1 동작 주파수에서 동작시키고, 제1 메모리(450_1)를 제3 동작 주파수에서 동작시킬 수 있다. 이때, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)의 최소 동작 주파수인 제1 동작 주파수와, 제1 메모리(450_1)의 최소 동작 주파수인 제3 동작 주파수는 서로 다르므로, 데이터 통신 모드 결정기(DCMD)는 제1 메모리(450_1)와 제1 뉴럴 코어(100_1)의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다. 한편, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)의 동작 주파수는 제1 동작 주파수로 서로 동일하므로, 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
다만, 몇몇 실시예에 따르면, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)의 동작 주파수가 제1 동작 주파수로 서로 동일한 경우에도, 타이밍 이슈 등의 문제로 동기식 데이터 통신 모드에서 처리가 불가능할 수 있다. 이 경우, 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)에서 타이밍 이슈가 발생된 뉴럴 코어들의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다.
또한, 최대 연산 속도 모드보다 전력 소모가 적고, 최소 전력 사용 모드보다 연산이 빨리 처리되어야 하는 경우, 즉 일반 사용 모드에서, 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)를 제1 동작 주파수에서 동작시키고, 제1 메모리(450_1)를 제1 동작 주파수에서 동작시킬 수 있다. 이때, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)의 동작 주파수와, 제1 메모리(450_1)의 동작 주파수가 제1 동작 주파수로 서로 동일하므로, 데이터 통신 모드 결정기(DCMD)는 제1 메모리(450_1), 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4) 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
다만, 몇몇 실시예에 따르면, 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)와, 제1 메모리(450_1)의 동작 주파수가 제1 동작 주파수로 서로 동일한 경우에도, 타이밍 이슈 등의 문제로 동기식 데이터 통신 모드에서 처리가 불가능할 수 있다. 이 경우, 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4) 및 제1 메모리(450_1)에서 타이밍 이슈가 발생된 뉴럴 코어 및 메모리의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다.
도 30은 본 발명의 몇몇 실시예에 따른 제2 데이터 경로 및 제3 데이터 경로를 예시적으로 설명하기 위한 도면이다.
도 27, 도 28 및 도 30을 참조하면, 뉴럴 프로세서(1000)는 코어 어레이(CoA), 제1 메모리(450_1) 및 제2 메모리(450_2)를 포함할 수 있다. 코어 어레이(CoA)는 제1 연산 그룹(CoG_1) 및 제2 연산 그룹(CoG_2)을 포함할 수 있다. 제1 연산 그룹(CoG_1)과 제2 연산 그룹(CoG_2)은 서로 다른 프로그램, 애플리캐이션 또는 연산을 실행할 수 있다. 제1 연산 그룹(CoG_1)은 제1 뉴럴 코어(100_1), 제2 뉴럴 코어(100_2) 및 제3 뉴럴 코어(100_3)를 포함하고, 제2 연산 그룹(CoG_2)은 제4 뉴럴 코어(100_4)를 포함할 수 있다. 제1 메모리(450_1)와 제2 메모리(450_2)는 서로 동일한 메모리일 수도 있고, 서로 다른 메모리일 수도 있다.
몇몇 실시예에 따르면, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여 제2 데이터 경로를 구성할 수 있다. 제2 데이터 경로는 제1 연산 그룹(CoG_1)에 대한 데이터 경로일 수 있다. 태스크 매니저(600)는 데이터가 제1 메모리(450_1)에서 제1 L0 메모리(120_1)로, 제1 L0 메모리(120_1)에서 제2 L0 메모리(120_2)로, 제2 L0 메모리(120_2)에서 제3 L0 메모리(120_3)까지 제공되는 제1 방향으로의 데이터 이동 경로와, 제3 L0 메모리(120_3)에서 제2 L0 메모리(120_2)로, 제2 L0 메모리(120_2)에서 제1 L0 메모리(120_1)로, 제1 L0 메모리(120_1)에서 제1 메모리(450_1)로 제공되는 제2 방향으로의 데이터 이동 경로를 구성함으로써, 제2 데이터 경로를 구성할 수 있다.
또한, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여 제3 데이터 경로를 구성할 수 있다. 제3 데이터 경로는 제2 연산 그룹(CoG_2)에 대한 데이터 경로일 수 있다. 태스크 매니저(600)는 데이터가 제2 메모리(450_2)에서 제4 L0 메모리(120_4)로 제공되는 제2 방향으로의 데이터 이동 경로와, 제4 L0 메모리(120_4)에서 다시 제2 메모리(450_2)로 제공되는 제1 방향으로의 데이터 이동 경로를 구성함으로써, 제3 데이터 경로를 구성할 수 있다.
제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4)가 제1 동작 주파수 내지 제2 동작 주파수에서 동작이 가능한 것을 가정하고, 제1 메모리(450_1)는 제3 동작 주파수 내지 제1 동작 주파수에서 동작하는 것을 가정한다. 또한, 제2 메모리(450_2)는 제3 동작 주파수 내지 제2 동작 주파수에서 동작이 가능한 것을 가정한다. 이때, 제2 동작 주파수는 제1 동작 주파수보다 크고, 제3 동작 주파수는 제1 동작 주파수보다 작을 수 있다. 이때, 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제4 뉴럴 코어(100_4), 제1 메모리(450_1) 및 제2 메모리(450_2)가 동작하는 주파수를 결정할 수 있다.
몇몇 실시예에 따르면, 제1 연산 그룹(CoG_1)은 최소 전력 사용 모드에서 동작하고, 제2 연산 그룹(CoG_2)은 최대 연산 속도 모드에서 동작할 수 있다. 이 경우, 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제3 뉴럴 코어(100_3)를 제1 동작 주파수에서 동작시키고, 제1 메모리(450_1)를 제3 동작 주파수에서 동작시킬 수 있다. 이때, 데이터 통신 모드 결정기(DCMD)는 제1 메모리(450_1)와 제1 뉴럴 코어(100_1)의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정하고, 제1 뉴럴 코어(100_1) 내지 제3 뉴럴 코어(100_3) 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
다만, 제1 뉴럴 코어(100_1) 내지 제3 뉴럴 코어(100_3)의 동작 주파수가 제1 동작 주파수로 서로 동일한 경우에도, 타이밍 이슈 등의 문제로 동기식 데이터 통신 모드에서 처리가 불가능할 수 있다. 이 경우, 데이터 통신 모드 결정기(DCMD)는 제1 뉴럴 코어(100_1) 내지 제3 뉴럴 코어(100_3)에서 타이밍 이슈가 발생된 뉴럴 코어들의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다.
한편, 데이터 통신 모드 결정기(DCMD)는 제4 뉴럴 코어(100_4)를 제2 동작 주파수에서 동작시키고, 제2 메모리(450_2)를 제2 동작 주파수에서 동작시킬 수 있다. 이 경우, 데이터 통신 모드 결정기(DCMD)는 제2 메모리(450_2)와 제4 뉴럴 코어(100_4)의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다.
다만, 몇몇 실시예에 따르면, 제4 뉴럴 코어(100_4) 및 제2 메모리(450_2)의 동작 주파수가 제2 동작 주파수로 서로 동일한 경우에도, 타이밍 이슈 등의 문제로 동기식 데이터 통신 모드에서 처리가 불가능할 수 있다. 이 경우, 데이터 통신 모드 결정기(DCMD)는 제4 뉴럴 코어(100_4) 및 제2 메모리(450_2)의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다.
도 31은 본 발명의 몇몇 실시예에 따른 뉴럴 프로세서에 포함된 뉴럴 코어와 메모리를 연결하는 데이터 라인의 대역폭이 조절가능한 경우를 설명하기 위한 도면이다. 설명의 편의를 위해, 전술한 내용과 동일하거나 유사한 설명은 생략하거나 간단히 설명한다.
도 27 및 도 31을 참조하면, 코어 어레이(CoA)는 제1 방향으로 데이터의 전송이 이루어지는 제1 데이터 라인(D_L1)과, 제2 방향으로 데이터의 전송이 이루어지는 제2 데이터 라인(D_L2)을 포함할 수 있다. 다시 말해서, 코어 어레이(CoA)는 양방향으로 데이터의 전송이 가능할 수 있다.
코어 어레이(CoA)는 복수의 뉴럴 코어(100)와, 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)을 포함할 수 있다.
복수의 뉴럴 코어(100)는 제1 데이터 라인(D_L1)을 통해 서로 직렬로 연결될 수 있다. 또한, 복수의 뉴럴 코어(100)는 제2 데이터 라인(D_L2)을 통해 서로 직렬로 연결될 수 있다. 다시 말해서, 복수의 뉴럴 코어(100)는 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)에 의해 서로 직렬로 연결되는 구조를 가질 수 있다.
제1 데이터 라인(D_L1)과 제2 데이터 라인(D_L2)은 각각 복수의 데이터 라인을 포함할 수 있다. 다시 말해서, 제1 데이터 라인(D_L1)은 제1 방향으로 데이터의 전송이 이루어지는 복수의 데이터 라인을 포함할 수 있다. 또한, 제2 데이터 라인(D_L2)은 제2 방향으로 데이터의 전송이 이루어지는 복수의 데이터 라인을 포함할 수 있다.
또한, 코어 어레이(CoA)는 제1 데이터 라인(D_L1)과 L0 메모리(120)를 연결하는 접속 라인과, 제2 데이터 라인(D_L2)과 L0 메모리(120)를 연결하는 접속 라인을 포함할 수 있다. 전술한 바와 같이, 제1 데이터 라인(D_L1)과 제2 데이터 라인(D_L2)은 각각 복수개의 데이터 라인을 포함하므로, 제1 데이터 라인(D_L1)과 L0 메모리(120)를 연결하는 접속 라인도 복수개로 구성될 수 있으며, 제2 데이터 라인(D_L2)과 L0 메모리(120)를 연결하는 접속 라인도 복수개로 구성될 수 있다.
몇몇 실시예에 따르면, 코어 어레이(CoA)는 소프트웨어 또는 펌웨어에 의해 온/오프의 제어가 가능한 컨트롤러블 포트(Ctrlb_port)를 포함할 수 있다. 컨트롤러블 포트(Ctrlb_port)는 제1 데이터 라인(D_L1), 제2 데이터 라인(D_L2) 및 접속 라인에 설치되어 데이터의 이동 경로를 설정할 수 있다.
몇몇 실시예에 따르면, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제1 데이터 라인(D_L1)에 포함된 복수의 데이터 라인 중 적어도 일부에 대해 온/오프 할 수 있다. 예를 들어, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제1 데이터 라인(D_L1)에 포함된 복수의 데이터 라인 중 일부를 턴 오프(turn off)할 수 있다. 다른 예를 들어, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제1 데이터 라인(D_L1)에 포함된 복수의 데이터 라인이 모두 턴 온(turn on) 되도록 할 수 있다.
이와 유사하게, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제2 데이터 라인(D_L2)에 포함된 복수의 데이터 라인 중 적어도 일부에 대해 온/오프 할 수 있다. 예를 들어, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제2 데이터 라인(D_L2)에 포함된 복수의 데이터 라인 중 일부를 턴 오프할 수 있다. 다른 예를 들어, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제2 데이터 라인(D_L2)에 포함된 복수의 데이터 라인이 모두 턴 온 되도록 할 수 있다.
뉴럴 코어(100)가 제1 동작 주파수 내지 제2 동작 주파수에서 동작이 가능하고, 메모리(450)가 제3 동작 주파수 내지 제2 동작 주파수에서 동작이 가능한 것을 가정한다. 이때, 제2 동작 주파수는 제1 동작 주파수보다 크고, 제3 동작 주파수는 제1 동작 주파수보다 작을 수 있다. 이때, 데이터 통신 모드 결정기(DCMD)는 뉴럴 코어(100) 및 메모리(450)가 동작하는 동작 주파수를 결정할 수 있다.
최소 전력 사용 모드에서, 데이터 통신 모드 결정기(DCMD)는 뉴럴 코어(100)의 동작 주파수를 제1 동작 주파수로 결정하고, 메모리(450)의 동작 주파수를 제3 동작 주파수로 결정할 수 있다. 이 경우, 데이터 통신 모드 결정기(DCMD)는 뉴럴 코어(100) 및 메모리(450)의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정할 수 있다. 이때, 메모리(450)와 뉴럴 코어(100)의 동작 주파수가 상대적으로 작은 상황에서, 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)에 포함된 복수의 데이터 라인을 모두 사용하는 것은 전력 낭비일 수 있다. 따라서, 태스크 매니저(600)는 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)에 포함된 데이터 라인 중 적어도 일부를 턴 오프할 수 있다.
한편, 최대 연산 속도 모드에서, 데이터 통신 모드 결정기(DCMD)는 뉴럴 코어(100)의 동작 주파수를 제2 동작 주파수로 결정하고, 메모리(450)의 동작 주파수를 제2 동작 주파수로 결정할 수 있다. 이 경우, 데이터 통신 모드 결정기(DCMD)는 데이터 통신 모드를 동기식 데이터 통신 모드로 결정할 수 있다. 물론, 이 경우에도 타이밍 이슈가 발생되는 경우 데이터 통신 모드 결정기(DCMD)는 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경할 수 있다. 이때, 태스크 매니저(600)는 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)에 포함된 모든 데이터 라인을 턴 온할 수 있다.
도 32는 본 발명의 몇몇 실시예에 따른 뉴럴 코어와 메모리가 로컬 인터커넥션으로 연결되는 경우를 설명하기 위한 도면이다. 설명의 편의를 위해, 전술한 내용과 동일하거나 유사한 설명은 생략하거나 간단히 설명한다.
도 27 및 도 32를 참조하면, 코어 어레이(CoA)는 제1 코어 어레이(CoA_1)와 제2 코어 어레이(CoA_2)를 포함할 수 있다. 제1 코어 어레이(CoA_1)는 제1 방향으로 데이터의 전송이 이루어지는 제1 데이터 라인(D_L1)을 포함할 수 있다. 또한, 제1 코어 어레이(CoA_1)는 제2 방향으로 데이터의 전송이 이루어지는 제2 데이터 라인(D_L2)을 포함할 수 있다. 다시 말해서, 제1 코어 어레이(CoA_1)는 양방향으로 데이터의 전송이 가능할 수 있다.
또한, 제2 코어 어레이(CoA_2)는 제1 방향으로 데이터의 전송이 이루어지는 제3 데이터 라인(D_L3)을 포함할 수 있다. 또한, 제2 코어 어레이(CoA_2)는 제2 방향으로 데이터의 전송이 이루어지는 제4 데이터 라인(D_L4)을 포함할 수 있다. 다시 말해서, 제2 코어 어레이(CoA_2)는 양방향으로 데이터의 전송이 가능할 수 있다.
데이터 통신 모드 결정기(DCMD)는 제1 코어 어레이(CoA_1), 제2 코어 어레이(CoA_2) 및 메모리(450)의 데이터 통신 모드를 결정할 수 있다. 메모리(450)는 로컬 인터커넥션(200)과 연결될 수 있다. 또한, 제1 코어 어레이(CoA_1)는 로컬 인터커넥션(200)과 연결될 수 있다. 또한, 제2 코어 어레이(CoA_2)는 로컬 인터커넥션(200)과 연결될 수 있다. 다시 말해서, 메모리(450)에서 출력된 데이터는 로컬 인터커넥션(200)을 통해, 제1 코어 어레이(CoA_1) 및/또는 제2 코어 어레이(CoA_2)에 제공될 수 있다. 또한, 제1 코어 어레이(CoA_1)에서 출력된 데이터는 로컬 인터커넥션(200)을 통해 메모리(450) 및/또는 제2 코어 어레이(CoA_2)에 제공될 수 있다. 또한, 제2 코어 어레이(CoA_2)에서 출력된 데이터는 로컬 인터커넥션(200)을 통해 메모리(450) 및/또는 제1 코어 어레이(CoA_1)에 제공될 수 있다.
로컬 인터커넥션(200)은 적어도 하나의 코어 어레이(CoA), 코어 글로벌(500) 및 태스크 매니저(600)를 서로 연결할 수 있다. 로컬 인터커넥션(200)은 적어도 하나의 코어 어레이(CoA), 메모리(450), 코어 글로벌(500) 및 태스크 매니저(600) 사이의 데이터가 이동하는 경로일 수 있다. 로컬 인터커넥션(200)은 도 3의 글로벌 인터커넥션(6000)과 연결되어 데이터를 전송할 수 있다.
즉, 뉴럴 프로세서(1000)는 메모리(450) 및 복수의 코어 어레이(CoA)를 포함할 수 있으며, 로컬 인터커넥션(200)을 통해 메모리(450) 및 코어 어레이(CoA) 사이의 데이터 이동이 발생될 수 있다. 또한, 복수의 코어 어레이(CoA) 사이의 데이터 이동 역시 로컬 인터커넥션(200)을 통해 수행될 수 있다.
몇몇 실시예에 따르면, 제1 데이터 라인(D_L1) 내지 제4 데이터 라인(D_L4) 각각은 복수개의 데이터 라인을 포함할 수 있다. 예를 들어, 제1 데이터 라인(D_L1)이 제1-1 데이터 라인과 제1-2 데이터 라인을 포함하는 경우를 가정하여 설명한다. 몇몇 실시예에 따르면, 태스크 매니저(600)는 데이터를 전송하기 위한 대역폭에 따라, 제1-1 데이터 라인과 제1-2 데이터 라인의 온/오프를 제어할 수 있다. 만약, 로컬 인터커넥션(200)의 대역폭이 제1-1 데이터 라인의 대역폭보다 큰 경우, 로컬 인터커넥션(200)에서 제1-1 데이터 라인으로 데이터가 제공되는 경우, 병목 현상(bottleneck)으로 인해 레이턴시(latency)가 증가될 수 있다. 따라서, 이 경우 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제1-1 데이터 라인과 제1-2 데이터 라인을 모두 턴 온 할 수 있다. 제1-1 데이터 라인과 제1-2 데이터 라인이 모두 턴 온되면, 로컬 인터커넥션(200)에서 발생되는 병목 현상은 최소화될 수 있고, 이에 따라 레이턴시가 감소할 수 있다.
한편, 로컬 인터커넥션(200)의 대역폭이 제1-1 데이터 라인의 대역폭보다 작은 경우, 로컬 인터커넥션(200)에서 제1-1 데이터 라인으로 데이터가 제공되더라도, 병목 현상은 발생하지 않을 수 있다. 이 경우, 태스크 매니저(600)는 컨트롤러블 포트(Ctrlb_port)를 제어하여, 제1-1 데이터 라인을 턴 온 하고, 제1-2 데이터 라인을 턴 오프 할 수 있다. 이를 통해, 레이턴시에는 영향이 없으면서, 뉴럴 프로세서(1000)에서 발생되는 전력 소모는 최소화할 수 있으므로, 효율이 극대화될 수 있다.
다시 말해서, 태스크 매니저(600)는 로컬 인터커넥션(200)의 대역폭에 따라, 제1 데이터 라인(D_L1) 및 제2 데이터 라인(D_L2)에 포함된 복수의 데이터 라인 중 적어도 일부를 제어할 수 있다. 이를 통해, 뉴럴 프로세서(1000)의 전력 및 레이턴시 측면에서의 효율을 극대화할 수 있다.
도 33은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치가 수행하는 딥 러닝 연산을 설명하기 위한 개념도이다.
도 33을 참조하면, 인공신경망 모델(40000)은, 기계학습 모델의 일 예로서, 기계학습(Machine Learning) 기술과 인지과학에서, 생물학적 신경망의 구조에 기초하여 구현된 통계학적 학습 알고리즘 또는 그 알고리즘을 실행하는 구조이다.
인공신경망 모델(40000)은, 생물학적 신경망에서와 같이 시냅스의 결합으로 네트워크를 형성한 인공 뉴런인 노드(Node)들이 시냅스의 웨이트를 반복적으로 조정하여, 특정 입력에 대응한 올바른 출력과 추론된 출력 사이의 오차가 감소되도록 학습함으로써, 문제 해결 능력을 가지는 기계학습 모델을 나타낼 수 있다. 예를 들어, 인공신경망 모델(40000)은 기계 학습, 딥러닝 등의 인공지능 학습법에 사용되는 임의의 확률 모델, 뉴럴 네트워크 모델 등을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 이러한 인공신경망 모델(40000)의 형태를 구현하여 연산을 수행할 수 있다. 예를 들어, 인공신경망 모델(40000)은 입력 영상을 수신하고, 입력 영상에 포함된 대상의 적어도 일부에 대한 정보를 출력할 수 있다.
인공신경망 모델(40000)은 다층의 노드들과 이들 사이의 연결로 구성된 다층 퍼셉트론(MLP: multilayer perceptron)으로 구현된다. 본 실시예에 따른 인공신경망 모델(40000)은 MLP를 포함하는 다양한 인공신경망 모델 구조들 중의 하나를 이용하여 구현될 수 있다. 도 33에 도시된 바와 같이, 인공신경망 모델(40000)은, 외부로부터 입력 신호 또는 데이터(40100)를 수신하는 입력층(41000), 입력 데이터에 대응한 출력 신호 또는 데이터(40200)를 출력하는 출력층(44000), 입력층(41000)과 출력층(44000) 사이에 위치하며 입력층(41000)으로부터 신호를 받아 특성을 추출하여 출력층(44000)으로 전달하는 n개(여기서, n은 양의 정수)의 은닉층(42000 내지 43000)으로 구성된다. 여기서, 출력층(44000)은 은닉층(42000 내지 43000)으로부터 신호를 받아 외부로 출력한다.
인공신경망 모델(40000)의 학습 방법에는, 교사 신호(정답)의 입력에 의해서 문제의 해결에 최적화되도록 학습하는 지도 학습(Supervised Learning) 방법과, 교사 신호를 필요로 하지 않는 비지도 학습(Unsupervised Learning) 방법이 있다.
뉴럴 프로세싱 장치는 인공신경망 모델(40000)을 학습시키기 위한 학습 데이터를 시뮬레이션을 통해 직접 생성할 수 있다. 이와 같이, 인공신경망 모델(40000)의 입력층(41000)과 출력층(44000)에 복수의 입력변수와 대응되는 복수의 출력변수가 각각 매칭되고, 입력층(41000), 은닉층(42000 내지 43000) 및 출력층(44000)에 포함된 노드들 사이의 시냅스 값이 조정됨으로써, 특정 입력에 대응한 올바른 출력이 추출될 수 있도록 학습될 수 있다. 이러한 학습 과정을 통해, 인공신경망 모델(40000)의 입력변수에 숨겨져 있는 특성을 파악할 수 있고, 입력변수에 기초하여 계산된 출력변수와 목표 출력 간의 오차가 줄어들도록 인공신경망 모델(40000)의 노드들 사이의 시냅스 값(또는 웨이트)을 조정할 수 있다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 칩 설계 및 생산시의 데이터 통신 모드 결정 방법을 설명하기 위한 도면이다. 설명의 편의를 위해 전술한 내용과 동일하거나 유사한 내용은 생략하거나 간단히 설명한다.
몇몇 실시예에 따르면, 데이터 통신 모드 결정기(DCMD)를 포함하는 반도체 칩을 설계한다(S100). 이어서 설계된 반도체 칩에 대한 검증을 수행한다(S200). 설계된 반도체 칩을 검증하는 단계는 시뮬레이션, 각종 툴 및 FPGA 등을 통해, 설계한 반도체 칩이 정상적으로 동작하는지 확인하는 단계와 설계된 반도체 칩이 물리적으로 구현이 가능한지 확인하는 단계를 포함할 수 있다.
이어서, 설계된 반도체 칩의 검증 결과에 따라 데이터 통신 모드를 결정한다(S300). 즉, 설계된 반도체 칩 내에 포함된 적어도 일부의 블록이 동기식 데이터 통신이 가능한 경우, 데이터 통신 모드 결정기(DCMD)를 이용하여, 설계된 반도체 칩 내에 포함된 적어도 일부의 블록을 동기식 데이터 통신 모드로 결정할 수 있다. 한편, 설계된 반도체 칩 내에 포함된 일부 블록이 동기식 데이터 통신 모드가 불가능한 경우, 데이터 통신 모드 결정기(DCMD)를 이용하여 일부 블록에 대해 비동기식 데이터 통신 모드로 결정할 수 있다.
이어서, 설계에 따라 블록을 배치하고, 블록 간 데이터 통신 모드를 결정하여 반도체 칩을 생산한다(S400). 이후, 생산된 반도체 칩을 검증한다(S500). 생산된 반도체 칩을 검증하는 단계는 생산된 반도체 칩에 타이밍 이슈가 발생하는지 여부를 테스트하는 단계를 포함할 수 있다. 생산된 반도체 칩의 검증 결과에 따라 블록별 데이터 통신 모드를 변경한다(S120). 예를 들어, 블록 간의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정한 블록들 중 반도체 칩 테스트 결과 패스(pass)인 경우, 즉 별다른 이슈가 발생되지 않은 블록들은 데이터 통신 모드를 동기식 데이터 통신 모드를 유지한다. 반면, 블록 간의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정한 블록들 중 반도체 칩 테스트 결과 페일(fail)인 경우, 즉 타이밍 이슈가 발생되는 블록들은 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경한다.
몇몇 실시예에 따른 반도체 칩 설계 및 생산시의 데이터 통신 모드 결정 방법은, 최적의 반도체 칩을 설계하는데 도움이 될 수 있다. 예를 들어, 반도체 칩을 초소형으로 설계할 필요가 있는 경우, 칩 설계자는 먼저 블록을 최대한 촘촘하게 배치하고, 블록들 간의 타이밍 이슈는 데이터 통신 모드 결정기(DCMD)를 이용하여 해결할 수 있다. 다른 예를 들어, 이미 생산된 상용 블록을 여러 개 조합하여, 새로운 스펙의 반도체 칩을 생산할 필요가 있는 경우, 칩 설계자는 상용 블록의 배치를 조절하여 상용 블록 간의 타이밍 이슈를 최대한 줄인 후, 더 이상 조절이 불가능한 경우에만 선택적으로 데이터 통신 모드 결정기(DCMD)를 이용하여 타이밍 이슈가 발생되는 블록 간의 데이터 통신 모드를 비동기식으로 결정하여, 최소의 노력과 비용으로 반도체 칩을 설계할 수 있다.
또한, 몇몇 실시예에 따른 데이터 통신 모드 결정기(DCMD)를 포함하는 제1 뉴럴 프로세싱 장치(1)는 사용에 의해 열화가 발생되어 블록간 타이밍 이슈가 발생되더라도, 타이밍 이슈가 발생된 블록들에 대해 쉽게 데이터 통신 모드를 비동기식으로 변경할 수 있어, 제1 뉴럴 프로세싱 장치(1)의 수명을 대폭 늘릴 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 동작 주파수에서 동작하는 제1 블록;
    상기 제1 블록과 연결되고, 상기 제1 동작 주파수에서 동작하는 제2 블록;
    상기 제2 블록과 연결되고, 상기 제1 동작 주파수에서 동작하는 제3 블록; 및
    상기 제1 블록 내지 상기 제3 블록과 각각 연결되어 상기 제1 블록 내지 상기 제3 블록 사이의 데이터 통신을 제어하고, 상기 제1 블록 내지 상기 제3 블록 사이의 데이터 통신 모드를 결정하는 데이터 통신 모드 결정기를 포함하고,
    상기 데이터 통신 모드 결정기는 상기 제1 블록과 상기 제2 블록 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정하고, 상기 제2 블록과 상기 제3 블록 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정하고,
    상기 데이터 통신 모드 결정기는 상기 제2 블록과 상기 제3 블록 사이의 데이터 통신에 클록 스큐(clock skew)가 발생된 경우, 상기 제1 블록과 상기 제2 블록 사이의 데이터 통신 모드는 동기식 데이터 통신 모드로 유지하고, 상기 제2 블록과 상기 제3 블록 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경하는,
    뉴럴 프로세싱 장치.
  2. 제1 항에 있어서,
    데이터 통신 모드 결정기는 상기 제1 블록이 상기 제1 동작 주파수와 다른 동작 주파수에서 동작되도록 제어 가능하고, 상기 제2 블록이 상기 제1 동작 주파수와 다른 동작 주파수에서 동작되도록 제어 가능하고, 상기 제3 블록이 상기 제1 동작 주파수와 다른 동작 주파수에서 동작되도록 제어 가능한,
    뉴럴 프로세싱 장치.
  3. 제2 항에 있어서,
    상기 데이터 통신 모드 결정기는 상기 제1 블록이 상기 제1 동작 주파수와 다른 제2 동작 주파수에서 동작하도록 제어하고, 상기 제1 블록과 상기 제2 블록 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경하는,
    뉴럴 프로세싱 장치.
  4. 제3 항에 있어서,
    상기 데이터 통신 모드 결정기는 상기 제2 블록이 상기 제2 동작 주파수에서 동작하도록 더 제어하고, 상기 제1 블록과 상기 제2 블록 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 변경하고, 상기 제1 블록과 상기 제2 블록 사이의 데이터 통신 모드가 동기식 데이터 통신 모드로 변경된 후, 상기 제1 블록과 상기 제2 블록 사이의 데이터 통신에 클록 스큐가 발생된 경우, 상기 데이터 통신 모드 결정기는 상기 제1 블록과 상기 제2 블록 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경하는,
    뉴럴 프로세싱 장치.
  5. 제1 항에 있어서,
    상기 제1 블록과 상기 제2 블록 사이의 데이터 통신에 클록 스큐가 발생된 경우, 상기 데이터 통신 모드 결정기는 상기 제1 블록과 상기 제2 블록 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경하는,
    뉴럴 프로세싱 장치.
  6. 제1 항에 있어서,
    상기 데이터 통신 모드 결정기를 제어하는 커맨드 프로세서를 더 포함하는,
    뉴럴 프로세싱 장치.
  7. 제1 항에 있어서,
    상기 제1 블록 및 상기 제2 블록 각각은 뉴럴 코어 및 메모리 중 어느 하나인,
    뉴럴 프로세싱 장치.
  8. 제1 동작 주파수에서 동작하는 제1 뉴럴 코어;
    상기 제1 뉴럴 코어와 연결되고, 상기 제1 동작 주파수에서 동작하는 제2 뉴럴 코어;
    상기 제1 동작 주파수와 다른 제2 동작 주파수에서 동작하고, 상기 제1 뉴럴 코어와 연결되는 제1 메모리;
    상기 제1 뉴럴 코어, 상기 제2 뉴럴 코어 및 상기 제1 메모리 사이의 데이터 통신 경로를 구성하는 태스크 매니저; 및
    상기 제1 뉴럴 코어, 상기 제2 뉴럴 코어 및 상기 제1 메모리와 각각 연결되고, 상기 제1 뉴럴 코어, 상기 제2 뉴럴 코어 및 상기 제1 메모리 간의 데이터 통신을 제어하고, 상기 제1 뉴럴 코어, 상기 제2 뉴럴 코어 및 상기 제1 메모리 간의 데이터 통신 모드를 결정하는 데이터 통신 모드 결정기를 포함하고,
    상기 데이터 통신 모드 결정기는 상기 제1 뉴럴 코어 및 상기 제2 뉴럴 코어 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정하고, 상기 제1 뉴럴 코어 및 상기 제1 메모리 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정하는,
    뉴럴 프로세서.
  9. 제8 항에 있어서,
    최대 연산 속도 모드에서,
    상기 데이터 통신 모드 결정기는, 상기 제1 뉴럴 코어 및 상기 제2 뉴럴 코어 각각을 상기 제1 동작 주파수보다 큰 제3 동작 주파수에서 동작하도록 제어하는,
    뉴럴 프로세서.
  10. 제9 항에 있어서,
    상기 최대 연산 속도 모드에서,
    상기 데이터 통신 모드 결정기는, 상기 제1 메모리를 상기 제3 동작 주파수에서 동작하도록 제어하고, 상기 제1 뉴럴 코어와 상기 제1 메모리 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 변경하는,
    뉴럴 프로세서.
  11. 제10 항에 있어서,
    상기 제3 동작 주파수로 동작하는 상기 제1 뉴럴 코어와, 상기 제3 동작 주파수로 동작하는 상기 제1 메모리 사이의 데이터 통신에 클록 스큐(clock skew)가 발생된 경우, 상기 데이터 통신 모드 결정기는, 상기 제1 뉴럴 코어와 상기 제1 메모리 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경하는,
    뉴럴 프로세서.
  12. 제8 항에 있어서,
    최소 전력 사용 모드에서,
    상기 데이터 통신 모드 결정기는, 상기 제1 뉴럴 코어 및 상기 제2 뉴럴 코어 각각을 상기 제1 동작 주파수보다 작은 제4 동작 주파수에서 동작하도록 제어하는,
    뉴럴 프로세서.
  13. 제12 항에 있어서,
    상기 최소 전력 사용 모드에서,
    상기 데이터 통신 모드 결정기는, 상기 제1 메모리를 상기 제4 동작 주파수에서 동작하도록 제어하고, 상기 제1 뉴럴 코어와 상기 제1 메모리 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 변경하는,
    뉴럴 프로세서.
  14. 제13 항에 있어서,
    상기 제4 동작 주파수로 동작하는 상기 제1 뉴럴 코어와, 상기 제4 동작 주파수로 동작하는 상기 제1 메모리 사이의 데이터 통신에 클록 스큐가 발생된 경우, 상기 데이터 통신 모드 결정기는, 상기 제1 뉴럴 코어와 상기 제1 메모리 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경하는,
    뉴럴 프로세서.
  15. 제8 항에 있어서,
    상기 제1 뉴럴 코어와 상기 제2 뉴럴 코어를 직렬 연결하고, 제1 방향으로 데이터가 전송되는 제1 데이터 라인;
    상기 제1 뉴럴 코어와 상기 제2 뉴럴 코어를 직렬 연결하고, 상기 제1 방향과 반대 방향인 제2 방향으로 데이터가 전송되는 제2 데이터 라인; 및
    상기 제2 뉴럴 코어와 연결되고, 상기 제1 동작 주파수에서 동작하는 제2 메모리를 더 포함하고,
    상기 태스크 매니저는 상기 제1 데이터 라인 및 상기 제2 데이터 라인을 제어하여, 상기 제1 뉴럴 코어, 상기 제2 뉴럴 코어, 상기 제1 메모리 및 상기 제2 메모리 사이의 데이터 경로를 구성하고,
    상기 데이터 통신 모드 결정기는 상기 제2 뉴럴 코어와 상기 제2 메모리 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정하는,
    뉴럴 프로세서.
  16. 제15 항에 있어서,
    상기 데이터 통신 모드 결정기는 상기 제2 뉴럴 코어와 상기 제2 메모리 사이의 데이터 통신에 클록 스큐가 발생한 경우, 상기 제2 뉴럴 코어와 상기 제2 메모리 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경하는,
    뉴럴 프로세서.
  17. 제16 항에 있어서,
    상기 태스크 매니저는,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인을 제어하여, 상기 제1 메모리에서 상기 제1 뉴럴 코어로 상기 제1 방향으로 데이터가 제공되고, 상기 제1 뉴럴 코어에서 상기 제1 메모리로 상기 제2 방향으로 데이터가 제공되는 제1 데이터 경로를 구성하고,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인을 제어하여, 상기 제2 메모리에서 상기 제2 뉴럴 코어로 상기 제2 방향으로 데이터가 제공되고, 상기 제2 뉴럴 코어에서 상기 제2 메모리로 상기 제1 방향으로 데이터가 제공되는 제2 데이터 경로를 구성하는,
    뉴럴 프로세서.
  18. 제8 항에 있어서,
    상기 데이터 통신 모드 결정기는 상기 제1 뉴럴 코어와 상기 제2 뉴럴 코어 사이의 데이터 통신에 클록 스큐가 발생된 경우, 상기 제1 뉴럴 코어와 상기 제2 뉴럴 코어 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경하는,
    뉴럴 프로세서.
  19. 데이터 통신을 수행하는 제1 블록, 제2 블록 및 제3 블록을 포함하는 뉴럴 프로세싱 장치에서 수행되는 데이터 통신 모드 결정 방법으로서,
    상기 제1 블록이 제1 동작 주파수에서 동작하도록 제어하는 단계;
    상기 제1 블록과 연결된 상기 제2 블록이 상기 제1 동작 주파수에서 동작하도록 제어하는 단계;
    상기 제2 블록과 연결된 상기 제3 블록이 상기 제1 동작 주파수와 다른 제2 동작 주파수에서 동작하도록 제어하는 단계;
    상기 제1 블록과 상기 제2 블록 사이의 데이터 통신 모드를 동기식 데이터 통신 모드로 결정하는 단계; 및
    상기 제2 블록과 상기 제3 블록 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 결정하는 단계를 포함하는,
    뉴럴 프로세싱 장치의 데이터 통신 모드 결정 방법.
  20. 제19 항에 있어서,
    상기 제1 블록과 상기 제2 블록 사이의 데이터 통신에 클록 스큐(clock skew)가 발생된 경우, 상기 제1 블록과 상기 제2 블록 사이의 데이터 통신 모드를 비동기식 데이터 통신 모드로 변경하는 단계를 더 포함하는,
    뉴럴 프로세싱 장치의 데이터 통신 모드 결정 방법.
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