KR20230102226A - 뉴럴 프로세싱 장치 및 그의 트랜잭션 트래킹 방법 - Google Patents

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KR20230102226A
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신원규
봉경렬
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리벨리온 주식회사
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Abstract

본 발명은 뉴럴 프로세싱 장치 및 그의 트랜잭션 트래킹 방법을 개시한다. 상기 뉴럴 프로세싱 장치는, 제1 및 제2 뉴럴 코어, 상기 제1 및 제2 뉴럴 코어가 서로 공유하는 공유 메모리 및 상기 제1 및 제2 뉴럴 코어의 상기 공유 메모리에 대한 메모리 접근 리퀘스트를 수신하여 커미팅 또는 버퍼링을 수행하는 PHTM(Programmable Hardware Transactional Memory)을 포함한다.

Description

뉴럴 프로세싱 장치 및 그의 트랜잭션 트래킹 방법{Neural processing device and Method for transaction tracking thereof}
본 발명은 뉴럴 프로세싱 장치 및 그의 트랜잭션 트래킹 방법에 관한 것이다. 구체적으로, 본 발명은 PHTM(Programmable Hardware Transactional Memory)을 이용하여 트랜잭션 트래킹을 수행하는 뉴럴 프로세싱 장치 및 그의 트랜잭션 트래킹 방법에 관한 것이다.
지난 몇년간, 인공지능(Artificial Intelligence) 기술은 4차 산업혁명의 핵심 기술로 전세계적으로 가장 유망한 기술로 거론되고 있다. 이러한 인공지능 기술의 가장 큰 문제는 컴퓨팅 성능이다. 인간의 학습능력과 추론능력, 지각능력, 자연언어의 이행능력 등을 실현해내는 인공지능 기술은 많은 데이터를 빠르게 처리하는 것이 가장 중요하다.
초기 인공지능의 딥러닝 학습과 추론에는 기성 컴퓨터의 중앙처리장치(CPU; Central processing unit)나 그래픽처리장치(GPU; Graphics Processing Unit)가 쓰였지만, 높은 워크 로드를 가지는 딥러닝 학습 및 추론의 작업에는 한계가 있어 구조적으로 딥러닝 작업에 특화된 신경망 처리 장치(NPU; Neural Processing Unit)가 각광받고 있다.
이러한 신경망 처리 장치는 내부에 많은 수의 프로세싱 유닛과 코어를 포함하고 있고, 이러한 모듈들의 동기화는 작업의 디펜던시(dependency)에 따라 명확하게 처리되어야 하는 부분이다. 기존의 처리 장치들은 중앙에서 제어 프로세서(Control processor 또는 Centralized Controller)가 이러한 동기화 신호를 제어하고 순서에 따른 동작을 관리하였다.
그러나, 이러한 방식은 신경망 처리 장치에서 더더욱 많은 프로세싱 유닛 및 코어를 포함하게 되면서 동기화 처리에 많은 레이턴시(latency)가 발생하고 제어 프로세서의 오버헤드가 높아질 수 있다.
이와 달리, 제어 프로세서가 아닌 완전히 소프트웨어적으로 관리하는 방식도 사용될 수 있다. 이 경우는 디펜던시에 따라서 동기화가 완료되기 전까지 각각의 프로세싱 유닛과 코어의 작업의 딜레이가 발생할 수 있다.
등록특허공보 제10-2258566호
본 발명의 과제는, 적절하게 프로그래밍된 하드웨어 트랜잭셔널 메모리를 포함하여 효율적으로 동기화를 관리하는 뉴럴 프로세싱 장치를 제공하는 것이다.
또한, 본 발명의 다른 과제는, 적절하게 프로그래밍된 하드웨어 트랜잭셔널 메모리를 포함하여 효율적으로 동기화를 관리하는 뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법을 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치는 제1 및 제2 뉴럴 코어, 상기 제1 및 제2 뉴럴 코어가 서로 공유하는 공유 메모리 및 상기 제1 및 제2 뉴럴 코어의 상기 공유 메모리에 대한 메모리 접근 리퀘스트를 수신하여 커미팅 또는 버퍼링을 수행하는 PHTM(Programmable Hardware Transactional Memory)을 포함한다.
또한, 상기 제1 및 제2 뉴럴 코어와 다른 제3 및 제4 뉴럴 코어를 더 포함하고, 상기 제1 및 제2 뉴럴 코어는 제1 세트에 포함되고, 상기 제3 및 제4 뉴럴 코어는 제2 세트에 포함되고, 상기 PHTM은, 상기 제1 세트로부터 제1 메모리 접근 리퀘스트를 수신하는 제1 PHTM와, 상기 제2 세트로부터 제2 메모리 접근 리퀘스트를 수신하는 제2 PHTM를 포함할 수 있다.
또한, 상기 PHTM은, 상기 제1 및 제2 세트로부터 제3 메모리 접근 리퀘스트를 수신하는 제3 PHTM를 포함할 수 있다.
또한, 상기 제1 및 제2 세트로부터 동기화 신호를 전달하는 L2 싱크 패스를 더 포함할 수 있다.
또한, 상기 L2 싱크 패스는 상기 제1 내지 제4 뉴럴 코어 사이의 다대다 연결을 수행할 수 있다.
또한, 상기 L2 싱크 패스는 상기 제2 내지 제4 뉴럴 코어 사이의 일대일 연결을 수행할 수 있다.
또한, 상기 L2 싱크 패스는 링형 인터커넥션일 수 있다.
또한, 상기 PHTM은, 상기 메모리 접근 리퀘스트에 따라서 커미팅 또는 버퍼링이 수행되는 트랜잭션 영역과, 상기 메모리 접근 리퀘스트에 대한 트래킹을 수행하지 않는 논 트랜잭션 영역을 포함할 수 있다.
또한, 상기 트랜잭션 영역은, 서로 다른 주소를 가지는 제1 및 제2 트랜잭션 영역을 포함할 수 있다.
또한, 상기 제1 트랜잭션 영역의 크기와 상기 제2 트랜잭션 영역의 크기는 서로 다를 수 있다.
또한, 상기 제1 트랜잭션 영역은, 제1 그룹에 해당하는 리퀘스트에 대응하는 제1 그룹 영역과, 상기 제1 그룹과 다른 제2 그룹에 해당하는 리퀘스트에 대응하는 제2 그룹 영역과, 상기 제1 그룹 및 상기 제2 그룹의 리퀘스트의 설정된 횟수를 기록하는 PAS를 포함할 수 있다.
또한, 상기 제1 그룹 영역은, 리드 리퀘스트를 수신하는 리드 리퀘스트 버퍼와, 라이트 리퀘스트를 수신하는 라이트 리퀘스트 버퍼와, 데이터를 수신하는 데이터 버퍼를 포함할 수 있다.
또한, 상기 PHTM은 상기 제1 그룹에 해당하는 메모리 접근 리퀘스트 및 상기 제2 그룹에 해당하는 메모리 접근 리퀘스트를 순차적으로 처리할 수 있다.
또한, 상기 PAS는 상기 제1 그룹의 처리할 라이트 리퀘스트의 숫자인 제1 라이트 넘버와, 상기 제1 그룹의 처리할 리드 리퀘스트의 숫자인 제1 리드 넘버를 기록하고, 상기 PHTM은 제1 그룹의 리드 리퀘스트가 수신될 때, 수신된 상기 라이트 리퀘스트의 숫자가 상기 제1 라이트 넘버보다 작은 경우, 상기 리드 리퀘스트를 버퍼링하고, 수신된 상기 라이트 리퀘스트의 숫자가 상기 제1 라이트 넘버보다 크거나 같은 경우, 상기 리드 리퀘스트를 커미팅할 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치는 제1 및 제2 뉴럴 코어, 상기 제1 및 제2 뉴럴 코어가 서로 공유하는 공유 메모리 및 상기 제1 및 제2 뉴럴 코어의 상기 공유 메모리에 대한 메모리 접근 리퀘스트를 수신하는 PHTM를 포함하되, 상기 메모리 접근 리퀘스트는 미리 설정된 제1 그룹 및 제2 그룹을 포함하고, 상기 PHTM는 제1 및 제2 라이트 넘버와, 제1 및 제2 리드 넘버를 포함하고, 상기 제1 라이트 넘버는 상기 제1 그룹의 처리할 라이트 리퀘스트의 수이고, 상기 제1 리드 넘버는 상기 제1 그룹의 처리할 리드 리퀘스트의 수이고, 상기 제2 라이트 넘버는 상기 제2 그룹의 처리할 라이트 리퀘스트의 수이고, 상기 제2 리드 넘버는 상기 제2 그룹의 처리할 리드 리퀘스트의 수이고, 상기 PHTM은 상기 제1 및 제2 라이트 넘버와 상기 제1 및 제2 리드 넘버에 따라서 그룹별로 메모리 접근 리퀘스트를 순차적으로 처리한다.
또한, 상기 PHTM은, 상기 제1 그룹의 라이트 리퀘스트가 상기 제1 라이트 넘버보다 적게 온 경우, 상기 제1 그룹의 리드 리퀘스트가 수신되면 버퍼링을 수행하고, 상기 제1 그룹의 라이트 리퀘스트가 상기 제1 라이트 넘버와 동일해지면, 버퍼링된 상기 제1 리드 리퀘스트를 처리할 수 있다.
또한, 상기 PHTM은, 상기 제1 그룹의 라이트 리퀘스트의 수신 숫자가 상기 제1 라이트 넘버와 동일하거나 큰 경우, 상기 제1 리드 리퀘스트가 수신되면 커미팅을 수행할 수 있다.
또한, 상기 PHTM은, 상기 메모리 접근 리퀘스트를 처리하는 트랜잭션 영역과, 상기 메모리 접근 리퀘스트를 처리하지 않는 논 트랜잭션 영역을 포함할 수 있다.
또한, 상기 트랜잭션 영역은 제1 및 제2 트랜잭션 영역을 포함할 수 있다.
또한, 상기 제1 및 제2 뉴럴 코어를 포함하는 제1 뉴럴 프로세서와, 상기 제1 뉴럴 프로세서와 다른 제2 뉴럴 프로세서를 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법은 PHTM을 포함하는 뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법에 있어서, 그룹별 라이트 넘버 및 리드 넘버를 수신하고, 제1 그룹의 라이트 리퀘스트를 수신하고, 상기 제1 그룹의 라이트 리퀘스트를 커미팅하고, 상기 제1 그룹의 리드 리퀘스트를 수신하고, 상기 제1 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 크거나 같은 지 판단하고, 상기 제1 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 크거나 같으면, 상기 리드 리퀘스트를 커미팅하는 것을 포함한다.
또한, 상기 제1 그룹의 라이트 리퀘스트를 커미팅하는 것은, 상기 라이트 넘버가 수신된 상기 리퀘스트의 수보다 크거나 같은 지를 판단하고, 상기 라이트 넘버가 수신된 상기 리퀘스트의 수보다 크거나 같은 경우, 상기 라이트 리퀘스트를 커미팅하는 것을 포함할 수 있다.
또한, 상기 제1 그룹의 라이트 리퀘스트를 커미팅하는 것은, 상기 제1 라이트 넘버가 수신된 상기 리퀘스트의 수보다 작은 경우, 상기 라이트 리퀘스트를 버퍼링하는 것을 포함할 수 있다.
또한, 상기 제1 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 크거나 같으면, 상기 리드 리퀘스트를 커미팅하는 것을 포함할 수 있다.
또한, 상기 제1 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 작으면, 상기 리드 리퀘스트를 버퍼링하는 것을 포함할 수 있다.
또한, 제2 그룹의 라이트 리퀘스트를 수신하고, 상기 제2 그룹의 라이트 리퀘스트를 커미팅하고, 상기 제2 그룹의 리드 리퀘스트를 수신하고, 상기 제2 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 크거나 같은 지 판단하고, 상기 제2 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 크거나 같으면, 상기 리드 리퀘스트를 커미팅하는 것을 포함할 수 있다.
또한, 상기 뉴럴 프로세싱 장치는, 제1 및 제2 뉴럴 코어와, 상기 제1 및 제2 뉴럴 코어가 공유하는 공유 메모리를 포함하고, 상기 라이트 리퀘스트를 커미팅하는 것은, 상기 PHTM이 상기 공유 메모리에 데이터를 라이트하는 것을 포함할 수 있다.
또한, 상기 뉴럴 프로세싱 장치는, 제3 및 제4 뉴럴 코어를 더 포함하고, 상기 PHTM은 상기 제1 및 제2 뉴럴 코어와 연결되는 제1 PHTM과, 상기 제3 및 제4 뉴럴 코어와 연결되는 제2 PHTM을 포함할 수 있다.
또한, 상기 PHTM은 상기 제1 및 제3 뉴럴 코어를 연결하는 제3 PHTM을 더 포함할 수 있다.
또한, 상기 뉴럴 프로세싱 장치는, L2 싱크 패스를 더 포함하고, 상기 L2 싱크를 통해서 상기 제1 내지 제4 뉴럴 코어의 동기화 신호를 전송하는 것을 더 포함할 수 있다.
또한, 상기 L2 싱크 패스는 링형 인터커넥션이고, 상기 L2 싱크를 통해서 동기화 신호를 전송하는 것은, 상기 제1 내지 제4 뉴럴 코어가 각각 인접한 1개의 코어에게만 상기 동기화 신호를 전송하는 것을 포함할 수 있다.
본 발명의 뉴럴 프로세싱 장치 및 그의 트랜잭션 트래킹 방법은, 메모리 접근 리퀘스트를 하드웨어가 직접 관리하여 뉴럴 코어들의 동기화 대기 시간을 최소화할 수 있다.
또한, 트랜잭션 영역을 설정하고, 그룹핑을 이용하여 하드웨어 복잡성을 최소화하면서 어보팅 없는 리퀘스트 처리를 통해서 장치의 성능을 향상시킬 수 있다.
상술한 내용과 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 뉴럴 프로세싱 장치를 세부적으로 설명하기 위한 블록도이다.
도 3은 도 2의 뉴럴 코어 SoC를 세부적으로 설명하기 위한 블록도이다.
도 4는 도 3의 글로벌 인터커넥션을 세부적으로 설명하기 위한 구조도이다.
도 5는 도 3의 뉴럴 프로세서를 세부적으로 설명하기 위한 블록도이다.
도 6은 도 5의 뉴럴 코어를 세부적으로 설명하기 위한 블록도이다.
도 7은 도 6의 LSU를 세부적으로 설명하기 위한 블록도이다.
도 8은 도 6의 프로세싱 유닛을 세부적으로 설명하기 위한 블록도이다.
도 9는 도 6의 로컬 메모리를 세부적으로 설명하기 위한 블록도이다.
도 10은 도 9의 로컬 메모리 뱅크를 세부적으로 설명하기 위한 블록도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템의 메모리 재구성을 설명하기 위한 블록도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템의 메모리 재구성의 예시를 나타낸 블록도이다.
도 13은 도 11의 A부분을 확대한 블록도이다.
도 14는 도 13의 제1 뱅크를 세부적으로 설명하기 위한 도면이다.
도 15는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 텐서 타일링 방식에 따른 작업 할당을 설명하기 위한 개념도이다.
도 16은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 뉴럴 코어 및 PHTM의 동작을 설명하기 위한 블록도이다.
도 17은 도 16의 PHTM의 내부 구조를 세부적으로 설명하기 위한 도면이다.
도 18은 도 16의 PHTM의 구조 및 동작 방식을 설명하기 위한 블록도이다.
도 19는 도 18의 제1 트랜잭션 영역을 세부적으로 설명하기 위한 블록도이다.
도 20은 도 16의 PHTM의 메모리 접근 리퀘스트 처리 순서를 설명하기 위한 도면이다.
도 21은 도 16의 PHTM의 메모리 접근 리퀘스트 처리 순서를 설명하기 위한 도면이다.
도 22는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 뉴럴 코어 및 PHTM의 동작을 설명하기 위한 블록도이다.
도 23은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세서를 세부적으로 설명하기 위한 블록도이다.
도 24는 도 23의 뉴럴 코어 및 PHTM의 동작을 설명하기 위한 블록도이다.
도 25는 도 24의 제1 L2 싱크 패스의 동작을 설명하기 위한 타임 다이어그램이다.
도 26은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 뉴럴 코어 및 PHTM의 동작을 설명하기 위한 블록도이다.
도 27은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법을 설명하기 위한 순서도이다.
도 28은 도 27의 라이트 리퀘스트 커미팅 단계를 세부적으로 설명하기 위한 순서도이다.
도 29는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 소프트웨어 계층 구조를 설명하기 위한 블록도이다.
도 30은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치가 수행하는 딥 러닝 연산을 설명하기 위한 개념도이다.
도 31은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 뉴럴 네트워크의 학습 및 추론 동작을 설명하기 위한 개념도이다.
본 명세서 및 특허청구범위에서 사용된 용어나 단어는 일반적이거나 사전적인 의미로 한정하여 해석되어서는 아니된다. 발명자가 그 자신의 발명을 최선의 방법으로 설명하기 위해 용어나 단어의 개념을 정의할 수 있다는 원칙에 따라, 본 발명의 기술적 사상과 부합하는 의미와 개념으로 해석되어야 한다. 또한, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명이 실현되는 하나의 실시예에 불과하고, 본 발명의 기술적 사상을 전부 대변하는 것이 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 및 응용 가능한 예들이 있을 수 있음을 이해하여야 한다.
본 명세서 및 특허청구범위에서 사용된 제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. '및/또는' 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 명세서 및 특허청구범위에서 사용된 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서 "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해서 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 본 발명의 각 실시예에 포함된 각 구성, 과정, 공정 또는 방법 등은 기술적으로 상호 간 모순되지 않는 범위 내에서 공유될 수 있다.
이하, 도 1 내지 도 26을 참조하여, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 제1 뉴럴 프로세싱 장치(1), 제2 뉴럴 프로세싱 장치(2) 및 외부 인터페이스(3)를 포함할 수 있다.
제1 뉴럴 프로세싱 장치(1)는 인공 신경망을 이용하여 연산을 수행하는 장치일 수 있다. 제1 뉴럴 프로세싱 장치(1)는 예를 들어, 딥 러닝(deep learning) 연산 작업을 수행하는 것에 특화된 장치일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제2 뉴럴 프로세싱 장치(2)는 제1 뉴럴 프로세싱 장치(1)와 동일 내지 유사한 구성을 가지는 장치일 수 있다. 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)는 서로 외부 인터페이스(3)를 통해서 연결되어 데이터 및 제어 신호를 공유할 수 있다.
도 1에서는 2개의 뉴럴 프로세싱 장치를 도시하였지만, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)이 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 3개 이상의 뉴럴 프로세싱 장치가 외부 인터페이스(3)를 통해서 서로 연결될 수도 있다. 또한, 반대로, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 하나의 뉴럴 프로세싱 장치만을 포함할 수도 있다.
도 2는 도 1의 뉴럴 프로세싱 장치를 세부적으로 설명하기 위한 블록도이다.
도 2를 참조하면, 제1 뉴럴 프로세싱 장치(1)는 뉴럴 코어 SoC(10), CPU(20), 오프 칩 메모리(30), 제1 비휘발성 메모리 인터페이스(40), 제1 휘발성 메모리 인터페이스(50), 제2 비휘발성 메모리 인터페이스(60) 및 제2 휘발성 메모리 인터페이스(70)를 포함할 수 있다.
뉴럴 코어 SoC(10)는 시스템 온 칩(System on Chip) 장치일 수 있다. 뉴럴 코어 SoC(10)는 인공지능 연산 장치로 가속기(Accelerator)일 수 있다. 뉴럴 코어 SoC(10)는 예를 들어, GPU(graphics processing unit), FPGA(field programmable gate array) 및 ASIC(application-specific integrated circuit) 중 어느 하나일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
뉴럴 코어 SoC(10)는 외부 인터페이스(3)를 통해서 다른 외부의 연산 장치들과 데이터를 교환할 수 있다. 또한, 뉴럴 코어 SoC(10)는 제1 비휘발성 메모리 인터페이스(40) 및 제1 휘발성 메모리 인터페이스(50)를 통해서 각각 비휘발성 메모리(31) 및 휘발성 메모리(32)와 연결될 수 있다.
CPU(20)는 제1 뉴럴 프로세싱 장치(1)의 시스템을 통제하고 프로그램의 연산을 실행하는 제어장치일 수 있다. CPU(20)는 범용 연산 장치로서 딥러닝에 많이 사용되는 병렬 단순 연산을 수행하기에는 효율이 낮을 수 있다. 따라서, 뉴럴 코어 SoC(10)가 딥러닝 추론 및 학습 작업에 연산을 수행하여 높은 효율을 가질 수 있다.
CPU(20)는 외부 인터페이스(3)를 통해서 다른 외부의 연산 장치들과 데이터를 교환할 수 있다. 또한, CPU(20)는 제2 비휘발성 메모리 인터페이스(60) 및 제2 휘발성 메모리 인터페이스(70)를 통해서 각각 비휘발성 메모리(31) 및 휘발성 메모리(32)와 연결될 수 있다.
오프 칩 메모리(30)는 뉴럴 코어 SoC(10)의 칩 외부에 배치된 메모리일 수 있다. 오프 칩 메모리(30)는 비휘발성 메모리(31) 및 휘발성 메모리(32)를 포함할 수 있다.
비휘발성 메모리(31)는 전원이 공급되지 않아도 저장된 정보를 계속 유지하는 메모리일 수 있다. 비휘발성 메모리(31)는 예를 들어, ROM(Read-Only Memory), PROM(Programmable Read-Only Memory), EAROM(Erasable Alterable ROM), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory)(예를 들어, 낸드 플래시 메모리(NAND Flash memory), 노어 플래시 메모리(NOR Flash memory)), UVEPROM(Ultra-Violet Erasable Programmable Read-Only Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetoresistive Random Access Memory), PRAM(Phase-change Random Access Memory), SONOS(silicon-oxide-nitride-oxide-silicon), RRAM(Resistive Random Access Memory), NRAM(Nanotube Random Access Memory), 마그네틱 컴퓨터 기억 장치(예를 들면, 하드 디스크, 디스켓 드라이브, 마그네틱 테이프), 광디스크 드라이브 및 3D 크로스포인트 메모리(3D XPoint memory) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
휘발성 메모리(32)는 비휘발성 메모리(31)와 달리, 저장된 정보를 유지하기 위해서 전력을 지속적으로 필요로 하는 메모리일 수 있다. 휘발성 메모리(32)는 예를 들어, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 및 DDR SDRAM(Double Data Rate SDRAM) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 비휘발성 메모리 인터페이스(40) 및 제2 비휘발성 메모리 인터페이스(60)는 각각 예를 들어, PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), SATA(Serial Advanced Technology Attachment) 및 PCIe(PCI Express) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 휘발성 메모리 인터페이스(50) 및 제2 휘발성 메모리 인터페이스(70)는 각각 예를 들어, SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quad Data Rate) 및 XDR(eXtreme Data Rate, Octal Data Rate) 중 적어도 하나일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 3은 도 2의 뉴럴 코어 SoC를 세부적으로 설명하기 위한 블록도이다.
도 2 및 도 3을 참조하면, 뉴럴 코어 SoC(10)는 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(Direct Memory Access)(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 글로벌 인터커넥션(6000)을 포함할 수 있다.
뉴럴 프로세서(1000)는 연산 작업을 직접 수행하는 연산 장치일 수 있다. 뉴럴 프로세서(1000)가 복수인 경우 연산 작업은 각각의 뉴럴 프로세서(1000)로 할당될 수 있다. 각각의 뉴럴 프로세서(1000)는 글로벌 인터커넥션(6000)을 통해서 서로 연결될 수 있다.
공유 메모리(2000)는 여러 뉴럴 프로세서(1000)에 의해서 공유되는 메모리일 수 있다. 공유 메모리(2000)는 각각의 뉴럴 프로세서(1000)의 데이터를 저장할 수 있다. 또한, 공유 메모리(2000)는 오프 칩 메모리(30)로부터 데이터를 수신하여 일시적으로 저장하고 각각의 뉴럴 프로세서(1000)로 전달할 수 있다. 반대로, 공유 메모리(2000)는 뉴럴 프로세서(1000)로부터 데이터를 수신하여 일시적으로 저장하고 도 2의 오프 칩 메모리(30)로 전달할 수도 있다.
공유 메모리(2000)는 상대적으로 속도가 빠른 메모리가 필요할 수 있다. 이에 따라서, 공유 메모리(2000)는 예를 들어, SRAM을 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 즉, 공유 메모리(2000)는 DRAM을 포함할 수도 있다.
공유 메모리(2000)는 SoC 레벨 즉, L3(level 3)에 해당하는 메모리일 수 있다. 따라서, 공유 메모리(2000)는 L3 공유 메모리라 정의할 수도 있다.
DMA(3000)는 뉴럴 프로세서(1000)가 데이터의 입출력을 제어할 필요없이 직접 데이터의 이동을 제어할 수 있다. 이에 따라서, DMA(3000)가 메모리 사이의 데이터 이동을 제어하여 뉴럴 프로세서(1000)의 인터럽트의 횟수를 최소화시킬 수 있다.
DMA(3000)는 공유 메모리(2000)와 오프 칩 메모리(30) 사이의 데이터 이동을 제어할 수 있다. DMA(3000)의 권한을 통해서 비휘발성 메모리 컨트롤러(4000) 및 휘발성 메모리 컨트롤러(5000)가 데이터를 이동을 수행할 수 있다.
비휘발성 메모리 컨트롤러(4000)는 비휘발성 메모리(31)에 리드(read) 또는 라이트(Write) 작업을 제어할 수 있다. 비휘발성 메모리 컨트롤러(4000)는 제1 비휘발성 메모리 인터페이스(40)를 통해서 비휘발성 메모리(31)를 제어할 수 있다.
휘발성 메모리 컨트롤러(5000)는 휘발성 메모리(32)에 리드 또는 라이트 작업을 제어할 수 있다. 또한, 휘발성 메모리 컨트롤러(5000)는 휘발성 메모리(32)의 리프레쉬 작업을 수행할 수 있다. 휘발성 메모리 컨트롤러(5000)는 제1 휘발성 메모리 인터페이스(50)를 통해서 비휘발성 메모리(31)를 제어할 수 있다.
글로벌 인터커넥션(6000)은 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000) 및 휘발성 메모리 컨트롤러(5000)를 서로 연결할 수 있다. 또한, 외부 인터페이스(3)도 글로벌 인터커넥션(6000)에 연결될 수 있다. 글로벌 인터커넥션(6000)은 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 외부 인터페이스(3) 사이의 데이터가 이동하는 경로일 수 있다.
글로벌 인터커넥션(6000)은 데이터뿐만 아니라 제어 신호의 전송 및 동기화를 위한 신호를 전송할 수 있다. 즉, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 별도의 제어 프로세서가 동기화의 신호를 관리하는 것이 아니라 각각의 뉴럴 프로세서(1000)가 직접 동기화 신호를 전송하고 수신할 수 있다. 이에 따라서, 제어 프로세서에 의해서 발생하는 동기화 신호의 레이턴시를 차단할 수 있다.
즉, 뉴럴 프로세서(1000)가 복수일 때, 어느 뉴럴 프로세서(1000)의 작업이 종료되어야 다음 뉴럴 프로세서(1000)가 새로운 작업을 시작할 수 있는 개별 작업의 디펜던시가 존재할 수 있다. 이러한 개별 작업의 종료와 시작은 동기화 신호를 통해서 확인할 수 있는데, 기존의 기술은 이러한 동기화 신호의 수신과 새로운 작업의 시작 지시를 제어 프로세서가 수행하였다.
그러나, 뉴럴 프로세서(1000)의 숫자가 늘어나고, 작업의 디펜던시가 복잡하게 설계되면 될수록 이러한 동기화 작업은 요청 및 지시의 수는 기하급수적으로 늘어나게 되었다. 따라서, 각각의 요청 및 지시에 따른 레이턴시가 작업의 효율을 크게 낮출 수 있다.
따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 제어 프로세서 대신 각각의 뉴럴 프로세서(1000)가 직접 동기화 신호를 작업의 디펜던시에 따라 다른 뉴럴 프로세서(1000)로 전송할 수 있다. 이 경우 제어 프로세서에 의해서 관리되는 방식에 비해서 병렬적으로 여러 뉴럴 프로세서(1000)가 동기화 작업을 수행할 수 있어 동기화에 따른 레이턴시를 최소화할 수 있다.
또한, 제어 프로세서가 작업 디펜던시에 따른 뉴럴 프로세서(1000)들의 작업 스케쥴링을 수행해야 하는데 이러한 스케쥴링의 오버헤드도 뉴럴 프로세서(1000)의 개수가 늘어나면 늘어날수록 크게 늘어날 수 있다. 따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 스케쥴링 작업도 개별 뉴럴 프로세서(1000)에 의해서 진행되어 그에 따른 스케쥴링 부담도 없어 장치의 성능이 향상될 수 있다.
도 4는 도 3의 글로벌 인터커넥션을 세부적으로 설명하기 위한 구조도이다.
도 4를 참조하면, 글로벌 인터커넥션(6000)은 데이터 채널(6100), 컨트롤 채널(6200) 및 L3 싱크 채널(6300)을 포함할 수 있다.
데이터 채널(6100)은 데이터를 전송하는 전용 채널일 수 있다. 데이터 채널(6100)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 외부 인터페이스(3)가 서로 데이터를 교환할 수 있다.
컨트롤 채널(6200)은 제어 신호를 전송하는 전용 채널일 수 있다. 컨트롤 채널(6200)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 외부 인터페이스(3)가 서로 제어 신호를 교환할 수 있다.
L3 싱크 채널(6300)은 동기화 신호를 전송하는 전용 채널일 수 있다. L3 싱크 채널(6300)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 외부 인터페이스(3)가 서로 동기화 신호를 교환할 수 있다.
L3 싱크 채널(6300)은 글로벌 인터커넥션(6000) 내부에 전용 채널로 설정되어 다른 채널과 겹치지 않고 동기화 신호를 빠르게 전송할 수 있다. 이에 따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 새로운 와이어링 작업이 필요하지 않고 기존에 사용되는 글로벌 인터커넥션(6000)을 이용하여 동기화 작업을 원활하게 진행할 수 있다.
도 5는 도 3의 뉴럴 프로세서를 세부적으로 설명하기 위한 블록도이다.
도 3 내지 도 5를 참조하면, 뉴럴 프로세서(1000)는 적어도 하나의 뉴럴 코어(100), L2 공유 메모리(400), 로컬 인터커넥션(200) 및 PHTM(Programmable Hardware Transactional Memory)(500)를 포함할 수 있다.
적어도 하나의 뉴럴 코어(100)는 뉴럴 프로세서(1000)의 작업을 분담하여 수행할 수 있다. 뉴럴 코어(100)는 예를 들어, 8개일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 도 4 및 도 5에서는 여러 개의 뉴럴 코어(100)가 뉴럴 프로세서(1000)에 포함되는 것으로 도시하였지만, 본 실시예가 이에 제한되는 것은 아니다. 즉, 뉴럴 코어(100) 1개만으로 뉴럴 프로세서(1000)가 구성될 수 있다.
L2 공유 메모리(400)는 뉴럴 프로세서(1000) 내에서 각각의 뉴럴 코어(100)들이 공유하는 메모리일 수 있다. L2 공유 메모리(400)는 각각의 뉴럴 코어(100)의 데이터를 저장할 수 있다. 또한, L2 공유 메모리(400)는 도 3의 공유 메모리(2000)로부터 데이터를 수신하여 일시적으로 저장하고 각각의 뉴럴 코어(100)로 전달할 수 있다. 반대로, L2 공유 메모리(400)는 뉴럴 코어(100)로부터 데이터를 수신하여 일시적으로 저장하고 도 3의 공유 메모리(2000)로 전달할 수도 있다.
L2 공유 메모리(400)는 뉴럴 프로세서 레벨, 즉, L2(level 2)에 해당하는 메모리일 수 있다. L3 공유 메모리 즉, 공유 메모리(2000)는 뉴럴 프로세서(1000)에 의해서 공유되고, L2 공유 메모리(400)는 뉴럴 코어(100)에 의해서 공유될 수 있다.
로컬 인터커넥션(200)은 적어도 하나의 뉴럴 코어(100) 및 L2 공유 메모리(400)를 서로 연결할 수 있다. 로컬 인터커넥션(200)은 적어도 하나의 뉴럴 코어(100) 및 L2 공유 메모리(400) 사이의 데이터가 이동하는 경로일 수 있다. 로컬 인터커넥션(200)은 도 3의 글로벌 인터커넥션(6000)과 연결되어 데이터를 전송할 수 있다.
PHTM(500)은 적어도 하나의 뉴럴 코어의 메모리 액세스 리퀘스트를 수신하여 트래킹할 수 있다. 트래킹이란 메모리 액세스 리퀘스트에 따른 동작을 커미팅할 지 버퍼링할 지를 결정하여 최종적으로 리드나 라이트 동작을 수행하게 하는 것을 의미할 수 있다. 이에 따라서, 각각의 뉴럴 코어가 메모리 액세스 리퀘스트를 PHTM(500)으로 전달하기만 하면 그 이후의 작업은 PHTM(500)이 진행할 수 있다. 본 실시예는 뉴럴 코어들 사이의 동기화 신호를 전달할 필요 없이 PHTM(500)이 리드 및 라이트 작업을 수행하므로 뉴럴 코어의 동기화 신호에 따른 딜레이를 최소화할 수 있다. 특히 뉴럴 코어의 숫자가 커질수록 동기화 신호에 따른 딜레이도 커질 수 있어 PHTM(500)을 통한 동기화가 효율적일 수 있다.
도 6은 도 5의 뉴럴 코어를 세부적으로 설명하기 위한 블록도이다.
도 6을 참조하면, 뉴럴 코어(100)는 LSU(Load/Store Unit)(110), 로컬 메모리(120), 웨이트 버퍼(130), 액티베이션 LSU(140), 액티베이션 버퍼(150) 및 프로세싱 유닛(160)을 포함할 수 있다.
LSU(110)는 로컬 인터커넥션(200) 및 L2 싱크 패스(300)를 통해서 외부에서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 수신할 수 있다. LSU(110)는 로컬 메모리(120)로 수신한 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전송할 수 있다. 유사하게 LSU(110)는 로컬 인터커넥션(200) 및 L2 싱크 패스(300)를 통해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 외부로 전달 수 있다.
도 7은 도 6의 LSU를 세부적으로 설명하기 위한 블록도이다.
도 7을 참조하면, LSU(110)는 로컬 메모리 로드 유닛(111a), 로컬 메모리 스토어 유닛(111b), 뉴럴 코어 로드 유닛(112a), 뉴럴 코어 스토어 유닛(112b), 로드 버퍼(LB), 스토어 버퍼(SB), 로드 엔진(113a), 스토어 엔진(113b) 및 변환 색인 버퍼(114)를 포함할 수 있다.
로컬 메모리 로드 유닛(111a)은 로컬 메모리(120)에 대한 로드 인스트럭션을 페치(fetch)하고, 로드 인스트럭션을 이슈(issue)할 수 있다. 로컬 메모리 로드 유닛(111a)이 이슈된 로드 인스트럭션을 로드 버퍼(LB)에 제공하면 로드 버퍼(LB)가 입력된 순서에 따라서 순차적으로 로드 엔진(113a)으로 메모리 액세스 요청을 전송할 수 있다.
또한, 로컬 메모리 스토어 유닛(111b)은 로컬 메모리(120)에 대한 스토어 인스트럭션을 페치하고, 스토어 인스트럭션을 이슈할 수 있다. 로컬 메모리 스토어 유닛(111b)이 이슈된 스토어 인스트럭션을 스토어 버퍼(SB)에 제공하면 스토어 버퍼(SB)가 입력된 순서에 따라서 순차적으로 스토어 엔진(113b)으로 메모리 액세스 요청을 전송할 수 있다.
뉴럴 코어 로드 유닛(112a)은 뉴럴 코어(100)에 대한 로드 인스트럭션을 페치하고, 로드 인스트럭션을 이슈할 수 있다. 뉴럴 코어 로드 유닛(112a)이 이슈된 로드 인스트럭션을 로드 버퍼(LB)에 제공하면 로드 버퍼(LB)가 입력된 순서에 따라서 순차적으로 로드 엔진(113a)으로 메모리 액세스 요청을 전송할 수 있다.
또한, 뉴럴 코어 스토어 유닛(112b)은 뉴럴 코어(100)에 대한 스토어 인스트럭션을 페치하고, 스토어 인스트럭션을 이슈할 수 있다. 뉴럴 코어 스토어 유닛(112b)이 이슈된 스토어 인스트럭션을 스토어 버퍼(SB)에 제공하면 스토어 버퍼(SB)가 입력된 순서에 따라서 순차적으로 스토어 엔진(113b)으로 메모리 액세스 요청을 전송할 수 있다.
로드 엔진(113a)은 메모리 액세스 요청을 수신하여 로컬 인터커넥션(200)을 통해서 데이터를 불러올 수 있다. 이때, 로드 엔진(113a)은 변환 색인 버퍼(114)에서 최근에 사용된 가상 주소와 물리 주소의 변환 테이블을 이용하여 빠르게 데이터를 찾을 수 있다. 로드 엔진(113a)의 가상 주소가 변환 색인 버퍼(114)에 없는 경우에는 다른 메모리에서 주소 변환 정보를 찾을 수 있다.
스토어 엔진(113b)은 메모리 액세스 요청을 수신하여 로컬 인터커넥션(200)를 통해서 데이터를 불러올 수 있다. 이때, 스토어 엔진(113b)은 변환 색인 버퍼(114)에서 최근에 사용된 가상 주소와 물리 주소의 변환 테이블을 이용하여 빠르게 데이터를 찾을 수 있다. 스토어 엔진(113b)의 가상 주소가 변환 색인 버퍼(114)에 없는 경우에는 다른 메모리에서 주소 변환 정보를 찾을 수 있다.
로드 엔진(113a) 및 스토어 엔진(113b)은 L2 싱크 패스(300)로 동기화 신호를 보낼 수 있다. 이때, 동기화 신호는 작업이 종료되었다는 의미를 가질 수 있다.
다시, 도 6을 참조하면, 로컬 메모리(120)는 뉴럴 코어(100) 내부에 위치한 메모리로서, 뉴럴 코어(100)가 작업에 필요한 모든 입력 데이터를 외부로부터 수신하여 임시로 저장할 수 있다. 또한, 로컬 메모리(120)는 뉴럴 코어(100)에 의해서 연산된 출력 데이터를 외부로 전송하기 위해서 일시적으로 저장할 수 있다. 로컬 메모리(120)는 뉴럴 코어(100)의 캐시 메모리 역할을 수행할 수 있다.
로컬 메모리(120)는 액티베이션 LSU(140)에 의해서 인풋 액티베이션(Act_In)을 액티베이션 버퍼(150)로 전송하고, 아웃풋 액티베이션(Act_Out)을 수신할 수 있다. 로컬 메모리(120)는 액티베이션 LSU(140) 외에도, 프로세싱 유닛(160)과 직접 데이터를 송수신할 수 있다. 즉, 로컬 메모리(120)는 PE 어레이(163) 및 벡터 유닛(164) 각각과 데이터를 주고받을 수 있다.
로컬 메모리(120)는 뉴럴 코어 레벨 즉, L1(level 1)에 해당하는 메모리일 수 있다. 따라서, 로컬 메모리(120)는 L1 메모리라 정의할 수도 있다. 단, L1 메모리는 L2 공유 메모리(400) 및 L3 공유 메모리, 즉 공유 메모리(2000)와는 달리 공유되지 않고 뉴럴 코어의 전용(private) 메모리일 수 있다.
로컬 메모리(120)는 데이터 패스(Data Path)를 통해 액티베이션이나 웨이트 같은 데이터를 전송할 수 있다. 로컬 메모리(120)는 별도의 전용 패스인 L1 싱크 패스(L1 Sync Path)를 통해서 동기화 신호를 주고받을 수 있다. 로컬 메모리(120)는 예를 들어, LSU(110), 웨이트 버퍼(130), 액티베이션 LSU(140) 및 프로세싱 유닛(160)과 L1 싱크 패스(L1 Sync Path)를 통해서 동기화 신호를 주고받을 수 있다.
웨이트 버퍼(130)는 웨이트(Weight)를 로컬 메모리(120)로부터 수신할 수 있다. 웨이트 버퍼(130)는 웨이트(Weight)를 프로세싱 유닛(160)으로 전달할 수 있다. 웨이트 버퍼(130)는 웨이트(Weight)를 전달하기 전에 일시적으로 웨이트(Weight)를 저장할 수 있다.
인풋 액티베이션(Act_In) 및 아웃풋 액티베이션(Act_Out)은 신경망 네트워크의 레이어의 입력값과 출력값을 의미할 수 있다. 이때, 신경망 네트워크의 레이어가 복수인 경우 이전 레이어의 출력값이 다음 레이어의 입력값이 되므로 이전 레이어의 아웃풋 액티베이션(Act_Out)이 다음 레이어의 인풋 액티베이션(Act_In)으로 활용될 수 있다.
웨이트(Weight)는 각 레이어에서 입력되는 입력 액티베이션(Act_In)과 곱해지는 파라미터를 의미할 수 있다. 웨이트(Weight)는 딥 러닝 학습 단계에서 조절되어 확정되고, 추론 단계에서는 고정된 값을 통해서 아웃풋 액티베이션(Act_Out)을 도출하기 위해서 사용될 수 있다.
액티베이션 LSU(140)는 로컬 메모리(120)로부터 인풋 액티베이션(Act_In)을 액티베이션 버퍼(150)로 전달하고, 액티베이션 버퍼(150)로부터 아웃풋 액티베이션(Act_Out)을 상기 온 칩 버퍼로 전달할 수 있다. 즉, 액티베이션 LSU(140)는 액티베이션의 로드 작업과 스토어 작업을 모두 수행할 수 있다.
액티베이션 버퍼(150)는 프로세싱 유닛(160)으로 인풋 액티베이션(Act_In)을 제공하고, 프로세싱 유닛(160)으로부터 아웃풋 액티베이션(Act_Out)을 수신할 수 있다. 액티베이션 버퍼(150)는 인풋 액티베이션(Act_In)과 아웃풋 액티베이션(Act_Out)을 일시적으로 저장할 수 있다.
액티베이션 버퍼(150)는 연산량이 많은 프로세싱 유닛(160), 특히, PE 어레이(163)에 빠르게 액티베이션을 제공하고, 빠르게 액티베이션을 수신하여 뉴럴 코어(100)의 연산 속도를 높일 수 있다.
프로세싱 유닛(160)은 연산을 수행하는 모듈일 수 있다. 프로세싱 유닛(160)은 1차원 연산뿐만 아니라 2차원 매트릭스 연산 즉, 컨볼루션 연산을 수행할 수 있다. 프로세싱 유닛(160)은 인풋 액티베이션(Act_In)을 수신하여 웨이트(Weight)와 곱한 뒤 이를 더하여 아웃풋 액티베이션(Act_Out)을 생성할 수 있다.
도 8은 도 6의 프로세싱 유닛을 세부적으로 설명하기 위한 블록도이다.
도 6 및 도 8을 참조하면, 프로세싱 유닛(160)은 PE 어레이(163), 벡터 유닛(164), 컬럼 레지스터(161) 및 로우 레지스터(162)를 포함할 수 있다.
PE 어레이(163)는 인풋 액티베이션(Act_In) 및 웨이트(Weight)를 수신하여 곱셈을 수행할 수 있다. 이때, 인풋 액티베이션(Act_In)과 웨이트(Weight)는 각각 매트릭스 형태로 컨볼루션을 통해서 연산될 수 있다. 이를 통해서, PE 어레이(163)는 아웃풋 액티베이션(Act_Out)을 생성할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. PE 어레이(163)는 아웃풋 액티베이션(Act_Out)외의 다른 종류의 출력도 얼마든지 생성할 수 있다.
PE 어레이(163)는 적어도 하나의 프로세싱 엘리먼트(PE)를 포함할 수 있다. 프로세싱 엘리먼트(PE)는 서로 정렬되어 각각 하나의 인풋 액티베이션(Act_In)과 하나의 웨이트(Weight)에 대한 곱셈을 수행할 수 있다.
PE 어레이(163)는 각각의 곱셈에 대한 값을 합한 부분합을 생성할 수 있다. 이러한 부분합은 아웃풋 액티베이션(Act_Out)으로 활용될 수 있다. PE 어레이(163)는 이차원 매트릭스 곱셈을 수행하므로 이차원 매트릭스 연산 유닛(2D matrix compute unit)으로 지칭될 수도 있다.
벡터 유닛(164)은 주로 1차원 연산을 수행할 수 있다. 벡터 유닛(164)은 PE 어레이(163)와 함께 딥러닝 연산을 수행할 수 있다. 이를 통해서 프로세싱 유닛(160)은 필요한 연산에 특화될 수 있다. 즉, 뉴럴 코어(100)는 대량의 2차원 매트릭스 곱셈과 1차원 연산을 수행하는 연산 모듈이 각각 있어 효율적으로 딥러닝 작업을 수행할 수 있다.
컬럼 레지스터(161)는 제1 입력(I1)을 수신할 수 있다. 컬럼 레지스터(161)는 제1 입력(I1)을 수신하고 이를 분할하여 프로세싱 엘리먼트(PE)의 각 열(column)에 제공할 수 있다.
로우 레지스터(162)는 제2 입력(I2)을 수신할 수 있다. 로우 레지스터(162)는 제2 입력(I2)을 수신하고 이를 분할하여 프로세싱 엘리먼트(PE)의 각 행(row)에 제공할 수 있다.
제1 입력(I1)은 인풋 액티베이션(Act_In) 또는 웨이트(Weight)일 수 있다. 제2 입력(I2)은 인풋 액티베이션(Act_In) 또는 웨이트(Weight) 중 제1 입력(I1)이 아닌 값일 수 있다. 또는, 제1 입력(I1) 및 제2 입력(I2)은 인풋 액티베이션(Act_In) 및 웨이트(Weight) 외의 값이 될 수도 있다.
도 9는 도 6의 로컬 메모리를 세부적으로 설명하기 위한 블록도이다.
도 9를 참조하면, 로컬 메모리(120)는 스케쥴러(121) 및 적어도 하나의 로컬 메모리 뱅크(122)를 포함할 수 있다.
데이터가 로컬 메모리(120)로 저장될 때, 스케쥴러(121)는 로드 엔진(113a)으로부터 데이터를 수신할 수 있다. 이때, 데이터는 라운드 로빈(round robin) 방식으로 로컬 메모리 뱅크(122)를 할당 받을 수 있다. 이에 따라서, 데이터는 적어도 하나의 로컬 메모리 뱅크(122) 중 어느 하나에 저장될 수 있다.
반대로, 데이터가 로컬 메모리(120)에서 로드될 때, 스케쥴러(121)는 로컬 메모리 뱅크(122)로부터 데이터를 수신하여 스토어 엔진(113b)으로 전달될 수 있다. 스토어 엔진(113b)은 로컬 인터커넥션(200)을 통해서 외부로 데이터를 저장시킬 수 있다.
도 10은 도 9의 로컬 메모리 뱅크를 세부적으로 설명하기 위한 블록도이다.
도 10을 참조하면, 로컬 메모리 뱅크(122)는 로컬 메모리 뱅크 컨트롤러(122_1) 및 로컬 메모리 뱅크 셀 어레이(122_2)를 포함할 수 있다.
로컬 메모리 뱅크 컨트롤러(122_1)는 로컬 메모리 뱅크(122)에 저장되는 데이터의 어드레스를 통해서 리드 및 라이트 동작을 관리할 수 있다. 즉, 로컬 메모리 뱅크 컨트롤러(122_1)는 데이터의 입출력을 전체적으로 관리할 수 있다.
로컬 메모리 뱅크 셀 어레이(122_2)는 데이터가 직접 저장되는 셀이 행과 열을 맞춰 정렬된 구조일 수 있다. 로컬 메모리 뱅크 셀 어레이(122_2)는 로컬 메모리 뱅크 컨트롤러(122_1)에 의해서 제어될 수 있다.
도 11은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템의 메모리 재구성을 설명하기 위한 블록도이다.
도 11을 참조하면, 뉴럴 코어 SoC(10)은 제1 내지 제8 뉴럴 코어(100a~100h) 및 온 칩 메모리(OCM)를 포함할 수 있다. 도 11에서는 예시적으로 8개의 뉴럴 코어를 도시하였으나, 이는 예시에 불과하고 뉴럴 코어의 개수는 얼마든지 달라질 수 있다.
온 칩 메모리(OCM)는 제1 내지 제8 로컬 메모리(120a~120h) 및 공유 메모리(2000)를 포함할 수 있다.
제1 내지 제8 로컬 메모리(120a~120h)는 각각 제1 내지 제8 뉴럴 코어(100a~100h)의 전용 메모리로 사용될 수 있다. 즉, 제1 내지 제8 뉴럴 코어(100a~100h)와 제1 내지 제8 로컬 메모리(120a~120h)는 서로 1:1로 대응될 수 있다.
공유 메모리(2000)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 포함할 수 있다. 제1 내지 제8 메모리 유닛(2100a~2100h)은 제1 내지 제8 뉴럴 코어(100a~100h) 및 제1 내지 제8 로컬 메모리(120a~120h)에 각각 대응할 수 있다. 즉, 메모리 유닛의 개수는 뉴럴 코어 및 로컬 메모리의 개수와 동일한 8개일 수 있다.
공유 메모리(2000)는 2가지 종류의 온 칩 메모리 형식 중 어느 하나로 동작할 수 있다. 즉, 공유 메모리(2000)는 로컬 메모리 형식 또는 글로벌 메모리 형식 중 어느 하나로 동작할 수 있다. 즉, 공유 메모리(2000)는 하나의 하드웨어로 2가지의 논리적인(logical) 메모리를 구현할 수 있다.
공유 메모리(2000)가 로컬 메모리 형식으로 구현되는 경우, 공유 메모리(2000)는 제1 내지 제8 로컬 메모리(120a~120h)와 같이 제1 내지 제8 뉴럴 코어(100a~100h) 각각의 전용 메모리(private memory)로 동작할 수 있다. 로컬 메모리는 글로벌 메모리에 비해서 상대적으로 고속의 클럭으로 동작할 수 있고, 공유 메모리(2000)도 로컬 메모리 형식으로 동작할 때 상대적으로 더 빠른 클럭을 사용할 수 있다.
공유 메모리(2000)가 글로벌 메모리 형식으로 구현되는 경우, 공유 메모리(2000)는 제1 뉴럴 코어(100a) 및 제2 뉴럴 코어(100b)가 서로 같이 사용하는 공용 메모리(common memory)로 동작할 수 있다. 이때, 공유 메모리(2000)는 제1 내지 제8 뉴럴 코어(100a~100h)뿐만 아니라 제1 내지 제8 로컬 메모리(120a~120h)에 의해서도 공유될 수 있다.
글로벌 메모리는 일반적으로 로컬 메모리에 비해서 낮은 클럭을 사용할 수 있으나, 이에 제한되는 것은 아니다. 공유 메모리(2000)가 글로벌 메모리 형식으로 동작할 때는, 제1 내지 제8 뉴럴 코어(100a~100h)가 공유 메모리(2000)를 공유할 수 있다. 이때, 공유 메모리(2000)는 도 2의 휘발성 메모리(32)와 글로벌 인터커넥션(6000)을 통해서 연결되고, 휘발성 메모리(32)의 버퍼로 동작할 수도 있다.
공유 메모리(2000)는 적어도 일부가 로컬 메모리 형식으로 동작하고, 나머지가 글로벌 메모리 형식으로 동작할 수 있다. 즉, 공유 메모리(2000) 전체가 로컬 메모리 형식으로 동작할 수도 있고, 공유 메모리(2000) 전체가 글로벌 메모리 형식으로 동작할 수도 있다. 또는, 공유 메모리(2000)의 일부가 로컬 메모리 형식으로 동작하고, 나머지 일부가 글로벌 메모리 형식으로 동작할 수 있다.
도 12는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템의 메모리 재구성의 예시를 나타낸 블록도이다.
도 11 및 도 12를 참조하면, 제1, 제3, 제5 및 제7 뉴럴 코어(100a, 100c, 100e, 100g) 각각의 제1, 제3, 제5 및 제7 전용 영역(AE1, AE3, AE5, AE7)은 각각 제1, 제3, 제5 및 제7 로컬 메모리(120a, 120c, 120e, 120g)만을 포함할 수 있다. 또한, 제2, 제4, 제6 및 제8 뉴럴 코어(100b, 100d, 100f, 100h) 각각의 제2, 제4, 제6 및 제8 전용 영역(AE2, AE4, AE6, AE8)은 각각 제2, 제4, 제6 및 제8 로컬 메모리(120b, 120d, 120f, 120h)를 포함할 수 있다. 또한, 제2, 제4, 제6 및 제8 전용 영역(AE2, AE4, AE6, AE8)은 제2, 제4, 제6 및 제8 메모리 유닛(2100b, 2100d, 2100f, 2100h)을 포함할 수 있다. 공유 메모리(2000)의 제1, 제3, 제5 및 제7 메모리 유닛(2100a, 2100c, 2100e, 2100g)은 공용 영역(AC)으로 활용될 수 있다.
공용 영역(AC)은 제1 내지 제8 뉴럴 코어(100a~100h)에 의해서 공유되는 메모리일 수 있다. 제2 전용 영역(AE2)은 제2 로컬 메모리(120b)와 제2 메모리 유닛(2100b)을 포함할 수 있다. 제2 전용 영역(AE2)은 하드웨어적으로 분리된 제2 로컬 메모리(120b)와 제2 메모리 유닛(210b)이 같은 방식으로 동작하여 논리적으로 하나의 로컬 메모리로 동작하는 영역일 수 있다. 제4, 제6 및 제8 전용 영역(AE4, AE6, AE8)도 제2 전용 영역(AE2)과 같은 방식으로 동작할 수 있다.
본 실시예에 따른 공유 메모리(2000)는 각 뉴럴 코어에 대응하는 영역을 최적화된 비율의 논리적인 로컬 메모리와 논리적인 글로벌 메모리로 전환하여 사용할 수 있다. 공유 메모리(2000)는 이러한 비율의 조정을 런 타임(Run time)에서 수행할 수 있다.
즉, 각 뉴럴 코어는 서로 동일한 작업을 하는 경우도 있지만, 서로 상이한 작업을 하는 경우도 있을 수 있다. 이 경우 각 뉴럴 코어가 하는 작업에 필요한 로컬 메모리의 용량과 글로벌 메모리의 용량은 매번 다를 수밖에 없다. 이에 따라서, 기존의 온 칩 메모리와 같이 로컬 메모리와 공유 메모리의 구성 비율이 고정적으로 설정되는 경우에는 각 뉴럴 코어에게 할당되는 연산 작업에 따른 비효율이 발생할 수 있다.
따라서, 본 실시예에 따른 뉴럴 프로세싱 장치의 공유 메모리(2000)는 런 타임 중에 연산 작업에 따라서 최적의 로컬 메모리 및 글로벌 메모리의 비율을 설정할 수 있고, 연산의 효율성 및 속도를 향상시킬 수 있다.
도 13은 도 11의 A부분을 확대한 블록도이다.
도 11 및 도 13을 참조하면, 공유 메모리(2000)는 제1 로컬 메모리 컨트롤러(122_1a), 제2 로컬 메모리 컨트롤러(122_1b), 제5 로컬 메모리 컨트롤러(122_1e), 제6 로컬 메모리 컨트롤러(122_1f), 제1 내지 제8 메모리 유닛(2100a~2100h) 및 글로벌 컨트롤러(2200)를 포함할 수 있다. 도시되지 않은 다른 로컬 메모리 컨트롤러도 본 실시예에 포함될 수 있으나 편의상 설명을 생략한다.
제1 로컬 메모리 컨트롤러(122_1a)는 제1 로컬 메모리(120a)를 제어할 수 있다. 또한, 제1 로컬 메모리 컨트롤러(122_1a)는 제1 메모리 유닛(2100a)을 제어할 수 있다. 구체적으로, 제1 메모리 유닛(2100a)이 논리적인 로컬 메모리 형식으로 구현될 때, 제1 로컬 메모리 컨트롤러(122_1a)에 의한 제어가 제1 메모리 유닛(2100a)에 수행될 수 있다.
제2 로컬 메모리 컨트롤러(122_1b)는 제2 로컬 메모리(120b)를 제어할 수 있다. 또한, 제2 로컬 메모리 컨트롤러(122_1b)는 제2 메모리 유닛(2100b)을 제어할 수 있다. 즉, 제2 메모리 유닛(2100b)이 논리적인 로컬 메모리 형식으로 구현될 때, 제1 로컬 메모리 컨트롤러(122_1a)에 의한 제어가 제2 메모리 유닛(2100b)에 수행될 수 있다.
제5 로컬 메모리 컨트롤러(122_1e)는 제5 로컬 메모리(120e)를 제어할 수 있다. 또한, 제5 로컬 메모리 컨트롤러(122_1e)는 제5 메모리 유닛(2100e)을 제어할 수 있다. 즉, 제5 메모리 유닛(2100e)이 논리적인 로컬 메모리 형식으로 구현될 때, 제5 로컬 메모리 컨트롤러(122_1e)에 의한 제어가 제5 메모리 유닛(2100e)에 수행될 수 있다.
제6 로컬 메모리 컨트롤러(122_1f)는 제6 로컬 메모리(120f)를 제어할 수 있다. 또한, 제6 로컬 메모리 컨트롤러(122_1f)는 제6 메모리 유닛(2100f)을 제어할 수 있다. 즉, 제6 메모리 유닛(2100f)이 논리적인 로컬 메모리 형식으로 구현될 때, 제6 로컬 메모리 컨트롤러(122_1f)에 의한 제어가 제6 메모리 유닛(2100f)에 수행될 수 있다.
글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 모두 제어할 수 있다. 구체적으로, 글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)이 각각 논리적으로 글로벌 메모리 형식으로 동작할 때(즉, 논리적으로 로컬 메모리 형식으로 동작하지 않을 때), 제1 메모리 유닛(2100a) 내지 제8 메모리 유닛(2100h)을 제어할 수 있다.
즉, 제1 내지 제8 메모리 유닛(2100a~2100h)은 논리적으로 어떤 형식의 메모리로 구현되느냐에 따라서 제1 내지 제8 로컬 메모리 컨트롤러(122_1a~122_1h)에 의해 각각 제어되거나 글로벌 컨트롤러(2200)에 의해서 제어될 수 있다.
제1, 제2, 제5 및 제6 로컬 메모리 컨트롤러(122_1a, 122_1b, 122_1e, 122_1f)를 포함하는 로컬 메모리 컨트롤러가 각각 제1 내지 제8 메모리 유닛(2100a~2100h)을 제어하는 경우, 제1 내지 제8 로컬 메모리 컨트롤러(122_1a~141h)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 제1 내지 제8 로컬 메모리(120a~120h)와 동일하게 제어하므로, 제1 내지 제8 뉴럴 코어(100a~100h)의 전용 메모리로 제어할 수 있다. 이에 따라서, 제1 내지 제8 메모리 유닛(2100a~2100h)은 제1 내지 제8 뉴럴 코어(100a~100h)의 클럭 주파수와 대응하는 클럭 주파수로 동작할 수 있다.
제1 로컬 메모리 컨트롤러(122_1a), 제2 로컬 메모리 컨트롤러(122_1b), 제5 로컬 메모리 컨트롤러(122_1e) 및 제6 로컬 메모리 컨트롤러(122_1f)를 포함하는 로컬 메모리 컨트롤러는 각각 도 6의 LSU(110)를 포함할 수 있다.
글로벌 컨트롤러(2200)가 제1 내지 제8 메모리 유닛(2100a~2100h) 중 적어도 하나를 각각 제어하는 경우, 글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 각각 제1 내지 제8 뉴럴 코어(100a~100h)의 글로벌 메모리로 제어할 수 있다. 이에 따라서, 제1 내지 제8 메모리 유닛(2100a~2100h) 중 적어도 하나는 각각 제1 내지 제8 뉴럴 코어(100a~100h)의 클럭 주파수와는 무관한 클럭 주파수로 동작할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 도 3의 글로벌 인터커넥션(6000)과 연결할 수 있다. 제1 내지 제8 메모리 유닛(2100a~2100h)은 글로벌 컨트롤러(2200)에 의해서 도 1의 오프 칩 메모리(30)와 데이터를 교환하거나, 제1 내지 제8 로컬 메모리(120a~120h) 와 각각 데이터를 교환할 수 있다.
제1 내지 제8 메모리 유닛(2100a~2100h)은 각각 적어도 하나의 메모리 뱅크를 포함할 수 있다. 제1 메모리 유닛(2100a)은 적어도 하나의 제1 메모리 뱅크(2110a)를 포함할 수 있다. 제1 메모리 뱅크(2110a)는 제1 메모리 유닛(2100a)을 특정한 크기로 나눈 영역일 수 있다. 각각의 제1 메모리 뱅크(2110a)는 모두 동일한 크기의 메모리 소자일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 도 13에서는 4개의 메모리 뱅크가 하나의 메모리 유닛에 포함되는 것으로 도시되었다.
유사하게 제2, 제5 및 제6 메모리 유닛(2100b, 2100e, 2100f)는 각각 적어도 하나의 제2, 제5 및 제6 메모리 뱅크(2110b, 2110e, 2110f)를 포함할 수 있다.
이하 제1 메모리 뱅크(2110a) 및 제5 메모리 뱅크(2110e)를 기준으로 설명하고, 이는 제2 및 제6 메모리 뱅크(2110b, 2110f)를 포함한 다른 메모리 뱅크와 동일할 수 있다.
제1 메모리 뱅크(2110a)는 각각 논리적으로 로컬 메모리 형식으로 동작하거나 논리적으로 글로벌 메모리 형식으로 동작할 수 있다. 이때, 제1 메모리 뱅크(2110a)는 제1 메모리 유닛(2100a) 내의 다른 메모리 뱅크와 독립적으로 동작할 수도 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
각 메모리 뱅크별로 독립적으로 동작하는 경우, 제1 메모리 유닛(2100a)은 제1 로컬 메모리(120a)와 동일한 방식으로 동작하는 제1 영역과, 제1 로컬 메모리(120a)와 다른 방식으로 동작하는 제2 영역을 포함할 수 있다. 이때, 제1 영역과 제2 영역이 반드시 병존하는 것은 아니고 어느 하나의 영역이 전체 제1 메모리 유닛(2100a)의 전체를 차지할 수도 있다.
마찬가지로, 제2 메모리 유닛(2100b)은 제2 로컬 메모리(120b)와 동일한 방식으로 동작하는 제3 영역과, 제2 로컬 메모리(120b)와 다른 방식으로 동작하는 제4 영역을 포함할 수 있다. 이때, 제3 영역과 제4 영역이 반드시 병존하는 것은 아니고 어느 하나의 영역이 전체 제1 메모리 유닛(2100a)의 전체를 차지할 수도 있다.
이때, 제1 영역과 제2 영역의 비율은 제3 영역과 제4 영역의 비율과 상이할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 따라서, 제1 영역과 제2 영역의 비율은 제3 영역과 제4 영역의 비율과 동일할 수도 있다. 즉, 각 메모리 유닛에서의 메모리 구성 비율을 얼마든지 달라질 수 있다.
일반적으로 기존의 뉴럴 코어 SoC의 경우에는 고속의 로컬 메모리를 제외한 온 칩 메모리를 고밀도 저전력 SRAM으로 구성하는 경우가 많았다. 이는 필요한 용량 대비 칩의 면적과 사용 전력에서 SRAM이 높은 효율을 가지기 때문이다. 그러나, 기존의 온 칩 메모리는 미리 결정된 로컬 메모리의 용량보다 더 많은 데이터가 빠르게 필요한 작업의 경우에는 처리 속도가 크게 느려질 수밖에 없었고, 글로벌 메모리의 필요가 크지 않은 경우에도 남아있는 글로벌 메모리를 활용할 방안이 전혀 없어 비효율이 발생하였다.
이에 반해서, 본 발명의 몇몇 실시예에 따른 공유 메모리(2000)는 경우에 따라서 각각 2개의 컨트롤러 중 어느 하나에 의해서 선택적으로 제어될 수 있다. 이때, 공유 메모리(2000)가 전체적으로 2개의 컨트롤러 중 정해진 어느 하나에 의해서만 제어되는 것은 아니고, 메모리 유닛 단위 또는 메모리 뱅크 단위로 독립적으로 제어될 수 있다.
이를 통해서, 본 실시예에 따른 공유 메모리(2000)는 연산 작업에 따른 최적의 메모리 구성 비율을 런 타임 중에 획득하여 더 빠르고 효율적인 연산작업을 수행할 수 있다. 인공지능에 특화된 프로세싱 유닛의 경우 특정 어플리케이션 단위로 로컬 메모리와 글로벌 메모리의 필요한 크기가 달라질 수 있다. 나아가, 동일한 어플리케이션이라도 딥러닝 네트워크를 사용하는 경우 각 레이어 별로 로컬 메모리와 글로벌 메모리의 필요한 크기가 달라질 수 있다. 본 실시예에 따른 공유 메모리(2000)는 각 레이어에 따른 연산 단계의 변화에도 메모리의 구성 비율이 런 타임 중에 변화될 수 있어 빠르고 효율적인 딥러닝 작업이 가능할 수 있다.
도 14는 도 13의 제1 뱅크를 세부적으로 설명하기 위한 도면이다. 도 14는 제1 메모리 뱅크(2110a)에 대해서 도시하였지만, 다른 메모리 뱅크도 제1 메모리 뱅크(2110a)와 동일한 구조일 수 있다.
도 14를 참조하면, 제1 메모리 뱅크(2110a)는 셀 어레이(Ca), 뱅크 컨트롤러(Bc), 제1 경로 유닛(P1) 및 제2 경로 유닛(P2)을 포함할 수 있다.
셀 어레이(Ca)는 내부에 복수의 메모리 소자(Cell)를 포함할 수 있다. 셀 어레이(Ca)는 복수의 메모리 소자가 격자 구조로 정렬되어 배치될 수 있다. 셀 어레이(Ca)는 예를 들어, SRAM(Static Random Access Memory) 셀 어레이일 수 있다.
뱅크 컨트롤러(Bc)는 셀 어레이(Ca)를 제어할 수 있다. 뱅크 컨트롤러(Bc)는 셀 어레이(Ca)가 로컬 메모리 형식으로 동작할지, 아니면 글로벌 메모리 형식으로 동작할 지를 결정하고 그에 따라 셀 어레이(Ca)를 제어할 수 있다.
구체적으로, 뱅크 컨트롤러(Bc)는 런 타임 중에 제1 경로 유닛(P1) 방향으로 데이터를 송수신할지, 제2 경로 유닛(P2) 방향으로 데이터를 송수신할지를 결정할 수 있다. 뱅크 컨트롤러(Bc)는 경로 컨트롤 신호(Spc)에 따라 데이터의 송수신 방향을 결정할 수 있다.
경로 컨트롤 신호(Spc)는 미리 설계된 장치 드라이버나 컴파일러에 의해서 생성될 수 있다. 경로 컨트롤 신호(Spc)는 연산 작업의 특성에 따라서 생성될 수 있다. 또는, 경로 컨트롤 신호(Spc)는 사용자로부터 수신된 입력에 의해서 생성될 수 있다. 즉, 사용자가 가장 최적의 메모리 구성 비율을 선택하기 위해서 경로 컨트롤 신호(Spc)에 대한 입력을 직접 인가할 수 있다.
뱅크 컨트롤러(Bc)는 경로 컨트롤 신호(Spc)를 통해서 셀 어레이(Ca)에 저장된 데이터들의 송수신되는 경로를 결정할 수 있다. 뱅크 컨트롤러(Bc)가 데이터들이 송수신되는 경로를 결정하는 것에 따라 데이터들의 교환 인터페이스가 달라질 수 있다. 즉, 뱅크 컨트롤러(Bc)가 제1 경로 유닛(P1)과 데이터를 교환하는 경우 제1 인터페이스를 이용할 수 있고, 제2 경로 유닛(P2)과 데이터를 교환하는 경우 제2 인터페이스를 이용할 수 있다. 이때, 제1 인터페이스와 제2 인터페이스는 서로 다를 수 있다.
또한, 데이터가 저장되는 어드레스 체계도 달라질 수 있다. 즉, 특정 인터페이스를 선택하면 그에 대응하는 어드레스 체계로 리드 및 라이트 동작이 수행될 수 있다.
뱅크 컨트롤러(Bc)는 특정 클럭 주파수로 동작할 수 있다. 예를 들어, 셀 어레이(Ca)가 SRAM 셀 어레이인 경우에는 일반적인 SRAM의 동작 클럭 주파수로 뱅크 컨트롤러(Bc)가 동작할 수 있다.
제1 경로 유닛(P1)은 뱅크 컨트롤러(Bc)와 연결될 수 있다. 제1 경로 유닛(P1)은 셀 어레이(Ca)의 데이터를 제1 뉴럴 코어(100a)과 직접 교환할 수 있다. 이때, “직접”이란 글로벌 인터커넥션(6000)을 거치지 않고 서로 교환됨을 의미할 수 있다. 즉, 제1 뉴럴 코어(100a)은 제1 로컬 메모리(120a)와 직접 데이터를 교환할 수 있고, 제1 뉴럴 코어(100a)은 공유 메모리(2000)가 논리적으로 로컬 메모리 형식으로 구현되었을 때 제1 경로 유닛(P1)을 통해서 데이터를 교환할 수 있다. 제1 경로 유닛(P1)은 도 13의 제1 로컬 메모리 컨트롤러(122_1a) 및 제2 로컬 메모리 컨트롤러(122_1b)를 포함한 로컬 메모리 컨트롤러를 포함할 수 있다.
제1 경로 유닛(P1)은 멀티 사이클 싱크 패스(Multi-Cycle Sync-Path)를 구성할 수 있다. 즉, 제1 경로 유닛(P1)의 동작 클럭 주파수는 제1 뉴럴 코어(100a)의 동작 클럭 주파수와 동일할 수 있다. 제1 로컬 메모리(120a)는 제1 뉴럴 코어(100a)의 동작과 같은 속도로 빠르게 데이터를 교환하기 위해서 제1 뉴럴 코어(100a)의 동작 클럭 주파수와 동일한 클럭 주파수로 빠르게 데이터를 교환할 수 있다. 제1 경로 유닛(P1)도 동일하게 제1 뉴럴 코어(100a)의 동작 클럭 주파수와 동일한 클럭 주파수로 동작할 수 있다.
이때, 제1 경로 유닛(P1)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수의 배수(倍數)일 수 있다. 이 경우, 뱅크 컨트롤러(Bc)와 제1 경로 유닛(P1) 사이에 클럭의 동기화를 위한 CDC(Clock Domain Crossing) 작업이 따로 필요하지 않고, 이에 따라서 데이터 전송의 지연(delay)이 발생하지 않을 수 있다. 이에 따라서, 더 빠르고 효율적인 데이터 교환이 가능할 수 있다.
도 14에서는 예시적으로, 제1 경로 유닛(P1)의 동작 클럭 주파수는 1.5GHz일 수 있다. 이는 뱅크 컨트롤러(Bc)의 750MHz의 2배의 주파수일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니고 뱅크 컨트롤러(Bc)의 클럭 주파수의 정수배로 제1 경로 유닛(P1)이 동작하는 경우라면 얼마든지 가능할 수 있다.
제2 경로 유닛(P2)은 뱅크 컨트롤러(Bc)와 연결될 수 있다. 제2 경로 유닛(P2)은 셀 어레이(Ca)의 데이터를 제1 뉴럴 코어(100a)과 직접 교환하지 않고, 글로벌 인터커넥션(6000)를 통해서 교환할 수 있다. 즉, 제1 뉴럴 코어(100a)은 글로벌 인터커넥션(6000) 및 제2 경로 유닛(P2)을 통해서 셀 어레이(Ca)와 데이터를 교환할 수 있다. 이때, 셀 어레이(Ca)는 단순히 제1 뉴럴 코어(100a)뿐만 아니라 다른 뉴럴 코어와도 데이터를 교환할 수 있다.
즉, 제2 경로 유닛(P2)은 제1 메모리 뱅크(2110a)가 논리적으로 글로벌 메모리 형식으로 구현되었을 때 셀 어레이(Ca)와 모든 뉴럴 코어와의 데이터 교환 경로일 수 있다. 제2 경로 유닛(P2)은 도 13의 글로벌 컨트롤러(2200)를 포함할 수 있다.
제2 경로 유닛(P2)은 어싱크 패스(Async-Path)를 구성할 수 있다. 제2 경로 유닛(P2)의 동작 클럭 주파수는 글로벌 인터커넥션(6000)의 동작 클럭 주파수와 동일할 수 있다. 제2 경로 유닛(P2)도 동일하게 글로벌 인터커넥션(6000)의 동작 클럭 주파수와 동일한 클럭 주파수로 동작할 수 있다.
이때, 제2 경로 유닛(P2)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수와 서로 동기화되지 않을 수 있다. 이 경우, 뱅크 컨트롤러(Bc)와 제2 경로 유닛(P2) 사이에 클럭의 동기화를 위한 CDC(Clock Domain Crossing) 작업이 필요할 수 있다. 뱅크 컨트롤러(Bc)의 동작 클럭 주파수와 제2 경로 유닛(P2)의 동작 클럭 주파수를 서로 동기화 시키지 않는 경우에는 클럭 도메인의 설계의 자유도가 높아질 수 있다. 따라서, 하드웨어 설계의 난이도가 낮아져 더욱 용이하게 하드웨어 동작을 도출할 수 있다.
뱅크 컨트롤러(Bc)는 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우와 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우에 서로 다른 어드레스 체계를 이용할 수 있다. 즉, 뱅크 컨트롤러(Bc)는 제1 경로 유닛(P1)을 통해서는 제1 어드레스 체계를 이용하고, 제2 경로 유닛(P2)을 통해서는 제2 어드레스 체계를 이용할 수 있다. 이때, 제1 어드레스 체계와 제2 어드레스 체계는 서로 다를 수 있다.
뱅크 컨트롤러(Bc)는 반드시 메모리 뱅크별로 존재할 필요는 없다. 즉, 뱅크 컨트롤러(Bc)는 스케쥴링을 위한 부분이 아니라 신호를 전달하는 역할을 하므로, 2개의 포트를 가지는 각각의 메모리 뱅크에 필수적인 부분은 아니다. 따라서, 하나의 뱅크 컨트롤러(Bc)가 여러 메모리 뱅크를 제어할 수 있다. 여러 메모리 뱅크는 뱅크 컨트롤러(Bc)에 의해 제어되더라도 독립적으로 동작할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
물론, 뱅크 컨트롤러(Bc)는 각 메모리 뱅크별로 존재할 수도 있다. 이 경우, 뱅크 컨트롤러(Bc)가 각각의 메모리 뱅크를 개별적으로 제어할 수 있다.
도 13 및 도 14를 참조하면, 제1 메모리 유닛(210a)이 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우 제1 어드레스 체계를 사용하고, 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우 제2 어드레스 체계를 사용할 수 있다. 유사하게, 제2 메모리 유닛(210b)이 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우 제3 어드레스 체계를 사용하고, 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우 제2 어드레스 체계를 사용할 수 있다. 이때, 제1 어드레스 체계와 제3 어드레스 체계는 서로 동일할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 어드레스 체계와 제3 어드레스 체계는 각각 제1 뉴럴 코어(100a) 및 제2 뉴럴 코어(100b)에 각각 전용으로 사용될 수 있다. 제2 어드레스 체계는 제1 뉴럴 코어(100a) 및 제2 뉴럴 코어(100b)에 공용으로 적용될 수 있다.
도 14에서는 예시적으로, 제2 경로 유닛(P2)의 동작 클럭 주파수는 1GHz로 동작할 수 있다. 이는 뱅크 컨트롤러(Bc)의 750MHz의 동작 클럭 주파수와 동기화 되지 않은 주파수일 수 있다. 즉, 제2 경로 유닛(P2)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수에 전혀 종속되지 않고 자유롭게 설정될 수 있다.
일반적인 글로벌 메모리는 느린 SRAM(예를 들어, 750MHz)과 그보다 빠른 글로벌 인터커넥션(예를 들어, 1GHz)를 이용하여 CDC 작업에 따른 지연이 발생할 수밖에 없었다. 이에 반해서, 본 발명의 몇몇 실시예들에 따른 공유 메모리(2000)는 제2 경로 유닛(P2) 외에도 제1 경로 유닛(P1)을 이용할 여지가 있어 CDC 작업에 따른 지연을 회피할 수 있다.
또한, 일반적인 글로벌 메모리는 복수의 뉴럴 코어가 하나의 글로벌 인터커넥션(6000)를 이용하므로 데이터 전송량이 동시에 발생하였을 때 전체적인 처리 속도의 저하가 쉽게 발생할 수 있다. 이에 반해서, 본 발명의 몇몇 실시예들에 따른 공유 메모리(2000)는 제2 경로 유닛(P2) 외에도 제1 경로 유닛(P1)을 이용할 여지가 있어 글로벌 컨트롤러(2200)에 몰리는 데이터 처리량을 적절하게 분산하는 효과도 얻을 수 있다.
도 15는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 텐서 타일링 방식에 따른 작업 할당을 설명하기 위한 개념도이다.
도 15를 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 작업은 다차원의 텐서(Tensor)(T)로 표현될 수 있다. 일반적으로, 딥 러닝 작업은 경우 텐서 형태로 존재할 수 있다. 이러한 텐서는 소프트웨어에 의해서 타일링(Tilling)될 수 있다. 타일링이란, 멀티 코어를 가지는 뉴럴 프로세싱 장치에 각 뉴럴 코어별로 텐서를 분배하기 위해 분할하는 작업을 의미할 수 있다.
도 15에는 총 8개의 뉴럴 코어를 도시하였으나, 본 실시예가 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예들에 따른 뉴럴 코어는 7개 이하일 수도 있고, 9개 이상일 수도 있다.
텐서의 타일링은 뉴럴 코어가 수행할 수 있는 작업량만큼 먼저 분배하고(T1), 이어서, 동일한 작업량을 다음에 다시 분배할 수 있다(T2). 즉, 각각의 뉴럴 코어는 병렬적으로 수행하지만, 작업량이 많은 경우 병렬 처리된 작업 단위가 다시 직렬적으로 반복될 수 있다.
이때, 각각의 뉴럴 코어의 작업 사이에는 스틱의 형태로 도시되는 경계 작업(Es)이 존재할 수 있다. 경계 작업(Es)은 각각의 뉴럴 코어들의 작업 결과를 서로 공유하고 이어서 작업을 수행할 수 있는 일종의 동기화 작업일 수 있다. 즉, 여러 개의 뉴럴 코어가 동일한 작업을 분배해서 진행하는 경우 디펜던시에 따른 동기화가 필요하므로 이러한 부분을 경계 작업(Es)으로 정의할 수 있다.
작업의 형태, 뉴럴 코어의 숫자 및 타일링의 형태에 따라서 이러한 경계 작업(Es)의 양은 달라질 수 있지만, 이러한 경계 작업(Es)의 크기는 대략 2KB 내지 4KB의 크기일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
뉴럴 코어의 숫자가 많지 않다면, 이러한 경계 작업(Es)에 대한 부담은 크지 않을 수 있다. 그러나, 작업량이 늘어나고, 뉴럴 코어의 숫자가 증가하는 경우 이러한 경계 작업(Es)의 오버헤드는 무시할 수 없는 수준일 수 있다.
도 16은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 뉴럴 코어 및 PHTM의 동작을 설명하기 위한 블록도이다.
도 16을 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 제1 뉴럴 프로세서(1000a)는 제1 내지 제8 뉴럴 코어(100a~100h) 및 PHTM(500)을 포함할 수 있다.
제1 내지 제8 뉴럴 코어(100a~100h)는 각각 PHTM(500)에 메모리 접근 리퀘스트를 제공할 수 있다. 이때, 메모리 접근 리퀘스트는 리드 리퀘스트와 라이트 리퀘스트를 포함할 수 있다.
리드 리퀘스트는 공유 메모리 또는 로컬 메모리의 데이터를 리드(read)하는 요청이고, 라이트 리퀘스트는 공유 메모리 또는 로컬 메모리에 데이터를 라이트(write)하는 요청일 수 있다.
PHTM(500)은 제1 내지 제8 뉴럴 코어(100a~100h) 모두로부터 메모리 접근 리퀘스트를 수신하고, 미리 설정된 기준에 따라서, 리드 동작 및 라이트 동작을 트래킹할 수 있다. 이에 따라서, 제1 내지 제8 뉴럴 코어(100a~100h)는 각각의 뉴럴 코어 간의 동기화 신호를 주고받을 필요없이 계속해서 작업을 수행할 수 있고, 이에 따라 장치 전체의 효율이 크게 향상될 수 있다.
도 17은 도 16의 PHTM의 내부 구조를 세부적으로 설명하기 위한 도면이고, 도 18은 도 16의 PHTM의 구조 및 동작 방식을 설명하기 위한 블록도이다.
도 17 및 도 18을 참조하면, PHTM(500)은 적어도 하나의 트랜잭션 영역(TR0~TR7)과 논 트랜잭션 영역(NTR)을 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 즉, PHTM(500)은 논 트랜잭션 영역(NTR)을 포함하지 않을 수도 있다.
도 17 및 도 18에는 예시적으로 제1 내지 제8 트랜잭션 영역(TR0~TR7), 즉, 8개의 트랜잭션 영역을 도시하였지만, 본 실시예가 이에 제한되는 것은 아니다. 즉, 트랜잭션 영역의 개수는 7개 이하도 될 수 있고, 9개 이상도 될 수 있다. 이때, 트랜잭션 영역의 개수는 하드웨어에 의해서 정의될 수 있다. 즉, 몇 개의 트랜잭션 영역을 이용할 것인지는 장치 설계 단계에서 고정될 수 있다.
제1 내지 제8 트랜잭션 영역(TR0~TR7)의 크기는 소프트웨어에 의해서 설정될 수 있다. 제1 내지 제8 트랜잭션 영역(TR0~TR7) 각각은 연속된 피지컬 어드레스로 이루어진 영역일 수 있다. 즉, 제1 내지 제8 트랜잭션 영역(TR0~TR7)은 피지컬하게 구별된 영역은 아니고, 로지컬하게 프로그램된 영역일 수 있다. 단, 상술하였듯이 트랜잭션 영역의 총 개수는 미리 고정될 수 있다.
제1 내지 제8 트랜잭션 영역(TR0~TR7)의 크기는 서로 다를 수 있다. 즉, 필요와 목적에 따라서, 제1 내지 제8 트랜잭션 영역(TR0~TR7)의 크기는 모두 동일할 수도, 모두 다를 수도 있고, 일부 트랜잭션 영역끼리 동일하게 설정하는 것도 가능할 수 있다.
또한, PHTM(500)은 어드레스 레인지 체커(ARC)를 포함할 수 있다. 어드레스 레인지 체커(ARC)는 PHTM(500)으로 수신된 메모리 접근 리퀘스트를 제1 내지 제8 트랜잭션 영역(TR0~TR7) 및 논 트랜잭션 영역(NTR)으로 할당할 수 있다.
제1 내지 제8 트랜잭션 영역(TR0~TR7)은 각 트랜잭션 영역 단위로 트랜잭션(리드 및 라이트 동작)을 트래킹할 수 있다. 이와 달리, 논 트랜잭션 영역(NTR)은 트랜잭션을 트래킹하지 않을 수 있다. 이러한 논 트랜잭션 영역(NTR)은 제1 내지 제8 트랜잭션 영역(TR0~TR7)의 크기 설정에 따라 존재할 수도 아닐 수도 있다.
도 19는 도 18의 제1 트랜잭션 영역을 세부적으로 설명하기 위한 블록도이다.
도 19를 참조하면, 제1 트랜잭션 영역(TR0)은 PAS(Programmed Access Scenario)(PAS), 제1 그룹 영역(Group 0) 및 제2 그룹 영역(Group 1)을 포함할 수 있다. 도 19에서는 제1 그룹 영역(Group 0) 및 제2 그룹 영역(Group 1)의 2개의 그룹 영역만이 도시되었지만, 본 실시예가 이에 제한되는 것은 아니다. 즉, 그룹 영역의 개수는 1개일 수도 있고, 3개 이상일 수도 있다.
PAS(PAS)는 각 그룹별로 라이트 리퀘스트의 횟수인 라이트 넘버와 리드 리퀘스트의 횟수인 리드 넘버를 수신하여 기록할 수 있다. 예를 들어, 제1 그룹에서 할당된 라이트 리퀘스트의 횟수는 제1 라이트 넘버로 정의되고, 제1 그룹에서 할당된 리드 리퀘스트의 횟수는 제1 리드 넘버로 정의될 수 있다. 유사하게, 제2 그룹에서 할당된 라이트 리퀘스트의 횟수는 제2 라이트 넘버로 정의되고, 제2 그룹에서 할당된 리드 리퀘스트의 횟수는 제2 리드 넘버로 정의될 수 있다.
제1 그룹 영역(Group 0)은 제1 리드 리퀘스트 버퍼(RRB0), 제1 라이트 리퀘스트 버퍼(WRB0) 및 제1 데이터 버퍼(DB0)를 포함할 수 있다.
제1 리드 리퀘스트 버퍼(RRB0)는 리드 리퀘스트를 수신하는 부분이고, 제1 라이트 리퀘스트 버퍼(WRB0)는 라이트 리퀘스트를 수신하는 부분일 수 있다. 제1 리드 리퀘스트 버퍼(RRB0) 및 제1 라이트 리퀘스트 버퍼(WRB0)는 PAS(PAS)에 기재된 제1 라이트 넘버 및 제1 리드 넘버를 이용하여 라이트 리퀘스트와 리드 리퀘스트가 버퍼링될지 아니면 커미팅될지를 결정할 수 있다.
제1 데이터 버퍼(DB0)는 리드 리퀘스트 및 라이트 리퀘스트의 대상이 되는 데이터가 수신되는 부분일 수 있다. 제1 데이터 버퍼(DB0)는 제1 리드 리퀘스트 버퍼(RRB0)에 의해서 리드 리퀘스트가 커미팅되면 공유 메모리 또는 로컬 메모리로부터 데이터를 수신하고, 각각의 뉴럴 코어에 전달할 수 있다. 또한, 제1 데이터 버퍼(DB0)는 제1 라이트 리퀘스트 버퍼(WRB0)에 의해서 라이트 리퀘스트가 커미팅되면 뉴럴 코어로부터 데이터를 수신하고(혹은 라이트 리퀘스트와 동시에 수신), 데이터를 공유 메모리 또는 로컬 메모리로 전송할 수 있다.
제2 그룹 영역(Group 1)은 제2 리드 리퀘스트 버퍼(RRB1), 제2 라이트 리퀘스트 버퍼(WRB1) 및 제2 데이터 버퍼(DB1)를 포함할 수 있다. 제2 그룹 영역(Group 1)은 제1 그룹 영역(Group 0)과 동일하게 형성될 수 있다. 즉, 제2 리드 리퀘스트 버퍼(RRB1), 제2 라이트 리퀘스트 버퍼(WRB1) 및 제2 데이터 버퍼(DB1)는 각각 제1 리드 리퀘스트 버퍼(RRB0), 제1 라이트 리퀘스트 버퍼(WRB0) 및 제1 데이터 버퍼(DB0)에 대응할 수 있다.
도 20은 도 16의 PHTM의 메모리 접근 리퀘스트 처리 순서를 설명하기 위한 도면이다.
도 16 내지 도 20을 참조하면, PAS(PAS)에 제1 그룹의 제1 라이트 넘버 및 제1 리드 넘버는 각각 4이고, 제2 그룹의 제2 라이트 넘버 및 제2 리드 넘버는 각각 2인 경우를 가정하여 설명한다.
도 20의 위의 타임라인은 PHTM(500)에 요청이 오는 순서이고(Request Sequence), 아래는 실제 메모리에 리드 및 라이트 동작이 수행되는 순서(Service Order)이다. 실제로는 리드와 라이트는 모두 가능한 경우 서로 기다릴 필요없이 병렬적으로 수행될 수 있지만 설명의 편의를 위해서 도 20과 같이 직렬로 도시하였다.
먼저 2개의 라이트 리퀘스트(WR)가 수신되면, PHTM(500)는 이를 그대로 커미팅하여 라이트 동작이 수행될 수 있다. 이어서, 3개의 리드 리퀘스트(RD)가 수신되면 PHTM(500)는 커미팅하지 않고 버퍼링할 수 있다. PAS(PAS)에 기재된 제1 라이트 넘버가 4이므로 라이트 리퀘스트가 아직 다 오지 않았기에 버퍼링을 수행할 수 있다.
버퍼링된 리드 리퀘스트(RD)는 추후에 라이트 리퀘스트(WR)가 제1 라이트 넘버를 충족시킨 이후에 서비스되어 리드 동작이 수행될 수 있다. 즉, 제1 그룹의 메모리 접근 리퀘스트는 제2 그룹의 메모리 접근 리퀘스트 전에 수행될 수 있다.
PAS(PAS)에 제1 라이트 넘버가 기재되어 있기에, PHTM(500)는 굳이 라이트 리퀘스트(WR) 전에 수신된 리드 리퀘스트(RD)를 어보팅(abort)하지 않을 수 있다. 즉, 미리 프로그램된 그룹 순서대로 리드 및 라이트 동작이 진행되므로 커미팅과 어보팅이 아닌 커미팅과 버퍼링으로 절차가 진행될 수 있다.
어보팅의 경우 라이트 동작이 다시 시작되고 다시 리드 리퀘스트(RD)를 받아야 하므로 절차 낭비가 클 수 있다. 만일, PAS(PAS)에 제1 라이트 넘버 및 제1 리드 넘버와 같은 미리 설정된 시나리오에 대한 정보가 없는 경우 버퍼링을 수행할 수 없이 어보팅을 수행해야만 한다. 이에 반해서, 본 실시예는 PAS(PAS)를 통해서 버퍼링을 수행할 수 있어 메모리 접근 동작의 효율을 극대화할 수 있다.
라이트 리퀘스트(WR) 및 리드 리퀘스트(RD)는 현재 다른 라이트나 리드 동작이 수행되고 있는 경우 일시적으로 버퍼링될 수 있다. 즉, PAS(PAS)에 의해서 순서상 문제가 없더라도 현재 동작이 수행되는 것을 기다려서 동작을 수행할 수 있다.
도 21은 도 16의 PHTM의 메모리 접근 리퀘스트 처리 순서를 설명하기 위한 도면이다.
도 21을 참조하면, A 부분의 경우 제1 라이트 넘버인 4를 충족한 이후에 라이트 리퀘스트(WR)가 수신될 수 있다. 이때, 제1 리드 넘버인 4가 아직 충족되지 않았으므로 제1 그룹의 메모리 접근 리퀘스트가 다 처리되지 않은 상황일 수 있다.
이 경우, 라이트 리퀘스트(WR)는 제2 그룹에 속하므로 버퍼링될 수 있다. 이어서 수신된 리드 리퀘스트(RD)는 제1 그룹에 속할 수 있다. 따라서, 제2 그룹의 라이트 리퀘스트(WR)보다 먼저 수행될 수 있다. 물론, 현재 다른 리드 동작이 진행되고 있으므로 조금 버퍼링되었다가 수행될 수 있다. 이 리드 리퀘스트(RD)가 수행되어 제1 그룹의 메모리 접근 리퀘스트가 모두 수행될 수 있다. 이어서, 제2 그룹이 수행될 차례이므로, 버퍼링된 라이트 리퀘스트(WR)가 수행될 수 있다.
본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 뉴럴 코어 각각이 동기화에 대한 신호를 PHTM(500)에 요청하기에 중앙화된 제어 프로세서에 의한 관리보다 훨씬 빠르고 효율적일 수 있다.
나아가, 단순히 소프트웨어만에 의해서 관리되는 경우와 달리, PHTM(500)의 가속화된 동기화 관리 모듈이 추가되어 동기화 신호의 집중에 의한 바틀넥(bottle neck) 현상을 차단할 수 있다.
또한, PHTM(500)는 미리 그룹화되고, 그에 따른 시나리오를 수신할 수 있으므로 어보팅 대신 버퍼링을 수행할 수 있어 리퀘스트를 재전송하지 않아 시간 지연을 방지하고 효율적인 리드 동작 및 라이트 동작을 수행할 수 있다.
이하, 도 22를 참조하여, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 22는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 뉴럴 코어 및 PHTM의 동작을 설명하기 위한 블록도이다.
도 22를 참조하면, 제1 뉴럴 프로세서(1000b)의 PHMT(501)는 제1 PHTM(500a), 제2 PHTM(500b) 및 제3 PHTM(500c)를 포함할 수 있다.
제1 PHTM(500a)는 제1 내지 제8 뉴럴 코어(100a~100h)를 서로 연결할 수 있다. 제2 PHTM(500b)는 제1 내지 제4 뉴럴 코어(100a~100d)의 메모리 접근 리퀘스트를 수신할 수 있다. 제3 PHTM(500c)는 제5 내지 제8 뉴럴 코어(100e~100h)의 메모리 접근 리퀘스트를 수신할 수 있다.
제1 내지 제4 뉴럴 코어(100a~100d)가 제1 세트라고 하고, 제5 내지 제8 뉴럴 코어(100e~100h)가 제2 세트라고 정의하면, 제1 PHTM(500a)는 제1 세트의 뉴럴 코어들과 제2 세트의 뉴럴 코어들을 연결하는 메모리일 수 있다. 즉, 전체 뉴럴 코어가 어떤 방식으로든 서로 전부 연결되어야 하므로 제2 PHTM(500b) 및 제3 PHTM(500c)와 같이 지역적으로 고립된 메모리 외에 제1 PHTM(500a)와 같이 2개의 세트를 연결해주는 메모리가 필요할 수 있다.
제1 PHTM(500a)는 8개의 뉴럴 코어 모두가 공유할 필요는 없고, 제1 세트의 뉴럴 코어와 제2 세트의 뉴럴 코어를 1:1로 연결해주는 메모리일 수도 있다.
본 실시예는 전체 뉴럴 코어를 모두 하나의 PHMT에 집중하지 않고 분산된 형태로 메모리를 운영하여 병렬적으로 빠르게 메모리 접근 리퀘스트를 처리할 수 있다. 이에 따라서, 장치 전체의 속도와 성능이 향상될 수 있다.
이하, 도 23 내지 도 25를 참조하여, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 23은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세서를 세부적으로 설명하기 위한 블록도이고, 도 24는 도 23의 뉴럴 코어 및 PHTM의 동작을 설명하기 위한 블록도이다. 도 25는 도 24의 제1 L2 싱크 패스의 동작을 설명하기 위한 타임 다이어그램이다.
도 23을 참조하면, 제2 뉴럴 프로세서(1001)는 L2 싱크 패스(300)를 더 포함할 수 있다.
L2 싱크 패스(300)는 적어도 하나의 뉴럴 코어(100) 및 L2 공유 메모리(400)를 서로 연결할 수 있다. L2 싱크 패스(300)는 적어도 하나의 뉴럴 코어(100) 및 L2 공유 메모리(400)의 동기화 신호가 이동하는 경로일 수 있다.
L2 싱크 패스(300)는 로컬 인터커넥션(200)과 물리적으로 별도로 형성될 수 있다. 로컬 인터커넥션(200)의 경우 글로벌 인터커넥션(6000)과 달리 내부에 충분한 채널이 형성되지 않을 수 있다. 이러한 경우에는 L2 싱크 패스(300)가 별도의 형성되어 동기화 신호의 전송을 빠르고 지체없이 수행할 수 있다. L2 싱크 패스(300)는 글로벌 인터커넥션(6000)의 L3 싱크 채널(6300)에 비해서 한단계 낮은 레벨에서 수행되는 동기화에 사용될 수 있다.
도 24를 참조하면, 제2 뉴럴 프로세서(1001a)는 제1 L2 싱크 패스(300a)를 포함할 수 있다. 따라서, PHTM(501)도 제2 PHTM(500b) 및 제3 PHTM(500c)을 포함하되, 제1 PHTM(500a)을 포함하지 않을 수 있다.
제1 L2 싱크 패스(300a)는 제1 내지 제8 뉴럴 코어(100a~100h)의 각각의 동기화 신호를 수신하여 다른 뉴럴 코어에 전달할 수 있다. 이에 따라서, 뉴럴 코어는 공유 메모리(2000)(또는 로컬 메모리)에 데이터를 리드 혹은 라이트할 수 있다.
구체적으로, 제1 세트 즉, 제1 내지 제4 뉴럴 코어(100a~100d) 사이에 공유되는 메모리 접근 리퀘스트는 제2 PHTM(500b)에 제공될 수 있다. 또한, 제2 세트 즉, 제5 내지 제8 뉴럴 코어(100e~100h) 사이에 공유되는 메모리 접근 리퀘스트는 제3 PHTM(500c)에 제공될 수 있다.
다만, 제1 세트의 뉴럴 코어와 제2 세트의 뉴럴 코어가 서로 공유되는 메모리 접근 리퀘스트의 경우 제1 L2 싱크 패스(300a)로 전달되어 공유 메모리(2000)로 리드 및 라이트 동작이 수행될 수 있다.
도 25를 참조하면, 제1 L2 싱크 패스(300a)의 경우 디펜던시에 따라서 라이트 리퀘스트(WR)가 먼저 다 전송된 후에 리드 리퀘스트(RD)가 전송될 수 있다. 이에 따라서, 동기화 지연(Sync-Interconnect Delay)가 있을 수 있다.
제1 L2 싱크 패스(300a)는 8 바이 8 즉, 8개의 뉴럴 코어 모두를 서로 연결해주는 형태일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 제1 L2 싱크 패스(300a)는 제1 세트와 제2 세트의 뉴럴 코어를 1:1로 연결하는 4 바이 4 형태로 구현되는 것도 얼마든지 가능할 수 있다.
그러나, 제1 L2 싱크 패스(300a)의 경우 하나의 와이어로 형성되어 PHTM의 메모리 구성보다 훨씬 간단하게 구현될 수 있고, 제2 PHTM(500b) 및 제3 PHTM(500c)에 의해서 메모리 접근 리퀘스트의 숫자도 분산되어 바틀넥 현상이 크게 문제되지 않을 수 있다.
따라서, 본 실시예는 하드웨어 구현의 난이도도 상대적으로 낮고, 동기화 지연의 문제도 해결할 수 있을 수 있다.
이하, 도 26을 참조하여, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 26은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 뉴럴 코어 및 PHTM의 동작을 설명하기 위한 블록도이다.
도 26을 참조하면, 제2 뉴럴 프로세서(1001b)는 제2 L2 싱크 패스(300b)를 포함할 수 있다. 따라서, PHTM(501)도 제2 PHTM(500b) 및 제3 PHTM(500c)을 포함하되, 제1 PHTM(500a)을 포함하지 않을 수 있다.
제2 L2 싱크 패스(300b)는 링형 인터커넥트일 수 있다. 링형 인터커넥트는 인접한 뉴럴 코어끼리 순차적으로 연결될 수 있다. 예를 들어, 제2 L2 싱크 패스(300b)를 통해서, 제1 뉴럴 코어(100a)는 제2 뉴럴 코어(100b)와 연결되고, 제2 뉴럴 코어(100b)는 제3 뉴럴 코어(100c)로 연결될 수 있다. 제3 뉴럴 코어(100c)는 제4 뉴럴 코어(100d)와 연결되고, 제4 뉴럴 코어(100d)는 제8 뉴럴 코어(100h)로 연결될 수 있다. 제8 뉴럴 코어(100h)는 제7 뉴럴 코어(100g)와 연결되고, 제7 뉴럴 코어(100g)는 제6 뉴럴 코어(100f)로 연결될 수 있다. 제6 뉴럴 코어(100f)는 제5 뉴럴 코어(100e)와 연결되고, 제5 뉴럴 코어(100e)는 제1 뉴럴 코어(100a)로 연결될 수 있다.
제2 L2 싱크 패스(300b)는 링형으로 구성되어 여러 동기화 신호가 한 번에 몰리는 것을 방지할 수 있다. 따라서, 동기화 지연(Sync-Interconnect Delay)이 최소화될 수 있다.
이하, 도 26을 참조하여, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 27은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법을 설명하기 위한 순서도이고, 도 28은 도 27의 라이트 리퀘스트 커미팅 단계를 세부적으로 설명하기 위한 순서도이다.
도 27을 참조하면, PAS를 수신한다(S100).
구체적으로, 도 19를 참조하면, PAS(PAS)는 각 그룹별로 라이트 리퀘스트의 횟수인 라이트 넘버와 리드 리퀘스트의 횟수인 리드 넘버를 수신하여 기록할 수 있다. 이러한 라이트 넘버와 리드 넘버는 PAS 즉, 프로그램된 접근 시나리오(programmed access scenario)일 수 있다. 즉, PAS(PAS)가 PAS 정보를 수신할 수 있다. 이때, 제1 그룹에서 할당된 라이트 리퀘스트의 횟수는 제1 라이트 넘버로 정의되고, 제1 그룹에서 할당된 리드 리퀘스트의 횟수는 제1 리드 넘버로 정의될 수 있다. 유사하게, 제2 그룹에서 할당된 라이트 리퀘스트의 횟수는 제2 라이트 넘버로 정의되고, 제2 그룹에서 할당된 리드 리퀘스트의 횟수는 제2 리드 넘버로 정의될 수 있다.
다시, 도 27을 참조하면, 라이트 리퀘스트를 수신하고(S200), 이어서 라이트 리퀘스트를 커미팅한다(S300).
세부적으로, 도 28을 참조하면, 제1 라이트 넘버가 수신된 라이트 리퀘스트 수보다 크거나 같은지를 판단하고(S310), 그렇다면 라이트 리퀘스트를 커미팅하고(S320), 아니라면 라이트 리퀘스트를 버퍼링 한다(S330).
구체적으로 도 21을 참조하면, A 부분의 경우 제1 라이트 넘버인 4를 충족한 이후에 라이트 리퀘스트(WR)가 수신될 수 있다. 이때, 제1 리드 넘버인 4가 아직 충족되지 않았으므로 제1 그룹의 메모리 접근 리퀘스트가 다 처리되지 않은 상황일 수 있다. 이 경우, 라이트 리퀘스트(WR)는 제2 그룹에 속하므로 버퍼링될 수 있다.
만일, 라이트 넘버가 크거나 같은 경우라면 라이트 리퀘스트(WR)는 커미팅 되었을 것이다.
다시, 도 27을 참조하면, 리드 리퀘스트를 수신하고(S400), 제1 라이트 넘버가 수신된 라이트 리퀘스트 수보다 크거나 같은지를 확인한다(S500). 만일 그렇다면, 리드 리퀘스트는 바로 처리되지 못하고 버퍼링되고(S600), 그렇지 않다면 리드 리퀘스트가 커미팅될 수 있다(S700).
구체적으로, 도 20을 참조하면, 3개의 리드 리퀘스트(RD)가 수신되면 PHTM(500)는 커미팅하지 않고 버퍼링할 수 있다. PAS(PAS)에 기재된 제1 라이트 넘버가 4이므로 라이트 리퀘스트가 아직 다 오지 않았기에 버퍼링을 수행할 수 있다.
버퍼링된 리드 리퀘스트(RD)는 추후에 라이트 리퀘스트(WR)가 제1 라이트 넘버를 충족시킨 이후에 서비스되어 리드 동작이 수행될 수 있다. 즉, 제1 그룹의 메모리 접근 리퀘스트는 제2 그룹의 메모리 접근 리퀘스트 전에 수행될 수 있다.
즉, 본 실시예는 그룹을 통해서 미리 리퀘스트 숫자를 알고 있으므로 어보팅이 없이 바로 커미팅하거나 버퍼링을 하여 각각의 뉴럴 코어의 오버헤드를 줄이고 효율적인 동기화 작업을 수행할 수 있다.
도 29는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 소프트웨어 계층 구조를 설명하기 위한 블록도이다.
도 29를 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 소프트웨어 계층 구조는 DL 프레임워크(10000), 컴파일러 스택(20000) 및 백엔드 모듈(30000)을 포함할 수 있다.
DL 프레임워크(10000)는 사용자가 사용하는 딥러닝 모델 네트워크에 대한 프레임워크를 의미할 수 있다. 예를 들어, 텐서플로우나 파이토치와 같은 프로그램을 이용하여 학습이 완료된 뉴럴 네트워크가 생성될 수 있다.
컴파일러 스택(20000)은 어댑테이션 레이어(21000), 컴퓨트 라이브러리(22000), 프론트엔드 컴파일러(23000), 백엔드 컴파일러(24000) 및 런타임 드라이버(25000)를 포함할 수 있다.
어댑테이션 레이어(21000)는 DL 프레임워크(10000)에 접하는 레이어일 수 있다. 어댑테이션 레이어(21000)는 DL 프레임워크(10000)에서 생성된 유저의 신경망 모델을 양자화시키고 그래프 수정을 할 수 있다. 또한, 어댑테이션 레이어(21000)는 모델의 타입을 필요한 타입으로 변환시킬 수 있다.
프론트엔드 컴파일러(23000)는 어댑테이션 레이어(21000)에서 전달받은 다양한 신경망 모델 및 그래프를 일정한 중간 표현(intermediate representation, IR)으로 변환해줄 수 있다. 변환된 IR은 추후 백엔드 컴파일러(24000)에서 다루기 쉬운 미리 설정된 표현일 수 있다.
이러한, 프론트엔드 컴파일러(23000)의 IR은 그래프 차원에서 미리 할 수 있는 최적화가 수행될 수 있다. 또한, 프론트엔드 컴파일러(23000)는 하드웨어에 최적화된 레이아웃으로 변환시키는 작업을 통해서 최종적으로 IR을 생성할 수 있다.
벡엔드 컴파일러(24000)는 프론트엔드 컴파일러(23000)에서 변환된 IR을 최적화하고 바이너리 파일로 변환하여 런타임 드라이버가 사용할 수 있게 한다. 백엔드 컴파일러(24000)는 하드웨어의 세부 사항에 맞는 스케일로 잡을 분할하여 최적화된 코드를 생성할 수 있다.
컴퓨트 라이브러리(22000)는 여러가지 오퍼레이션 중에 하드웨어에 적합한 형태로 설계된 템플릿 오퍼레이션을 저장할 수 있다. 컴퓨트 라이브러리(22000)는 하드웨어가 필요한 여러 템플릿 오퍼레이션을 벡엔드 컴파일러(24000)에 제공하여 최적화된 코드가 생성될 수 있게 한다.
런타임 드라이버(25000)는 구동 중에 계속해서 모니터링을 수행하여 본 발명의 몇몇 실시예들에 따른 뉴럴 네트워크 장치의 구동을 수행할 수 있다. 구체적으로, 뉴럴 네트워크 장치의 인터페이스의 실행을 담당할 수 있다.
백엔드 모듈(30000)는 ASIC(Application Specific Integrated Circuit)(31000), FPGA(Field programmable gate array)(32000) 및 C-model(33000)을 포함할 수 있다. ASIC(31000)은 미리 결정된 설계 방식에 따라 결정되는 하드웨어 칩을 의미할 수 있다. FPGA(32000)는 프로그래밍이 가능한 하드웨어 칩일 수 있다. C-model(33000)은 소프트웨어 상에 하드웨어를 모사하여 구현한 모델을 의미할 수 있다.
백엔드 모듈(30000)은 컴파일러 스택(20000)을 통해서 생성된 바이너리 코드를 이용하여 다양한 작업을 수행하고 결과를 도출할 수 있다.
도 30은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치가 수행하는 딥 러닝 연산을 설명하기 위한 개념도이다.
도 30을 참조하면, 인공신경망 모델(40000)은, 기계학습 모델의 일 예로서, 기계학습(Machine Learning) 기술과 인지과학에서, 생물학적 신경망의 구조에 기초하여 구현된 통계학적 학습 알고리즘 또는 그 알고리즘을 실행하는 구조이다.
인공신경망 모델(40000)은, 생물학적 신경망에서와 같이 시냅스의 결합으로 네트워크를 형성한 인공 뉴런인 노드(Node)들이 시냅스의 가중치를 반복적으로 조정하여, 특정 입력에 대응한 올바른 출력과 추론된 출력 사이의 오차가 감소되도록 학습함으로써, 문제 해결 능력을 가지는 기계학습 모델을 나타낼 수 있다. 예를 들어, 인공신경망 모델(40000)은 기계 학습, 딥러닝 등의 인공지능 학습법에 사용되는 임의의 확률 모델, 뉴럴 네트워크 모델 등을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 이러한 인공신경망 모델(40000)의 형태를 구현하여 연산을 수행할 수 있다. 예를 들어, 인공신경망 모델(40000)은 입력 영상을 수신하고, 입력 영상에 포함된 대상의 적어도 일부에 대한 정보를 출력할 수 있다.
인공신경망 모델(40000)은 다층의 노드들과 이들 사이의 연결로 구성된 다층 퍼셉트론(MLP: multilayer perceptron)으로 구현된다. 본 실시예에 따른 인공신경망 모델(40000)은 MLP를 포함하는 다양한 인공신경망 모델 구조들 중의 하나를 이용하여 구현될 수 있다. 도 25에 도시된 바와 같이, 인공신경망 모델(40000)은, 외부로부터 입력 신호 또는 데이터(40100)를 수신하는 입력층(41000), 입력 데이터에 대응한 출력 신호 또는 데이터(40200)를 출력하는 출력층(44000), 입력층(41000)과 출력층(44000) 사이에 위치하며 입력층(41000)으로부터 신호를 받아 특성을 추출하여 출력층(44000)으로 전달하는 n개(여기서, n은 양의 정수)의 은닉층(42000 내지 43000)으로 구성된다. 여기서, 출력층(44000)은 은닉층(42000 내지 43000)으로부터 신호를 받아 외부로 출력한다.
인공신경망 모델(40000)의 학습 방법에는, 교사 신호(정답)의 입력에 의해서 문제의 해결에 최적화되도록 학습하는 지도 학습(Supervised Learning) 방법과, 교사 신호를 필요로 하지 않는 비지도 학습(Unsupervised Learning) 방법이 있다.
뉴럴 프로세싱 장치는 인공신경망 모델(40000)을 학습시키기 위한 학습 데이터를 시뮬레이션을 통해 직접 생성할 수 있다. 이와 같이, 인공신경망 모델(40000)의 입력층(41000)과 출력층(44000)에 복수의 입력변수와 대응되는 복수의 출력변수가 각각 매칭되고, 입력층(41000), 은닉층(42000 내지 43000) 및 출력층(44000)에 포함된 노드들 사이의 시냅스 값이 조정됨으로써, 특정 입력에 대응한 올바른 출력이 추출될 수 있도록 학습될 수 있다. 이러한 학습 과정을 통해, 인공신경망 모델(40000)의 입력변수에 숨겨져 있는 특성을 파악할 수 있고, 입력변수에 기초하여 계산된 출력변수와 목표 출력 간의 오차가 줄어들도록 인공신경망 모델(40000)의 노드들 사이의 시냅스 값(또는 웨이트)을 조정할 수 있다.
도 31은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 뉴럴 네트워크의 학습 및 추론 동작을 설명하기 위한 개념도이다.
도 31을 참조하면, 학습 과정(Training Phase)에서는 다수의 학습 자료(TD)들이 인공신경망 모델(NN)로 포워딩되고, 다시 백워딩되는 과정을 거칠 수 있다. 이를 통해서 인공신경망 모델(NN)의 각 노드의 웨이트와 바이어스들이 조율되고 이를 통해서 점점 더욱 정확한 결과를 도출할 수 있게 학습이 수행될 수 있다. 이렇게 학습 과정(Training Phase)을 통해서 인공신경망 모델(NN)은 학습된 신경망 모델(NN_T)로 변환될 수 있다.
추론 과정(Inference Phase)에서는 새로운 데이터(ND)가 다시 학습된 신경망 모델(NN_T)로 입력될 수 있다. 학습된 신경망 모델(NN_T)은 새로운 데이터(ND)를 입력으로 하여 이미 학습된 웨이트와 바이어스를 통해서 결과 데이터(RD)를 도출할 수 있다. 이러한 결과 데이터(RD)는 학습 과정(Training Phase)에서 어떤 학습 자료(TD)로 학습하였는지와, 얼마나 많은 학습 자료(TD)를 이용하였는지가 중요할 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (31)

  1. 제1 및 제2 뉴럴 코어;
    상기 제1 및 제2 뉴럴 코어가 서로 공유하는 공유 메모리; 및
    상기 제1 및 제2 뉴럴 코어의 상기 공유 메모리에 대한 메모리 접근 리퀘스트를 수신하여 커미팅 또는 버퍼링을 수행하는 PHTM(Programmable Hardware Transactional Memory)을 포함하는,
    뉴럴 프로세싱 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 뉴럴 코어와 다른 제3 및 제4 뉴럴 코어를 더 포함하고,
    상기 제1 및 제2 뉴럴 코어는 제1 세트에 포함되고,
    상기 제3 및 제4 뉴럴 코어는 제2 세트에 포함되고,
    상기 PHTM은,
    상기 제1 세트로부터 제1 메모리 접근 리퀘스트를 수신하는 제1 PHTM와,
    상기 제2 세트로부터 제2 메모리 접근 리퀘스트를 수신하는 제2 PHTM를 포함하는,
    뉴럴 프로세싱 장치.
  3. 제2 항에 있어서,
    상기 PHTM은,
    상기 제1 및 제2 세트로부터 제3 메모리 접근 리퀘스트를 수신하는 제3 PHTM를 포함하는,
    뉴럴 프로세싱 장치.
  4. 제2 항에 있어서,
    상기 제1 및 제2 세트로부터 동기화 신호를 전달하는 L2 싱크 패스를 더 포함하는,
    뉴럴 프로세싱 장치.
  5. 제4 항에 있어서,
    상기 L2 싱크 패스는 상기 제1 내지 제4 뉴럴 코어 사이의 다대다 연결을 수행하는,
    뉴럴 프로세싱 장치.
  6. 제4 항에 있어서,
    상기 L2 싱크 패스는 상기 제2 내지 제4 뉴럴 코어 사이의 일대일 연결을 수행하는,
    뉴럴 프로세싱 장치.
  7. 제6 항에 있어서,
    상기 L2 싱크 패스는 링형 인터커넥션인,
    뉴럴 프로세싱 장치.
  8. 제1 항에 있어서,
    상기 PHTM은,
    상기 메모리 접근 리퀘스트에 따라서 커미팅 또는 버퍼링이 수행되는 트랜잭션 영역과,
    상기 메모리 접근 리퀘스트에 대한 트래킹을 수행하지 않는 논 트랜잭션 영역을 포함하는,
    뉴럴 프로세싱 장치.
  9. 제8 항에 있어서,
    상기 트랜잭션 영역은, 서로 다른 주소를 가지는 제1 및 제2 트랜잭션 영역을 포함하는,
    뉴럴 프로세싱 장치.
  10. 제9 항에 있어서,
    상기 제1 트랜잭션 영역의 크기와 상기 제2 트랜잭션 영역의 크기는 서로 다른,
    뉴럴 프로세싱 장치.
  11. 제9 항에 있어서,
    상기 제1 트랜잭션 영역은,
    제1 그룹에 해당하는 리퀘스트에 대응하는 제1 그룹 영역과,
    상기 제1 그룹과 다른 제2 그룹에 해당하는 리퀘스트에 대응하는 제2 그룹 영역과,
    상기 제1 그룹 및 상기 제2 그룹의 리퀘스트의 설정된 횟수를 기록하는 PAS를 포함하는,
    뉴럴 프로세싱 장치.
  12. 제11 항에 있어서,
    상기 제1 그룹 영역은,
    리드 리퀘스트를 수신하는 리드 리퀘스트 버퍼와,
    라이트 리퀘스트를 수신하는 라이트 리퀘스트 버퍼와,
    데이터를 수신하는 데이터 버퍼를 포함하는,
    뉴럴 프로세싱 장치.
  13. 제11 항에 있어서,
    상기 PHTM은 상기 제1 그룹에 해당하는 메모리 접근 리퀘스트 및 상기 제2 그룹에 해당하는 메모리 접근 리퀘스트를 순차적으로 처리하는,
    뉴럴 프로세싱 장치.
  14. 제13 항에 있어서,
    상기 PAS는 상기 제1 그룹의 처리할 라이트 리퀘스트의 숫자인 제1 라이트 넘버와, 상기 제1 그룹의 처리할 리드 리퀘스트의 숫자인 제1 리드 넘버를 기록하고,
    상기 PHTM은 제1 그룹의 리드 리퀘스트가 수신될 때,
    수신된 상기 라이트 리퀘스트의 숫자가 상기 제1 라이트 넘버보다 작은 경우, 상기 리드 리퀘스트를 버퍼링하고,
    수신된 상기 라이트 리퀘스트의 숫자가 상기 제1 라이트 넘버보다 크거나 같은 경우, 상기 리드 리퀘스트를 커미팅하는,
    뉴럴 프로세싱 장치.
  15. 제1 및 제2 뉴럴 코어;
    상기 제1 및 제2 뉴럴 코어가 서로 공유하는 공유 메모리; 및
    상기 제1 및 제2 뉴럴 코어의 상기 공유 메모리에 대한 메모리 접근 리퀘스트를 수신하는 PHTM를 포함하되,
    상기 메모리 접근 리퀘스트는 미리 설정된 제1 그룹 및 제2 그룹을 포함하고,
    상기 PHTM는 제1 및 제2 라이트 넘버와, 제1 및 제2 리드 넘버를 포함하고,
    상기 제1 라이트 넘버는 상기 제1 그룹의 처리할 라이트 리퀘스트의 수이고,
    상기 제1 리드 넘버는 상기 제1 그룹의 처리할 리드 리퀘스트의 수이고,
    상기 제2 라이트 넘버는 상기 제2 그룹의 처리할 라이트 리퀘스트의 수이고,
    상기 제2 리드 넘버는 상기 제2 그룹의 처리할 리드 리퀘스트의 수이고,
    상기 PHTM은 상기 제1 및 제2 라이트 넘버와 상기 제1 및 제2 리드 넘버에 따라서 그룹별로 메모리 접근 리퀘스트를 순차적으로 처리하는,
    뉴럴 프로세싱 장치.
  16. 제15 항에 있어서,
    상기 PHTM은,
    상기 제1 그룹의 라이트 리퀘스트가 상기 제1 라이트 넘버보다 적게 온 경우, 상기 제1 그룹의 리드 리퀘스트가 수신되면 버퍼링을 수행하고,
    상기 제1 그룹의 라이트 리퀘스트가 상기 제1 라이트 넘버와 동일해지면, 버퍼링된 상기 제1 리드 리퀘스트를 처리하는,
    뉴럴 프로세싱 장치.
  17. 제16 항에 있어서,
    상기 PHTM은,
    상기 제1 그룹의 라이트 리퀘스트의 수신 숫자가 상기 제1 라이트 넘버와 동일하거나 큰 경우, 상기 제1 리드 리퀘스트가 수신되면 커미팅을 수행하는,
    뉴럴 프로세싱 장치.
  18. 제15 항에 있어서,
    상기 PHTM은,
    상기 메모리 접근 리퀘스트를 처리하는 트랜잭션 영역과,
    상기 메모리 접근 리퀘스트를 처리하지 않는 논 트랜잭션 영역을 포함하는,
    뉴럴 프로세싱 장치.
  19. 제18 항에 있어서,
    상기 트랜잭션 영역은 제1 및 제2 트랜잭션 영역을 포함하는,
    뉴럴 프로세싱 장치.
  20. 제15 항에 있어서,
    상기 제1 및 제2 뉴럴 코어를 포함하는 제1 뉴럴 프로세서와,
    상기 제1 뉴럴 프로세서와 다른 제2 뉴럴 프로세서를 더 포함하는,
    뉴럴 프로세싱 장치.
  21. PHTM을 포함하는 뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법에 있어서,
    그룹별 라이트 넘버 및 리드 넘버를 수신하고,
    제1 그룹의 라이트 리퀘스트를 수신하고,
    상기 제1 그룹의 라이트 리퀘스트를 커미팅하고,
    상기 제1 그룹의 리드 리퀘스트를 수신하고,
    상기 제1 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 크거나 같은 지 판단하고,
    상기 제1 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 크거나 같으면, 상기 리드 리퀘스트를 커미팅하는 것을 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
  22. 제21 항에 있어서,
    상기 제1 그룹의 라이트 리퀘스트를 커미팅하는 것은,
    상기 라이트 넘버가 수신된 상기 리퀘스트의 수보다 크거나 같은 지를 판단하고,
    상기 라이트 넘버가 수신된 상기 리퀘스트의 수보다 크거나 같은 경우, 상기 라이트 리퀘스트를 커미팅하는 것을 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
  23. 제22 항에 있어서,
    상기 제1 그룹의 라이트 리퀘스트를 커미팅하는 것은,
    상기 제1 라이트 넘버가 수신된 상기 리퀘스트의 수보다 작은 경우, 상기 라이트 리퀘스트를 버퍼링하는 것을 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
  24. 제21 항에 있어서,
    상기 제1 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 크거나 같으면, 상기 리드 리퀘스트를 커미팅하는 것을 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
  25. 제24 항에 있어서,
    상기 제1 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 작으면, 상기 리드 리퀘스트를 버퍼링하는 것을 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
  26. 제21 항에 있어서,
    제2 그룹의 라이트 리퀘스트를 수신하고,
    상기 제2 그룹의 라이트 리퀘스트를 커미팅하고,
    상기 제2 그룹의 리드 리퀘스트를 수신하고,
    상기 제2 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 크거나 같은 지 판단하고,
    상기 제2 그룹의 라이트 리퀘스트의 수신 횟수가 상기 라이트 넘버보다 크거나 같으면, 상기 리드 리퀘스트를 커미팅하는 것을 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
  27. 제21 항에 있어서,
    상기 뉴럴 프로세싱 장치는,
    제1 및 제2 뉴럴 코어와,
    상기 제1 및 제2 뉴럴 코어가 공유하는 공유 메모리를 포함하고,
    상기 라이트 리퀘스트를 커미팅하는 것은, 상기 PHTM이 상기 공유 메모리에 데이터를 라이트하는 것을 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
  28. 제27 항에 있어서,
    상기 뉴럴 프로세싱 장치는, 제3 및 제4 뉴럴 코어를 더 포함하고,
    상기 PHTM은
    상기 제1 및 제2 뉴럴 코어와 연결되는 제1 PHTM과,
    상기 제3 및 제4 뉴럴 코어와 연결되는 제2 PHTM을 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
  29. 제28 항에 있어서,
    상기 PHTM은 상기 제1 및 제3 뉴럴 코어를 연결하는 제3 PHTM을 더 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
  30. 제28 항에 있어서,
    상기 뉴럴 프로세싱 장치는, L2 싱크 패스를 더 포함하고,
    상기 L2 싱크를 통해서 상기 제1 내지 제4 뉴럴 코어의 동기화 신호를 전송하는 것을 더 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
  31. 제30 항에 있어서,
    상기 L2 싱크 패스는 링형 인터커넥션이고,
    상기 L2 싱크를 통해서 동기화 신호를 전송하는 것은, 상기 제1 내지 제4 뉴럴 코어가 각각 인접한 1개의 코어에게만 상기 동기화 신호를 전송하는 것을 포함하는,
    뉴럴 프로세싱 장치의 트랜잭션 트래킹 방법.
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