KR20220142781A - 컨트롤러 및 컨트롤러의 동작 방법 - Google Patents

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Abstract

메모리 장치를 제어하는 컨트롤러의 동작 방법은, 현재성능 변화 또는 호스트 요청 패턴 변화를 감지하면, 상기 컨트롤러에 포함되는 복수의 동작 모듈들로 제공되는 클럭 신호들에 대응하는 클럭 주파수 세트를 초기화하는 단계; 상기 클럭 주파수 세트가 초기화된 후의 현재성능에 기초하여 목표성능을 결정하는 단계; 상기 클럭 주파수 세트에 포함된 적어도 하나의 클럭 주파수를 변경하는 동작 및 상기 클럭 주파수가 변경된 후의 현재성능을 모니터링하는 동작을 반복 수행함으로써 상기 현재성능이 상기 목표성능 이상으로 유지될 수 있는 최적 클럭 주파수 세트를 결정하는 단계; 및 상기 최적 클럭 주파수 세트에 따라 상기 복수의 동작 모듈들로 클럭 신호들을 제공하는 단계를 포함할 수 있다.

Description

컨트롤러 및 컨트롤러의 동작 방법 {CONTROLLER AND OPERATION METHOD THEREOF}
본 발명은 컨트롤러 및 컨트롤러의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 요구성능을 만족하면서 소비전력을 절감할 수 있는 컨트롤러 및 컨트롤러의 동작 방법을 제공하고자 한다.
본 발명의 일 실시 예에 따르면, 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 현재성능 변화 또는 호스트 요청 패턴 변화를 감지하면, 상기 컨트롤러에 포함되는 복수의 동작 모듈들로 제공되는 클럭 신호들에 대응하는 클럭 주파수 세트를 초기화하는 단계; 상기 클럭 주파수 세트가 초기화된 후의 현재성능에 기초하여 목표성능을 결정하는 단계; 상기 클럭 주파수 세트에 포함된 적어도 하나의 클럭 주파수를 변경하는 동작 및 상기 클럭 주파수가 변경된 후의 현재성능을 모니터링하는 동작을 반복 수행함으로써 상기 현재성능이 상기 목표성능 이상으로 유지될 수 있는 최적 클럭 주파수 세트를 결정하는 단계; 및 상기 최적 클럭 주파수 세트에 따라 상기 복수의 동작 모듈들로 클럭 신호들을 제공하는 단계를 포함한다.
또한, 상기 최적 클럭 주파수 세트는 상기 현재성능이 상기 목표성능 이상으로 유지될 수 있는 클럭 주파수 세트들 중 소비전력이 최소화되는 클럭 주파수 세트일 수 있다.
또한, 상기 클럭 주파수 세트를 초기화하는 단계는 상기 클럭 주파수 세트에 포함된 클럭 주파수들 각각을 정해진 최댓값으로 결정하는 단계를 포함할 수 있다.
또한, 상기 동작 방법은 커맨드 큐 상태 변화를 감지하면 상기 클럭 주파수 세트를 초기화하는 단계를 더 포함하고, 상기 커맨드 큐 상태는 호스트로부터의 커맨드를 큐잉하는 커맨드 큐 페어(queue pair)의 개수 및 큐 페어별 큐 깊이(queue depth)를 포함할 수 있다.
또한, 상기 최적 클럭 주파수 세트를 결정하는 단계는 상기 현재성능이 상기 목표성능보다 낮아지는 것이 감지되면, 상기 클럭 주파수를 변경하는 동작 및 상기 현재성능을 모니터링하는 동작의 반복을 종료하는 단계; 및 마지막 반복의 직전 반복에서 결정된 클럭 주파수 세트를 최적 클럭 주파수 세트로 결정하는 단계를 포함할 수 있다.
또한, 상기 클럭 주파수를 변경하는 동작은 상기 컨트롤러에 의해 액세스될 수 있는 클럭 레벨 테이블을 참조하여 상기 클럭 주파수 세트에 포함된 하나 이상의 클럭 주파수의 레벨을 1단계 이상 낮추는 동작을 포함할 수 있다.
또한, 상기 현재성능을 모니터링하는 단계는 단위시간 당 상기 컨트롤러와 호스트가 주고받는 데이터의 양을 모니터링하는 단계; 및 상기 모니터링된 단위시간 당 데이터의 양에 기초하여 상기 현재성능을 결정하는 단계를 포함할 수 있다.
또한, 상기 데이터의 양을 모니터링하는 단계는 단위시간 당 DMA(direct memory access)를 통해 송수신되는 데이터 블록의 개수를 카운트하는 단계를 포함할 수 있다.
또한, 상기 호스트 요청 패턴은 호스트로부터 수신되는 커맨드의 타입 및 커맨드의 패턴을 포함하고, 상기 커맨드의 타입은 리드 타입 및 라이트 타입을 포함하고, 상기 커맨드의 패턴은 시퀀셜(sequential) 패턴 및 랜덤(random) 패턴을 포함할 수 있다.
또한, 상기 복수의 동작 모듈들은 메인 코어, 호스트 인터페이스, 메모리 인터페이스 및 메모리를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치를 제어하는 컨트롤러는, 메인 코어 및 메모리를 포함하는 복수의 동작 모듈들; 상기 복수의 동작 모듈들로 클럭 신호들을 제공하는 클럭 생성부를 포함하고, 상기 메인 코어는 현재성능 변화 또는 호스트 요청 패턴 변화를 감지하면, 상기 복수의 프로세싱 코어들로 제공되는 클럭 신호들에 대응하는 클럭 주파수 세트를 초기화하고, 상기 클럭 주파수 세트가 초기화된 후의 현재성능에 기초하여 목표성능을 결정하고, 상기 현재성능이 상기 목표성능 이상으로 유지될 수 있는 최적 클럭 주파수 세트를 결정하고, 상기 최적 클럭 주파수 세트에 따라 상기 복수의 동작 모듈들로 클럭 신호들을 제공하며, 상기 메인 코어는 상기 클럭 주파수 세트에 포함된 적어도 하나의 클럭 주파수를 변경하는 동작 및 상기 클럭 주파수가 변경된 후의 현재성능을 모니터링하는 동작을 반복 수행함으로써 상기 최적 클럭 주파수 세트를 결정한다.
또한, 상기 최적 클럭 주파수 세트는 상기 현재성능이 상기 목표성능 이상으로 유지될 수 있는 클럭 주파수 세트들 중 소비전력이 최소화되는 클럭 주파수 세트일 수 있다.
또한, 상기 메인 코어는 상기 클럭 주파수 세트에 포함된 클럭 주파수들 각각을 정해진 최댓값으로 결정함으로써 상기 클럭 주파수 세트를 초기화할 수 있다.
또한, 상기 메인 코어는 커맨드 큐 상태 변화를 감지하면 상기 클럭 주파수 세트를 초기화하고, 상기 커맨드 큐 상태는 호스트로부터의 커맨드를 큐잉하는 커맨드 큐 페어(queue pair)의 개수 및 큐 페어별 큐 깊이(queue depth)를 포함할 수 있다.
또한, 상기 메인 코어는 상기 현재성능이 상기 목표성능보다 낮아지는 것이 감지되면, 상기 클럭 주파수를 변경하는 동작 및 상기 현재성능을 모니터링하는 동작의 반복을 종료하고, 마지막 반복의 직전 반복에서 결정된 클럭 주파수 세트를 최적 클럭 주파수 세트로 결정할 수 있다.
또한, 상기 메인 코어는 상기 메모리에 저장된 클럭 레벨 테이블을 참조하여 상기 클럭 주파수 세트에 포함된 하나 이상의 클럭 주파수의 레벨을 1단계 이상 낮추는 동작을 포함할 수 있다.
또한, 상기 복수의 프로세싱 코어들은 호스트 인터페이스를 더 포함하고, 상기 호스트 인터페이스는 단위시간 당 상기 컨트롤러와 호스트가 주고받는 데이터의 양을 모니터링하고, 상기 모니터링된 단위시간 당 데이터의 양에 기초하여 상기 현재성능을 결정할 수 있다.
또한, 상기 호스트 인터페이스는 단위시간 당 DMA(direct memory access)를 통해 송수신되는 데이터 블록의 개수를 카운트함으로써 상기 데이터의 양을 모니터링할 수 있다.
또한, 상기 호스트 요청 패턴은 호스트로부터 수신되는 커맨드의 타입 및 커맨드의 패턴을 포함하고, 상기 커맨드의 타입은 리드 타입 및 라이트 타입을 포함하고, 상기 커맨드의 패턴은 시퀀셜(sequential) 패턴 및 랜덤(random) 패턴을 포함할 수 있다.
또한, 상기 복수의 동작 모듈들은 호스트 인터페이스 및 메모리 인터페이스를 더 포함할 수 있다.
본 발명은 요구성능을 만족하면서 소비전력을 절감할 수 있는 컨트롤러 및 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(110)을 포함하는 데이터 처리 시스템(100)의 일 예를 개략적으로 도시한 도면이다.
도 2 내지 3은 본 발명의 실시 예에 따른 컨트롤러(130)를 나타내는 도면이다.
도 4는 본 발명의 실시 예에 따른 클럭 레벨 테이블(262)을 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 컨트롤러(130)의 동작을 나타내는 흐름도이다.
도 6은 클럭 생성부(140)를 예시하는 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(110)을 포함하는 데이터 처리 시스템(100)의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(102) 및 메모리 시스템(110)을 포함한다.
호스트(102)는 전자 장치, 예를 들어 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다.
호스트(102)는 적어도 하나의 운영 시스템(OS: operating system)을 포함할 수 있다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 운영 시스템은 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있다.
메모리 시스템(110)은 호스트(102)의 요청에 응하여 호스트(102)의 데이터를 저장하기 위해 동작할 수 있다. 예를 들어, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Serial Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick), 하드 디스크 드라이브 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
메모리 시스템(110)은 다양한 종류의 저장 장치에 의해 구현될 수 있다. 예를 들어, 상기 저장 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리, 자기 디스크 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
메모리 시스템(110)은 메모리 장치(150) 및 컨트롤러(130)를 포함할 수 있다. 메모리 장치(150)는 호스트(102)를 위한 데이터를 저장할 수 있으며, 컨트롤러(130)는 메모리 장치(150)로의 데이터 저장을 제어할 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 사용되면, 메모리 시스템(110)에 연결된 호스트(102)의 동작 속도는 향상될 수 있다. 게다가, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있다. 예를 들어, 컨트롤러(130) 및 메모리 장치(150)는 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
메모리 장치(150)는 비휘발성 메모리 장치일 수 있으며, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있다. 메모리 장치(150)는 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장할 수 있고, 리드 동작을 통해 호스트(102)로 메모리 장치(150)에 저장된 데이터를 제공할 수 있다. 메모리 장치(150)는 복수의 메모리 블록들을 포함하며, 메모리 블록들 각각은 복수의 페이지들을 포함하며, 상기 페이지들 각각은 워드라인에 연결된 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 메모리 장치(150)는 플래시 메모리가 될 수 있다. 상기 플래시 메모리는 3차원 스택 구조를 가질 수 있다.
메모리 장치(150)는 1비트 데이터를 저장하는 싱글 레벨 셀(SLC) 메모리 블록, 복수 비트 데이터를 저장하는 멀티 레벨 셀(MLC) 메모리 블록 등을 포함하는 복수의 메모리 블록들을 포함할 수 있다. SLC 메모리 블록들은 한 메모리 셀에 한 비트 데이터를 저장하는 메모리 셀들로 구현되는 복수의 페이지들을 포함할 수 있다. SLC 메모리 블록들은 높은 내구성과 빠른 데이터 동작 성능을 가질 수 있다. 반면에, MLC 메모리 블록들은 한 메모리 셀에 둘 이상의 비트와 같은 복수 비트의 데이터를 저장하는 메모리 셀들로 구현되는 복수의 페이지들을 포함할 수 있다. 상기 MLC 메모리 블록들은 상기 SLC 메모리 블록들보다 큰 데이터 저장 공간을 가질 수 있다. 즉, 상기 MLC 메모리 블록들은 고집적화될 수 있다.
컨트롤러(130)는 호스트(102)로부터의 요청에 응하여 메모리 장치(150)를 제어할 수 있다. 예를 들어, 컨트롤러(130)는 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 동작을 위해, 컨트롤러(130)는 메모리 장치(150)의 리드(read), 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
컨트롤러(130)는 메모리 장치(150)를 제어하기 위한 복수의 동작 모듈들을 포함할 수 있다. 상기 복수의 동작 모듈들은 복수의 프로세싱 코어들 및 메모리를 포함할 수 있다.
컨트롤러(130)는 상기 복수의 동작 모듈들 각각으로 클럭 신호들을 제공하기 위한 클럭 생성부(140)를 포함할 수 있다. 상기 복수의 동작 모듈은 클럭 생성부(140)로부터의 클럭 신호들에 기초하여 동작할 수 있다.
메모리 시스템(110)은 호스트 요청 패턴에 따라서 정해진 요구성능 이상의 성능으로 동작할 것이 요구될 수 있다. 호스트 요청 패턴은 호스트(102)로부터 메모리 시스템(110)으로 제공되는 커맨드들이 갖는 커맨드 타입 및 커맨드 패턴을 가리킬 수 있다. 예를 들어, 커맨드 타입은 리드 타입 및 라이트 타입을 포함할 수 있으며, 구현에 따라서 라이트 타입은 SLC 라이트 타입 및 MLC 라이트 타입을 포함할 수 있다. 커맨드 패턴은 시퀀셜(sequential) 패턴 및 랜덤(random) 패턴을 포함할 수 있다. 호스트 요청 패턴은 SLC 시퀀셜 라이트 패턴, MLC 시퀀셜 라이트 패턴, SLC 랜덤 라이트 패턴, MLC 랜덤 라이트 패턴, 시퀀셜 리드 패턴, 랜덤 리드 패턴 및 혼합 패턴 등을 포함할 수 있다. 혼합 패턴은 호스트(102)로부터 서로 다른 커맨드 타입 또는 커맨드 패턴을 갖는 커맨드들이 섞여서 수신되는 워크로드 패턴을 가리킬 수 있다.
요구성능은 메모리 시스템(110)이 사용자에게 제공하도록 요구되는 성능을 가리킬 수 있다. 상기 요구성능은 메모리 시스템(110)의 사양서(specification) 등에서 사전에 정해질 수 있다.
요구성능은 호스트 요청 패턴에 따라서 달라질 수 있다. 예를 들어, 메모리 시스템(110)의 사양서는 호스트 요청 패턴이 시퀀셜 리드 패턴인 경우와 랜덤 리드 패턴인 경우에 서로 다른 요구성능을 만족하도록 요구할 수 있다.
컨트롤러(130)의 동작 모듈로 제공되는 클럭 신호들의 최대 클럭 주파수 값들은 사전에 결정될 수 있다. 상기 최대 클럭 주파수 값들은 메모리 시스템(110)이 모든 호스트 요청 패턴에서 요구성능을 만족할 수 있도록 하는 주파수 값으로 결정될 수 있다. 모든 동작 모듈이 최대 주파수 값을 갖는 클럭 신호에 따라 동작한다면, 메모리 시스템(110)의 요구성능은 현재의 호스트 요청 패턴에 관계없이 만족될 수 있다. 그러나, 컨트롤러(130)의 소비전력 및 발열량이 최대화될 수 있다.
동작 모듈별 작업량(workload)에 따라서는, 적어도 일부의 동작 모듈들이 최대 주파수보다 낮은 주파수 값을 갖는 클럭 신호에 따라 동작하더라도 메모리 시스템(110)의 요구성능이 만족될 수 있다. 작업량은 호스트(102)로부터의 커맨드들을 처리하기 위해 소요되는 포그라운드 작업량(foreground workload) 및 메모리 시스템(110)을 관리하기 위해 소요되는 백그라운드 작업량(background workload)을 포함할 수 있다.
동작 모듈별 포그라운드 작업량은 실시간으로 변하는 호스트 요청 패턴에 따라서 달라질 수 있다. 동작 모듈별 백그라운드 작업량도 실시간으로 달라질 수 있다. 따라서, 메모리 시스템(110)의 요구성능을 만족시키면서도 소비전력을 최소화할 수 있는 클럭 주파수인 최적 클럭 주파수는 동작 모듈별로 실시간으로 달라질 수 있다. 본 발명의 실시 예에 따른 컨트롤러(130)는 호스트 요청 패턴 및 백그라운드 작업량의 변화에 기초하여, 동작 모듈별 최적 클럭 주파수를 적응적으로 결정할 수 있다.
본 발명의 실시 예에 따르면, 컨트롤러(130)는 메모리 시스템(110)의 목표성능을 결정하고, 상기 목표성능에 기초하여 최적 클럭 주파수 세트를 결정할 수 있다. 그리고, 컨트롤러(130)는 호스트 요청 패턴의 변화 또는 백그라운드 작업량의 변화를 감지하면 상기 목표성능 및 최적 클럭 주파수 세트를 변경할 수 있다. 상기 목표성능은 현재의 컨트롤러(130)의 동작 모듈들이 최대 주파수의 클럭 신호에 따라 동작할 때의 메모리 시스템(110)의 성능을 가리킬 수 있다. 클럭 주파수 세트는 복수의 동작 모듈들로 제공되는 클럭 신호의 주파수들의 집합을 가리키며, 최적 클럭 주파수 세트는 메모리 시스템(110)의 현재성능이 목표성능을 만족시키면서 소비전력이 최소화될 수 있는 클럭 주파수 세트를 가리킬 수 있다.
컨트롤러(130)는 현재성능의 변화를 감지함으로써 백그라운드 작업량의 변화를 감지할 수 있다. 예를 들어, 동작 모듈들로 제공되는 클럭 신호들에 대응하는 클럭 주파수 세트 및 호스트 요청 패턴이 변화하지 않았는데도 현재성능이 감소한다면, 컨트롤러(130)는 백그라운드 작업량이 증가한 것을 감지할 수 있다.
컨트롤러(130)는 상기 호스트 요청 패턴 및 현재성능의 변화를 감지하면 클럭 주파수 세트를 초기화할 수 있다. 예를 들어, 컨트롤러(130)는 상기 클럭 주파수 세트를 각 동작 모듈별로 정해진 최대 클럭 주파수들로 결정함으로써 초기화할 수 있다. 컨트롤러(130)는 상기 클럭 주파수 세트가 초기화된 후의 상기 현재성능을 결정하고, 상기 현재성능을 목표성능으로 결정할 수 있다.
컨트롤러(130)는 상기 클럭 주파수 세트에 포함된 적어도 하나의 클럭 주파수를 변경하는 동작 및 상기 클럭 주파수가 변경된 후의 현재성능을 모니터링하는 동작을 반복 수행할 수 있다. 예를 들어, 컨트롤러(130)는 모니터링된 현재성능이 상기 목표성능 미만으로 낮아질 때까지 상기 클럭 주파수를 변경하는 동작 및 상기 현재성능을 모니터링하는 동작을 반복 수행할 수 있다.
컨트롤러(130)는 상기 현재성능이 상기 목표성능 미만으로 낮아진 마지막 반복의 직전 반복에서의 클럭 주파수 세트를 최적 클럭 주파수 세트로 결정할 수 있다. 컨트롤러(130)는 클럭 생성부(140)가 상기 결정된 최적 클럭 주파수 세트에 따라 상기 복수의 동작 모듈들로 클럭 신호를 제공하도록 제어할 수 있다. 본 발명의 실시 예에 따르면, 컨트롤러(130)는 메모리 시스템(110)의 요구성능을 만족시키면서 메모리 시스템(110)의 소비전력 및 발열을 최소화할 수 있다.
도 2는 도 1을 참조하여 설명된 컨트롤러(130)를 상세히 나타내는 도면이다.
컨트롤러(130)는 서로 내부 버스를 통해 동작 가능하도록 연결된 호스트 인터페이스(132), 메인 코어(134), 클럭 생성부(140), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 클럭 생성부(140)는 도 1을 참조하여 설명된 것과 대응할 수 있으며, 호스트 인터페이스(132), 메인 코어(134), 메모리 인터페이스(142), 메모리(144)는 도 1을 참조하여 설명된 복수의 동작 모듈들에 대응할 수 있다.
호스트 인터페이스(132)는 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer)이라 불리는 펌웨어(firmware)를 구동할 수 있다.
구현에 따라, 호스트 인터페이스(132)는 NVMe와 같은 프로토콜을 지원하는 커맨드 큐 인터페이스일 수 있다. 커맨드 큐 인터페이스는, 요청된 커맨드의 입력을 위한 서브미션 큐(submission queue) 및 해당 커맨드의 처리 결과를 기록하기 위한 컴플리션 큐(completion queue)를 포함하는 큐 페어(queue pair)에 기초하여 호스트(102)와 메모리 시스템(110) 간 인터페이싱을 지원할 수 있다. 상기 큐 페어는 호스트 인터페이스(132)에 포함될 수 있다. 호스트(102)는 큐 페어의 개수와 큐 페어별 큐 깊이(queue depth)를 결정할 수 있다. 큐 깊이는 각 큐에 동시에 큐잉될 수 있는 커맨드의 개수를 가리킬 수 있다.
상기 큐 페어 개수 정보 및 큐 페어별 큐 깊이 정보에 따라 메모리 시스템(110)의 요구성능이 달라질 수 있다. 예를 들어, 호스트(102)는 상기 큐 페어의 개수 및 큐 페어별 큐 깊이를 증가시킴으로써 메모리 시스템(110)에 동시에 큐잉될 수 있는 커맨드의 개수를 증가시킬 수 있다. 메모리 시스템(110)에 동시에 큐잉될 수 있는 커맨드의 개수가 증가할수록 메모리 시스템(110)이 더 높은 성능으로 커맨드들을 처리할 수 있으며, 더 높은 요구성능이 규정될 수 있다.
본 발명의 실시 예에 따르면, 컨트롤러(130)는 메모리 시스템(110)의 현재성능의 변화 또는 호스트 요청 패턴의 변화뿐만 아니라, 커맨드 큐 상태의 변화를 감지하는 경우에도 클럭 주파수 세트를 초기화한 후 최적 클럭 주파수 세트를 변경할 수 있다. 상기 커맨드 큐 상태는 큐 페어의 개수 및 큐 페어별 큐 깊이를 가리킬 수 있다. 컨트롤러(130)는 커맨드 큐 상태 변화에 기초하여 최적 클럭 주파수 세트를 변경함으로써 호스트(102)에 의해 변경되는 요구성능에 유연하게 대응할 수 있다.
호스트 인터페이스(132)는 호스트(102)와 메모리(144)간의 데이터 송수신을 제어하는 DMA(direct memory access)를 포함할 수 있다. 구현에 따라, 호스트 인터페이스(132)는 상기 DMA를 통해 송수신되는 데이터의 양을 모니터링함으로써 메모리 시스템(110)의 현재성능을 모니터링할 수 있다.
메모리 인터페이스(142)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하도록, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 위한 메모리/스토리지(storage) 인터페이스로서의 역할을 할 수 있다. 메모리 장치(150)가 플래시 메모리, 특히 NAND 플래시 메모리인 경우, 메모리 인터페이스(142)는 메모리 장치(150)를 위한 제어 신호를 생성하고, 메인 코어(134)의 제어 하에 메모리 장치(150)로 제공되는 데이터를 처리할 수 있다. 메모리 인터페이스(142)는 컨트롤러(130)와 메모리 장치(150) 사이의 커맨드 및 데이터를 처리하기 위한 인터페이스, 예를 들어 NAND 플래시 인터페이스로서 동작할 수 있다.
메모리 인터페이스(142)는 플래시 인터페이스 계층(FIL: Flash Interface Layer)이라 불리는 펌웨어(firmware)를 구동할 수 있다.
메모리 인터페이스(142)는 ECC를 포함할 수 있다. ECC는 메모리 장치(150)로부터 독출되는 데이터에 포함된 에러를 검출 및 정정할 수 있다. 즉, ECC는 ECC 인코딩 프로세스에서 사용된 ECC 코드를 통해 메모리 장치(150)로부터 독출된 데이터에 에러 정정 디코딩 프로세스를 수행할 수 있다. 에러 정정 디코딩 프로세스의 결과에 따라, ECC는 예를 들어 에러 정정 성공/실패 신호와 같은 신호를 출력할 수 있다. 에러 비트의 수가 정정 가능한 에러 비트의 임계치를 초과하면, ECC는 에러 비트를 정정하지 못하고, 에러 정정 실패 신호를 출력할 수 있다.
ECC는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhuri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있다. 그러나, ECC는 특정한 구조로 한정되는 것은 아니다. ECC는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서의 역할을 수행할 수 있으며, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장할 수 있다. 컨트롤러(130)는 호스트(102)로부터의 요청에 응하여 메모리 장치(150)가 리드, 프로그램, 이레이즈 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 컨트롤러(130)는 메모리 장치(150)로부터 독출되는 데이터를 호스트(102)로 제공할 수 있으며, 호스트(102)로부터 제공되는 데이터를 메모리 장치(150)에 저장할 수 있다. 메모리(144)는 컨트롤러(130)와 메모리 장치(150)가 이러한 동작을 수행하는 데 필요한 데이터를 저장할 수 있다.
메모리(144)는 휘발성 메모리로 구현될 수 있다. 예를 들어, 메모리(144)는 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 메모리(144)는 컨트롤러(130) 내부 또는 외부에 배치될 수 있다. 도 1은 컨트롤러(130) 내부에 배치된 메모리(144)를 예시한다. 일 실시예에서, 메모리(144)는 메모리(144)와 컨트롤러(130) 사이의 데이터를 입출력하는 메모리 인터페이스를 갖는 외부 휘발성 메모리 장치로 구현될 수 있다.
메모리(144)는 컨트롤러(130)의 클럭 주파수 세트를 결정하기 위해 참조되는 클럭 주파수 정보를 저장할 수 있다. 상기 클럭 주파수 정보는 각 동작 모듈별로 정해진 최대 클럭 주파수들을 포함할 수 있다.
메인 코어(134)는 메모리 시스템(110)의 전체적인 동작을 제어할 수 있다. 메인 코어(134)는 메모리 시스템(110)의 전반적인 동작을 제어하기 위해 펌웨어를 구동할 수 있다. 상기 펌웨어는 플래시 변환 계층(FTL: Flash Translation Layer)으로 불릴 수 있다. 그리고, 메인 코어(134)는 하나 이상의 프로세싱 코어를 포함하는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
메인 코어(134)는 플래시 변환 계층을 구동하여 호스트로부터 수신된 요청에 대응하는 포그라운드 동작을 수행할 수 있다. 예를 들어, 메인 코어(134)는 호스트로부터의 라이트 요청에 응하여 메모리 장치(150)의 라이트 동작을 제어하고, 리드 요청에 응하여 메모리 장치(150)의 리드 동작을 제어할 수 있다.
또한, 컨트롤러(130)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 메인 코어(134)를 통해 메모리 장치(150)에 대한 백그라운드 동작을 수행할 수도 있다. 예를 들어, 메모리 장치(150)에 대한 백그라운드 동작은 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
메인 코어(134)는 호스트(102)로부터의 커맨드의 타입 및 상기 커맨드의 패턴에 기초하여 호스트 요청 패턴을 결정할 수 있다. 메인 코어(134)는 호스트 인터페이스(132)로부터의 현재성능 정보, 상기 호스트 요청 패턴에 기초하여 클럭 주파수 세트를 결정할 수 있다.
클럭 생성부(140)는 메인 코어(134)에 의해 결정된 클럭 주파수 세트에 기초하여 호스트 인터페이스(132), 메인 코어(134), 메모리 인터페이스(142) 및 메모리(144)로 클럭 신호를 제공할 수 있다.
메인 코어(134)가 클럭 주파수 세트를 결정하는 방법이 도 3을 참조하여 상세히 설명된다.
도 3은 본 발명의 실시 예에 따른 컨트롤러(130)를 나타내는 도면이다.
도 3의 컨트롤러(130)는 도 2를 참조하여 설명된 컨트롤러(130)에 대응할 수 있다. 도 3은 컨트롤러(130)에 포함될 수 있는 구성들 중 일부 구성들을 도시한다.
호스트 인터페이스(132)는 성능 모니터(222)를 포함할 수 있다. 성능 모니터(222)는 컨트롤러(130)와 호스트(102)가 주고받는 데이터의 양을 모니터링함으로써 현재성능을 모니터링할 수 있다.
현재성능을 모니터링하는 방법의 제1 예로, 성능 모니터(222)는 단위시간 당 상기 DMA를 통해 송수신되는 데이터 블록의 개수를 카운트함으로써 현재성능을 모니터링할 수 있다. 현재성능을 모니터링하는 방법의 제2 예로, 호스트 인터페이스(132)는 호스트(102)로부터 커맨드에 대한 정보를 포함하는 커맨드 래퍼(command wrapper)를 수신할 수 있다. 호스트 인터페이스(132)는 단위시간 당 수신되는 커맨드 래퍼들에 포함된 데이터의 크기 정보에 기초하여 현재성능을 모니터링할 수 있다.
성능 모니터(222)는 컨트롤러(130) 칩 상에 하드웨어로 구현될 수 있으나, 본 발명은 이것으로 제한되지 않는다.
메인 코어(134)는 요청 패턴 모니터(242), 큐 모니터(244) 및 클럭 결정부(246)를 포함할 수 있다.
요청 패턴 모니터(242)는 호스트(102)로부터 수신되는 커맨드의 타입 및 커맨드의 패턴을 모니터링함으로써 실시간으로 호스트 요청 패턴을 판단할 수 있다. 요청 패턴 모니터(242)가 호스트 요청 패턴을 판단하기 위해서 알려진 방법들이 사용될 수 있다.
큐 모니터(244)는 큐 페어 개수 및 큐 페어별 큐 깊이 정보를 포함하는 커맨드 큐 상태 정보를 모니터링할 수 있다. 상기 커맨드 큐 상태 정보는 호스트 인터페이스(132)로부터 획득될 수 있다.
클럭 결정부(246)는 성능 모니터(222)로부터의 현재성능 정보, 요청 패턴 모니터(242)로부터의 호스트 요청 패턴 정보 및 큐 모니터(244)로부터의 커맨드 큐 상태 정보에 기초하여 클럭 주파수 세트를 변경할 수 있다. 클럭 주파수 세트를 결정한다는 것은 컨트롤러(130)의 동작 모듈별 클럭 주파수를 결정하는 것을 가리킬 수 있다.
클럭 결정부(246)는 클럭 주파수 세트에 포함된 클럭 주파수 값들이 최댓값으로 초기화된 경우의 현재성능을 모니터링함으로써 목표성능을 결정할 수 있다. 최대 클럭 주파수 값들은 메모리 시스템(110)이 모든 호스트 요청 패턴에서 요구성능을 만족할 수 있도록 하는 주파수 값으로 결정될 수 있다. 따라서, 상기 목표성능은 현재의 호스트 요청 패턴 및 커맨드 큐 상태 하에서의 메모리 시스템(110)의 요구성능 이상의 성능이 될 수 있다.
클럭 결정부(246)는 상기 목표성능을 만족시키면서 소비전력을 최소화할 수 있는 최적 클럭 주파수 세트를 결정할 수 있다. 클럭 결정부(246)는 상기 결정된 최적 클럭 주파수 세트를 클럭 생성부(140)로 제공할 수 있다. 클럭 생성부(140)는 상기 클럭 주파수 세트에 따라 상기 복수의 동작 모듈들로 클럭 신호를 제공할 수 있다.
요청 패턴 모니터(242) 및 클럭 결정부(246)는 메모리(144)에 로드되어 메인 코어(134)에서 구동되는 펌웨어로 구현될 수 있으나, 본 발명은 이것으로 제한되지 않는다.
메모리(144)는 클럭 결정부(246)가 클럭 주파수 세트를 결정하기 위해 참조할 수 있는 클럭 주파수 데이터의 일 예로, 클럭 레벨 테이블(262)을 저장할 수 있다. 클럭 레벨 테이블(262)은 동작 모듈들 각각이 가질 수 있는 복수의 클럭 주파수 값들을 포함할 수 있다. 상기 복수의 클럭 주파수 값들에는 각각 클럭 레벨이 부여될 수 있다. 클럭 결정부(246)는 클럭 레벨 테이블(262)을 참조하여 동작 모듈별 클럭 레벨을 결정함으로써 동작 모듈들의 클럭 주파수 세트를 결정할 수 있다.
클럭 결정부(246)가 동작 모듈들의 클럭 주파수 세트를 결정하는 방법이 도 4 내지 도 5를 참조하여 자세히 설명된다.
도 4는 본 발명의 실시 예에 따른 클럭 레벨 테이블(262)을 나타내는 도면이다.
클럭 레벨 테이블(262)은 동작 모듈별로 복수의 클럭 레벨들에 따른 클럭 주파수 값을 포함할 수 있다. 도 4는 동작 모듈들의 예로서 호스트 인터페이스(132), 메인 코어(134), 메모리 인터페이스(142) 및 메모리(144)를 나타낸다.
도 4의 예에서, 클럭 레벨 테이블(262)은 동작 모듈별로 10개의 클럭 주파수 값을 포함할 수 있으며 클럭 주파수 값들에는 레벨 '1'부터 레벨 '10'까지의 클럭 레벨이 부여될 수 있다. 각 레벨에 대응하는 클럭 주파수 값들은 사전에 결정될 수 있다. 각 동작 모듈의 레벨 '10'에 대응하는 클럭 주파수 값들은 최대 클럭 주파수 값에 해당할 수 있다.
클럭 결정부(246)는 호스트 요청 패턴, 커맨드 큐 상태 또는 현재성능이 변화하면 클럭 주파수 세트를 변경하기로 결정할 수 있다. 클럭 결정부(246)는 클럭 레벨 세트에 포함되는 동작 모듈들의 클럭 레벨들을 디폴트 레벨인 레벨 '10'으로 초기화 수 있다.
클럭 결정부(246)는 클럭 레벨 세트가 초기화된 후의 현재성능에 기초하여 목표성능을 결정할 수 있다. 클럭 결정부(246)는 클럭 레벨 세트에서 적어도 하나의 클럭 레벨을 변경함으로써 클럭 레벨 세트를 변경하고, 동작 모듈들이 변경된 클럭 레벨 세트에 기초하여 동작할 때 현재성능이 목표성능 이상으로 유지되는지 여부를 판단하는 동작을 반복 수행함으로써, 목표성능이 유지되면서 소비전력이 절감될 수 있는 클럭 레벨 세트를 결정할 수 있다.
도 5는 본 발명의 실시 예에 따른 컨트롤러(130)의 동작을 나타내는 흐름도이다.
단계 S502에서, 클럭 결정부(246)는 호스트 요청 패턴의 변화, 커맨드 큐 상태의 변화 또는 현재성능의 변화를 감지할 수 있다.
클럭 결정부(246)는 요청 패턴 모니터(242)로부터 획득된 호스트 요청 패턴, 큐 모니터(244)로부터 획득된 커맨드 큐 상태 및 성능 모니터(222)로부터 획득된 현재성능에 기초하여 상기 호스트 요청 패턴, 커맨드 큐 상태 및 현재성능의 변화를 감지할 수 있다. 클럭 결정부(246)는 호스트 요청 패턴의 변화, 커맨드 큐 상태의 변화 또는 현재성능의 변화를 감지하면 단계 S504 내지 단계 S512를 수행함으로써 클럭 레벨 세트를 변경하기로 결정할 수 있다.
제1 예로, 요청 패턴 모니터(242)는 호스트 인터페이스(132)로부터 수신된 커맨드들의 타입 및 패턴 정보에 기초하여 호스트 요청 패턴을 결정할 수 있다. 예를 들어, 호스트(102)로부터 수신되는 커맨드들이 SLC 시퀀셜 라이트 커맨드들에서 MLC 시퀀셜 라이트 커맨드들로 변경되면 요청 패턴 모니터(242)는 호스트 요청 패턴을 SLC 시퀀셜 라이트에서 MLC 시퀀셜 라이트로 변경할 수 있다. 호스트 요청 패턴이 SLC 시퀀셜 라이트에서 MLC 시퀀셜 라이트로 변경되면 메모리 시스템(110)의 요구성능이 감소할 수 있다. 메모리 시스템(110)의 요구성능이 감소하였음에도 불구하고 컨트롤러(130)가 현재의 클럭 레벨 세트에 기초하여 동작한다면 메모리 시스템(110)의 소비전력이 낭비될 수 있다. 따라서, 클럭 결정부(246)는 호스트 요청 패턴이 변경된 것을 감지하면 클럭 레벨 세트를 변경하기로 결정할 수 있다.
제2 예로, 큐 모니터(244)는 호스트 인터페이스(132)로부터 획득된 큐 페어의 개수 정보 및 큐 페어별 큐 깊이 정보에 기초하여 커맨드 큐 상태를 결정할 수 있다. 예를 들어, 커맨드 큐 깊이가 증가하면 요청 패턴 모니터(242)로부터의 커맨드 큐 상태정보가 변경될 수 있다. 커맨드 큐 깊이가 증가하면 메모리 시스템(110)의 요구성능이 증가할 수 있다. 메모리 시스템(110)의 요구성능이 증가하였음에도 불구하고 컨트롤러(130)가 현재의 클럭 레벨 세트에 기초하여 동작한다면 메모리 시스템(110)의 요구성능이 만족되기 어려울 수 있다. 따라서, 클럭 결정부(246)는 커맨드 큐 상태가 변경된 것을 감지하면 클럭 레벨 세트를 변경하기로 결정할 수 있다.
제3 예로, 성능 모니터(222)는 호스트 인터페이스(132)에서 송수신되는 데이터의 양에 기초하여 현재성능을 결정할 수 있다. 예를 들어, 컨트롤러(130)의 백그라운드 작업량이 증가하면 포그라운드 작업을 수행하기 위한 자원이 부족해지므로 현재성능이 감소할 수 있다. 현재성능이 감소하였는데도 불구하고 컨트롤러(130)가 현재의 클럭 레벨 세트에 기초하여 동작한다면 메모리 시스템(110)의 요구성능을 만족하기 어려울 수 있다. 따라서, 클럭 결정부(246)는 현재성능이 변경된 것을 감지하면 클럭 레벨 세트를 변경하기로 결정할 수 있다.
단계 S504에서, 클럭 결정부(246)는 클럭 주파수 세트를 최대 클럭 주파수들로 초기화할 수 있다.
실시 예에 따라, 클럭 결정부(246)는 클럭 레벨 세트를 디폴트 레벨 세트로 결정함으로써 클럭 주파수 세트를 초기화할 수 있다. 도 4의 예에서, 클럭 결정부(246)는 호스트 인터페이스(132), 메인 코어(134), 메모리 인터페이스(142), 메모리(144)의 클럭 레벨을 모두 '10'으로 결정함으로써 클럭 주파수를 각각 '1000MHz', '800MHz', '900MHz', '1000MHz'로 초기화할 수 있다.
이하에서, 클럭 레벨 세트는 [a, b, c, d]와 같이 표기되고, 클럭 주파수 세트는 [A, B, C, D]와 같이 표기될 수 있다. 'a', 'b', 'c', 'd'는 각각 호스트 인터페이스(132), 메인 코어(134), 메모리 인터페이스(142) 및 메모리(144)의 클럭 레벨을 가리킬 수 있으며, 'A', 'B', 'C', 'D'는 각각 호스트 인터페이스(132), 메인 코어(134), 메모리 인터페이스(142) 및 메모리(144)의 클럭 주파수를 가리킬 수 있다.
단계 S506에서, 클럭 결정부(246)는 목표성능을 결정할 수 있다.
클럭 결정부(246)는 클럭 주파수 세트를 최대 클럭 주파수들로 초기화한 후에 성능 모니터(222)로부터 현재성능 정보를 획득할 수 있다. 클럭 주파수 세트가 최대 클럭 주파수들로 초기화된 이후의 현재성능은 호스트 요청 패턴, 커맨드 큐 상태 및 백그라운드 작업량에 따라 다를 수 있다. 그러나, 동작 모듈들의 최대 클럭 주파수들은 호스트 요청 패턴에 관계없이 메모리 시스템(110)의 요구성능을 만족시킬 수 있도록 설계될 수 있다. 따라서, 클럭 주파수 세트가 초기화된 이후의 현재성능은 현재의 호스트 요청 패턴 및 커맨드 큐 상태에 따른 요구성능을 만족할 수 있다. 클럭 결정부(246)는 요구성능을 만족할 수 있는 최적 클럭 주파수 세트를 결정하기 위해, 상기 클럭 주파수 세트가 초기화된 후의 현재성능을 목표성능으로 결정할 수 있다.
단계 S508에서, 클럭 결정부(246)는 클럭 주파수 세트에 포함된 적어도 하나의 클럭 주파수를 변경할 수 있다.
예를 들어, 클럭 결정부(246)는 클럭 레벨 세트 [10, 10, 10, 10]을 [9, 9, 9, 9]로 변경함으로써 클럭 주파수 세트를 [950MHz, 780MHz, 880MHz, 970MHz]로 변경할 수 있다. 그리고, 클럭 결정부(246)는 변경된 클럭 주파수 세트를 클럭 생성부(140)로 제공함으로써 호스트 인터페이스(132), 메인 코어(134), 메모리 인터페이스(142) 및 메모리(144)가 각각 '950MHz', '780MHz', '880MHz', '970MHz'의 클럭 주파수에 기초하여 동작하도록 제어할 수 있다.
단계 S510에서, 클럭 결정부(246)는 클럭 주파수가 변경된 이후에 상기 현재성능이 목표성능 이상으로 유지되고 있는지 여부를 판단할 수 있다.
현재성능이 목표성능 이상인 경우(단계 S510에서, "YES"), 클럭 결정부(246)는 단계 S508 내지 단계 S510의 1반복을 더 수행할 수 있다.
현재성능이 목표성능보다 낮은 경우(단계 S510에서, "NO"), 클럭 결정부(246)는 단계 S512에서 상기 현재성능이 상기 목표성능으로 유지될 수 있는 최적 클럭 주파수 세트를 결정할 수 있다.
예를 들어, 클럭 결정부(246)는 단계 S508 내지 단계 S510의 마지막 반복의 직전 반복에서 결정된 클럭 주파수 세트를 상기 최적 클럭 주파수 세트로 결정할 수 있다.
예를 들어, 클럭 결정부(246)는 단계 S508 내지 단계 S510의 반복을 수행하면서 동작 모듈별 클럭 레벨을 순서대로 1레벨씩 낮출 수 있다. 클럭 레벨 세트는 [10, 10, 10, 10], [9, 9, 9, 9], [8, 8, 8, 8], ... 과 같이 변경될 수 있다. 만약 클럭 결정부(246)가 클럭 레벨 세트를 [7, 7, 7, 7]로 변경한 결과 현재성능이 목표성능보다 낮아졌다면, 클럭 결정부(246)는 최적 클럭 레벨 세트를 마지막 반복의 직전 반복에서의 클럭 레벨 세트인 [8, 8, 8, 8]로 결정할 수 있다. 클럭 레벨 테이블(262)을 참조하면, 최적 클럭 주파수 세트는 [920MHz, 750MHz, 820MHz, 920MHz]로 결정될 수 있다.
단계 S514에서, 클럭 결정부(246)는 클럭 생성부(140)가 상기 최적 클럭 주파수 세트에 기초하여 동작 모듈들로 클럭 신호를 제공할 수 있도록 클럭 생성부(140)로 상기 최적 클럭 주파수 세트를 제공할 수 있다. 클럭 생성부(140)는 상기 최적 클럭 주파수 세트에 기초하여 호스트 인터페이스(132), 메인 코어(134), 메모리 인터페이스(142) 및 메모리(144)로 클럭 신호를 제공할 수 있다.
최적 클럭 주파수 세트가 결정된 후에도 클럭 결정부(246)는 실시간으로 요청 패턴 모니터(242)로부터 호스트 요청 패턴을 획득하고, 큐 모니터(244)로부터 커맨드 큐 상태를 획득하고, 성능 모니터(222)로부터 현재성능을 획득할 수 있다. 호스트 요청 패턴, 커맨드 큐 상태 또는 현재성능이 변경되면 클럭 결정부(246)는 단계 S502부터의 동작을 다시 수행함으로써 최적 클럭 주파수 세트를 변경할 수 있다.
한편, 클럭 결정부(246)가 최적 클럭 주파수 세트를 찾기 위해 클럭 레벨 세트를 변경하는 방법은 각 동작 모듈별 클럭 레벨을 1단계씩 낮추는 예로 제한되지 않는다. 제1 예로, 클럭 결정부(246)는 단계 S508 내지 단계 S510의 1반복에서 일부 동작 모듈의 클럭 레벨을 낮출 수도 있다. 제2 예로, 클럭 결정부(246)는 호스트 요청 패턴 혹은 동작 모듈에 따라서 대응하는 클럭 레벨을 두 단계 이상 낮출 수도 있다.
본 발명의 실시 예에 따르면, 컨트롤러(130)는 실시간으로 변경되는 호스트 요청 패턴, 커맨드 큐 상태 및 현재성능에도 불구하고 메모리 시스템(110)의 요구성능을 만족시키면서 소비전력을 절감할 수 있다. 제1 예로, 호스트 요청 패턴이 SLC 시퀀셜 라이트에서 MLC 시퀀셜 라이트로 변경되면, 클럭 결정부(246)는 최적 클럭 주파수 세트를 감소시킴으로써 요구성능에 부응하면서도 소비전력을 절감할 수 있다. 제2 예로, 커맨드 큐 깊이가 증가하면, 클럭 결정부(246)는 최적 클럭 주파수 세트를 증가시킴으로써 증가하는 요구성능에 부응할 수 있다. 제3 예로, 컨트롤러(130)의 백그라운드 작업량이 증가하면, 클럭 결정부(246)는 최적 클럭 주파수 세트를 증가시킴으로써 백그라운드 동작을 수행하면서도 요구성능을 유지할 수 있다.
클럭 결정부(246)의 제어에 응하여 동작 모듈들로 클럭 신호를 제공하는 클럭 생성부(140)의 예가 도 6을 참조하여 설명된다.
도 6은 클럭 생성부(140)를 예시하는 도면이다.
클럭 생성부(140)는 복수의 위상동기회로(PLL: Phase-Locked Loop)들을 포함할 수 있다. 복수의 위상동기회로(PLL1, PLL2, PLL3)들은 각각 서로 다른 클럭 주파수를 갖는 발진기 및 클럭 주파수를 분주하는 분주기를 포함할 수 있다.
클럭 생성부(140)는 복수의 위상동기회로(PLL1, PLL2, PLL3)의 분주 비율을 설정함으로써 다양한 클럭 주파수를 갖는 클럭 신호를 생성할 수 있다
클럭 생성부(140)는 클럭 결정부(246)의 내부 레지스터로부터 클럭 주파수 세트를 획득하고, 복수의 위상동기회로(PLL1, PLL2, PLL3)들을 사용하여 호스트 인터페이스(132), 메인 코어(134) 및 메모리 인터페이스(142)로 제공할 클럭 신호를 생성할 수 있다. 그리고, 클럭 생성부(140)는 상기 생성된 클럭 신호를 호스트 인터페이스(132), 메인 코어(134) 및 메모리 인터페이스(142)로 각각 제공할 수 있다.
본 발명의 실시 예에 따르면, 컨트롤러(130)는 현재성능 변화, 호스트 요청 패턴 변화 또는 커맨드 큐 상태 변화를 감지하면 메모리 시스템(110)의 요구성능을 만족시키면서 소비전력이 최소화될 수 있는 최적 클럭 주파수 세트를 결정할 수 있다.
컨트롤러(130)는 실시간으로 변화하는 현재성능, 호스트 요청 패턴 및 커맨드 큐 상태에 부응하여 최적 클럭 주파수 세트를 변경함으로써 현재성능, 호스트 요청 패턴 및 커맨드 큐 상태의 변화에 유연하게 대응할 수 있다.
예를 들어, 호스트 요청 패턴이 사전에 사양서에 요구성능이 규정되지 않은 혼합 패턴에 해당하는 경우에도 컨트롤러(130)는 목표성능을 결정하고, 상기 목표성능에 기초하여 최적 클럭 주파수 세트를 결정할 수 있다. 그리고, 컨트롤러(130)는 호스트(102)가 커맨드 큐 상태를 변경함으로써 요구성능이 향상되는 것을 감지하여 목표성능을 변경하고, 상기 변경된 목표성능에 기초하여 최적 클럭 주파수 세트를 결정할 수 있다. 그리고, 컨트롤러(130)는 현재성능이 변경되는 것을 감지함으로써 백그라운드 작업량이 증가하는 것을 감지하고, 최적 클럭 주파수 세트를 변경함으로써 요구성능을 만족시킬 수 있다. 따라서, 컨트롤러(130)는 실시간으로 메모리 시스템(110)의 요구성능을 만족시키면서 소비전력 및 발열을 최소화할 수 있다.
이상 본 발명의 실시예에 따른 컨트롤러 및 컨트롤러의 동작 방법을 구체적인 실시 형태로서 설명하였으나, 이는 예시에 불과한 것으로서 본 발명은 이에 한정되지 않는 것이며, 본 명세서에 개시된 기초 사상에 따르는 최광의 범위를 갖는 것으로 해석되어야 한다. 당업자는 개시된 실시 형태들을 조합, 치환하여 적시되지 않은 실시 형태를 실시할 수 있으나, 이 역시 본 발명의 권리범위를 벗어나지 않는 것이다. 이외에도 당업자는 본 명세서에 기초하여 개시된 실시형태를 용이하게 변경 또는 변형할 수 있으며, 이러한 변경 또는 변형도 본 발명의 권리범위에 속함은 명백하다.

Claims (20)

  1. 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    현재성능 변화 또는 호스트 요청 패턴 변화를 감지하면, 상기 컨트롤러에 포함되는 복수의 동작 모듈들로 제공되는 클럭 신호들에 대응하는 클럭 주파수 세트를 초기화하는 단계;
    상기 클럭 주파수 세트가 초기화된 후의 현재성능에 기초하여 목표성능을 결정하는 단계;
    상기 클럭 주파수 세트에 포함된 적어도 하나의 클럭 주파수를 변경하는 동작 및 상기 클럭 주파수가 변경된 후의 현재성능을 모니터링하는 동작을 반복 수행함으로써 상기 현재성능이 상기 목표성능 이상으로 유지될 수 있는 최적 클럭 주파수 세트를 결정하는 단계; 및
    상기 최적 클럭 주파수 세트에 따라 상기 복수의 동작 모듈들로 클럭 신호들을 제공하는 단계
    를 포함하는 동작 방법.
  2. 제1항에 있어서,
    상기 최적 클럭 주파수 세트는
    상기 현재성능이 상기 목표성능 이상으로 유지될 수 있는 클럭 주파수 세트들 중 소비전력이 최소화되는 클럭 주파수 세트인
    동작 방법.
  3. 제1항에 있어서,
    상기 클럭 주파수 세트를 초기화하는 단계는
    상기 클럭 주파수 세트에 포함된 클럭 주파수들 각각을 정해진 최댓값으로 결정하는 단계를 포함하는
    동작 방법.
  4. 제1항에 있어서,
    상기 동작 방법은
    커맨드 큐 상태 변화를 감지하면 상기 클럭 주파수 세트를 초기화하는 단계를 더 포함하고,
    상기 커맨드 큐 상태는
    호스트로부터의 커맨드를 큐잉하는 커맨드 큐 페어(queue pair)의 개수 및 큐 페어별 큐 깊이(queue depth)를 포함하는
    동작 방법.
  5. 제1항에 있어서,
    상기 최적 클럭 주파수 세트를 결정하는 단계는
    상기 현재성능이 상기 목표성능보다 낮아지는 것이 감지되면, 상기 클럭 주파수를 변경하는 동작 및 상기 현재성능을 모니터링하는 동작의 반복을 종료하는 단계; 및
    마지막 반복의 직전 반복에서 결정된 클럭 주파수 세트를 최적 클럭 주파수 세트로 결정하는 단계를 포함하는
    동작 방법.
  6. 제1항에 있어서,
    상기 클럭 주파수를 변경하는 동작은
    상기 컨트롤러에 의해 액세스될 수 있는 클럭 레벨 테이블을 참조하여 상기 클럭 주파수 세트에 포함된 하나 이상의 클럭 주파수의 레벨을 1단계 이상 낮추는 동작을 포함하는
    동작 방법.
  7. 제1항에 있어서,
    상기 현재성능을 모니터링하는 단계는
    단위시간 당 상기 컨트롤러와 호스트가 주고받는 데이터의 양을 모니터링하는 단계; 및
    상기 모니터링된 단위시간 당 데이터의 양에 기초하여 상기 현재성능을 결정하는 단계를 포함하는
    동작 방법.
  8. 제7항에 있어서,
    상기 데이터의 양을 모니터링하는 단계는
    단위시간 당 DMA(direct memory access)를 통해 송수신되는 데이터 블록의 개수를 카운트하는 단계를 포함하는
    동작 방법.
  9. 제1항에 있어서,
    상기 호스트 요청 패턴은
    호스트로부터 수신되는 커맨드의 타입 및 커맨드의 패턴을 포함하고,
    상기 커맨드의 타입은 리드 타입 및 라이트 타입을 포함하고,
    상기 커맨드의 패턴은 시퀀셜(sequential) 패턴 및 랜덤(random) 패턴을 포함하는
    동작 방법.
  10. 제1항에 있어서,
    상기 복수의 동작 모듈들은
    메인 코어, 호스트 인터페이스, 메모리 인터페이스 및 메모리를 포함하는
    동작 방법.
  11. 메모리 장치를 제어하는 컨트롤러에 있어서,
    메인 코어 및 메모리를 포함하는 복수의 동작 모듈들;
    상기 복수의 동작 모듈들로 클럭 신호들을 제공하는 클럭 생성부를 포함하고,
    상기 메인 코어는
    현재성능 변화 또는 호스트 요청 패턴 변화를 감지하면, 상기 복수의 프로세싱 코어들로 제공되는 클럭 신호들에 대응하는 클럭 주파수 세트를 초기화하고, 상기 클럭 주파수 세트가 초기화된 후의 현재성능에 기초하여 목표성능을 결정하고, 상기 현재성능이 상기 목표성능 이상으로 유지될 수 있는 최적 클럭 주파수 세트를 결정하고, 상기 최적 클럭 주파수 세트에 따라 상기 복수의 동작 모듈들로 클럭 신호들을 제공하며,
    상기 메인 코어는
    상기 클럭 주파수 세트에 포함된 적어도 하나의 클럭 주파수를 변경하는 동작 및 상기 클럭 주파수가 변경된 후의 현재성능을 모니터링하는 동작을 반복 수행함으로써 상기 최적 클럭 주파수 세트를 결정하는
    컨트롤러.
  12. 제11항에 있어서,
    상기 최적 클럭 주파수 세트는
    상기 현재성능이 상기 목표성능 이상으로 유지될 수 있는 클럭 주파수 세트들 중 소비전력이 최소화되는 클럭 주파수 세트인
    컨트롤러.
  13. 제11항에 있어서,
    상기 메인 코어는
    상기 클럭 주파수 세트에 포함된 클럭 주파수들 각각을 정해진 최댓값으로 결정함으로써 상기 클럭 주파수 세트를 초기화하는
    컨트롤러.
  14. 제11항에 있어서,
    상기 메인 코어는
    커맨드 큐 상태 변화를 감지하면 상기 클럭 주파수 세트를 초기화하고,
    상기 커맨드 큐 상태는
    호스트로부터의 커맨드를 큐잉하는 커맨드 큐 페어(queue pair)의 개수 및 큐 페어별 큐 깊이(queue depth)를 포함하는
    컨트롤러.
  15. 제11항에 있어서,
    상기 메인 코어는
    상기 현재성능이 상기 목표성능보다 낮아지는 것이 감지되면, 상기 클럭 주파수를 변경하는 동작 및 상기 현재성능을 모니터링하는 동작의 반복을 종료하고, 마지막 반복의 직전 반복에서 결정된 클럭 주파수 세트를 최적 클럭 주파수 세트로 결정하는
    컨트롤러.
  16. 제11항에 있어서,
    상기 메인 코어는
    상기 메모리에 저장된 클럭 레벨 테이블을 참조하여 상기 클럭 주파수 세트에 포함된 하나 이상의 클럭 주파수의 레벨을 1단계 이상 낮추는 동작을 포함하는
    컨트롤러.
  17. 제11항에 있어서,
    상기 복수의 프로세싱 코어들은 호스트 인터페이스를 더 포함하고,
    상기 호스트 인터페이스는
    단위시간 당 상기 컨트롤러와 호스트가 주고받는 데이터의 양을 모니터링하고, 상기 모니터링된 단위시간 당 데이터의 양에 기초하여 상기 현재성능을 결정하는
    컨트롤러.
  18. 제17항에 있어서,
    상기 호스트 인터페이스는
    단위시간 당 DMA(direct memory access)를 통해 송수신되는 데이터 블록의 개수를 카운트함으로써 상기 데이터의 양을 모니터링하는
    컨트롤러.
  19. 제11항에 있어서,
    상기 호스트 요청 패턴은
    호스트로부터 수신되는 커맨드의 타입 및 커맨드의 패턴을 포함하고,
    상기 커맨드의 타입은 리드 타입 및 라이트 타입을 포함하고,
    상기 커맨드의 패턴은 시퀀셜(sequential) 패턴 및 랜덤(random) 패턴을 포함하는
    컨트롤러.
  20. 제11항에 있어서,
    상기 복수의 동작 모듈들은
    호스트 인터페이스 및 메모리 인터페이스를 더 포함하는
    컨트롤러.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102607437B1 (ko) * 2022-12-26 2023-11-29 리벨리온 주식회사 뉴럴 프로세서, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 통신 모드 결정 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116724299A (zh) * 2021-03-01 2023-09-08 美光科技公司 支持写入命令的两阶段缓冲操作
CN114388008B (zh) * 2022-01-14 2023-08-29 长鑫存储技术有限公司 电源控制电路及控制方法
US20240078026A1 (en) * 2022-09-07 2024-03-07 Western Digital Technologies, Inc. Adaptive tuning of memory device clock rates based on dynamic parameters

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5282349B2 (ja) * 2006-02-15 2013-09-04 富士通株式会社 マルチプロセッシングシステム
KR102349422B1 (ko) * 2015-01-28 2022-01-10 삼성전자 주식회사 메모리 컨트롤러의 동작 방법 및 메모리 컨트롤러를 포함하는 반도체 저장장치
KR20170110448A (ko) 2016-03-23 2017-10-11 삼성전자주식회사 메모리 컨트롤러 및 이를 포함하는 저장 장치
US10175905B2 (en) * 2016-09-13 2019-01-08 Apple Inc. Systems and methods for dynamically switching memory performance states
KR20220036232A (ko) * 2020-09-15 2022-03-22 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102607437B1 (ko) * 2022-12-26 2023-11-29 리벨리온 주식회사 뉴럴 프로세서, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 통신 모드 결정 방법

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