KR20210152738A - 스트라이프 형태로 데이터를 액세스하는 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

스트라이프 형태로 데이터를 액세스하는 메모리 시스템 및 메모리 시스템의 동작방법 Download PDF

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Abstract

본 기술은 스트라이프 형태로 데이터를 액세스하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것으로서, 다수의 메모리 장치와, 버퍼 메모리, 및 다수의 메모리 장치로부터 데이터 페이지 및 패리티(parity) 페이지가 그룹화된 스트라이프(stripe) 형태로 데이터를 액세스하는 컨트롤러를 포함하며, 컨트롤러는, 스트라이프 형태의 데이터 리드를 위해 데이터 페이지 및 패리티 페이지를 포함하는 다수의 페이지를 설정된 순서에 따라 리드하되, 페이지 단위의 리드동작을 완료할 때마다, 다수의 페이지 중 리드동작이 성공한 제1페이지 및 리드동작이 실패한 제2페이지를 구별하기 위한 비트맵 정보를 생성하여 버퍼 메모리에 저장하며, 페이지 단위의 리드동작이 성공할 때마다, 다수의 페이지 중 제1페이지의 데이터에 대해 누적으로 패리티 연산을 수행하여 생성된 패리티 데이터를 버퍼 메모리에 저장하며, 다수의 페이지에 대한 리드동작이 완료된 이후 비트맵 정보를 확인하여 제2페이지가 존재하는 경우, 패리티 데이터를 참조하여 제2페이지의 데이터를 복구한다.

Description

스트라이프 형태로 데이터를 액세스하는 메모리 시스템 및 메모리 시스템의 동작방법{APPARATUS AND METHOD FOR ACCESSING DATA IN STRIPE FORM}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 스트라이프 형태로 데이터를 액세스하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
비휘발성 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 데이터 페이지 및 패리티(parity) 페이지가 그룹화된 스트라이프 형태로 다수의 데이터를 리드할 때, 리드 실패한 페이지의 데이터를 보다 효과적으로 복구할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 다수의 메모리 장치; 버퍼 메모리; 및 상기 다수의 메모리 장치로부터 데이터 페이지 및 패리티(parity) 페이지가 그룹화된 스트라이프(stripe) 형태로 데이터를 액세스하는 컨트롤러를 포함하며, 상기 컨트롤러는, 상기 스트라이프 형태의 데이터 리드를 위해 데이터 페이지 및 패리티 페이지를 포함하는 다수의 페이지를 설정된 순서에 따라 리드하되, 페이지 단위의 리드동작을 완료할 때마다, 상기 다수의 페이지 중 리드동작이 성공한 제1페이지 및 리드동작이 실패한 제2페이지를 구별하기 위한 비트맵 정보를 생성하여 상기 버퍼 메모리에 저장하며, 페이지 단위의 리드동작이 성공할 때마다, 상기 다수의 페이지 중 상기 제1페이지의 데이터에 대해 누적으로 패리티 연산을 수행하여 생성된 패리티 데이터를 상기 버퍼 메모리에 저장하며, 상기 다수의 페이지에 대한 리드동작이 완료된 이후 상기 비트맵 정보를 확인하여 상기 제2페이지가 존재하는 경우, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구할 수 있다.
또한, 상기 컨트롤러는, 에러정정부를 포함하며, 상기 다수의 페이지를 상기 설정된 순서에 따라 리드하되, 리드된 페이지의 데이터에 대해 상기 에러정정부를 통해 에러발생여부를 확인하고, 에러가 발생한 경우 에러정정동작을 수행하며, 에러가 발생하지 않은 경우 또는 에러정정동작이 성공한 경우, 상기 리드된 페이지의 리드동작이 성공한 것으로 판단하여 상기 제1페이지로 구분하고, 에러정정동작이 실패한 경우, 상기 리드된 페이지의 리드동작이 실패한 것으로 판단하여 상기 제2페이지로 구분할 수 있다.
또한, 상기 컨트롤러는, 상기 제1페이지에 대응하는 상기 비트맵 정보의 값을 '1'로 설정하고, 상기 제2페이지에 대응하는 상기 비트맵 정보의 값을 '0'으로 설정할 수 있다.
또한, 상기 다수의 메모리 장치 각각은, 다수의 N비트 레벨(N-bit level) 셀(cell)을 각각 포함하는 다수의 워드라인(wordline)과, 상기 다수의 워드라인을 각각 포함하는 다수의 블록(block)과, 상기 다수의 블록을 각각 포함하며, 상기 컨트롤러는, 상기 스트라이프 형태의 데이터 리드를 위해 상기 다수의 메모리 장치 중 적어도 하나를 선택 메모리 장치로서 선택하고, 상기 선택 메모리 장치에 포함된 다수의 블록 중 적어도 하나를 선택 블록으로 선택하며, 상기 선택 블록에 포함된 다수의 워드라인 중 적어도 하나를 선택 워드라인으로 선택하고, 상기 선택 워드라인에 포함된 다수의 N비트 레벨 셀에 대응하는 논리적인 N비트 레벨 페이지 중 동일한 레벨의 1비트 레벨 페이지를 상기 설정된 순서에 따라 선택하여 상기 다수의 페이지로 구분함으로써, N비트 레벨 페이지에 대응하는 N개의 상기 다수의 페이지를 구분하며, N은 1이상의 자연수일 수 있다.
또한, 상기 컨트롤러는, N개의 상기 다수의 페이지에 대응하여 N개의 상기 비트맵 정보 및 N개의 상기 패리티 데이터를 생성하여 상기 버퍼 메모리에 저장 할 수 있다.
또한, 상기 컨트롤러는, 배타적 논리합 연산을 상기 패리티 연산으로써 수행하여 상기 패리티 데이터를 생성할 수 있다.
또한, 상기 다수의 페이지 중 적어도 하나의 페이지는 상기 패리티 페이지이고, 상기 패리티 페이지를 제외한 나머지 페이지는 상기 데이터 페이지일 수 있다.
또한, 상기 컨트롤러는, 상기 다수의 페이지에 대한 리드동작이 완료된 이후 상기 비트맵 정보를 확인한 결과 상기 제2페이지가 존재하며, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는데 성공한 경우, 상기 제1페이지의 데이터 및 복구된 상기 제2페이지의 데이터를 리드 데이터로서 호스트로 출력할 수 있다.
또한, 상기 컨트롤러는, 상기 다수의 페이지에 대한 리드동작이 완료된 이후 상기 비트맵 정보를 확인한 결과 상기 제2페이지가 존재하며, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는데 실패한 경우, 상기 제1페이지의 데이터를 상기 리드 데이터로서 상기 호스트로 출력할 수 있다.
또한, 상기 컨트롤러는, 상기 다수의 페이지에 대한 리드동작이 완료된 이후 상기 비트맵 정보를 확인하여 상기 제2페이지가 존재하지 않는 경우, 상기 제1페이지의 데이터를 상기 리드 데이터로서 상기 호스트로 출력할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 다수의 메모리 장치, 및 버퍼 메모리를 포함하는 메모리 시스템의 동작방법에 있어서, 상기 다수의 메모리 장치로부터 스트라이프(stripe) 형태의 데이터 리드를 위해 데이터 페이지 및 패리티 페이지를 포함하는 다수의 페이지를 설정된 순서에 따라 리드하는 리드단계; 상기 리드단계에서 페이지 단위의 리드동작이 완료될 때마다, 상기 다수의 페이지 중 리드동작이 성공한 제1페이지 및 리드동작이 실패한 제2페이지를 구별하기 위한 비트맵 정보를 생성하여 상기 버퍼 메모리에 저장하는 비트맵 생성단계; 상기 리드단계에서 페이지 단위의 리드동작이 성공될 때마다, 상기 다수의 페이지 중 상기 제1페이지의 데이터에 대해 누적으로 패리티 연산을 수행하여 생성된 패리티 데이터를 상기 버퍼 메모리에 저장하는 패리티 생성단계; 및 상기 리드단계에서 상기 다수의 페이지에 대한 리드동작이 완료된 이후 상기 비트맵 정보를 확인하여 상기 제2페이지가 존재하는 경우, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는 단계를 포함할 수 있다.
또한, 상기 메모리 시스템은, 에러정정부를 더 포함하며, 상기 리드단계는, 상기 다수의 페이지를 상기 설정된 순서에 따라 리드하되, 리드된 페이지의 데이터에 대해 상기 에러정정부를 통해 에러발생여부를 확인하고, 에러가 발생한 경우 에러정정동작을 수행하는 에러확인단계; 상기 에러확인단계에서 에러가 발생하지 않은 경우 또는 에러정정동작이 성공한 경우, 상기 리드된 페이지의 리드동작이 성공한 것으로 판단하여 상기 제1페이지로 구분하는 단계; 상기 에러확인단계에서 에러정정동작이 실패한 경우, 상기 리드된 페이지의 리드동작이 실패한 것으로 판단하여 상기 제2페이지로 구분하는 단계를 포함할 수 있다.
또한, 상기 비트맵 생성단계는, 상기 제1페이지에 대응하는 상기 비트맵 정보의 값을 '1'로 설정하고, 상기 제2페이지에 대응하는 상기 비트맵 정보의 값을 '0'으로 설정할 수 있다.
또한, 상기 다수의 메모리 장치 각각은, 다수의 N비트 레벨(N-bit level) 셀(cell)을 각각 포함하는 다수의 워드라인(wordline)과, 상기 다수의 워드라인을 각각 포함하는 다수의 블록(block)과, 상기 다수의 블록을 각각 포함하며, 상기 리드단계에서 상기 스트라이프 형태로 데이터를 리드하기 위해 상기 다수의 메모리 장치 중 적어도 하나를 선택 메모리 장치로서 선택하고, 상기 선택 메모리 장치에 포함된 다수의 블록 중 적어도 하나를 선택 블록으로 선택하며, 상기 선택 블록에 포함된 다수의 워드라인 중 적어도 하나를 선택 워드라인으로 선택하고, 상기 선택 워드라인에 포함된 다수의 N비트 레벨 셀에 대응하는 논리적인 N비트 레벨 페이지 중 동일한 레벨의 1비트 레벨 페이지를 상기 설정된 순서에 따라 선택하여 상기 다수의 페이지로 구분함으로써, N비트 레벨 페이지에 대응하는 N개의 상기 다수의 페이지를 구분하는 단계를 더 포함하며, N은 1이상의 자연수일 수 있다.
또한, 상기 비트맵 생성단계는, N개의 상기 다수의 페이지에 대응하여 N개의 상기 비트맵 정보를 생성하여 상기 버퍼 메모리에 저장하고, 상기 패리티 생성단계는, N개의 상기 패리티 데이터를 생성하여 상기 버퍼 메모리에 저장할 수 있다.
또한, 상기 패리티 생성단계는, 배타적 논리합 연산을 상기 패리티 연산으로써 수행하여 상기 패리티 데이터를 생성할 수 있다.
또한, 상기 다수의 페이지 중 적어도 하나의 페이지는 상기 패리티 페이지이고, 상기 패리티 페이지를 제외한 나머지 페이지는 상기 데이터 페이지일 수 있다.
또한, 상기 복구하는 단계에서 상기 제2페이지가 존재하며, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는데 성공한 경우, 상기 제1페이지의 데이터 및 복구된 상기 제2페이지의 데이터를 리드 데이터로서 호스트로 출력하는 단계를 더 포함할 수 있다.
또한, 상기 복구하는 단계에서 상기 제2페이지가 존재하며, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는데 실패한 경우, 상기 제1페이지의 데이터를 상기 리드 데이터로서 상기 호스트로 출력할 수 있다.
또한, 상기 복구하는 단계에서 상기 제2페이지가 존재하지 않는 경우, 상기 제1페이지의 데이터를 상기 리드 데이터로서 상기 호스트로 출력할 수 있다.
본 기술은 데이터 페이지 및 패리티(parity) 페이지가 그룹화된 스트라이프 형태로 다수의 데이터를 리드할 때, 페이지 단위의 리드가 성공할 때마다 누적으로 패리티 연산을 수행하여 패티리 정보를 생성한 뒤, 페이지 단위의 리드가 실패하는 경우 패리티 데이터를 참조하여 복구동작을 수행할 수 있다.
이를 통해, 페이지 단위의 리드가 실패하는 시점에서 다수의 페이지 중 이미 리드 동작이 성공한 페이지의 데이터를 다시 리드하지 않고도 복구동작을 수행하는 것이 가능하다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 설명한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 메모리 장치의 일 예를 설명한다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템에서 스트라이프(stripe) 형태로 데이터를 액세스하는 동작의 일 예를 설명한다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 메모리 시스템에서 스트라이프 형태로 데이터를 리드하는 동작의 일 예를 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 설명한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 메모리 장치의 일 예를 설명한다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다. 호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)을 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 다수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 다수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 데이터 저장장치(150), 및 데이터 저장장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다.
여기서, 컨트롤러(130) 및 데이터 저장장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 데이터 저장장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 데이터 저장장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 1 및 도 2를 참조하면, 메모리 시스템(110)에서의 데이터 저장장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치(Non-Volatile Memory Device), 예컨대, 플래시 메모리 장치일 수 있다. 따라서, 데이터 저장장치(150)는, 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 내부에 비휘발성으로 저장할 수 있고, 리드(read) 동작을 통해 내부에 저장된 데이터를 호스트(102)로 제공할 수 있다.
좀 더 구체적으로, 데이터 저장장치(150)는, 다수의 메모리 장치(1500, 1501, 1502, 1503)를 포함할 수 있다. 또한, 다수의 메모리 장치(1500, 1501, 1502, 1503) 각각은, 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)을 포함할 수 있다. 또한, 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11) 각각은, 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112)을 포함할 수 있다. 또한, 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112) 각각은 다수의 워드라인(WL<0:100>)과 다수의 비트라인(BL<0:9>)이 어레이 형태로 교차하는 지점에 위치하여 적어도 1비트의 데이터를 저장할 수 있는 다수의 메모리 셀(MEMORY CELL)을 포함할 수 있다.
참고로, 도면에서는 데이터 저장장치(150)에 4개의 메모리 장치(1500, 1501, 1502, 1503)가 포함되는 구성을 설명하고 있으나, 데이터 저장장치(150)는 2개 혹은 8개 등의 다양한 수만큼의 메모리 장치를 포함할 수 있다. 또한, 도면에서는 하나의 메모리 장치에 두 개의 플래인이 포함되는 구성을 설명하고 있으나, 하나의 메모리 장치는 4개 혹은 8개 등의 다양한 수만큼의 플래인을 포함할 수 있다. 또한, 도면에서는 하나의 플래인에 3개의 메모리 블록이 포함되는 구성을 설명하고 있으나, 하나의 플래인은 3개보다 많은 다양한 수만큼의 메모리 블록을 포함할 수 있다. 또한, 도면에서는 하나의 메모리 블록에 101개의 워드라인(WL<0:100>)과 10개의 비트라인(BL<0:9>)이 포함되는 구성을 설명하고 있으나, 하나의 메모리 블록에는 101개보다 많은 다양한 수만큼의 워드라인 및 10개보다 많은 다양한 수만큼의 비트라인이 포함될 수 있다.
그리고, 데이터 저장장치(150)에 포함된 다수의 메모리 장치(1500, 1501, 1502, 1503)는 다수의 채널(CH0, CH1, CH2, CH3)을 통해 컨트롤러(130)와 연결될 수 있다. 예컨대, 제0 메모리 장치(1500)는 제0채널(CH0)을 통해 컨트롤러(130)와 연결될 수 있다. 또한, 제1 메모리 장치(1501)는 제1채널(CH1)을 통해 컨트롤러(130)와 연결될 수 있다. 또한, 제2 메모리 장치(1502)는 제2채널(CH2)을 통해 컨트롤러(130)와 연결될 수 있다. 또한, 제3 메모리 장치(1503)는 제3채널(CH3)을 통해 컨트롤러(130)와 연결될 수 있다.
참고로, 도면에서는 4개의 메모리 장치(1500, 1501, 1502, 1503)가 4개의 채널(CH0, CH1, CH2, CH3)을 통해 컨트롤러(130)와 연결되어 있는 구성을 설명하고 있으나, 메모리 장치의 개수와 채널의 개수가 항상 동일한 것은 아니며, 2개 또는 4개 등의 다양한 수만큼의 메모리 장치가 하나의 채널에 연결되는 것도 얼마든지 가능하다. 즉, 데이터 저장장치(150) 내 메모리 장치의 수와 채널의 수는 메모리 시스템(110)의 사용 목적, 요구 성능 등에 따라 설계 변경이 가능할 수 있다.
다수의 메모리 장치(1500, 1501, 1502, 1503) 각각에 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되고, 하나의 채널에 하나의 메모리 장치가 연결된 경우, 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11) 각각은 웨이(Way)를 통해 채널과 연결될 수 있다. 도 2를 참조하면, 제0 메모리 장치(1500)에 포함된 두 개의 플래인(PLANE00, PLANE01)은 각각 제0웨이(WAY0)와 제1웨이(WAY1)를 통해 제0채널(CH0)과 연결될 수 있다. 마찬가지로, 제1 메모리 장치(1501)에 포함된 두 개의 플래인(PLANE10, PLANE11)은 각각 제2웨이(WAY2)와 제3웨이(WAY3)를 통해 제1채널(CH1)과 연결될 수 있다.
참고로, 도면에서는 하나의 메모리 장치에 두 개의 플래인이 포함되었기 때문에 두 개의 웨이가 하나의 채널에 연결되는 형태가 되는 것일 뿐이며, 하나의 채널에 몇 개의 플래인이 연결되었는지에 따라 하나의 채널에 연결되는 웨이의 수가 결정될 수 있다.
데이터 저장장치(150)에 포함된 다수의 메모리 장치(1500, 1501, 1502, 1503)는 서로 다른 모듈로 이해할 수 있으며, 컨트롤러(130)와는 다수의 채널(CH0, CH1, CH2, CH3)과 같은 서로 다른 다수의 데이터 경로를 통해 연결될 수 있다. 이렇게, 다수의 메모리 장치(1500, 1501, 1502, 1503)와 컨트롤러(130)가 다수의 데이터 경로를 통해 데이터를 교환한다는 것은, 다수의 메모리 장치(1500, 1501, 1502, 1503)와 컨트롤러(130) 사이에서 인터리빙(interleaving) 동작을 통해 데이터를 교환한다는 것을 의미할 수 있다. 다수의 경로를 사용하는 인터리빙 동작을 통해 데이터를 교환하는 것은, 하나의 데이터 경로를 통해 데이터를 교환하는 것보다 데이터 전달 속도를 높일 수 있다.
한편, 다수의 메모리 장치(1500, 1501, 1502, 1503) 각각은, 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112)들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 다수의 메모리 장치(1500, 1501, 1502, 1503) 각각은, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 다수의 메모리 장치(1500, 1501, 1502, 1503) 각각이, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
다시 도 1을 참조하면, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 데이터 저장장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 데이터 저장장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 데이터 저장장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 데이터 저장장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F, 132), 프로세서(Processor, 134), 에러정정부(ECC: Error Correction Code, 138), 메모리 인터페이스(Memory I/F, 142), 및 메모리(Memory, 144)를 포함한다.
또한, 호스트 인터페이스(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 에러정정부(138)는, 데이터 저장장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 데이터 저장장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, ECC정보가 부가된 데이터를 생성하며, ECC정보가 부가된 데이터는, 데이터 저장장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 데이터 저장장치(150)에 저장된 데이터를 리드할 경우, 데이터 저장장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, 에러정정부(138)는, 데이터 저장장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 ECC정보를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, 에러정정부(138)는, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, 에러정정부(138)는, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러정정부(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
또한, 메모리 인터페이스(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 데이터 저장장치(150)를 제어하기 위해, 컨트롤러(130)와 데이터 저장장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스(142)은, 데이터 저장장치(150)가 플래시 메모리, 특히 일 예로 데이터 저장장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 데이터 저장장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스(142)은, 컨트롤러(130)와 데이터 저장장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 데이터 저장장치(150) 간 데이터 입출력을 지원하며, 데이터 저장장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장할 수 있다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 데이터 저장장치(150)를 제어하는 과정 중 데이터 저장장치(150)로부터 리드된 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 데이터를 데이터 저장장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 데이터 저장장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 데이터 저장장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 예를 들어, 메모리(144)는 호스트(102)와 데이터 저장장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장할 수 있다. 이러한 데이터 저장을 위해, 메모리(144)는 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 만약 컨트롤러(130)의 외부에 존재할 경우 도면에 도시되지 않은 별도의 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력될 수 있다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 데이터 저장장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 데이터 저장장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 데이터 저장장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 컨트롤러(130)는 데이터 저장장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 데이터 저장장치(150)에 대한 백그라운드 동작은, 데이터 저장장치(150)의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2 참조)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 데이터 저장장치(150)의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2 참조) 간 또는 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2 참조)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 데이터 저장장치(150)의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2참조)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 데이터 저장장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 데이터 저장장치(150)에 포함된 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2참조)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
컨트롤러(130)의 프로세서(134)에는 데이터 저장장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있다. 관리 유닛은, 데이터 저장장치(150)에 포함된 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2참조)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행할 수 있다. 여기서, 배드 블록 관리는, 데이터 저장장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 데이터 저장장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 데이터 저장장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템에서 스트라이프(stripe) 형태로 데이터를 액세스하는 동작의 일 예를 설명한다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 데이터 저장장치(150), 및 데이터 저장장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다. 여기서, 컨트롤러(130)는, 호스트 인터페이스(132)와, 프로세서(134)와, 버퍼 메모리(144)와, 에러정정부(ECC, 138), 및 메모리 인터페이스(142)를 포함할 수 있다. 이때, 버퍼 메모리(144)는, 도 2에서 설명된 메모리(Memory, 144)에 대응하는 구성요소이며, 도 3에서는 호스트(102)와의 사이에서 리드/라이트되는 데이터를 저장하기 위해 데이터 버퍼 메모리로 사용되는 경우를 설명한다.
구체적으로, 본 발명의 실시예에 따른 컨트롤러(130)는, 데이터 저장장치(150)와의 사이에서 스트라이프(stripe) 형태로 데이터를 액세스할 수 있다.
여기서, 컨트롤러(130)가 스트라이프 형태로 데이터 저장장치(150)와의 사이에서 데이터를 액세스한다는 것은, 데이터 페이지(DATA PAGE)의 데이터(ND+EF)와 패리티 페이지(PARITY PAGE)의 데이터(PD+EF)를 그룹화한 형태로 데이터 저장장치(150)와의 사이에서 데이터를 액세스하는 것을 의미할 수 있다. 즉, 컨트롤러(130)가 스트라이프 형태로 데이터 저장장치(150)와의 사이에서 데이터를 액세스하는 경우, 데이터 페이지(DATA PAGE)와 패리티 페이지(PARITY PAGE)가 포함된 다수의 페이지(PAGE)를 그룹화하여 데이터 저장장치(150)와의 사이에서 전송할 수 있다. 예컨대, 컨트롤러(130)가 스트라이프 형태로 데이터 저장장치(150)와의 사이에서 데이터를 액세스하는 경우, M-K개의 데이터 페이지(DATA PAGE)의 데이터(ND+EF<1:M-K>)와 K개의 패리티 페이지(PARITY PAGE<1:K>)의 데이터(PD+EF)가 포함된 M개의 페이지(PAGE<1:M>)의 데이터(ND+EF<1:M-K>, PD+EF)를 그룹화하여 데이터 저장장치(150)와의 사이에서 전송할 수 있다. 참고로, M은 2이상의 자연수이고, K는 1이상 M이하의 자연수일 수 있다.
좀 더 구체적으로, 스트라이프 데이터(STRAPE DATA)를 데이터 저장장치(150)에 저장하는 동작을 다음과 같이 설명할 수 있다.
먼저, 컨트롤러(130)는, 호스트 인터페이스(132)를 통해 호스트(102)로부터 라이트 요청과 함께 노말 데이터(ND)를 입력 받을 수 있다. 컨트롤러(130)는, 호스트(102)로부터 입력된 노말 데이터(ND)를 데이터 저장장치(150)로 전송하기 전에 먼저 버퍼 메모리(144)에 저장할 수 있다.
컨트롤러(130)는, 버퍼 메모리(144)에 저장된 노말 데이터(ND)를 그룹핑하여 생성된 스트라이프 데이터(STRAPE DATA)를 데이터 저장장치(150)에 전송하여 데이터 저장장치(150) 내부에 저장할 수 있다.
이를 위해, 컨트롤러(130)는, 내부에 포함된 에러정정부(138)를 통해 버퍼 메모리(144)에 저장된 노말 데이터(ND)에 패리티 연산, 예컨대, 배타적 논리합(XOR) 연산을 수행하여 패리티 데이터(PD)를 생성할 수 있다. 또한, 컨트롤러(130)는, 노말 데이터(ND) 및 패리티 데이터(PD)를 그룹핑하여 스트라이프 데이터(STRAPE DATA)를 생성할 수 있다.
또한, 컨트롤러(130)는, 내부에 포함된 에러정정부(138)를 통해 스트라이프 데이터(STRAPE DATA)에 포함된 노말 데이터(ND) 및 패리티 데이터(PD) 각각에 대해 에러 정정 인코딩(error correction encoding)동작을 수행하여 ECC정보(EF)를 생성할 수 있다. 즉, 컨트롤러(130)는, 노말 데이터(ND)에 대응하는 ECC정보(EF) 및 패리티 데이터(PD)에 대응하는 ECC정보(EF)를 생성하여 스트라이프 데이터(STRAPE DATA)로서 그룹핑할 수 있다.
따라서, 컨트롤러(130)에서 데이터 저장장치(150)로 전송되는 스트라이프 데이터(STRIPE DATA)에는, 노말 데이터(ND)와 ECC정보(EF)가 포함된 데이터 페이지(DATA PAGE)의 데이터(ND+EF), 및 패리티 데이터(PD)와 ECC정보(EF)가 포함된 패리티 페이지(PARITY PAGE)의 데이터(PD+EF)가 그룹핑될 수 있다. 예컨대, 컨트롤러(130)에서 데이터 저장장치(150)로 전송되는 스트라이프 데이터(STRAPE DATA)에는, M개의 페이지(PAGE<1:M>)의 데이터(ND+EF<1:M-K>, PD+EF)가 포함될 수 있다. 즉, 컨트롤러(130)는, 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>)의 데이터(ND+EF<1:M-K>, PD+EF)를 설정된 순서에 따라 페이지 단위로 데이터 저장장치(150)에 전송하여 저장할 수 있다. 이때, M개의 페이지(PAGE<1:M>)의 데이터(ND+EF<1:M-K>, PD+EF)는, M-K개의 노말 데이터(ND) 및 M-K개의 ECC정보(EF)를 포함하는 M-K개의 데이터 페이지(DATA PAGE)의 데이터(ND+EF<1:M-K>)와, K개의 패리티 페이지(PARITY PAGE<1:K>)의 데이터(PD+EF)가 포함될 수 있다. 참고로, M은 2이상의 큰 자연수이고, K는 1이상 M이하의 자연수일 수 있다. 그리고, 도 3에서는 K가 1인 것을 가정하여 1개의 패리티 페이지(PARITY PAGE)만 도시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이며, 설계자의 선택에 따라 K는 1보다 큰 자연수로 설정되는 것도 얼마든지 가능하다.
그리고, 스트라이프 데이터(STRAPE DATA)를 데이터 저장장치(150)에서 리드하는 동작을 다음과 같이 설명할 수 있다.
먼저, 호스트(102)로부터 리드 요청을 입력 받을 수 있다. 컨트롤러(130)는, 데이터 저장장치(150)로부터 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>)를 설정된 순서에 따라 페이지 단위로 리드할 수 있다. 즉, 컨트롤러(130)는, 스트라이프 데이터(STRAPE DATA)에 포함된 M-K개의 데이터 페이지(DATA PAGE<1:M-K>) 및 K개의 패리티 페이지(PARITY PAGE<1:K>)를 설정된 순서에 따라 페이지 단위로 리드함으로써, M개의 페이지(PAGE<1:M>)를 설정된 순서에 따라 페이지 단위로 리드할 수 있다.
이때, 컨트롤러(130)는, M개의 페이지(PAGE<1:M>)를 설정된 순서에 따라 페이지 단위로 리드하는 동작을 완료할 때마다, M개의 페이지(PAGE<1:M>) 중 리드동작이 성공한 '제1페이지' 및 리드동작이 실패한 '제2페이지'를 구별하기 위한 비트맵 정보(BF)를 생성하여 버퍼 메모리(144)에 저장할 수 있다.
예컨대, M이 5라고 가정하면, 컨트롤러(130)는, 5개의 페이지를 설정된 순서에 따라 페이지 단위로 5번의 리드동작을 수행할 수 있다. 이때, 5개의 페이지 중 첫 번째 내지 세 번째 페이지 및 다섯 번째 페이지에 대한 리드동작은 성공하고, 네 번째 페이지에 대한 리드동작은 실패할 수 있다. 이와 같은 경우, 컨트롤러(130)는, 5개의 페이지 중 첫 번째 내지 세 번째 페이지 및 다섯 번째 페이지를 '제1페이지'로 구분하고, 네 번째 페이지를 '제2페이지'로 구분할 수 있다. 또한, 컨트롤러(130)는, 5개의 페이지에 대응하여 5비트를 포함하는 비트맵 정보(BF)를 생성할 수 있다. 이때, 비트맵 정보(BF)에 포함된 5비트 중 리드동작이 성공한 첫 번째 내지 세 번째 페이지 및 다섯 번째 페이지, 즉, '제1페이지'에 대응하는 비트의 값은 '1'로 설정할 수 있다. 마찬가지로, 비트맵 정보(BF)에 포함된 5비트 중 리드동작이 실패한 네 번째 페이지, 즉, '제2페이지'에 대응하는 비트의 값은 '0'로 설정할 수 있다. 즉, 5개의 페이지에 대응하여 5비트를 포함하는 비트맵 정보(BF)의 값은 '1 1 1 0 1'로 설정될 수 있다.
한편, 컨트롤러(130)는, 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>)를 설정된 순서에 따라 페이지 단위로 리드하되, 리드된 페이지의 데이터에 포함된 ECC정보(EF)를 사용하여 에러정정부(138)를 통해 에러 정정 디코딩(error correction decoding)동작을 수행할 수 있다. 즉, 컨트롤러(130)는, 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>) 중 설정된 순서에 따라 리드된 페이지의 데이터에서 에러가 발생하였는지 여부를 확인하고, 에러가 발생한 경우 에러정정동작을 수행할 수 있다.
만약, 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>) 중 설정된 순서에 따라 리드된 페이지의 데이터에서 에러가 발생하지 않은 경우, 컨트롤러(130)는, 에러가 발생하지 않은 상태로 리드된 페이지의 리드동작이 성공한 것으로 판단하여 해당 페이지를 '제1페이지'로 구분할 수 있다. 컨트롤러(130)는, '제1페이지'로 구분된 해당 페이지의 데이터를 호스트(102)로 출력할 수 있다.
또한, 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>) 중 설정된 순서에 따라 리드된 페이지의 데이터에서 에러가 발생하였지만 에러정정동작이 성공한 경우, 컨트롤러(130)는, 에러정정동작이 성공한 페이지의 리드동작이 성공한 것으로 판단하여 해당 페이지를 '제1페이지'로 구분할 수 있다. 컨트롤러(130)는, '제1페이지'로 구분된 해당 페이지의 데이터를 호스트(102)로 출력할 수 있다.
또한, 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>) 중 설정된 순서에 따라 리드된 페이지의 데이터에서 에러가 발생하였으며 에러정정동작이 실패한 경우, 컨트롤러(130)는, 에러정정동작이 실패한 페이지의 리드동작이 실패한 것으로 판단하여 해당 페이지를 '제2페이지'로 구분할 수 있다. 컨트롤러(130)는, '제2페이지'로 구분된 해당 페이지의 데이터를 호스트(102)로 출력하지 않을 수 있다.
그리고, 컨트롤러(130)는, M개의 페이지(PAGE<1:M>)를 설정된 순서에 따라 페이지 단위로 리드하는 동작을 성공할 때마다, 즉, M개의 페이지(PAGE<1:M>) 중 리드동작이 성공한 '제1페이지'로 구분될 때마다, '제1페이지'의 데이터에 대해 누적으로 패리티 연산을 수행하여 생성된 패리티 데이터(PD)를 버퍼 메모리(144)에 저장할 수 있다. 즉, 컨트롤러(130)는, '제1페이지'로 구분된 페이지의 데이터를 호스트(102)로 출력하기 이전에 해당 페이지의 데이터에 대해 누적으로 패리티 연산을 수행하여 패리티 데이터(PD)를 생성할 수 있으며, 패리티 데이터(PD)가 생성되어 버퍼 메모리(144)에 저장된 이후, 패리티 데이터(PD)의 생성에 사용한 '제1페이지'로 구분된 페이지의 데이터를 호스트(102)로 출력할 수 있다. 참고로, 컨트롤러(130)는, M개의 페이지(PAGE<1:M>)를 설정된 순서에 따라 페이지 단위로 리드하는 동작을 수행할 때마다, 리드된 페이지의 데이터를 LRU(Least Recently Used)방식으로 미리 정해진 개수까지 버퍼메모리(144)에 저장할 수 있다. 즉, '제1페이지'로 구분된 페이지의 데이터는, 패리티 연산을 통해 패리티 데이터(PD)를 생성하는데 사용된 후에도, 정해진 개수의 페이지 데이터가 버퍼메모리(144)에 새롭게 저장될 때까지 일정기간동안 호스트(102)로 출력되지 않고 버퍼메모리(144)에 저장되어 있을 수 있다. 다만, 하기의 실시예에서는 설명의 편의를 위해 '제1페이지'로 구분된 페이지의 데이터가 패리티 연산을 통해 패리티 데이터(PD)를 생성하는데 사용된 후, 즉시 호스트(102)로 출력되는 것을 가정하도록 하겠다.
예컨대, M이 5라고 가정하면, 컨트롤러(130)는, 5개의 페이지를 설정된 순서에 따라 페이지 단위로 5번의 리드동작을 수행할 수 있다. 이때, 컨트롤러(130)는, 5개의 페이지 중 가장 먼저 수행한 첫 번째 페이지에 대한 리드동작이 성공하는 경우, 첫 번째 페이지를 '제1페이지'로 구분하기 위해 비트맵 정보(BF)를 생성하는 것과 동시에 '제1페이지'로 구분된 첫 번째 페이지에서 리드된 데이터에 대해 패리티 연산을 수행하여 패리티 데이터(PD)를 생성한 후, 첫 번째 페이지에서 리드된 데이터를 호스트(102)로 출력할 수 있다. 이때, 컨트롤러(130)는, '제1페이지'로 구분된 첫 번째 페이지에서 리드된 데이터를 호스트(102)로 출력한 후, '제1페이지'로 구분된 첫 번째 페이지에서 리드된 데이터를 버퍼메모리(144)에서 삭제(delete)하거나 해제(release)할 수 있다.
이어서, 컨트롤러(130)는, 5개의 페이지 중 첫 번째 페이지에 이어서 수행한 두 번째 페이지에 대한 리드동작이 성공하는 경우, 첫 번째 및 두 번째 페이지를 '제1페이지'로 구분하기 위해 비트맵 정보(BF)를 업데이트하는 것과 동시에 이전에 '제1페이지'로 구분된 첫 번째 페이지에 대한 패리티 연산의 결과 생성된 패리티 데이터(PD)와 함께 누적으로 '제1페이지'로 구분된 두 번째 페이지에서 리드된 데이터에 대해 패리티 연산을 수행하여 패리티 데이터(PD)를 업데이트한 후, 두 번째 페이지에서 리드된 데이터를 호스트(102)로 출력할 수 있다. 즉, '제1페이지'로 구분된 첫 번째 및 두 번째 페이지에 대한 누적된 패리티 연산의 결과를 패리티 데이터(PD)로서 생성한 후, 두 번째 페이지에서 리드된 데이터를 호스트(102)로 출력할 수 있다. 이때, 컨트롤러(130)는, '제1페이지'로 구분된 두 번째 페이지에서 리드된 데이터를 호스트(102)로 출력한 후, '제1페이지'로 구분된 두 번째 페이지에서 리드된 데이터를 버퍼메모리(144)에서 삭제(delete)하거나 해제(release)할 수 있다.
이어서, 컨트롤러(130)는, 5개의 페이지 중 두 번째 페이지에 이어서 수행한 세 번째 페이지에 대한 리드동작이 성공하는 경우, 첫 번째 내지 세 번째 페이지를 '제1페이지'로 구분하기 위해 비트맵 정보(BF)를 업데이트하는 것과 동시에 이전에 '제1페이지'로 구분된 첫 번째 및 두 번째 페이지에 대한 패리티 연산의 결과 생성된 패리티 데이터(PD)와 함께 누적으로 '제1페이지'로 구분된 세 번째 페이지에서 리드된 데이터에 대해 패리티 연산을 수행하여 패리티 데이터(PD)를 업데이트한 후, 세 번째 페이지에서 리드된 데이터를 호스트(102)로 출력할 수 있다. 즉, '제1페이지'로 구분된 첫 번째 내지 세 번째 페이지에 대한 누적된 패리티 연산의 결과를 패리티 데이터(PD)로서 생성한 후, 세 번째 페이지에서 리드된 데이터를 호스트(102)로 출력할 수 있다. 이때, 컨트롤러(130)는, '제1페이지'로 구분된 세 번째 페이지에서 리드된 데이터를 호스트(102)로 출력한 후, '제1페이지'로 구분된 세 번째 페이지에서 리드된 데이터를 버퍼메모리(144)에서 삭제(delete)하거나 해제(release)할 수 있다.
이어서, 컨트롤러(130)는, 5개의 페이지 중 세 번째 페이지에 이어서 수행한 네 번째 페이지에 대한 리드동작이 실패하는 경우, 네 번째 페이지를 '제2페이지'로 구분하기 위해 비트맵 정보(BF)를 업데이트할 수 있다.
이어서, 컨트롤러(130)는, 5개의 페이지 중 네 번째 페이지에 이어서 수행한 다섯 번째 페이지에 대한 리드동작이 성공하는 경우, 첫 번째 내지 세 번째 및 다섯 번째 페이지를 '제1페이지'로 구분하기 위해 비트맵 정보(BF)를 업데이트하는 것과 동시에 이전에 '제1페이지'로 구분된 첫 번째 내지 세 번째 페이지에 대한 패리티 연산의 결과 생성된 패리티 데이터(PD)와 함께 누적으로 '제1페이지'로 구분된 다섯 번째 페이지 각각에서 리드된 데이터에 대해 패리티 연산을 수행하여 패리티 데이터(PD)를 업데이트한 후, 다섯 번째 페이지에서 리드된 데이터를 호스트(102)로 출력할 수 있다. 즉, '제1페이지'로 구분된 첫 번째 내지 세 번째 및 다섯 번째 페이지에 대한 누적된 패리티 연산의 결과를 패리티 데이터(PD)로서 생성한 후, 다섯 번째 페이지에서 리드된 데이터를 호스트(102)로 출력할 수 있다. 이때, 컨트롤러(130)는, '제1페이지'로 구분된 다섯 번째 페이지에서 리드된 데이터를 호스트(102)로 출력한 후, '제1페이지'로 구분된 다섯 번째 페이지에서 리드된 데이터를 버퍼메모리(144)에서 삭제(delete)하거나 해제(release)할 수 있다.
참고로, 패리티 데이터(PD)를 생성하기 위한 패리티 연산은 배타적 논리합(XOR) 연산을 포함할 수 있다.
그리고, 컨트롤러(130)는, 데이터 저장장치(150)로부터 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>)에 대한 리드동작이 완료된 이후, 버퍼 메모리(144)에 저장된 비트맵 정보(BF)를 확인하여 '제2페이지'가 존재하는지 여부를 확인할 수 있다. 만약, 버퍼 메모리(144)에 저장된 비트맵 정보(BF)의 확인결과 '제2페이지'가 존재하는 경우, 컨트롤러(130)는, 버퍼 메모리(144)에 저장된 패리티 데이터(PD)를 참조하여 '제2페이지'의 데이터를 복구할 수 있다. 즉, 컨트롤러(130)는, 내부에 포함된 에러정정부(138)에서 버퍼 메모리(144)에 저장된 패리티 데이터(PD)를 사용하여 리드동작이 실패한 '제2페이지'의 데이터를 복구할 수 있다.
이때, 에러정정부(138)에서 '제2페이지'의 데이터를 복구하는데 성공한 경우, 컨트롤러(130)는, 리드동작이 성공한 '제1페이지'의 데이터와 에러정정부(138)에서 복구동작이 성공한 '제2페이지'의 데이터를 리드 데이터로서 호스트(102)로 출력할 수 있다. 반대로, 에러정정부(138)에서 '제2페이지'의 데이터를 복구하는데 실패한 경우, 컨트롤러(130)는, 리드동작이 성공한 '제1페이지'의 데이터를 리드 데이터로서 호스트(102)로 출력할 수 있다. 그리고, 버퍼 메모리(144)에 저장된 비트맵 정보(BF)의 확인결과 '제2페이지'가 존재하지 않는 경우, 즉, '제1페이지'만 존재하는 경우, 컨트롤러(130)는, 리드동작이 성공한 '제1페이지'의 데이터를 리드 데이터로서 호스트(102)로 출력할 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 메모리 시스템에서 스트라이프 형태로 데이터를 리드하는 동작의 일 예를 설명한다.
먼저, 도 2 내지 도 4a를 함께 참조하면, 데이터 저장장치(150)에 포함된 다수의 메모리 장치(1500, 1501, 1502, 1503) 중 제0메모리 장치(1500) 및 제1메모리 장치(1501)에 3개의 스트라이프 데이터(LSB STRIPE, CSB STRIPE, MSB STRIPE)가 저장되어 있는 것을 가정할 수 있다.
구체적으로, 도 2에서 설명한 바와 같이 다수의 메모리 장치(1500, 1501, 1502, 1503) 각각은, 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)을 포함할 수 있다. 또한, 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11) 각각은, 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112)을 포함할 수 있다. 또한, 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112) 각각은 다수의 워드라인(WL<0:100>)과 다수의 비트라인(BL<0:9>)이 어레이 형태로 교차하는 지점에 위치하여 적어도 1비트의 데이터를 저장할 수 있는 다수의 메모리 셀(MEMORY CELL)을 포함할 수 있다.
도 4a에 도시된 제0메모리 장치(1500) 및 제1메모리 장치(1501) 각각은 2개의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되고, 2개의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11) 각각에 적어도 하나의 메모리 블록(BLOCK000, ... / BLOCK010, ... / BLOCK100, ... / BLOCK110, ...)이 포함되며, 적어도 하나의 메모리 블록(BLOCK000, ... / BLOCK010, ... / BLOCK100, ... / BLOCK110, ...) 각각에 16개의 워드라인(WL<0:15>)이 포함되고, 16개의 워드라인(WL<0:15>) 각각에 다수의 N비트 레벨(N-bit level) 셀(cell)이 포함되는 것을 가정하였다. 여기서, N은 2이상의 자연수이며, 하기에서는 N이 3인 것을 가정하여 설명하도록 하겠다. 즉, 하기에서는 다수의 메모리 셀(MEMORY CELL) 각각이 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀(TLC: Triple Level Cell)인 것을 가정하여 설명하도록 하겠다.
전술한 가정과 같이 다수의 메모리 셀(MEMORY CELL) 각각이 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀이므로, 16개의 워드라인(WL<0:15>) 각각은 논리적으로 3개의 페이지, 즉, LSB페이지와, CSB페이지, 및 MSB페이지를 포함할 수 있다.
좀 더 구체적으로 도 4a를 참조하면, 컨트롤러(130)는, 스트라이프 형태의 데이터 리드를 위해 다수의 메모리 장치(1500, 1501) 중 적어도 하나 이상의 메모리 장치를 선택 메모리 장치(1500, 1501)로서 선택할 수 있다. 또한, 컨트롤러(130)는, 선택 메모리 장치(1500, 1501)에 포함된 다수의 블록(BLOCK000, ... / BLOCK010, ... / BLOCK100, ... / BLOCK110, ...) 중 적어도 하나의 블록(BLOCK000, BLOCK010, BLOCK100, BLOCK110)을 선택블록(BLOCK000, BLOCK010, BLOCK100, BLOCK110)으로 선택할 수 있다. 또한, 컨트롤러(130)는, 선택블록(BLOCK000, BLOCK010, BLOCK100, BLOCK110)에 포함된 다수의 워드라인(WL<0:15>) 중 적어도 하나를 선택 워드라인(WL<0:15>)으로 선택할 수 있다.
그리고, 도 3 및 도 4a를 함께 참조하면, 컨트롤러(130)는, 선택 워드라인(WL<0:15>)에 포함된 3비트 레벨 메모리 셀에 대응하는 논리적인 3비트 레벨 페이지 중 동일한 레벨의 1비트 레벨 페이지를 설정된 순서에 따라 선택하여 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>)로 구분할 수 있다. 따라서, 컨트롤러(130)는, 논리적인 3비트 레벨 페이지에 대응하여 3개의 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>)를 구분할 수 있다.
예컨대, 컨트롤러(130)는, 선택 워드라인(WL<0:15>)에 포함된 3비트 레벨 메모리 셀에 대응하는 논리적인 3비트 레벨 페이지, 즉, LSB페이지와 CSB페이지 및 MSB페이지 중 동일한 레벨의 1비트 레벨 페이지, 즉, LSB페이지를 설정된 순서에 따라 선택하여 LSB 스트라이프 데이터(LSB STRIPE)에 포함된 64개의 페이지(P<0:15> LSB)를 구분할 수 있다. 마찬가지로, 컨트롤러(130)는, 선택 워드라인(WL<0:15>)에 포함된 3비트 레벨 메모리 셀에 대응하는 논리적인 3비트 레벨 페이지, 즉, LSB페이지와 CSB페이지 및 MSB페이지 중 동일한 레벨의 1비트 레벨 페이지, 즉, CBS페이지를 설정된 순서에 따라 선택하여 CSB 스트라이프 데이터(CSB STRIPE)에 포함된 64개의 페이지(P<0:15> CSB)를 구분할 수 있다. 마찬가지로, 컨트롤러(130)는, 선택 워드라인(WL<0:15>)에 포함된 3비트 레벨 메모리 셀에 대응하는 논리적인 3비트 레벨 페이지, 즉, LSB페이지와 CSB페이지 및 MSB페이지 중 동일한 레벨의 1비트 레벨 페이지, 즉, MSB페이지를 설정된 순서에 따라 선택하여 MSB 스트라이프 데이터(MSB STRIPE)에 포함된 64개의 페이지(P<0:15> MSB)를 구분할 수 있다.
여기서, 컨트롤러(130)는, LSB 스트라이프 데이터(LSB STRIPE)에 포함된 64개의 페이지(P<0:15> LSB)를 선택하기 위한 설정된 순서는, 제0메모리 장치(1500)에 포함된 제0메모리 블록(BLOCK000)에서 제0워드라인(WL<0>)에 포함된 LSB페이지(P0 LSB)를 선택하고, 이어서 제0메모리 장치(1500)에 포함된 제1메모리 블록(BLOCK010)에서 제0워드라인(WL<0>)에 포함된 LSB페이지(P0 LSB)를 선택하며, 이어서 제1메모리 장치(1501)에 포함된 제0메모리 블록(BLOCK100)에서 제0워드라인(WL<0>)에 포함된 LSB페이지(P0 LSB)를 선택하고, 이어서 제1메모리 장치(1501)에 포함된 제1메모리 블록(BLOCK110)에서 제0워드라인(WL<0>)에 포함된 LSB페이지(P0 LSB)를 선택하며, 이어서 제0메모리 장치(1500)에 포함된 제0메모리 블록(BLOCK000)에서 제1워드라인(WL<1>)에 포함된 LSB페이지(P1 LSB)를 선택하는 순서일 수 있다. 또한, 컨트롤러(130)는, LSB 스트라이프 데이터(LSB STRIPE)에 포함된 64개의 페이지(P<0:15> LSB) 중 설정된 순서에 따라 가장 마지막에 선택되는 페이지, 즉, 제1메모리 장치(1501)에 포함된 제1메모리 블록(BLOCK110)에서 제15워드라인(WL<15>)에 포함된 LSB페이지(P0 LSB)를 패리티 페이지(PARITY PAGE)로 설정할 수 있다.
그리고, 도 3 내지 도 4b를 참조하면, 컨트롤러(130)는, 3개의 스트라이프 데이터(STRAPE DATA)에 포함된 M개의 페이지(PAGE<1:M>)에 대응하여 3개의 비트맵 정보(BITMAP INFORMATION) 및 3개의 패리티 데이터(PARITY DATA)를 생성하여 버퍼 메모리(144)에 저장할 수 있다.
예컨대, 컨트롤러(130)는, LSB 스트라이프 데이터(LSB STRIPE)에 포함된 64개의 페이지(P<0:15> LSB)에 대응하여 LSB 스트라이프 페이지 비트맵 정보(LSB STRIPE PAGE BITMAP) 및 LSB 스트라이프 패리티 데이터(LSB STRIPE PARITY DATA)를 생성하여 버퍼 메모리(144)에 저장할 수 있다. 즉, 컨트롤러(130)는, LSB 스트라이프 데이터(LSB STRIPE)에 포함된 64개의 페이지(P<0:15> LSB)를 설정된 순서에 따라 순차적으로 리드하는 동작을 완료할 때마다, 리드동작이 완료된 페이지의 데이터를 호스트(102)로 출력하는 동작과는 별개로 LSB 스트라이프 데이터(LSB STRIPE)에 포함된 64개의 페이지(P<0:15> LSB) 중 리드동작이 성공한 '제1페이지' 및 리드동작이 실패한 '제2페이지'를 구별하기 위한 LSB 스트라이프 페이지 비트맵 정보(LSB STRIPE PAGE BITMAP)를 생성 또는 업데이트하여 버퍼 메모리(144)에 저장할 수 있다. 또한, 컨트롤러(130)는, LSB 스트라이프 데이터(LSB STRIPE)에 포함된 64개의 페이지(P<0:15> LSB)를 설정된 순서에 따라 순차적으로 리드하는 동작이 성공할 때마다, 리드동작이 완료된 페이지의 데이터를 호스트(102)로 출력하는 동작과는 별개로 리드동작이 성공한 '제1페이지'의 데이터에 대해 누적으로 패리티 연산을 수행하여 생성 또는 업데이트된 LSB 스트라이프 패리티 데이터(LSB STRIPE PARITY DATA)를 버퍼 메모리(144)에 저장할 수 있다. 따라서, 컨트롤러(130)는, LSB 스트라이프 데이터(LSB STRIPE)에 포함된 64개의 페이지(P<0:15> LSB)에 대한 리드동작이 완료되어 데이터가 호스트(102)로 출력된 이후에도, 버퍼 메모리(144)에 저장된 LSB 스트라이프 페이지 비트맵 정보(LSB STRIPE PAGE BITMAP)를 확인하여 LSB 스트라이프 데이터(LSB STRIPE)에 포함된 64개의 페이지(P<0:15> LSB) 중 '제2페이지'가 존재하는지 여부를 확인할 수 있다. 만약, LSB 스트라이프 데이터(LSB STRIPE)에 포함된 64개의 페이지(P<0:15> LSB) 중 '제2페이지'가 존재하는 경우, 컨트롤러(130)는, 버퍼 메모리(144)에 저장된 LSB 스트라이프 패리티 데이터(LSB STRIPE PARITY DATA)를 참조하여 '제2페이지'의 데이터를 복구할 수 있다.
마찬가지로, 컨트롤러(130)는, CSB 스트라이프 데이터(CSB STRIPE)에 포함된 64개의 페이지(P<0:15> CSB)에 대응하여 CSB 스트라이프 페이지 비트맵 정보(CSB STRIPE PAGE BITMAP) 및 CSB 스트라이프 패리티 데이터(CSB STRIPE PARITY DATA)를 생성하여 버퍼 메모리(144)에 저장할 수 있다. 즉, 컨트롤러(130)는, CSB 스트라이프 데이터(CSB STRIPE)에 포함된 64개의 페이지(P<0:15> CSB)를 설정된 순서에 따라 순차적으로 리드하는 동작을 완료할 때마다, 리드동작이 완료된 페이지의 데이터를 호스트(102)로 출력하는 동작과는 별개로 CSB 스트라이프 데이터(CSB STRIPE)에 포함된 64개의 페이지(P<0:15> CSB) 중 리드동작이 성공한 '제1페이지' 및 리드동작이 실패한 '제2페이지'를 구별하기 위한 CSB 스트라이프 페이지 비트맵 정보(CSB STRIPE PAGE BITMAP)를 생성 또는 업데이트하여 버퍼 메모리(144)에 저장할 수 있다. 또한, 컨트롤러(130)는, CSB 스트라이프 데이터(CSB STRIPE)에 포함된 64개의 페이지(P<0:15> CSB)를 설정된 순서에 따라 순차적으로 리드하는 동작이 성공할 때마다, 리드동작이 완료된 페이지의 데이터를 호스트(102)로 출력하는 동작과는 별개로 리드동작이 성공한 '제1페이지'의 데이터에 대해 누적으로 패리티 연산을 수행하여 생성 또는 업데이트된 CSB 스트라이프 패리티 데이터(CSB STRIPE PARITY DATA)를 버퍼 메모리(144)에 저장할 수 있다. 따라서, 컨트롤러(130)는, CSB 스트라이프 데이터(CSB STRIPE)에 포함된 64개의 페이지(P<0:15> CSB)에 대한 리드동작이 완료되어 데이터가 호스트(102)로 출력된 이후에도, 버퍼 메모리(144)에 저장된 CSB 스트라이프 페이지 비트맵 정보(CSB STRIPE PAGE BITMAP)를 확인하여 CSB 스트라이프 데이터(CSB STRIPE)에 포함된 64개의 페이지(P<0:15> CSB) 중 '제2페이지'가 존재하는지 여부를 확인할 수 있다. 만약, CSB 스트라이프 데이터(CSB STRIPE)에 포함된 64개의 페이지(P<0:15> CSB) 중 '제2페이지'가 존재하는 경우, 컨트롤러(130)는, 버퍼 메모리(144)에 저장된 CSB 스트라이프 패리티 데이터(CSB STRIPE PARITY DATA)를 참조하여 '제2페이지'의 데이터를 복구할 수 있다.
마찬가지로, 컨트롤러(130)는, MSB 스트라이프 데이터(MSB STRIPE)에 포함된 64개의 페이지(P<0:15> MSB)에 대응하여 MSB 스트라이프 페이지 비트맵 정보(MSB STRIPE PAGE BITMAP) 및 MSB 스트라이프 패리티 데이터(MSB STRIPE PARITY DATA)를 생성하여 버퍼 메모리(144)에 저장할 수 있다. 즉, 컨트롤러(130)는, MSB 스트라이프 데이터(MSB STRIPE)에 포함된 64개의 페이지(P<0:15> MSB)를 설정된 순서에 따라 순차적으로 리드하는 동작을 완료할 때마다, 리드동작이 완료된 페이지의 데이터를 호스트(102)로 출력하는 동작과는 별개로 MSB 스트라이프 데이터(MSB STRIPE)에 포함된 64개의 페이지(P<0:15> MSB) 중 리드동작이 성공한 '제1페이지' 및 리드동작이 실패한 '제2페이지'를 구별하기 위한 MSB 스트라이프 페이지 비트맵 정보(MSB STRIPE PAGE BITMAP)를 생성 또는 업데이트하여 버퍼 메모리(144)에 저장할 수 있다. 또한, 컨트롤러(130)는, MSB 스트라이프 데이터(MSB STRIPE)에 포함된 64개의 페이지(P<0:15> MSB)를 설정된 순서에 따라 순차적으로 리드하는 동작이 성공할 때마다, 리드동작이 완료된 페이지의 데이터를 호스트(102)로 출력하는 동작과는 별개로 리드동작이 성공한 '제1페이지'의 데이터에 대해 누적으로 패리티 연산을 수행하여 생성 또는 업데이트된 MSB 스트라이프 패리티 데이터(MSB STRIPE PARITY DATA)를 버퍼 메모리(144)에 저장할 수 있다. 따라서, 컨트롤러(130)는, MSB 스트라이프 데이터(MSB STRIPE)에 포함된 64개의 페이지(P<0:15> MSB)에 대한 리드동작이 완료되어 데이터가 호스트(102)로 출력된 이후에도, 버퍼 메모리(144)에 저장된 MSB 스트라이프 페이지 비트맵 정보(MSB STRIPE PAGE BITMAP)를 확인하여 MSB 스트라이프 데이터(MSB STRIPE)에 포함된 64개의 페이지(P<0:15> MSB) 중 '제2페이지'가 존재하는지 여부를 확인할 수 있다. 만약, MSB 스트라이프 데이터(MSB STRIPE)에 포함된 64개의 페이지(P<0:15> MSB) 중 '제2페이지'가 존재하는 경우, 컨트롤러(130)는, 버퍼 메모리(144)에 저장된 MSB 스트라이프 패리티 데이터(MSB STRIPE PARITY DATA)를 참조하여 '제2페이지'의 데이터를 복구할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 데이터 페이지 및 패리티(parity) 페이지가 그룹화된 스트라이프 형태로 다수의 데이터를 리드할 때, 페이지 단위의 리드가 성공할 때마다 누적으로 패리티 연산을 수행하여 패티리 정보를 생성한 뒤, 페이지 단위의 리드가 실패하는 경우 패리티 데이터를 참조하여 복구동작을 수행할 수 있다. 이를 통해, 페이지 단위의 리드가 실패하는 시점에서 다수의 페이지 중 이미 리드 동작이 성공한 페이지의 데이터를 다시 리드하지 않고도 복구동작을 수행하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

Claims (20)

  1. 다수의 메모리 장치;
    버퍼 메모리; 및
    상기 다수의 메모리 장치로부터 데이터 페이지 및 패리티(parity) 페이지가 그룹화된 스트라이프(stripe) 형태로 데이터를 액세스하는 컨트롤러를 포함하며,
    상기 컨트롤러는,
    상기 스트라이프 형태의 데이터 리드를 위해 데이터 페이지 및 패리티 페이지를 포함하는 다수의 페이지를 설정된 순서에 따라 리드하되,
    페이지 단위의 리드동작을 완료할 때마다, 상기 다수의 페이지 중 리드동작이 성공한 제1페이지 및 리드동작이 실패한 제2페이지를 구별하기 위한 비트맵 정보를 생성하여 상기 버퍼 메모리에 저장하며,
    페이지 단위의 리드동작이 성공할 때마다, 상기 다수의 페이지 중 상기 제1페이지의 데이터에 대해 누적으로 패리티 연산을 수행하여 생성된 패리티 데이터를 상기 버퍼 메모리에 저장하며,
    상기 다수의 페이지에 대한 리드동작이 완료된 이후 상기 비트맵 정보를 확인하여 상기 제2페이지가 존재하는 경우, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는, 에러정정부를 포함하며,
    상기 다수의 페이지를 상기 설정된 순서에 따라 리드하되, 리드된 페이지의 데이터에 대해 상기 에러정정부를 통해 에러발생여부를 확인하고, 에러가 발생한 경우 에러정정동작을 수행하며,
    에러가 발생하지 않은 경우 또는 에러정정동작이 성공한 경우, 상기 리드된 페이지의 리드동작이 성공한 것으로 판단하여 상기 제1페이지로 구분하고,
    에러정정동작이 실패한 경우, 상기 리드된 페이지의 리드동작이 실패한 것으로 판단하여 상기 제2페이지로 구분하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는,
    상기 제1페이지에 대응하는 상기 비트맵 정보의 값을 '1'로 설정하고, 상기 제2페이지에 대응하는 상기 비트맵 정보의 값을 '0'으로 설정하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 다수의 메모리 장치 각각은, 다수의 N비트 레벨(N-bit level) 셀(cell)을 각각 포함하는 다수의 워드라인(wordline)과, 상기 다수의 워드라인을 각각 포함하는 다수의 블록(block)과, 상기 다수의 블록을 각각 포함하며,
    상기 컨트롤러는,
    상기 스트라이프 형태의 데이터 리드를 위해 상기 다수의 메모리 장치 중 적어도 하나를 선택 메모리 장치로서 선택하고, 상기 선택 메모리 장치에 포함된 다수의 블록 중 적어도 하나를 선택 블록으로 선택하며, 상기 선택 블록에 포함된 다수의 워드라인 중 적어도 하나를 선택 워드라인으로 선택하고, 상기 선택 워드라인에 포함된 다수의 N비트 레벨 셀에 대응하는 논리적인 N비트 레벨 페이지 중 동일한 레벨의 1비트 레벨 페이지를 상기 설정된 순서에 따라 선택하여 상기 다수의 페이지로 구분함으로써, N비트 레벨 페이지에 대응하는 N개의 상기 다수의 페이지를 구분하며, N은 1이상의 자연수인 메모리 시스템.
  5. 제4항에 있어서,
    상기 컨트롤러는,
    N개의 상기 다수의 페이지에 대응하여 N개의 상기 비트맵 정보 및 N개의 상기 패리티 데이터를 생성하여 상기 버퍼 메모리에 저장하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 컨트롤러는,
    배타적 논리합 연산을 상기 패리티 연산으로써 수행하여 상기 패리티 데이터를 생성하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 다수의 페이지 중 적어도 하나의 페이지는 상기 패리티 페이지이고, 상기 패리티 페이지를 제외한 나머지 페이지는 상기 데이터 페이지인 메모리 시스템.
  8. 제1항에 있어서,
    상기 컨트롤러는,
    상기 다수의 페이지에 대한 리드동작이 완료된 이후 상기 비트맵 정보를 확인한 결과 상기 제2페이지가 존재하며, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는데 성공한 경우, 상기 제1페이지의 데이터 및 복구된 상기 제2페이지의 데이터를 리드 데이터로서 호스트로 출력하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 컨트롤러는,
    상기 다수의 페이지에 대한 리드동작이 완료된 이후 상기 비트맵 정보를 확인한 결과 상기 제2페이지가 존재하며, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는데 실패한 경우, 상기 제1페이지의 데이터를 상기 리드 데이터로서 상기 호스트로 출력하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 컨트롤러는,
    상기 다수의 페이지에 대한 리드동작이 완료된 이후 상기 비트맵 정보를 확인하여 상기 제2페이지가 존재하지 않는 경우, 상기 제1페이지의 데이터를 상기 리드 데이터로서 상기 호스트로 출력하는 메모리 시스템.
  11. 다수의 메모리 장치, 및 버퍼 메모리를 포함하는 메모리 시스템의 동작방법에 있어서,
    상기 다수의 메모리 장치로부터 스트라이프(stripe) 형태의 데이터 리드를 위해 데이터 페이지 및 패리티 페이지를 포함하는 다수의 페이지를 설정된 순서에 따라 리드하는 리드단계;
    상기 리드단계에서 페이지 단위의 리드동작이 완료될 때마다, 상기 다수의 페이지 중 리드동작이 성공한 제1페이지 및 리드동작이 실패한 제2페이지를 구별하기 위한 비트맵 정보를 생성하여 상기 버퍼 메모리에 저장하는 비트맵 생성단계;
    상기 리드단계에서 페이지 단위의 리드동작이 성공될 때마다, 상기 다수의 페이지 중 상기 제1페이지의 데이터에 대해 누적으로 패리티 연산을 수행하여 생성된 패리티 데이터를 상기 버퍼 메모리에 저장하는 패리티 생성단계; 및
    상기 리드단계에서 상기 다수의 페이지에 대한 리드동작이 완료된 이후 상기 비트맵 정보를 확인하여 상기 제2페이지가 존재하는 경우, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는 단계를 포함하는 메모리 시스템의 동작방법.
  12. 제11항에 있어서,
    상기 메모리 시스템은, 에러정정부를 더 포함하며,
    상기 리드단계는,
    상기 다수의 페이지를 상기 설정된 순서에 따라 리드하되, 리드된 페이지의 데이터에 대해 상기 에러정정부를 통해 에러발생여부를 확인하고, 에러가 발생한 경우 에러정정동작을 수행하는 에러확인단계;
    상기 에러확인단계에서 에러가 발생하지 않은 경우 또는 에러정정동작이 성공한 경우, 상기 리드된 페이지의 리드동작이 성공한 것으로 판단하여 상기 제1페이지로 구분하는 단계;
    상기 에러확인단계에서 에러정정동작이 실패한 경우, 상기 리드된 페이지의 리드동작이 실패한 것으로 판단하여 상기 제2페이지로 구분하는 단계를 포함하는 메모리 시스템의 동작방법.
  13. 제12항에 있어서,
    상기 비트맵 생성단계는,
    상기 제1페이지에 대응하는 상기 비트맵 정보의 값을 '1'로 설정하고, 상기 제2페이지에 대응하는 상기 비트맵 정보의 값을 '0'으로 설정하는 메모리 시스템의 동작방법.
  14. 제11항에 있어서,
    상기 다수의 메모리 장치 각각은, 다수의 N비트 레벨(N-bit level) 셀(cell)을 각각 포함하는 다수의 워드라인(wordline)과, 상기 다수의 워드라인을 각각 포함하는 다수의 블록(block)과, 상기 다수의 블록을 각각 포함하며,
    상기 리드단계에서 상기 스트라이프 형태로 데이터를 리드하기 위해 상기 다수의 메모리 장치 중 적어도 하나를 선택 메모리 장치로서 선택하고, 상기 선택 메모리 장치에 포함된 다수의 블록 중 적어도 하나를 선택 블록으로 선택하며, 상기 선택 블록에 포함된 다수의 워드라인 중 적어도 하나를 선택 워드라인으로 선택하고, 상기 선택 워드라인에 포함된 다수의 N비트 레벨 셀에 대응하는 논리적인 N비트 레벨 페이지 중 동일한 레벨의 1비트 레벨 페이지를 상기 설정된 순서에 따라 선택하여 상기 다수의 페이지로 구분함으로써, N비트 레벨 페이지에 대응하는 N개의 상기 다수의 페이지를 구분하는 단계를 더 포함하며, N은 1이상의 자연수인 메모리 시스템의 동작방법.
  15. 제14항에 있어서,
    상기 비트맵 생성단계는, N개의 상기 다수의 페이지에 대응하여 N개의 상기 비트맵 정보를 생성하여 상기 버퍼 메모리에 저장하고,
    상기 패리티 생성단계는, N개의 상기 패리티 데이터를 생성하여 상기 버퍼 메모리에 저장하는 메모리 시스템의 동작방법.
  16. 제11항에 있어서,
    상기 패리티 생성단계는,
    배타적 논리합 연산을 상기 패리티 연산으로써 수행하여 상기 패리티 데이터를 생성하는 메모리 시스템의 동작방법.
  17. 제11항에 있어서,
    상기 다수의 페이지 중 적어도 하나의 페이지는 상기 패리티 페이지이고, 상기 패리티 페이지를 제외한 나머지 페이지는 상기 데이터 페이지인 메모리 시스템의 동작방법.
  18. 제11항에 있어서,
    상기 복구하는 단계에서 상기 제2페이지가 존재하며, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는데 성공한 경우, 상기 제1페이지의 데이터 및 복구된 상기 제2페이지의 데이터를 리드 데이터로서 호스트로 출력하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  19. 제18항에 있어서,
    상기 복구하는 단계에서 상기 제2페이지가 존재하며, 상기 패리티 데이터를 참조하여 상기 제2페이지의 데이터를 복구하는데 실패한 경우, 상기 제1페이지의 데이터를 상기 리드 데이터로서 상기 호스트로 출력하는 메모리 시스템의 동작방법.
  20. 제19항에 있어서,
    상기 복구하는 단계에서 상기 제2페이지가 존재하지 않는 경우, 상기 제1페이지의 데이터를 상기 리드 데이터로서 상기 호스트로 출력하는 메모리 시스템의 동작방법.
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