KR20240007495A - 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법 - Google Patents

뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법 Download PDF

Info

Publication number
KR20240007495A
KR20240007495A KR1020220084478A KR20220084478A KR20240007495A KR 20240007495 A KR20240007495 A KR 20240007495A KR 1020220084478 A KR1020220084478 A KR 1020220084478A KR 20220084478 A KR20220084478 A KR 20220084478A KR 20240007495 A KR20240007495 A KR 20240007495A
Authority
KR
South Korea
Prior art keywords
data
memory
neural
input data
processing unit
Prior art date
Application number
KR1020220084478A
Other languages
English (en)
Inventor
김진석
봉경렬
오진욱
부윤호
Original Assignee
리벨리온 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 리벨리온 주식회사 filed Critical 리벨리온 주식회사
Priority to KR1020220084478A priority Critical patent/KR20240007495A/ko
Priority to US18/322,519 priority patent/US11954584B2/en
Publication of KR20240007495A publication Critical patent/KR20240007495A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043—LOAD or STORE instructions; Clear instruction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30141—Implementation provisions of register files, e.g. ports
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/544—Buffers; Shared memory; Pipes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/045—Combinations of networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/25—Using a specific main memory architecture
    • G06F2212/254—Distributed memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/45—Caching of specific data in cache memory
    • G06F2212/454—Vector or matrix data

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Biophysics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Molecular Biology (AREA)
  • General Health & Medical Sciences (AREA)
  • Artificial Intelligence (AREA)
  • Evolutionary Computation (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Linguistics (AREA)
  • Neurology (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Advance Control (AREA)

Abstract

본 발명은 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법을 개시한다. 상기 뉴럴 코어는, 연산을 수행하는 프로세싱 유닛, 입력 데이터를 저장하는 L0 메모리 및 상기 프로세싱 유닛 및 상기 L0 메모리 사이에서 데이터의 로드 작업 및 스토어 작업을 수행하는 LSU(Load/Store Unit)을 포함하고, 상기 LSU는 상기 L0 메모리의 입력 데이터를 상기 프로세싱 유닛으로 전송하는 로컬 메모리 로드 유닛을 포함하고, 상기 로컬 메모리 로드 유닛은, 상기 입력 데이터를 상기 L0 메모리 내에서 식별하고 가져오는 타겟 결정 모듈과, 상기 입력 데이터를 변형하여 변형 데이터를 생성하는 트랜스포메이션 로직과, 상기 변형 데이터를 수신하고, 수신된 순서대로 상기 프로세싱 유닛으로 전송하는 아웃풋 FIFO를 포함한다.

Description

뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법{Neural core, Neural processing device including same and Method for loading data of neural processing device}
본 발명은 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법에 관한 것이다. 구체적으로, 본 발명은 활용도가 높은 인스트럭션을 데이터 로드 중에 수행할 수 있는 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법에 관한 것이다.
지난 몇년간, 인공지능(Artificial Intelligence) 기술은 4차 산업혁명의 핵심 기술로 전세계적으로 가장 유망한 기술로 거론되고 있다. 이러한 인공지능 기술의 가장 큰 문제는 컴퓨팅 성능이다. 인간의 학습능력과 추론능력, 지각능력, 자연언어의 이행능력 등을 실현해내는 인공지능 기술은 많은 데이터를 빠르게 처리하는 것이 가장 중요하다.
초기 인공지능의 딥러닝 학습과 추론에는 기성 컴퓨터의 중앙 처리 장치(CPU; Central processing unit)나 그래픽 처리 장치(GPU; Graphics Processing Unit)가 쓰였지만, 높은 워크 로드를 가지는 딥러닝 학습 및 추론의 작업에는 한계가 있어 구조적으로 딥러닝 작업에 특화된 신경망 처리 장치(NPU; Neural Processing Unit)가 각광받고 있다.
특히, 이러한 신경망 처리 장치의 딥러닝 학습과 추론에는 데이터의 로드가 빈번하게 이루어지고, 이러한 로드 작업에서 많은 시간과 리소스가 할애될 수 있다. 따라서, 로드 작업에 대한 효율성을 제고하는 여러가지 방법이 논의되고 있다.
등록특허공보 제10-2258566호
본 발명의 과제는, 데이터의 로드 과정 중에 빈번하게 사용되는 연산을 수행할 수 있는 뉴럴 코어를 제공하는 것이다.
본 발명의 다른 과제는, 데이터의 로드 과정 중에 빈번하게 사용되는 연산을 수행할 수 있는 뉴럴 프로세싱 장치를 제공하는 것이다.
본 발명의 또 다른 과제는, 데이터의 로드 과정 중에 빈번하게 사용되는 연산을 수행할 수 있는 뉴럴 프로세싱 장치의 데이터 로드 방법을 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 뉴럴 코어는, 연산을 수행하는 프로세싱 유닛, 입력 데이터를 저장하는 L0 메모리 및 상기 프로세싱 유닛 및 상기 L0 메모리 사이에서 데이터의 로드 작업 및 스토어 작업을 수행하는 LSU(Load/Store Unit)을 포함하고, 상기 LSU는 상기 L0 메모리의 입력 데이터를 상기 프로세싱 유닛으로 전송하는 로컬 메모리 로드 유닛을 포함하고, 상기 로컬 메모리 로드 유닛은, 상기 입력 데이터를 상기 L0 메모리 내에서 식별하고 가져오는 타겟 결정 모듈과, 상기 입력 데이터를 변형하여 변형 데이터를 생성하는 트랜스포메이션 로직과, 상기 변형 데이터를 수신하고, 수신된 순서대로 상기 프로세싱 유닛으로 전송하는 아웃풋 FIFO를 포함한다.
또한, 상기 로컬 메모리 로드 유닛은, 상기 타겟 결정 모듈로부터 상기 입력 데이터를 수신하고, 상기 입력 데이터를 상기 트랜스포메이션 로직에게 제공하고, 상기 변형 데이터를 상기 트랜스포메이션 로직으로부터 수신하는 텐서 레지스터 파일을 더 포함할 수 있다.
또한, 상기 텐서 레지스터 파일은 i개의 엔트리를 가지고, 상기 아웃풋 FIFO의 FIFO의 개수는 상기 i개일 수 있다.
또한, 상기 트랜스포메이션 로직은 머지 연산 또는 셔플 연산을 수행하고, 상기 변형 데이터는, 상기 머지 연산 또는 상기 셔플 연산에 의해서 상기 입력 데이터의 데이터 그래뉼의 순서가 변형되어 생성될 수 있다.
또한, 상기 트랜스포메이션 로직은 상기 머지 연산을 수행하고, 상기 입력 데이터는 제1 및 제2 입력 데이터를 포함하고, 상기 변형 데이터는 제1 및 제2 변형 데이터를 포함하고, 상기 제1 입력 데이터는 서로 동일한 크기의 제1 및 제2 데이터 그래뉼을 포함하고, 상기 제2 입력 데이터는 서로 동일한 크기의 제3 및 제4 데이터 그래뉼을 포함하고, 상기 제1 변형 데이터는 상기 제1 및 제3 데이터 그래뉼을 포함하고, 상기 제2 변형 데이터는 상기 제2 및 제4 데이터 그래뉼을 포함할 수 있다.
또한, 상기 입력 데이터의 크기는 상기 데이터 그래뉼의 짝수배일 수 있다.
또한, 상기 입력 데이터는 상기 데이터 그래뉼보다 최대 i배 크고, 상기 프로세싱 유닛은 i개의 입력 데이터를 동시에 수신할 수 있다.
또한, 상기 트랜스포메이션 로직은 상기 셔플 연산을 수행하고, 상기 입력 데이터는 서로 동일한 크기의 제1 내지 제j 데이터 그래뉼을 포함하고, 상기 변형 데이터는 상기 제1 내지 제j 데이터 그래뉼을 상기 입력 데이터와 다른 순서로 포함할 수 있다.
또한, 상기 프로세싱 유닛은 상기 i개의 입력 데이터를 동시에 수신하고, 상기 j는 상기 i의 정수배일 수 있다.
또한, 상기 로컬 메모리 로드 유닛은 인스트럭션을 디코딩하여 상기 입력 데이터를 식별할 수 있다.
또한, 상기 로컬 메모리 로드 유닛은 인스트럭션을 디코딩하여 머지 연산 또는 셔플 연산 중 어느 하나의 연산을 수행할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치는 적어도 하나의 뉴럴 프로세서, 상기 적어도 하나의 뉴럴 프로세서가 공유하는 공유 메모리 및 상기 적어도 하나의 뉴럴 프로세서 및 상기 공유 메모리 사이에서 데이터를 전송하는 글로벌 인터커넥션을 포함하고, 상기 적어도 하나의 뉴럴 프로세서는 각각, 적어도 하나의 뉴럴 코어와, 상기 적어도 하나의 뉴럴 코어가 공유하는 L1 공유 메모리를 포함하고, 상기 적어도 하나의 뉴럴 코어는, 연산을 수행하는 프로세싱 유닛과, 상기 프로세싱 유닛에 입력 데이터를 전송하는 LSU와, 상기 입력 데이터를 저장하는 L0 메모리를 포함하고, 상기 LSU는 상기 입력 데이터를 머지 연산 또는 셔플 연산을 통해서 변형 데이터로 변형하여 상기 프로세싱 유닛으로 전달한다.
또한, 상기 머지 연산은 2개의 상기 입력 데이터를 2개의 상기 변형 데이터로 변형하는 연산일 수 있다.
또한, 상기 셔플 연산은 1개의 상기 입력 데이터를 1개의 상기 변형 데이터로 변형하는 연산일 수 있다.
또한, 상기 LSU는 상기 머지 연산을 수행하고, 상기 프로세싱 유닛은 상기 변형 데이터를 통해서 상기 입력 데이터의 트랜스포즈 데이터를 생성할 수 있다.
또한, 상기 LSU는 상기 셔플 연산을 수행하고, 상기 프로세싱 유닛은 상기 변형 데이터를 통해서 상기 입력 데이터의 언팩 데이터를 생성할 수 있다.
상기 또 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 뉴럴 프로세싱 장치의 데이터 로드 방법은 레이아웃 트랜스폼 인스트럭션을 수신하고, 입력 데이터를 텐서 레지스터 파일에 저장하고, 머지 연산 또는 셔플 연산을 통해서 변형 데이터를 생성하고, 아웃풋 FIFO에 상기 변형 데이터를 저장하고, 상기 변형 데이터를 프로세싱 유닛으로 전달하는 것을 포함한다.
또한, 상기 변형 데이터를 생성한 후에, 상기 텐서 레지스터 파일에 상기 변형 데이터를 저장하고, 상기 텐서 레지스터 파일에 저장된 상기 변형 데이터를 상기 아웃풋 FIFO로 전송하는 것을 더 포함할 수 있다.
또한, 상기 입력 데이터는 제1 및 제2 입력 데이터를 포함하고, 상기 변형 데이터는 제1 및 제2 변형 데이터를 포함하고, 상기 변형 데이터를 생성하는 것은, 상기 머지 연산을 통해서 상기 제1 및 제2 입력 데이터를 수신하고, 상기 제1 및 제2 입력 데이터 각각의 일부를 서로 교환하여 상기 제1 및 제2 변형 데이터를 생성하는 것을 포함할 수 있다.
또한, 상기 변형 데이터를 생성하는 것은, 상기 셔플 연산을 통해서 상기 입력 데이터의 순서를 변경하여 상기 변형 데이터를 생성하는 것을 포함할 수 있다.
본 발명의 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법은, 딥러닝 작업에서 빈번하게 사용되는 트랜스포즈 또는 언팩을 위한 데이터 가공을 데이터 로드 중에 수행할 수 있다.
또한, 데이터 가공이 하드웨어의 특징에 맞게 수행되어 최적의 효율을 발휘할 수 있다.
상술한 내용과 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 뉴럴 프로세싱 장치를 세부적으로 설명하기 위한 블록도이다.
도 3은 도 2의 뉴럴 코어 SoC를 세부적으로 설명하기 위한 블록도이다.
도 4는 도 3의 글로벌 인터커넥션을 세부적으로 설명하기 위한 구조도이다.
도 5는 도 3의 뉴럴 프로세서를 세부적으로 설명하기 위한 블록도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 계층적 구조를 설명하기 위한 도면이다.
도 7은 도 5의 뉴럴 코어를 세부적으로 설명하기 위한 블록도이다.
도 8는 도 7의 LSU을 세부적으로 설명하기 위한 블록도이다.
도 9는 도 7의 프로세싱 유닛을 세부적으로 설명하기 위한 블록도이다.
도 10은 도 7의 L0 메모리를 세부적으로 설명하기 위한 블록도이다.
도 11은 도 10의 로컬 메모리 뱅크를 세부적으로 설명하기 위한 블록도이다.
도 12a는 도 8의 LSU의 로컬 메모리 로드 유닛의 동작을 설명하기 위한 블록도이다.
도 12b는 본 발명의 몇몇 실시예들에 따른 데이터 로드 유닛의 동작을 설명하기 위한 블록도이다.
도 13a은 도 12a의 로컬 메모리 로드 유닛의 구조를 설명하기 위한 블록도이다.
도 13b는 도 13a의 데이터 로드 유닛의 구조를 설명하기 위한 블록도이다.도 14는 도 13a 또는 도 13b의 트랜스포메이션 로직의 머지 연산을 설명하기 위한 개념도이다.
도 15는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 머지 연산을 설명하기 위한 개념도이다.
도 16은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 머지 연산을 설명하기 위한 개념도이다.
도 17은 도 13a 또는 도 13b의 트랜스포메이션 로직의 셔플 연산을 설명하기 위한 개념도이다.
도 18은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 셔플 연산을 설명하기 위한 개념도이다.
도 19는 도 1의 뉴럴 프로세싱 장치의 구조를 세부적으로 설명하기 위한 블록도이다.
도 20은 도 1의 뉴럴 프로세싱 시스템의 메모리 재구성을 설명하기 위한 블록도이다.
도 21은 도 1의 뉴럴 프로세싱 시스템의 메모리 재구성의 예시를 나타낸 블록도이다.
도 22는 도 20의 A부분을 확대한 블록도이다.
도 23은 도 22의 제1 메모리 뱅크를 세부적으로 설명하기 위한 도면이다.
도 24는 도 1의 뉴럴 프로세싱 장치의 소프트웨어 계층 구조를 설명하기 위한 블록도이다.
도 25는 도 1의 뉴럴 프로세싱 장치가 수행하는 딥 러닝 연산을 설명하기 위한 개념도이다.
도 26은 도 1의 뉴럴 프로세싱 장치의 뉴럴 네트워크의 학습 및 추론 동작을 설명하기 위한 개념도이다.
도 27은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 데이터 로드 방법을 설명하기 위한 순서도이다.
도 28은 도 27의 머지 연산을 수행하는 단계를 세부적으로 설명하기 위한 순서도이다.
도 29는 도 27의 셔플 연산을 수행하는 단계를 세부적으로 설명하기 위한 순서도이다.
본 명세서 및 특허청구범위에서 사용된 용어나 단어는 일반적이거나 사전적인 의미로 한정하여 해석되어서는 아니된다. 발명자가 그 자신의 발명을 최선의 방법으로 설명하기 위해 용어나 단어의 개념을 정의할 수 있다는 원칙에 따라, 본 발명의 기술적 사상과 부합하는 의미와 개념으로 해석되어야 한다. 또한, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명이 실현되는 하나의 실시예에 불과하고, 본 발명의 기술적 사상을 전부 대변하는 것이 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 및 응용 가능한 예들이 있을 수 있음을 이해하여야 한다.
본 명세서 및 특허청구범위에서 사용된 제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. '및/또는' 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 명세서 및 특허청구범위에서 사용된 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서 "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해서 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 본 발명의 각 실시예에 포함된 각 구성, 과정, 공정 또는 방법 등은 기술적으로 상호 간 모순되지 않는 범위 내에서 공유될 수 있다.
이하, 도 1 내지 도 25를 참조하여, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 제1 뉴럴 프로세싱 장치(1), 제2 뉴럴 프로세싱 장치(2) 및 외부 인터페이스(3)를 포함할 수 있다.
제1 뉴럴 프로세싱 장치(1)는 인공 신경망을 이용하여 연산을 수행하는 장치일 수 있다. 제1 뉴럴 프로세싱 장치(1)는 예를 들어, 딥 러닝(deep learning) 연산 작업을 수행하는 것에 특화된 장치일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제2 뉴럴 프로세싱 장치(2)는 제1 뉴럴 프로세싱 장치(1)와 동일 내지 유사한 구성을 가지는 장치일 수 있다. 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)는 서로 외부 인터페이스(3)를 통해서 연결되어 데이터 및 제어 신호를 공유할 수 있다.
도 1에서는 2개의 뉴럴 프로세싱 장치를 도시하였지만, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)이 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 3개 이상의 뉴럴 프로세싱 장치가 외부 인터페이스(3)를 통해서 서로 연결될 수도 있다. 또한, 반대로, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템(NPS)은 하나의 뉴럴 프로세싱 장치만을 포함할 수도 있다.
이때, 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)는 각각 뉴럴 프로세싱 장치가 아닌 다른 프로세싱 장치일 수도 있다. 즉, 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)는 각각 그래픽 프로세싱 장치(GPU, graphics processing unit), 중앙 처리 장치(CPU, central processing unit) 및 그 외의 다른 종류의 프로세싱 장치일 수도 있다. 이하에서는 편의상 제1 뉴럴 프로세싱 장치(1) 및 제2 뉴럴 프로세싱 장치(2)가 뉴럴 프로세싱 장치인 것으로 설명한다.
도 2는 도 1의 뉴럴 프로세싱 장치를 세부적으로 설명하기 위한 블록도이다.
도 2를 참조하면, 제1 뉴럴 프로세싱 장치(1)는 뉴럴 코어 SoC(10), CPU(20), 오프 칩 메모리(30), 제1 비휘발성 메모리 인터페이스(40), 제1 휘발성 메모리 인터페이스(50), 제2 비휘발성 메모리 인터페이스(60) 및 제2 휘발성 메모리 인터페이스(70)를 포함할 수 있다.
뉴럴 코어 SoC(10)는 시스템 온 칩(System on Chip) 장치일 수 있다. 뉴럴 코어 SoC(10)는 인공지능 연산 유닛으로 가속기(Accelerator)일 수 있다. 뉴럴 코어 SoC(10)는 예를 들어, GPU(graphics processing unit), FPGA(field programmable gate array) 및 ASIC(application-specific integrated circuit) 중 어느 하나일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
뉴럴 코어 SoC(10)는 외부 인터페이스(3)를 통해서 다른 외부의 연산 유닛들과 데이터를 교환할 수 있다. 또한, 뉴럴 코어 SoC(10)는 제1 비휘발성 메모리 인터페이스(40) 및 제1 휘발성 메모리 인터페이스(50)를 통해서 각각 비휘발성 메모리(31) 및 휘발성 메모리(32)와 연결될 수 있다.
CPU(20)는 제1 뉴럴 프로세싱 장치(1)의 시스템을 통제하고 프로그램의 연산을 실행하는 제어장치일 수 있다. CPU(20)는 범용 연산 유닛으로서 딥러닝에 많이 사용되는 병렬 단순 연산을 수행하기에는 효율이 낮을 수 있다. 따라서, 뉴럴 코어 SoC(10)가 딥러닝 추론 및 학습 작업에 연산을 수행하여 높은 효율을 가질 수 있다.
CPU(20)는 외부 인터페이스(3)를 통해서 다른 외부의 연산 유닛들과 데이터를 교환할 수 있다. 또한, CPU(20)는 제2 비휘발성 메모리 인터페이스(60) 및 제2 휘발성 메모리 인터페이스(70)를 통해서 각각 비휘발성 메모리(31) 및 휘발성 메모리(32)와 연결될 수 있다.
오프 칩 메모리(30)는 뉴럴 코어 SoC(10)의 칩 외부에 배치된 메모리일 수 있다. 오프 칩 메모리(30)는 비휘발성 메모리(31) 및 휘발성 메모리(32)를 포함할 수 있다.
비휘발성 메모리(31)는 전원이 공급되지 않아도 저장된 정보를 계속 유지하는 메모리일 수 있다. 비휘발성 메모리(31)는 예를 들어, ROM(Read-Only Memory), PROM(Programmable Read-Only Memory), EAROM(Erasable Alterable ROM), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory)(예를 들어, 낸드 플래시 메모리(NAND Flash memory), 노어 플래시 메모리(NOR Flash memory)), UVEPROM(Ultra-Violet Erasable Programmable Read-Only Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetoresistive Random Access Memory), PRAM(Phase-change Random Access Memory), SONOS(silicon-oxide-nitride-oxide-silicon), RRAM(Resistive Random Access Memory), NRAM(Nanotube Random Access Memory), 마그네틱 컴퓨터 기억 장치(예를 들면, 하드 디스크, 디스켓 드라이브, 마그네틱 테이프), 광디스크 드라이브 및 3D 크로스포인트 메모리(3D XPoint memory) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
휘발성 메모리(32)는 비휘발성 메모리(31)와 달리, 저장된 정보를 유지하기 위해서 전력을 지속적으로 필요로 하는 메모리일 수 있다. 휘발성 메모리(32)는 예를 들어, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 및 DDR SDRAM(Double Data Rate SDRAM) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 비휘발성 메모리 인터페이스(40) 및 제2 비휘발성 메모리 인터페이스(60)는 각각 예를 들어, PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), SATA(Serial Advanced Technology Attachment) 및 PCIe(PCI Express) 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 휘발성 메모리 인터페이스(50) 및 제2 휘발성 메모리 인터페이스(70)는 각각 예를 들어, SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quad Data Rate), 및 XDR(eXtreme Data Rate, Octal Data Rate) 중 적어도 하나일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 3은 도 2의 뉴럴 코어 SoC를 세부적으로 설명하기 위한 블록도이다.
도 2 및 도 3을 참조하면, 뉴럴 코어 SoC(10)는 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(Direct Memory Access)(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 글로벌 인터커넥션(6000)을 포함할 수 있다.
뉴럴 프로세서(1000)는 연산 작업을 직접 수행하는 연산 유닛일 수 있다. 뉴럴 프로세서(1000)가 복수인 경우 연산 작업은 각각의 뉴럴 프로세서(1000)로 할당될 수 있다. 각각의 뉴럴 프로세서(1000)는 글로벌 인터커넥션(6000)을 통해서 서로 연결될 수 있다.
공유 메모리(2000)는 여러 뉴럴 프로세서(1000)에 의해서 공유되는 메모리일 수 있다. 공유 메모리(2000)는 각각의 뉴럴 프로세서(1000)의 데이터를 저장할 수 있다. 또한, 공유 메모리(2000)는 오프 칩 메모리(30)로부터 데이터를 수신하여 일시적으로 저장하고 각각의 뉴럴 프로세서(1000)로 전달할 수 있다. 반대로, 공유 메모리(2000)는 뉴럴 프로세서(1000)로부터 데이터를 수신하여 일시적으로 저장하고 도 2의 오프 칩 메모리(30)로 전달할 수도 있다.
공유 메모리(2000)는 상대적으로 속도가 빠른 메모리가 필요할 수 있다. 이에 따라서, 공유 메모리(2000)는 예를 들어, SRAM을 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 즉, 공유 메모리(2000)는 DRAM을 포함할 수도 있다.
공유 메모리(2000)는 SoC 레벨 즉, L2(level 2)에 해당하는 메모리일 수 있다. 따라서, 공유 메모리(2000)는 L2 공유 메모리라 정의할 수도 있다.
DMA(3000)는 뉴럴 프로세서(1000)가 데이터의 입출력을 제어할 필요없이 직접 데이터의 이동을 제어할 수 있다. 이에 따라서, DMA(3000)가 메모리 사이의 데이터 이동을 제어하여 뉴럴 프로세서(1000)의 인터럽트의 횟수를 최소화시킬 수 있다.
DMA(3000)는 공유 메모리(2000)와 오프 칩 메모리(30) 사이의 데이터 이동을 제어할 수 있다. DMA(3000)의 권한을 통해서 비휘발성 메모리 컨트롤러(4000) 및 휘발성 메모리 컨트롤러(5000)가 데이터를 이동을 수행할 수 있다.
비휘발성 메모리 컨트롤러(4000)는 비휘발성 메모리(31)에 리드(read) 또는 라이트(Write) 작업을 제어할 수 있다. 비휘발성 메모리 컨트롤러(4000)는 제1 비휘발성 메모리 인터페이스(40)를 통해서 비휘발성 메모리(31)를 제어할 수 있다.
휘발성 메모리 컨트롤러(5000)는 휘발성 메모리(32)에 리드 또는 라이트 작업을 제어할 수 있다. 또한, 휘발성 메모리 컨트롤러(5000)는 휘발성 메모리(32)의 리프레쉬 작업을 수행할 수 있다. 휘발성 메모리 컨트롤러(5000)는 제1 휘발성 메모리 인터페이스(50)를 통해서 비휘발성 메모리(31)를 제어할 수 있다.
글로벌 인터커넥션(6000)은 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000) 및 휘발성 메모리 컨트롤러(5000)를 서로 연결할 수 있다. 또한, 외부 인터페이스(3)도 글로벌 인터커넥션(6000)에 연결될 수 있다. 글로벌 인터커넥션(6000)은 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 외부 인터페이스(3) 사이의 데이터가 이동하는 경로일 수 있다.
글로벌 인터커넥션(6000)은 데이터뿐만 아니라 제어 신호의 전송 및 동기화를 위한 신호를 전송할 수 있다. 즉, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 별도의 제어 프로세서가 동기화의 신호를 관리하는 것이 아니라 각각의 뉴럴 프로세서(1000)가 직접 동기화 신호를 전송하고 수신할 수 있다. 이에 따라서, 제어 프로세서에 의해서 발생하는 동기화 신호의 레이턴시를 차단할 수 있다.
즉, 뉴럴 프로세서(1000)가 복수일 때, 어느 뉴럴 프로세서(1000)의 작업이 종료되어야 다음 뉴럴 프로세서(1000)가 새로운 작업을 시작할 수 있는 개별 작업의 디펜던시가 존재할 수 있다. 이러한 개별 작업의 종료와 시작은 동기화 신호를 통해서 확인할 수 있는데, 기존의 기술은 이러한 동기화 신호의 수신과 새로운 작업의 시작 지시를 제어 프로세서가 수행하였다.
그러나, 뉴럴 프로세서(1000)의 숫자가 늘어나고, 작업의 디펜던시가 복잡하게 설계되면 될수록 이러한 동기화 작업은 요청 및 지시의 수는 기하급수적으로 늘어나게 되었다. 따라서, 각각의 요청 및 지시에 따른 레이턴시가 작업의 효율을 크게 낮출 수 있다.
따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 제어 프로세서 대신 각각의 뉴럴 프로세서(1000)가 직접 동기화 신호를 작업의 디펜던시에 따라 다른 뉴럴 프로세서(1000)로 전송할 수 있다. 이 경우 제어 프로세서에 의해서 관리되는 방식에 비해서 병렬적으로 여러 뉴럴 프로세서(1000)가 동기화 작업을 수행할 수 있어 동기화에 따른 레이턴시를 최소화할 수 있다.
또한, 제어 프로세서가 작업 디펜던시에 따른 뉴럴 프로세서(1000)들의 작업 스케쥴링을 수행해야 하는데 이러한 스케쥴링의 오버헤드도 뉴럴 프로세서(1000)의 개수가 늘어나면 늘어날수록 크게 늘어날 수 있다. 따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 스케쥴링 작업도 개별 뉴럴 프로세서(1000)에 의해서 진행되어 그에 따른 스케쥴링 부담도 없어 장치의 성능이 향상될 수 있다.
도 4는 도 3의 글로벌 인터커넥션을 세부적으로 설명하기 위한 구조도이다.
도 4를 참조하면, 글로벌 인터커넥션(6000)은 데이터 채널(6100), 컨트롤 채널(6200) 및 L2 싱크 채널(6300)을 포함할 수 있다.
데이터 채널(6100)은 데이터를 전송하는 전용 채널일 수 있다. 데이터 채널(6100)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 외부 인터페이스(3)가 서로 데이터를 교환할 수 있다.
컨트롤 채널(6200)은 제어 신호를 전송하는 전용 채널일 수 있다. 컨트롤 채널(6200)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 외부 인터페이스(3)가 서로 제어 신호를 교환할 수 있다.
L2 싱크 채널(6300)은 동기화 신호를 전송하는 전용 채널일 수 있다. L2 싱크 채널(6300)을 통해서 적어도 하나의 뉴럴 프로세서(1000), 공유 메모리(2000), DMA(3000), 비휘발성 메모리 컨트롤러(4000), 휘발성 메모리 컨트롤러(5000) 및 외부 인터페이스(3)가 서로 동기화 신호를 교환할 수 있다.
L2 싱크 채널(6300)은 글로벌 인터커넥션(6000) 내부에 전용 채널로 설정되어 다른 채널과 겹치지 않고 동기화 신호를 빠르게 전송할 수 있다. 이에 따라서, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 새로운 와이어링 작업이 필요하지 않고 기존에 사용되는 글로벌 인터커넥션(6000)을 이용하여 동기화 작업을 원활하게 진행할 수 있다.
도 5는 도 3의 뉴럴 프로세서를 세부적으로 설명하기 위한 블록도이다.
도 3 내지 도 5를 참조하면, 뉴럴 프로세서(1000)는 적어도 하나의 뉴럴 코어(100), L1 공유 메모리(400), 로컬 인터커넥션(200) 및 L1 싱크 패스(300)를 포함할 수 있다.
적어도 하나의 뉴럴 코어(100)는 뉴럴 프로세서(1000)의 작업을 분담하여 수행할 수 있다. 뉴럴 코어(100)는 예를 들어, 8개일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 도 3 및 도 5에서는 여러 개의 뉴럴 코어(100)가 뉴럴 프로세서(1000)에 포함되는 것으로 도시하였지만, 본 실시예가 이에 제한되는 것은 아니다. 즉, 뉴럴 코어(100) 1개만으로 뉴럴 프로세서(1000)가 구성될 수 있다.
L1 공유 메모리(400)는 뉴럴 프로세서(1000) 내에서 각각의 뉴럴 코어(100)들이 공유하는 메모리일 수 있다. L1 공유 메모리(400)는 각각의 뉴럴 코어(100)의 데이터를 저장할 수 있다. 또한, L1 공유 메모리(400)는 도 4의 공유 메모리(2000)로부터 데이터를 수신하여 일시적으로 저장하고 각각의 뉴럴 코어(100)로 전달할 수 있다. 반대로, L1 공유 메모리(400)는 뉴럴 코어(100)로부터 데이터를 수신하여 일시적으로 저장하고 도 3의 공유 메모리(2000)로 전달할 수도 있다.
L1 공유 메모리(400)는 뉴럴 프로세서 레벨, 즉, L1(level 1)에 해당하는 메모리일 수 있다. L3 공유 메모리 즉, 공유 메모리(2000)는 뉴럴 프로세서(1000)에 의해서 공유되고, L1 공유 메모리(400)는 뉴럴 코어(100)에 의해서 공유될 수 있다.
로컬 인터커넥션(200)은 적어도 하나의 뉴럴 코어(100) 및 L1 공유 메모리(400)를 서로 연결할 수 있다. 로컬 인터커넥션(200)은 적어도 하나의 뉴럴 코어(100) 및 L1 공유 메모리(400) 사이의 데이터가 이동하는 경로일 수 있다. 로컬 인터커넥션(200)은 도 3의 글로벌 인터커넥션(6000)과 연결되어 데이터를 전송할 수 있다.
L1 싱크 패스(300)는 적어도 하나의 뉴럴 코어(100) 및 L1 공유 메모리(400)를 서로 연결할 수 있다. L1 싱크 패스(300)는 적어도 하나의 뉴럴 코어(100) 및 L1 공유 메모리(400)의 동기화 신호가 이동하는 경로일 수 있다.
L1 싱크 패스(300)는 로컬 인터커넥션(200)과 물리적으로 별도로 형성될 수 있다. 로컬 인터커넥션(200)의 경우 글로벌 인터커넥션(6000)과 달리 내부에 충분한 채널이 형성되지 않을 수 있다. 이러한 경우에는 L1 싱크 패스(300)가 별도의 형성되어 동기화 신호의 전송을 빠르고 지체없이 수행할 수 있다. L1 싱크 패스(300)는 글로벌 인터커넥션(6000)의 L2 싱크 채널(6300)에 비해서 한단계 낮은 레벨에서 수행되는 동기화에 사용될 수 있다.
도 6은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 계층적 구조를 설명하기 위한 도면이다.
도 6을 참조하면, 뉴럴 코어 SoC(10)는 적어도 하나의 뉴럴 프로세서(1000)를 포함할 수 있다. 각각의 뉴럴 프로세서(1000)는 글로벌 인터커넥션(6000)을 통해서 서로 데이터를 전송할 수 있다.
뉴럴 프로세서(1000)는 각각 적어도 하나의 뉴럴 코어(100)를 포함할 수 있다. 뉴럴 코어(100)는 딥러닝 연산 작업에 최적화된 프로세싱 단위 유닛일 수 있다. 뉴럴 코어(100)는 딥러닝 연산 작업의 하나의 오퍼레이션에 대응하는 프로세싱 단위 유닛일 수 있다. 즉, 딥러닝 연산 작업은 여러 오퍼레이션의 순차적 또는 병렬적 결합으로 표현 가능할 수 있다. 뉴럴 코어(100)는 각각 하나의 오퍼레이션을 처리할 수 있는 프로세싱 단위 유닛으로서 컴파일러 입장에서 스케쥴링에 고려할 수 있는 최소한의 연산 단위일 수 있다.
본 실시예에 따른 뉴럴 프로세싱 장치는 컴파일러 스케쥴링 입장에서 고려되는 최소한의 연산 단위와 하드웨어 프로세싱 단위 유닛의 스케일을 동일하게 구성하여 빠르고 효율적인 스케쥴링 및 연산 작업의 수행을 도모할 수 있다.
즉, 연산 작업에 비해서 하드웨어의 분할할 수 있는 프로세싱 단위 유닛이 지나치게 크다면 프로세싱 단위 유닛의 구동에서 연산 작업의 비효율이 발생할 수 있다. 반대로, 컴파일러의 스케쥴링 최소 단위인 오퍼레이션보다 더 작은 단위의 프로세싱 유닛을 매번 스케쥴링하는 것은 스케쥴링의 비효율이 발생할 수 있고, 하드웨어 설계 비용이 높아질 수 있어 적절하지 않다.
따라서, 본 실시예는 컴파일러의 스케쥴링 단위와 하드웨어 프로세싱 단위의 스케일을 유사하게 조율하여 빠른 연산 작업의 스케쥴링과 하드웨어 리소스의 낭비없이 효율적인 연산 작업 수행을 동시에 충족시킬 수 있다.
도 7은 도 5의 뉴럴 코어를 세부적으로 설명하기 위한 블록도이다.
도 7을 참조하면, 뉴럴 코어(100)는 LSU(Load/Store Unit)(110), L0 메모리(120), 웨이트 버퍼(130), 액티베이션 LSU(140), 액티베이션 버퍼(150) 및 프로세싱 유닛(160)을 포함할 수 있다.
LSU(110)는 로컬 인터커넥션(200) 및 L1 싱크 패스(300)를 통해서 외부에서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 수신할 수 있다. LSU(110)는 L0 메모리(120)로 수신한 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전송할 수 있다. 유사하게 LSU(110)는 로컬 인터커넥션(200) 및 L1 싱크 패스(300)를 통해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 외부로 전달 수 있다.
도 8는 도 7의 LSU을 세부적으로 설명하기 위한 블록도이다.
도 8을 참조하면, LSU(110)는 로컬 메모리 로드 유닛(111a), 로컬 메모리 스토어 유닛(111b), 뉴럴 코어 로드 유닛(112a), 뉴럴 코어 스토어 유닛(112b), 로드 버퍼(LB), 스토어 버퍼(SB), 로드 엔진(113a), 스토어 엔진(113b) 및 변환 색인 버퍼(114)를 포함할 수 있다.
로컬 메모리 로드 유닛(111a)은 L0 메모리(120)에 대한 로드 인스트럭션을 페치(fetch)하고, 로드 인스트럭션을 이슈(issue)할 수 있다. 로컬 메모리 로드 유닛(111a)이 이슈된 로드 인스트럭션을 로드 버퍼(LB)에 제공하면 로드 버퍼(LB)가 입력된 순서에 따라서 순차적으로 로드 엔진(113a)으로 메모리 액세스 요청을 전송할 수 있다.
또한, 로컬 메모리 스토어 유닛(111b)은 L0 메모리(120)에 대한 스토어 인스트럭션을 페치하고, 스토어 인스트럭션을 이슈할 수 있다. 로컬 메모리 스토어 유닛(111b)이 이슈된 스토어 인스트럭션을 스토어 버퍼(SB)에 제공하면 스토어 버퍼(SB)가 입력된 순서에 따라서 순차적으로 스토어 엔진(113b)으로 메모리 액세스 요청을 전송할 수 있다.
뉴럴 코어 로드 유닛(112a)은 뉴럴 코어(100)에 대한 로드 인스트럭션을 페치하고, 로드 인스트럭션을 이슈할 수 있다. 뉴럴 코어 로드 유닛(112a)이 이슈된 로드 인스트럭션을 로드 버퍼(LB)에 제공하면 로드 버퍼(LB)가 입력된 순서에 따라서 순차적으로 로드 엔진(113a)으로 메모리 액세스 요청을 전송할 수 있다.
또한, 뉴럴 코어 스토어 유닛(112b)은 뉴럴 코어(100)에 대한 스토어 인스트럭션을 페치하고, 스토어 인스트럭션을 이슈할 수 있다. 뉴럴 코어 스토어 유닛(112b)이 이슈된 스토어 인스트럭션을 스토어 버퍼(SB)에 제공하면 스토어 버퍼(SB)가 입력된 순서에 따라서 순차적으로 스토어 엔진(113b)으로 메모리 액세스 요청을 전송할 수 있다.
로드 엔진(113a)은 메모리 액세스 요청을 수신하여 로컬 인터커넥션(200)을 통해서 데이터를 불러올 수 있다. 이때, 로드 엔진(113a)은 변환 색인 버퍼(114)에서 최근에 사용된 로지컬 어드레스와 피지컬 어드레스의 변환 테이블을 이용하여 빠르게 데이터를 찾을 수 있다. 로드 엔진(113a)의 로지컬 어드레스가 변환 색인 버퍼(114)에 없는 경우에는 다른 메모리에서 주소 변환 정보를 찾을 수 있다.
스토어 엔진(113b)은 메모리 액세스 요청을 수신하여 로컬 인터커넥션(200)를 통해서 데이터를 불러올 수 있다. 이때, 스토어 엔진(113b)은 변환 색인 버퍼(114)에서 최근에 사용된 로지컬 어드레스와 피지컬 어드레스의 변환 테이블을 이용하여 빠르게 데이터를 찾을 수 있다. 스토어 엔진(113b)의 로지컬 어드레스가 변환 색인 버퍼(114)에 없는 경우에는 다른 메모리에서 주소 변환 정보를 찾을 수 있다.
로드 엔진(113a) 및 스토어 엔진(113b)은 L1 싱크 패스(300)로 동기화 신호를 보낼 수 있다. 이때, 동기화 신호는 작업이 종료되었다는 의미를 가질 수 있다.
다시, 도 7을 참조하면, L0 메모리(120)는 뉴럴 코어(100) 내부에 위치한 메모리로서, 뉴럴 코어(100)가 작업에 필요한 모든 입력 데이터를 외부로부터 수신하여 임시로 저장할 수 있다. 또한, L0 메모리(120)는 뉴럴 코어(100)에 의해서 연산된 출력 데이터를 외부로 전송하기 위해서 일시적으로 저장할 수 있다. L0 메모리(120)는 뉴럴 코어(100)의 캐시 메모리 역할을 수행할 수 있다.
L0 메모리(120)는 액티베이션 LSU(140)에 의해서 인풋 액티베이션(Act_In)을 액티베이션 버퍼(150)로 전송하고, 아웃풋 액티베이션(Act_Out)을 수신할 수 있다. L0 메모리(120)는 액티베이션 LSU(140) 외에도, 프로세싱 유닛(160)과 직접 데이터를 송수신할 수 있다. 즉, L0 메모리(120)는 PE 어레이(163) 및 벡터 유닛(164) 각각과 데이터를 주고받을 수 있다. L0 메모리(120)는 뉴럴 코어 레벨에 해당하는 메모리일 수 있다. 이때, L0 메모리(120)는 뉴럴 코어의 전용(private) 메모리일 수 있다.
L0 메모리(120)는 데이터 패스(Data Path)를 통해 액티베이션이나 웨이트 같은 데이터를 전송할 수 있다. L0 메모리(120)는 별도의 전용 패스인 L1 싱크 패스(L1 Sync Path)를 통해서 동기화 신호를 주고받을 수 있다. L0 메모리(120)는 예를 들어, LSU(110), 웨이트 버퍼(130), 액티베이션 LSU(140) 및 프로세싱 유닛(160)과 L1 싱크 패스(L1 Sync Path)를 통해서 동기화 신호를 주고받을 수 있다.
웨이트 버퍼(130)는 웨이트(Weight)를 L0 메모리(120)로부터 수신할 수 있다. 웨이트 버퍼(130)는 웨이트(Weight)를 프로세싱 유닛(160)으로 전달할 수 있다. 웨이트 버퍼(130)는 웨이트(Weight)를 전달하기 전에 일시적으로 웨이트(Weight)를 저장할 수 있다.
인풋 액티베이션(Act_In) 및 아웃풋 액티베이션(Act_Out)은 신경망 네트워크의 레이어의 입력값과 출력값을 의미할 수 있다. 이때, 신경망 네트워크의 레이어가 복수인 경우 이전 레이어의 출력값이 다음 레이어의 입력값이 되므로 이전 레이어의 아웃풋 액티베이션(Act_Out)이 다음 레이어의 인풋 액티베이션(Act_In)으로 활용될 수 있다.
웨이트(Weight)는 각 레이어에서 입력되는 입력 액티베이션(Act_In)과 곱해지는 파라미터를 의미할 수 있다. 웨이트(Weight)는 딥 러닝 학습 단계에서 조절되어 확정되고, 추론 단계에서는 고정된 값을 통해서 아웃풋 액티베이션(Act_Out)을 도출하기 위해서 사용될 수 있다.
액티베이션 LSU(140)은 L0 메모리(120)로부터 인풋 액티베이션(Act_In)을 액티베이션 버퍼(150)로 전달하고, 액티베이션 버퍼(150)로부터 아웃풋 액티베이션(Act_Out)을 상기 온 칩 버퍼로 전달할 수 있다. 즉, 액티베이션 LSU(140)은 액티베이션의 로드 작업과 스토어 작업을 모두 수행할 수 있다.
액티베이션 버퍼(150)는 프로세싱 유닛(160)으로 인풋 액티베이션(Act_In)을 제공하고, 프로세싱 유닛(160)으로부터 아웃풋 액티베이션(Act_Out)을 수신할 수 있다. 액티베이션 버퍼(150)는 인풋 액티베이션(Act_In)과 아웃풋 액티베이션(Act_Out)을 일시적으로 저장할 수 있다.
액티베이션 버퍼(150)는 연산량이 많은 프로세싱 유닛(160), 특히, PE 어레이(163)에 빠르게 액티베이션을 제공하고, 빠르게 액티베이션을 수신하여 뉴럴 코어(100)의 연산 속도를 높일 수 있다.
프로세싱 유닛(160)은 연산을 수행하는 모듈일 수 있다. 프로세싱 유닛(160)은 1차원 연산뿐만 아니라 2차원 매트릭스 연산 즉, 컨볼루션 연산을 수행할 수 있다. 프로세싱 유닛(160)은 인풋 액티베이션(Act_In)을 수신하여 웨이트와 곱한 뒤 이를 더하여 아웃풋 액티베이션(Act_Out)을 생성할 수 있다.
도 9는 도 7의 프로세싱 유닛을 세부적으로 설명하기 위한 블록도이다.
도 7 및 도 9를 참조하면, 프로세싱 유닛(160)은 PE 어레이(163), 벡터 유닛(164), 컬럼 레지스터(161) 및 로우 레지스터(162)를 포함할 수 있다.
PE 어레이(163)는 인풋 액티베이션(Act_In) 및 웨이트(Weight)를 수신하여 곱셈을 수행할 수 있다. 이때, 인풋 액티베이션(Act_In)과 웨이트(Weight)는 각각 매트릭스 형태로 컨볼루션을 통해서 연산될 수 있다. 이를 통해서, PE 어레이(163)는 아웃풋 액티베이션(Act_Out)을 생성할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. PE 어레이(163)는 아웃풋 액티베이션(Act_Out)외의 다른 종류의 출력도 얼마든지 생성할 수 있다.
PE 어레이(163)는 적어도 하나의 프로세싱 엘리먼트(163_1)를 포함할 수 있다. 프로세싱 엘리먼트(163_1)는 서로 정렬되어 각각 하나의 인풋 액티베이션(Act_In)과 하나의 웨이트(Weight)에 대한 곱셈을 수행할 수 있다.
PE 어레이(163)는 각각의 곱셈에 대한 값을 합한 부분합을 생성할 수 있다. 이러한 부분합은 아웃풋 액티베이션(Act_Out)으로 활용될 수 있다. PE 어레이(163)는 이차원 매트릭스 곱셈을 수행하므로 이차원 매트릭스 연산 유닛(2D matrix compute unit)으로 지칭될 수도 있다.
벡터 유닛(164)은 1차원 연산을 수행할 수 있다. 벡터 유닛(164)은 PE 어레이(163)와 함께 딥러닝 연산을 수행할 수 있다. 이를 통해서 프로세싱 유닛(160)은 필요한 연산에 특화될 수 있다. 즉, 뉴럴 코어(100)는 대량의 2차원 매트릭스 곱셈과 1차원 연산을 수행하는 연산 모듈이 각각 있어 효율적으로 딥러닝 작업을 수행할 수 있다.
컬럼 레지스터(161)는 제1 입력(I1)을 수신할 수 있다. 컬럼 레지스터(161)는 제1 입력(I1)을 수신하고 이를 분할하여 프로세싱 엘리먼트(163_1)의 각 열(column)에 제공할 수 있다.
로우 레지스터(162)는 제2 입력(I2)을 수신할 수 있다. 로우 레지스터(162)는 제2 입력(I2)을 수신하고 이를 분할하여 프로세싱 엘리먼트(163_1)의 각 행(row)에 제공할 수 있다.
제1 입력(I1)은 인풋 액티베이션(Act_In) 또는 웨이트(Weight)일 수 있다. 제2 입력(I2)은 인풋 액티베이션(Act_In) 또는 웨이트(Weight) 중 제1 입력(I1)이 아닌 값일 수 있다. 또는, 제1 입력(I1) 및 제2 입력(I2)은 인풋 액티베이션(Act_In) 및 웨이트(Weight) 외의 값이 될 수도 있다.
도 10은 도 7의 L0 메모리를 세부적으로 설명하기 위한 블록도이다.
도 10을 참조하면, L0 메모리(120)는 스케쥴러(121) 및 적어도 하나의 로컬 메모리 뱅크(122)를 포함할 수 있다.
데이터가 L0 메모리(120)로 저장될 때, 스케쥴러(121)는 로드 엔진(113a)으로부터 데이터를 수신할 수 있다. 이때, 데이터는 라운드 로빈(round robin) 방식으로 로컬 메모리 뱅크(122)를 할당받을 수 있다. 이에 따라서, 데이터는 적어도 하나의 로컬 메모리 뱅크(122) 중 어느 하나에 저장될 수 있다.
반대로, 데이터가 L0 메모리(120)에서 로드될 때, 스케쥴러(121)는 로컬 메모리 뱅크(122)로부터 데이터를 수신하여 스토어 엔진(113b)으로 전달될 수 있다. 스토어 엔진(113b)은 로컬 인터커넥션(200)을 통해서 외부로 데이터를 저장시킬 수 있다.
도 11은 도 10의 로컬 메모리 뱅크를 세부적으로 설명하기 위한 블록도이다.
도 11을 참조하면, 로컬 메모리 뱅크(122)는 로컬 메모리 뱅크 컨트롤러(122_1) 및 로컬 메모리 뱅크 셀 어레이(122_2)를 포함할 수 있다.
로컬 메모리 뱅크 컨트롤러(122_1)는 로컬 메모리 뱅크(122)에 저장되는 데이터의 어드레스를 통해서 리드 및 라이트 동작을 관리할 수 있다. 즉, 로컬 메모리 뱅크 컨트롤러(122_1)는 데이터의 입출력을 전체적으로 관리할 수 있다.
로컬 메모리 뱅크 셀 어레이(122_2)는 데이터가 직접 저장되는 셀이 행과 열을 맞춰 정렬된 구조일 수 있다. 로컬 메모리 뱅크 셀 어레이(122_2)는 로컬 메모리 뱅크 컨트롤러(122_1)에 의해서 제어될 수 있다.
도 12a는 도 8의 LSU의 로컬 메모리 로드 유닛의 동작을 설명하기 위한 블록도이다.
도 12a를 참조하면, 로컬 메모리 로드 유닛(111a)은 인스트럭션에 따라서 L0 메모리(120)로부터 입력 데이터를 로드(load)할 수 있다. 이때, 인스트럭션은 데스티네이션 즉, 입력 데이터가 로드되는 행선지를 지정할 수 있다. 이에 따라서, 로컬 메모리 로드 유닛(111a)은 프로세싱 유닛(160)으로 입력 데이터를 전송할 수 있다. 이때, 본 실시예에 따른 로컬 메모리 로드 유닛(111a)은 입력 데이터를 그대로 전송할 수도 있으나, 변형하여 변형 데이터로 전송할 수도 있다.
프로세싱 유닛(160)은 프로세싱 엘리먼트(163_1)를 복수로 가질 수 있다. 이에 따라서, 프로세싱 유닛(160)은 복수의 입력 데이터(또는, 복수의 변형 데이터)를 동시에 수신할 수 있다. 이때, 동시에 수신되는 데이터의 개수는 i개일 수 있다. 이때, i는 1이상의 정수일 수 있다.
도 12b는 본 발명의 몇몇 실시예들에 따른 데이터 로드 유닛의 동작을 설명하기 위한 블록도이다.
도 12b를 참조하면, 데이터 로드 유닛(Lu)은 인스트럭션에 따라서 메모리(Mem)로부터 입력 데이터를 로드할 수 있다. 이때, 인스트럭션은 데스티네이션 즉, 입력 데이터가 로드되는 행선지를 지정할 수 있다. 이에 따라서, 데이터 로드 유닛(Lu)은 컴퓨트 유닛(Cu)으로 입력 데이터를 전송할 수 있다. 이때, 본 실시예에 따른 데이터 로드 유닛(Lu)은 입력 데이터를 그대로 전송할 수도 있으나, 변형하여 변형 데이터로 전송할 수도 있다.
컴퓨트 유닛(Cu)은 복수일 수 있다. 이에 따라서, 컴퓨트 유닛(Cu)은 복수의 입력 데이터(또는, 복수의 변형 데이터)를 동시에 수신할 수 있다. 이때, 동시에 수신되는 데이터의 개수는 i개일 수 있다.
데이터 로드 유닛(Lu)은 본 발명의 뉴럴 프로세싱 장치에서 다양한 메모리(Mem)와 컴퓨트 유닛(Cu) 사이에서 데이터 로드 동작을 수행할 수 있다. 즉, 메모리(Mem)는 본 발명의 뉴럴 프로세싱 장치의 데이터 저장을 담당하는 어떤 메모리에도 해당할 수 있고, 컴퓨트 유닛(Cu)은 본 발명의 뉴럴 프로세싱 장치의 연산을 수행하는 어떤 컴퓨트 유닛에도 해당할 수 있다.
도 13a는 도 12a의 로컬 메모리 로드 유닛의 구조를 설명하기 위한 블록도이다.
도 13a를 참조하면, 로컬 메모리 로드 유닛(111a)은 타겟 결정 모듈(Tdm), 텐서 레지스터 파일(Trf), 트랜스포메이션 로직(TL) 및 아웃풋 FIFO(OF)를 포함할 수 있다.
타겟 결정 모듈(Tdm)은 인스트럭션을 수신할 수 있다. 이때, 인스트럭션은 단순한 로드 인스트럭션일 수도 있고, 레이아웃 트랜스폼 인스트럭션일 수도 있다. 단순한 로드 인스트럭션은 입력 데이터의 식별 및 행선지의 지정을 지시할 수 있다. 이에 반해서, 레이아웃 트랜스폼 인스트럭션은 머지 연산 또는 셔플 연산을 지시할 수 있다. 이때, 레이아웃 트랜스폼 인스트럭션은 데이터의 레이아웃을 변형하는 인스트럭션일 수 있다. 레이아웃 변형은 예를 들어, 트랜스포즈, 퍼뮤트 및 언팩 중 어느 하나일 수 있으나 이에 제한되는 것은 아니다.
타겟 결정 모듈(Tdm)은 인스트럭션을 디코딩하여 L0 메모리(120)의 어떤 데이터를 입력 데이터로 가져올지를 식별할 수 있다. 또한, 타겟 결정 모듈(Tdm)은 어떤 연산을 수행할지를 결정할 수 있다. 예를 들어, 타겟 결정 모듈(Tdm)은 단순한 로드 연산, 머지 연산 또는 셔플 연산 중 어느 하나를 인지할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
타겟 결정 모듈(Tdm)이 단순한 로드 인스트럭션을 수신한 경우 입력 데이터를 그대로 아웃풋 FIFO(OF)로 전송하여 로드 동작만 수행할 수 있다. 이에 반해, 타겟 결정 모듈(Tdm)이 머지 연산 또는 셔플 연산의 레이아웃 트랜스폼 인스트럭션을 수신한 경우 트랜스포메이션 로직(TL)에게 각각 머지 연산 또는 셔플 연산을 수행하게 할 수 있다.
또한, 타겟 결정 모듈(Tdm)은 인스트럭션에서 데스티네이션 즉, 입력 데이터의 행선지를 파악하여 입력 데이터 또는 변형 데이터가 아웃풋 FIFO(OF)에 의해서 해당 데스티네이션으로 전송되게 할 수 있다.
텐서 레지스터 파일(Trf)은 레이아웃 트랜스폼 인스트럭션에 의해서 타겟 결정 모듈(Tdm)로부터 입력 데이터를 수신할 수 있다. 텐서 레지스터 파일(Trf)은 입력 데이터를 수신하여 잠시 저장할 수 있다. 텐서 레지스터 파일(Trf)은 입력 데이터를 트랜스포메이션 로직(TL)으로 전송할 수 있다.
텐서 레지스터 파일(Trf)은 트랜스포메이션 로직(TL)으로부터 변형 데이터를 수신할 수 있다. 텐서 레지스터 파일(Trf)은 수신한 변형 데이터를 잠시 저장할 수 있다. 텐서 레지스터 파일(Trf)은 변형 데이터를 아웃풋 FIFO(OF)로 전송할 수 있다.
텐서 레지스터 파일(Trf)은 입력 데이터 및 변형 데이터를 저장할 때, 동일한 크기의 데이터 그래뉼로 타일링되어 저장할 수 있다. 각각의 타일링된 영역의 주소 엔트리의 개수는 아웃풋 FIFO(OF)의 개수와 동일할 수 있다.
아웃풋 FIFO(OF)는 단순한 로드 인스트럭션이 타겟 결정 모듈(Tdm)로 수신되면 타겟 결정 모듈(Tdm)로부터 입력 데이터를 수신하고 저장할 수 있다. 또한, 아웃풋 FIFO(OF)는 레이아웃 트랜스폼 인스트럭션이 타겟 결정 모듈(Tdm)로 수신되면 타겟 결정 모듈(Tdm)이 입력 데이터를 텐서 레지스터 파일(Trf)로 보내고, 그 입력 데이터를 트랜스포메이션 로직(TL)을 통해서 변형 데이터로 변형한 뒤, 다시 텐서 레지스터 파일(Trf)을 통해서 수신하고 저장할 수 있다.
아웃풋 FIFO(OF)는 프로세싱 유닛(160)으로 변형 데이터를 보낼 수 있다. 이때, 아웃풋 FIFO(OF)는 변형 데이터를 일정한 크기의 데이터 그래뉼로 타일링하여 동시에 프로세싱 유닛(160)으로 전송할 수 있다. 이때, 아웃풋 FIFO(OF)는 복수의 FIFO를 포함하고 FIFO의 개수는 텐서 레지스터 파일(Trf)의 엔트리 개수와 동일할 수 있다. 아웃풋 FIFO(OF)의 각각의 FIFO는 변형 데이터가 일정한 크기의 그래뉼로 타일링되어 저장되고, 각각 동시에 프로세싱 유닛(160)으로 전송될 수 있다.
도 13b는 도 13a의 데이터 로드 유닛의 구조를 설명하기 위한 블록도이다.
도 13b를 참조하면, 데이터 로드 유닛(Lu)은 타겟 결정 모듈(Tdm), 로컬 버퍼(Lb), 트랜스포메이션 로직(TL) 및 아웃풋 FIFO(OF)를 포함할 수 있다.
타겟 결정 모듈(Tdm), 트랜스포메이션 로직(TL) 및 아웃풋 FIFO(OF)는 도 13a의 설명과 동일하고, 로컬 버퍼(Lb)는 도 13a의 텐서 레지스터 파일(Trf)과 동일한 동작을 수행할 수 있다.
다만, 로컬 버퍼(Lb)는 본 발명의 뉴럴 프로세싱 장치의 버퍼링을 수행하는 어떤 버퍼에도 해당할 수 있다.
도 14는 도 13a 또는 도 13b의 트랜스포메이션 로직의 머지(merge) 연산을 설명하기 위한 개념도이다.
도 13a, 도 13b 및 도 14를 참조하면, 트랜스포메이션 로직(TL)이 머지 연산을 수행할 때, 입력 데이터는 제1 입력 데이터(Ds1) 및 제2 입력 데이터(Ds2)를 포함할 수 있다. 즉, 트랜스포메이션 로직(TL)은 2개의 입력 데이터를 통해서 머지 연산을 수행할 수 있다. 이때, 머지 연산의 결과인 변형 데이터도 제1 변형 데이터(Ds1t) 및 제2 변형 데이터(Ds2t)를 포함할 수 있다. 즉, 트랜스포메이션 로직(TL)은 2개의 인풋 및 2개의 아웃풋을 가질 수 있다.
제1 입력 데이터(Ds1)는 제1 소스(Src0)로 입력되고, 제2 입력 데이터(Ds2)는 제2 소스(Src1)로 입력될 수 있다. 제1 변형 데이터(Ds1t)는 제1 데스티네이션(Dst0)으로 출력되고, 제2 변형 데이터(Ds2t)는 제2 데스티네이션(Dst1)으로 출력될 수 있다.
제1 입력 데이터(Ds1)는 제1_1 그래뉼(Dg11) 및 제1_2 그래뉼(Dg12)을 포함할 수 있다. 제2 입력 데이터(Ds2)는 제2_1 그래뉼(Dg21) 및 제2_2 그래뉼(Dg22)을 포함할 수 있다. 각각의 데이터 그래뉼은 모두 동일한 크기일 수 있다. 이에 따라서, 제1 입력 데이터(Ds1)와 제2 입력 데이터(Ds2)도 동일한 크기일 수 있다.
트랜스포메이션 로직(TL)은 제1_2 그래뉼(Dg12)과 제2_1 그래뉼(Dg21)의 위치를 서로 교환하여 제1 변형 데이터(Ds1t) 및 제2 변형 데이터(Ds2t)를 생성할 수 있다. 이에 따라서, 제1 변형 데이터(Ds1t)는 제1_1 그래뉼(Dg11) 및 제2_1 그래뉼(Dg21)을 포함할 수 있다. 제2 변형 데이터(Ds2t)는 제1_2 그래뉼(Dg12) 및 제2_2 그래뉼(Dg22)을 포함할 수 있다.
제1 변형 데이터(Ds1t)는 제2 변형 데이터(Ds2t)와 동일한 크기일 수 있다. 또한, 제1 변형 데이터(Ds1t) 및 제1 입력 데이터(Ds1)도 동일한 크기이고, 제2 변형 데이터(Ds2t) 및 제2 입력 데이터(Ds2)도 동일한 크기일 수 있다.
도 14에 점선으로 표시되었듯이, 제1 변형 데이터(Ds1t) 및 제2 변형 데이터(Ds2t)는 타일링을 통해서 나누어질 수 있다. 이에 따라서, 각각의 타일링된 영역이 아웃풋 FIFO(OF)에 의해서 동시에 프로세싱 유닛(160)으로 전송될 수 있다. 이 타일링된 영역의 개수는 아웃풋 FIFO(OF)의 FIFO 개수와 동일할 수 있다. 만일, 제1 입력 데이터(Ds1) 및 제2 입력 데이터(Ds2)가 128 바이트인 경우, 각각의 그래뉼의 크기는 64바이트일 수 있다. 즉, 도 14의 점선은 각 데이터를 32바이트 단위로 나누는 표시일 수 있다. 이것은 이하 다른 도면에서도 동일하게 표시될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 15는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 머지 연산을 설명하기 위한 개념도이다.
도 13a, 도 13b 및 도 15를 참조하면, 도 14와 달리 더 작은 크기의 그래뉼로도 머지 연산이 가능할 수 있다. 즉, 제1 입력 데이터(Ds1)는 제2 데이터 제1_1 그래뉼(D2g11) 및 제2 데이터 제1_4 그래뉼(D2g14)을 포함하는 4개의 그래뉼을 포함할 수 있다. 제2 입력 데이터(Ds2)는 제2 데이터 제2_1 그래뉼(D2g21) 및 제2 데이터 제2_4 그래뉼(D2g24)을 포함하는 4개의 그래뉼을 포함할 수 있다.
트랜스포메이션 로직(TL)은 제1 입력 데이터(Ds1)의 2번째 그래뉼 및 4번째 그래뉼 각각과 제2 입력 데이터(Ds2)의 1번째 그래뉼 및 3번째 그래뉼의 위치를 바꿀 수 있다. 물론, 도 15와 달리, 제1 입력 데이터(Ds1)의 1번째 그래뉼 및 3번째 그래뉼 각각과 제2 입력 데이터(Ds2)의 2번째 그래뉼 및 4번째 그래뉼의 위치를 바꿀 수도 있다. 이를 통해서, 제1 변형 데이터(Ds1t) 및 제2 변형 데이터(Ds2t)가 생성될 수 있다.
도 15에 점선으로 표시되었듯이, 제1 변형 데이터(Ds1t) 및 제2 변형 데이터(Ds2t)는 타일링을 통해서 나누어질 수 있다. 이에 따라서, 각각의 타일링된 영역이 아웃풋 FIFO(OF)에 의해서 동시에 프로세싱 유닛(160)으로 전송될 수 있다.
만일, 제1 입력 데이터(Ds1) 및 제2 입력 데이터(Ds2)가 128 바이트인 경우, 각각의 그래뉼의 크기는 32바이트일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 16은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 머지 연산을 설명하기 위한 개념도이다.
도 12, 도 13a, 도 13b 및 도 16을 참조하면, 도 14 및 도 15와 달리 더 작은 크기의 그래뉼로도 머지 연산이 가능할 수 있다. 즉, 제1 입력 데이터(Ds1)는 제3 데이터 제1_1 그래뉼(D3g11) 및 제3 데이터 제1_j 그래뉼(D3g1j)을 포함하는 j개의 그래뉼을 포함할 수 있다. 제2 입력 데이터(Ds2)는 제3 데이터 제2_1 그래뉼(D3g21) 및 제3 데이터 제2_j 그래뉼(D3g2j)을 포함하는 j개의 그래뉼을 포함할 수 있다. 도 16에서는 j가 8개로 도시되어 있지만, 본 실시예가 이에 제한되는 것은 아니다. j는 2 이상의 짝수로서 도 12의 i의 2배일 수 있다. 즉, j는 프로세싱 유닛(160)이 동시에 수신하는 입력의 개수의 2배일 수 있다.
트랜스포메이션 로직(TL)은 제1 입력 데이터(Ds1)의 짝수번째 그래뉼 각각과 제2 입력 데이터(Ds2)의 홀수번째 그래뉼의 위치를 바꿀 수 있다. 물론, 도 15와 달리, 제1 입력 데이터(Ds1)의 홀수번째 그래뉼 각각과 제2 입력 데이터(Ds2)의 짝수번째 그래뉼의 위치를 바꿀 수도 있다. 이를 통해서, 제1 변형 데이터(Ds1t) 및 제2 변형 데이터(Ds2t)가 생성될 수 있다.
도 16에 점선으로 표시되었듯이, 제1 변형 데이터(Ds1t) 및 제2 변형 데이터(Ds2t)는 타일링을 통해서 나누어질 수 있다. 이에 따라서, 각각의 타일링된 영역이 아웃풋 FIFO(OF)에 의해서 동시에 프로세싱 유닛(160)으로 전송될 수 있다.
만일, 제1 입력 데이터(Ds1) 및 제2 입력 데이터(Ds2)가 128 바이트인 경우, 각각의 그래뉼의 크기는 16바이트일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 14 내지 도 16과 같이 각각의 그래뉼의 크기가 타일링 영역의 크기의 정수배이거나 반대로 타일링 영역의 크기가 그래뉼의 크기의 정수배인 경우라면, 그래뉼의 크기는 얼마든지 다양할 수 있다.
트랜스포메이션 로직(TL)의 머지 연산은 딥러닝 연산에서 매우 자주 사용되는 행렬 및 벡터의 트랜스포즈 연산(나아가, 퍼뮤트(permute) 연산)을 위한 사전 작업일 수 있다. 즉, 이러한 머지 연산을 수행한 후에 프로세싱 유닛(160)의 각각의 프로세싱 엘리먼트(163_1)는 각각의 타일링 영역에서 개별적인 원소의 순서를 바꾸어 주기만 하면 행렬 및 벡터의 트랜스포즈 연산이 완성될 수 있다.
따라서, 본 실시예는 로컬 메모리 로드 유닛(111a)이 단순히 로드 동작을 하는 것이 아니라 딥러닝 작업에서 빈번하게 사용되는 트랜스포즈 연산을 위한 사전 작업으로 머지 연산을 수행하여 프로세싱 유닛(160)의 연산 부담 및 연산 시간을 대폭 줄일 수 있다.
또한, 본 실시예는, 로드 동작에 필요한 클럭에 비해서 트랜스포메이션 로직(TL)이 소모하는 클럭은 크지 않으므로 효율적으로 데이터를 가공할 수 있다.
도 17은 도 13a 또는 도 13b의 트랜스포메이션 로직의 셔플(shuffle) 연산을 설명하기 위한 개념도이다.
도 13a 또는 도 13b 및 도 17을 참조하면, 트랜스포메이션 로직(TL)이 셔플 연산을 수행할 때, 입력 데이터는 제1 셔플 입력 데이터(sDs1) 즉, 1개의 입력 데이터만을 포함할 수 있다. 즉, 트랜스포메이션 로직(TL)은 1개의 입력 데이터를 통해서 셔플 연산을 수행할 수 있다. 이때, 셔플 연산의 결과인 변형 데이터도 제1 셔플 변형 데이터(sDs1t) 즉, 1개의 변형 데이터만을 포함할 수 있다. 즉, 트랜스포메이션 로직(TL)은 1개의 인풋 및 1개의 아웃풋을 가질 수 있다.
제1 셔플 입력 데이터(sDs1)는 제1 소스(Src0)로 입력될 수 있다. 제1 셔플 변형 데이터(sDs1t)는 제1 데스티네이션(Dst0)으로 출력될 수 있다.
제1 셔플 입력 데이터(sDs1)는 제1 데이터 그래뉼(Dg1) 및 제2i 데이터 그래뉼(Dg(2i))을 포함한 2i개의 데이터 그래뉼을 포함할 수 있다. 각각의 데이터 그래뉼은 모두 동일한 크기일 수 있다.
트랜스포메이션 로직(TL)은 데이터 그래뉼들의 순서를 교환할 수 있다. 이때, 트랜스포메이션 로직(TL)은 제1 셔플 입력 데이터(sDs1)의 전체 크기의 절반이 되는 지점을 기준으로 앞부분과 뒷부분을 나누고, 앞부분 및 뒷부분의 그래뉼을 순차적으로 섞어 제1 셔플 변형 데이터(sDs1t)를 생성할 수 있다. 즉, 앞부분의 1번째 데이터 그래뉼, 뒷부분의 1번째 그래뉼, 앞부분의 2번째 그래뉼 및 뒷부분의 2번째 그래뉼이 제1 셔플 변형 데이터(sDs1t)의 앞에서 순차적으로 4개의 그래뉼이 될 수 있다. 제1 셔플 변형 데이터(sDs1t)의 뒷부분도 같은 방식으로 배치될 수 있다. 제1 셔플 변형 데이터(sDs1t)는 제1 셔플 입력 데이터(sDs1)도 동일한 크기일 수 있다.
도 17에 점선으로 표시되었듯이, 제1 셔플 변형 데이터(sDs1t)는 타일링을 통해서 나누어질 수 있다. 이에 따라서, 각각의 타일링된 영역이 아웃풋 FIFO(OF)에 의해서 동시에 프로세싱 유닛(160)으로 전송될 수 있다. 이 타일링된 영역의 개수는 아웃풋 FIFO(OF)의 FIFO 개수와 동일할 수 있다. 만일, 제1 입력 데이터(Ds1) 및 제2 입력 데이터(Ds2)가 128 바이트인 경우, 각각의 그래뉼의 크기는 8바이트일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 18은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 셔플 연산을 설명하기 위한 개념도이다.
도 12, 도 13a 또는 도 13b 및 도 18을 참조하면, 도 17과 달리 더 작은 크기의 그래뉼로도 셔플 연산이 가능할 수 있다. 즉, 제1 셔플 입력 데이터(sDs1)는 제2_1 데이터 그래뉼(D2g1)과 제2_4i 데이터 그래뉼(D2g(4i))을 포함하는 4i개의 그래뉼을 포함할 수 있다. 도 18에서는 4i가 32개로 도시되어 있지만, 본 실시예가 이에 제한되는 것은 아니다. I는 도 12의 i로서, 프로세싱 유닛(160)이 동시에 수신하는 입력의 개수일 수 있다.
트랜스포메이션 로직(TL)은 데이터 그래뉼들의 순서를 교환할 수 있다. 이때, 트랜스포메이션 로직(TL)은 제1 셔플 입력 데이터(sDs1)의 전체 크기의 절반이 되는 지점을 기준으로 앞부분과 뒷부분을 나누고, 앞부분 및 뒷부분의 그래뉼을 순차적으로 섞어 제1 셔플 변형 데이터(sDs1t)를 생성할 수 있다.
도 18에 점선으로 표시되었듯이, 제1 변형 데이터(Ds1t) 및 제2 변형 데이터(Ds2t)는 타일링을 통해서 나누어질 수 있다. 이에 따라서, 각각의 타일링된 영역이 아웃풋 FIFO(OF)에 의해서 동시에 프로세싱 유닛(160)으로 전송될 수 있다.
만일, 제1 입력 데이터(Ds1) 및 제2 입력 데이터(Ds2)가 128 바이트인 경우, 각각의 그래뉼의 크기는 4바이트일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 17 및 도 18과 같이 각각의 그래뉼의 크기가 타일링 영역의 크기의 정수배이거나 반대로 타일링 영역의 크기가 그래뉼의 크기의 정수배인 경우라면, 그래뉼의 크기는 얼마든지 다양할 수 있다.
트랜스포메이션 로직(TL)의 셔플 연산은 딥러닝 연산에서 매우 자주 사용되는 언팩(unpack) 동작일 수 있다. 언팩 동작은 한쪽으로 유의미한 데이터(0이 아닌)가 치우쳐져 있는 경우에 데이터 연산 효율을 높이기 위해서 균일하게 유의미한 데이터를 분산시키는 기능을 할 수 있다.
특히, 본 발명의 뉴럴 프로세싱 장치(1)는 데이터를 타일링(tiling)하여 여러 연산기에 입력하므로 유의미한 데이터가 패킹(packing)되어 저장될 때는 저장 효율을 높이고, 다시 언패킹(unpacking)하여 프로세싱 엘리먼트(163_1) 또는 컴퓨트 유닛(Cu)와 같은 복수의 연산기로 분배되어 병렬적으로 연산을 수행하여 연산 효율을 높일 수 있다. 예를 들어, 입력되는 데이터가 128 바이트이고, 8개의 연산기를 사용하는 경우, 각각 16 바이트의 데이터가 각각의 연산기로 나누어져 들어갈 수 있다. 이때, 유의미한 데이터가 128 바이트보다 적은 경우에는 패킹과 언패킹을 통해서 저장 효율과 각 연산기의 연산 효율의 극대화를 달성할 수 있다.
따라서, 본 실시예는 로컬 메모리 로드 유닛(111a)이 단순히 로드 동작을 하는 것이 아니라 딥러닝 작업에서 빈번하게 사용되는 언팩 동작을 위한 셔플 연산을 수행하여 데이터의 저장 효율 및 연산 효율을 극대화할 수 있다. 또한, 본 실시예는, 셔플 연산에 있어서도, 로드 동작에 필요한 클럭에 비해서 트랜스포메이션 로직(TL)이 소모하는 클럭은 크지 않으므로 효율적으로 데이터를 가공할 수 있다.
도 19는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 구조를 세부적으로 설명하기 위한 블록도이다.
도 19를 참조하면, 뉴럴 코어(101)는 뉴럴 코어(100)와 달리 CGRA 구조일 수 있다. 뉴럴 코어(101)는 인스트럭션 메모리(111_1), CGRA L0 메모리(111_2), PE 어레이(111_3), LSU(Load/Store Unit)(111_4)를 포함할 수 있다.
인스트럭션 메모리(111_1)는 인스트럭션을 수신하여 저장할 수 있다. 인스트럭션 메모리(111_1)는 인스트럭션을 내부에 순차적으로 저장하고, 저장된 인스트럭션을 PE 어레이(111_3)로 제공할 수 있다. 이때, 인스트럭션은 각 PE 어레이(111_3)에 포함된 프로세싱 엘리먼트(111_3a)의 동작을 지시할 수 있다.
CGRA L0 메모리(111_2)는 뉴럴 코어(101) 내부에 위치한 메모리로서, 뉴럴 코어(101)가 작업에 필요한 모든 입력 데이터를 외부로부터 수신하여 임시로 저장할 수 있다. 또한, CGRA L0 메모리(111_2)는 뉴럴 코어(101)에 의해서 연산된 출력 데이터를 외부로 전송하기 위해서 일시적으로 저장할 수 있다. CGRA L0 메모리(111_2)는 뉴럴 코어(101)의 캐시 메모리 역할을 수행할 수 있다.
CGRA L0 메모리(111_2)는 PE 어레이(111_3)와 데이터를 송수신할 수 있다. CGRA L0 메모리(111_2)는 L1 보다 낮은 L0(level 0)에 해당하는 메모리일 수 있다. 이때, L0 메모리는 공유되지 않는 뉴럴 코어(101)의 전용(private) 메모리일 수 있다. CGRA L0 메모리(111_2)는 액티베이션이나 웨이트 같은 데이터와 프로그램 등을 PE 어레이(111_3)로 전송할 수 있다.
PE 어레이(111_3)는 연산을 수행하는 모듈일 수 있다. PE 어레이(111_3)는 1차원 연산뿐만 아니라 2차원 이상의 매트릭스/텐서 연산도 수행할 수 있다. PE 어레이(111_3)는 내부에 복수의 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)를 포함할 수 있다.
프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 행과 열로 정렬될 수 있다. 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 m 열로 정렬될 수 있다. 또한, 프로세싱 엘리먼트(111_3a)는 n 행으로 정렬되고, 특정 프로세싱 엘리먼트(111_3b)는 l행으로 정렬될 수 있다. 이에 따라서, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 (n+l)행과 m열로 정렬될 수 있다.
LSU(111_4)는 로컬 인터커넥션(200)을 통해서 외부에서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 수신할 수 있다. LSU(111_4)은 CGRA L0 메모리(111_2)로 수신한 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 전송할 수 있다. 유사하게 LSU(111_4)는 로컬 인터커넥션(200)을 통해서 데이터, 제어 신호 및 동기화 신호 중 적어도 하나를 외부로 전달 수 있다.
뉴럴 코어(101)는 CGRA(Coarse Grained Reconfigurable Architecture) 구조를 가질 수 있다. 이에 따라서, 뉴럴 코어(101)는 PE 어레이(111_3)의 각각의 프로세싱 엘리먼트(111_3a)와 특정 프로세싱 엘리먼트(111_3b)가 각각 CGRA L0 메모리(111_2), 인스트럭션 메모리(111_1) 및 LSU(111_4) 중 적어도 하나와 연결될 수 있다. 즉, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 CGRA L0 메모리(111_2), 인스트럭션 메모리(111_1) 및 LSU(111_4)의 전부와 연결되어야 하는 것은 아니고 일부와 연결될 수도 있다.
또한, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b)는 서로 다른 종류의 프로세싱 소자일 수 있다. 이에 따라서, CGRA L0 메모리(111_2), 인스트럭션 메모리(111_1) 및 LSU(111_4) 중 프로세싱 엘리먼트(111_3a)와 연결되는 소자와 특정 프로세싱 엘리먼트(111_3b)와 연결되는 소자는 서로 다를 수 있다.
CGRA 구조를 가지는 본 발명의 뉴럴 코어(101)는 높은 수준의 병렬 연산이 가능하고, 프로세싱 엘리먼트(111_3a) 및 특정 프로세싱 엘리먼트(111_3b) 사이의 직접적인 데이터 교환이 가능하므로 전력 소모가 낮을 수 있다. 또한, 2개 이상의 종류의 프로세싱 엘리먼트(111_3a)를 포함하여 다양한 연산 작업에 따른 최적화도 가능할 수 있다.
예를 들어, 프로세싱 엘리먼트(111_3a)가 2차원 연산을 수행하는 프로세싱 엘리먼트인 경우 특정 프로세싱 엘리먼트(111_3b)는 1차원 연산을 수행하는 프로세싱 엘리먼트일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
도 20은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템의 메모리 재구성을 설명하기 위한 블록도이다.
도 20을 참조하면, 뉴럴 코어 SoC(10)은 제1 내지 제8 프로세싱 유닛(160a~160h) 및 온 칩 메모리(OCM)를 포함할 수 있다. 도 20에서는 예시적으로 8개의 프로세싱 유닛을 도시하였으나, 이는 예시에 불과하고 프로세싱 유닛의 개수는 얼마든지 달라질 수 있다.
온 칩 메모리(OCM)는 제1 내지 제8 L0 메모리(120a~120h) 및 공유 메모리(2000)를 포함할 수 있다.
제1 내지 제8 L0 메모리(120a~120h)는 각각 제1 내지 제8 프로세싱 유닛(160a~160h)의 전용 메모리로 사용될 수 있다. 즉, 제1 내지 제8 프로세싱 유닛(160a~160h)와 제1 내지 제8 L0 메모리(120a~120h)는 서로 1:1로 대응될 수 있다.
공유 메모리(2000)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 포함할 수 있다. 제1 내지 제8 메모리 유닛(2100a~2100h)은 제1 내지 제8 프로세싱 유닛(160a~160h) 및 제1 내지 제8 L0 메모리(120a~120h)에 각각 대응할 수 있다. 즉, 메모리 유닛의 개수는 프로세싱 유닛 및 L0 메모리의 개수와 동일한 8개일 수 있다.
공유 메모리(2000)는 2가지 종류의 온 칩 메모리 형식 중 어느 하나로 동작할 수 있다. 즉, 공유 메모리(2000)는 L0 메모리 형식 또는 글로벌 메모리 형식 중 어느 하나로 동작할 수 있다. 즉, 공유 메모리(2000)는 하나의 하드웨어로 2가지의 논리적인(logical) 메모리를 구현할 수 있다.
공유 메모리(2000)가 L0 메모리 형식으로 구현되는 경우, 공유 메모리(2000)는 제1 내지 제8 L0 메모리(120a~120h)와 같이 제1 내지 제8 프로세싱 유닛(160a~160h) 각각의 전용 메모리(private memory)로 동작할 수 있다. L0 메모리는 글로벌 메모리에 비해서 상대적으로 고속의 클럭으로 동작할 수 있고, 공유 메모리(2000)도 L0 메모리 형식으로 동작할 때 상대적으로 더 빠른 클럭을 사용할 수 있다.
공유 메모리(2000)가 글로벌 메모리 형식으로 구현되는 경우, 공유 메모리(2000)는 제1 프로세싱 유닛(100a) 및 제2 프로세싱 유닛(100b)가 서로 같이 사용하는 공용 메모리(common memory)로 동작할 수 있다. 이때, 공유 메모리(2000)는 제1 내지 제8 프로세싱 유닛(160a~160h)뿐만 아니라 제1 내지 제8 L0 메모리(120a~120h)에 의해서도 공유될 수 있다.
글로벌 메모리는 일반적으로 L0 메모리에 비해서 낮은 클럭을 사용할 수 있으나, 이에 제한되는 것은 아니다. 공유 메모리(2000)가 글로벌 메모리 형식으로 동작할 때는, 제1 내지 제8 프로세싱 유닛(160a~160h)가 공유 메모리(2000)를 공유할 수 있다. 이때, 공유 메모리(2000)는 도 2의 휘발성 메모리(32)와 글로벌 인터커넥션(6000)을 통해서 연결되고, 휘발성 메모리(32)의 버퍼로 동작할 수도 있다.
공유 메모리(2000)는 적어도 일부가 L0 메모리 형식으로 동작하고, 나머지가 글로벌 메모리 형식으로 동작할 수 있다. 즉, 공유 메모리(2000) 전체가 L0 메모리 형식으로 동작할 수도 있고, 공유 메모리(2000) 전체가 글로벌 메모리 형식으로 동작할 수도 있다. 또는, 공유 메모리(2000)의 일부가 L0 메모리 형식으로 동작하고, 나머지 일부가 글로벌 메모리 형식으로 동작할 수 있다.
도 21은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 시스템의 메모리 재구성의 예시를 나타낸 블록도이다.
도 20 및 도 21을 참조하면, 제1, 제3, 제5 및 제7 프로세싱 유닛(100a, 100c, 100e, 100g) 각각의 제1, 제3, 제5 및 제7 전용 영역(AE1, AE3, AE5, AE7)은 각각 제1, 제3, 제5 및 제7 L0 메모리(120a, 120c, 120e, 120g)만을 포함할 수 있다. 또한, 제2, 제4, 제6 및 제8 프로세싱 유닛(100b, 100d, 100f, 100h) 각각의 제2, 제4, 제6 및 제8 전용 영역(AE2, AE4, AE6, AE8)은 각각 제2, 제4, 제6 및 제8 L0 메모리(120b, 120d, 120f, 120h)를 포함할 수 있다. 또한, 제2, 제4, 제6 및 제8 전용 영역(AE2, AE4, AE6, AE8)은 제2, 제4, 제6 및 제8 메모리 유닛(2100b, 2100d, 2100f, 2100h)을 포함할 수 있다. 공유 메모리(2000)의 제1, 제3, 제5 및 제7 메모리 유닛(2100a, 2100c, 2100e, 2100g)은 공용 영역(AC)으로 활용될 수 있다.
공용 영역(AC)은 제1 내지 제8 프로세싱 유닛(160a~160h)에 의해서 공유되는 메모리일 수 있다. 제2 전용 영역(AE2)은 제2 L0 메모리(120b)와 제2 메모리 유닛(2100b)을 포함할 수 있다. 제2 전용 영역(AE2)은 하드웨어적으로 분리된 제2 L0 메모리(120b)와 제2 메모리 유닛(210b)이 같은 방식으로 동작하여 논리적으로 하나의 L0 메모리로 동작하는 영역일 수 있다. 제4, 제6 및 제8 전용 영역(AE4, AE6, AE8)도 제2 전용 영역(AE2)과 같은 방식으로 동작할 수 있다.
본 실시예에 따른 공유 메모리(2000)는 각 뉴럴 코어에 대응하는 영역을 최적화된 비율의 논리적인 L0 메모리와 논리적인 글로벌 메모리로 전환하여 사용할 수 있다. 공유 메모리(2000)는 이러한 비율의 조정을 런 타임(Run time)에서 수행할 수 있다.
즉, 각 뉴럴 코어는 서로 동일한 작업을 하는 경우도 있지만, 서로 상이한 작업을 하는 경우도 있을 수 있다. 이 경우 각 뉴럴 코어가 하는 작업에 필요한 L0 메모리의 용량과 글로벌 메모리의 용량은 매번 다를 수밖에 없다. 이에 따라서, 기존의 온 칩 메모리와 같이 L0 메모리와 공유 메모리의 구성 비율이 고정적으로 설정되는 경우에는 각 뉴럴 코어에게 할당되는 연산 작업에 따른 비효율이 발생할 수 있다.
따라서, 본 실시예에 따른 뉴럴 프로세싱 장치의 공유 메모리(2000)는 런 타임 중에 연산 작업에 따라서 최적의 L0 메모리 및 글로벌 메모리의 비율을 설정할 수 있고, 연산의 효율성 및 속도를 향상시킬 수 있다.
도 22는 도 20의 A부분을 확대한 블록도이다.
도 20 및 도 22를 참조하면, 공유 메모리(2000)는 제1 L0 메모리 컨트롤러(122_1a), 제2 L0 메모리 컨트롤러(122_1b), 제5 L0 메모리 컨트롤러(122_1e), 제6 L0 메모리 컨트롤러(122_1f), 제1 내지 제8 메모리 유닛(2100a~2100h) 및 글로벌 컨트롤러(2200)를 포함할 수 있다. 도시되지 않은 다른 L0 메모리 컨트롤러도 본 실시예에 포함될 수 있으나 편의상 설명을 생략한다.
제1 L0 메모리 컨트롤러(122_1a)는 제1 L0 메모리(120a)를 제어할 수 있다. 또한, 제1 L0 메모리 컨트롤러(122_1a)는 제1 메모리 유닛(2100a)을 제어할 수 있다. 구체적으로, 제1 메모리 유닛(2100a)이 논리적인 L0 메모리 형식으로 구현될 때, 제1 L0 메모리 컨트롤러(122_1a)에 의한 제어가 제1 메모리 유닛(2100a)에 수행될 수 있다.
제2 L0 메모리 컨트롤러(122_1b)는 제2 L0 메모리(120b)를 제어할 수 있다. 또한, 제2 L0 메모리 컨트롤러(122_1b)는 제2 메모리 유닛(2100b)을 제어할 수 있다. 즉, 제2 메모리 유닛(2100b)이 논리적인 L0 메모리 형식으로 구현될 때, 제1 L0 메모리 컨트롤러(122_1a)에 의한 제어가 제2 메모리 유닛(2100b)에 수행될 수 있다.
제5 L0 메모리 컨트롤러(122_1e)는 제5 L0 메모리(120e)를 제어할 수 있다. 또한, 제5 L0 메모리 컨트롤러(122_1e)는 제5 메모리 유닛(2100e)을 제어할 수 있다. 즉, 제5 메모리 유닛(2100e)이 논리적인 L0 메모리 형식으로 구현될 때, 제5 L0 메모리 컨트롤러(122_1e)에 의한 제어가 제5 메모리 유닛(2100e)에 수행될 수 있다.
제6 L0 메모리 컨트롤러(122_1f)는 제6 L0 메모리(120f)를 제어할 수 있다. 또한, 제6 L0 메모리 컨트롤러(122_1f)는 제6 메모리 유닛(2100f)을 제어할 수 있다. 즉, 제6 메모리 유닛(2100f)이 논리적인 L0 메모리 형식으로 구현될 때, 제6 L0 메모리 컨트롤러(122_1f)에 의한 제어가 제6 메모리 유닛(2100f)에 수행될 수 있다.
글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 모두 제어할 수 있다. 구체적으로, 글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)이 각각 논리적으로 글로벌 메모리 형식으로 동작할 때(즉, 논리적으로 L0 메모리 형식으로 동작하지 않을 때), 제1 메모리 유닛(2100a) 내지 제8 메모리 유닛(2100h)을 제어할 수 있다.
즉, 제1 내지 제8 메모리 유닛(2100a~2100h)은 논리적으로 어떤 형식의 메모리로 구현되느냐에 따라서 제1 내지 제8 L0 메모리 컨트롤러(122_1a~122_1h)에 의해 각각 제어되거나 글로벌 컨트롤러(2200)에 의해서 제어될 수 있다.
제1, 제2, 제5 및 제6 L0 메모리 컨트롤러(122_1a, 122_1b, 122_1e, 122_1f)를 포함하는 L0 메모리 컨트롤러가 각각 제1 내지 제8 메모리 유닛(2100a~2100h)을 제어하는 경우, 제1 내지 제8 L0 메모리 컨트롤러(122_1a~141h)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 제1 내지 제8 L0 메모리(120a~120h)와 동일하게 제어하므로, 제1 내지 제8 프로세싱 유닛(160a~160h)의 전용 메모리로 제어할 수 있다. 이에 따라서, 제1 내지 제8 메모리 유닛(2100a~2100h)은 제1 내지 제8 프로세싱 유닛(160a~160h)의 클럭 주파수와 대응하는 클럭 주파수로 동작할 수 있다.
제1 L0 메모리 컨트롤러(122_1a), 제2 L0 메모리 컨트롤러(122_1b), 제5 L0 메모리 컨트롤러(122_1e) 및 제6 L0 메모리 컨트롤러(122_1f)를 포함하는 L0 메모리 컨트롤러는 각각 도 7의 LSU(110)을 포함할 수 있다.
글로벌 컨트롤러(2200)가 제1 내지 제8 메모리 유닛(2100a~2100h) 중 적어도 하나를 각각 제어하는 경우, 글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 각각 제1 내지 제8 프로세싱 유닛(160a~160h)의 글로벌 메모리로 제어할 수 있다. 이에 따라서, 제1 내지 제8 메모리 유닛(2100a~2100h) 중 적어도 하나는 각각 제1 내지 제8 프로세싱 유닛(160a~160h)의 클럭 주파수와는 무관한 클럭 주파수로 동작할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
글로벌 컨트롤러(2200)는 제1 내지 제8 메모리 유닛(2100a~2100h)을 도 3의 글로벌 인터커넥션(6000)과 연결할 수 있다. 제1 내지 제8 메모리 유닛(2100a~2100h)은 글로벌 컨트롤러(2200)에 의해서 도 1의 오프 칩 메모리(30)와 데이터를 교환하거나, 제1 내지 제8 L0 메모리(120a~120h) 와 각각 데이터를 교환할 수 있다.
제1 내지 제8 메모리 유닛(2100a~2100h)은 각각 적어도 하나의 메모리 뱅크를 포함할 수 있다. 제1 메모리 유닛(2100a)은 적어도 하나의 제1 메모리 뱅크(2110a)를 포함할 수 있다. 제1 메모리 뱅크(2110a)는 제1 메모리 유닛(2100a)을 특정한 크기로 나눈 영역일 수 있다. 각각의 제1 메모리 뱅크(2110a)는 모두 동일한 크기의 메모리 소자일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 도 15에서는 4개의 메모리 뱅크가 하나의 메모리 유닛에 포함되는 것으로 도시되었다.
유사하게 제2, 제5 및 제6 메모리 유닛(2100b, 2100e, 2100f)는 각각 적어도 하나의 제2, 제5 및 제6 메모리 뱅크(2110b, 2110e, 2110f)를 포함할 수 있다.
이하 제1 메모리 뱅크(2110a) 및 제5 메모리 뱅크(2110e)를 기준으로 설명하고, 이는 제2 및 제6 메모리 뱅크(2110b, 2110f)를 포함한 다른 메모리 뱅크와 동일할 수 있다.
제1 메모리 뱅크(2110a)는 각각 논리적으로 L0 메모리 형식으로 동작하거나 논리적으로 글로벌 메모리 형식으로 동작할 수 있다. 이때, 제1 메모리 뱅크(2110a)는 제1 메모리 유닛(2100a) 내의 다른 메모리 뱅크와 독립적으로 동작할 수도 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
각 메모리 뱅크별로 독립적으로 동작하는 경우, 제1 메모리 유닛(2100a)은 제1 L0 메모리(120a)와 동일한 방식으로 동작하는 제1 영역과, 제1 L0 메모리(120a)와 다른 방식으로 동작하는 제2 영역을 포함할 수 있다. 이때, 제1 영역과 제2 영역이 반드시 병존하는 것은 아니고 어느 하나의 영역이 전체 제1 메모리 유닛(2100a)의 전체를 차지할 수도 있다.
마찬가지로, 제2 메모리 유닛(2100b)은 제2 L0 메모리(120b)와 동일한 방식으로 동작하는 제3 영역과, 제2 L0 메모리(120b)와 다른 방식으로 동작하는 제4 영역을 포함할 수 있다. 이때, 제3 영역과 제4 영역이 반드시 병존하는 것은 아니고 어느 하나의 영역이 전체 제1 메모리 유닛(2100a)의 전체를 차지할 수도 있다.
이때, 제1 영역과 제2 영역의 비율은 제3 영역과 제4 영역의 비율과 상이할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 따라서, 제1 영역과 제2 영역의 비율은 제3 영역과 제4 영역의 비율과 동일할 수도 있다. 즉, 각 메모리 유닛에서의 메모리 구성 비율을 얼마든지 달라질 수 있다.
일반적으로 기존의 시스템 온 칩의 경우에는 고속의 L0 메모리를 제외한 온 칩 메모리를 고밀도 저전력 SRAM으로 구성하는 경우가 많았다. 이는 필요한 용량 대비 칩의 면적과 사용 전력에서 SRAM이 높은 효율을 가지기 때문이다. 그러나, 기존의 온 칩 메모리는 미리 결정된 L0 메모리의 용량보다 더 많은 데이터가 빠르게 필요한 작업의 경우에는 처리 속도가 크게 느려질 수밖에 없었고, 글로벌 메모리의 필요가 크지 않은 경우에도 남아있는 글로벌 메모리를 활용할 방안이 전혀 없어 비효율이 발생하였다.
이에 반해서, 본 발명의 몇몇 실시예에 따른 공유 메모리(2000)는 경우에 따라서 각각 2개의 컨트롤러 중 어느 하나에 의해서 선택적으로 제어될 수 있다. 이때, 공유 메모리(2000)가 전체적으로 2개의 컨트롤러 중 정해진 어느 하나에 의해서만 제어되는 것은 아니고, 메모리 유닛 단위 또는 메모리 뱅크 단위로 독립적으로 제어될 수 있다.
이를 통해서, 본 실시예에 따른 공유 메모리(2000)는 연산 작업에 따른 최적의 메모리 구성 비율을 런 타임 중에 획득하여 더 빠르고 효율적인 연산작업을 수행할 수 있다. 인공지능에 특화된 프로세싱 유닛의 경우 특정 어플리케이션 단위로 L0 메모리와 글로벌 메모리의 필요한 크기가 달라질 수 있다. 나아가, 동일한 어플리케이션이라도 딥러닝 네트워크를 사용하는 경우 각 층(layer) 별로 L0 메모리와 글로벌 메모리의 필요한 크기가 달라질 수 있다. 본 실시예에 따른 공유 메모리(2000)는 각 층에 따른 연산 단계의 변화에도 메모리의 구성 비율이 런 타임 중에 변화될 수 있어 빠르고 효율적인 딥러닝 작업이 가능할 수 있다.
도 23은 도 22의 제1 메모리 뱅크를 세부적으로 설명하기 위한 도면이다. 도 23은 제1 메모리 뱅크(2110a)에 대해서 도시하였지만, 다른 메모리 뱅크도 제1 메모리 뱅크(2110a)와 동일한 구조일 수 있다.
도 23을 참조하면, 제1 메모리 뱅크(2110a)는 셀 어레이(Ca), 뱅크 컨트롤러(Bc), 제1 경로 유닛(P1) 및 제2 경로 유닛(P2)을 포함할 수 있다.
셀 어레이(Ca)는 내부에 복수의 메모리 소자(Cell)를 포함할 수 있다. 셀 어레이(Ca)는 복수의 메모리 소자가 격자 구조로 정렬되어 배치될 수 있다. 셀 어레이(Ca)는 예를 들어, SRAM(Static Random Access Memory) 셀 어레이일 수 있다.
뱅크 컨트롤러(Bc)는 셀 어레이(Ca)를 제어할 수 있다. 뱅크 컨트롤러(Bc)는 셀 어레이(Ca)가 L0 메모리 형식으로 동작할지, 아니면 글로벌 메모리 형식으로 동작할 지를 결정하고 그에 따라 셀 어레이(Ca)를 제어할 수 있다.
구체적으로, 뱅크 컨트롤러(Bc)는 런 타임 중에 제1 경로 유닛(P1) 방향으로 데이터를 송수신할지, 제2 경로 유닛(P2) 방향으로 데이터를 송수신할지를 결정할 수 있다. 뱅크 컨트롤러(Bc)는 경로 컨트롤 신호(Spc)에 따라 데이터의 송수신 방향을 결정할 수 있다.
경로 컨트롤 신호(Spc)는 미리 설계된 장치 드라이버나 컴파일러에 의해서 생성될 수 있다. 경로 컨트롤 신호(Spc)는 연산 작업의 특성에 따라서 생성될 수 있다. 또는, 경로 컨트롤 신호(Spc)는 사용자로부터 수신된 입력에 의해서 생성될 수 있다. 즉, 사용자가 가장 최적의 메모리 구성 비율을 선택하기 위해서 경로 컨트롤 신호(Spc)에 대한 입력을 직접 인가할 수 있다.
뱅크 컨트롤러(Bc)는 경로 컨트롤 신호(Spc)를 통해서 셀 어레이(Ca)에 저장된 데이터들의 송수신되는 경로를 결정할 수 있다. 뱅크 컨트롤러(Bc)가 데이터들이 송수신되는 경로를 결정하는 것에 따라 데이터들의 교환 인터페이스가 달라질 수 있다. 즉, 뱅크 컨트롤러(Bc)가 제1 경로 유닛(P1)과 데이터를 교환하는 경우 제1 인터페이스를 이용할 수 있고, 제2 경로 유닛(P2)과 데이터를 교환하는 경우 제2 인터페이스를 이용할 수 있다. 이때, 제1 인터페이스와 제2 인터페이스는 서로 다를 수 있다.
또한, 데이터가 저장되는 어드레스 체계도 달라질 수 있다. 즉, 특정 인터페이스를 선택하면 그에 대응하는 어드레스 체계로 리드 및 라이트 동작이 수행될 수 있다.
뱅크 컨트롤러(Bc)는 특정 클럭 주파수로 동작할 수 있다. 예를 들어, 셀 어레이(Ca)가 SRAM 셀 어레이인 경우에는 일반적인 SRAM의 동작 클럭 주파수로 뱅크 컨트롤러(Bc)가 동작할 수 있다.
제1 경로 유닛(P1)은 뱅크 컨트롤러(Bc)와 연결될 수 있다. 제1 경로 유닛(P1)은 셀 어레이(Ca)의 데이터를 제1 프로세싱 유닛(100a)과 직접 교환할 수 있다. 이때, “직접”이란 글로벌 인터커넥션(6000)을 거치지 않고 서로 교환됨을 의미할 수 있다. 즉, 제1 프로세싱 유닛(100a)은 제1 L0 메모리(120a)와 직접 데이터를 교환할 수 있고, 제1 프로세싱 유닛(100a)은 공유 메모리(2000)가 논리적으로 L0 메모리 형식으로 구현되었을 때 제1 경로 유닛(P1)을 통해서 데이터를 교환할 수 있다. 제1 경로 유닛(P1)은 도 23의 제1 L0 메모리 컨트롤러(122_1a) 및 제2 L0 메모리 컨트롤러(122_1b)를 포함한 L0 메모리 컨트롤러를 포함할 수 있다.
제1 경로 유닛(P1)은 멀티 사이클 싱크 패스(Multi-Cycle Sync-Path)를 구성할 수 있다. 즉, 제1 경로 유닛(P1)의 동작 클럭 주파수는 제1 프로세싱 유닛(100a)의 동작 클럭 주파수와 동일할 수 있다. 제1 L0 메모리(120a)는 제1 프로세싱 유닛(100a)의 동작과 같은 속도로 빠르게 데이터를 교환하기 위해서 제1 프로세싱 유닛(100a)의 동작 클럭 주파수와 동일한 클럭 주파수로 빠르게 데이터를 교환할 수 있다. 제1 경로 유닛(P1)도 동일하게 제1 프로세싱 유닛(100a)의 동작 클럭 주파수와 동일한 클럭 주파수로 동작할 수 있다.
이때, 제1 경로 유닛(P1)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수의 배수(倍數)일 수 있다. 이 경우, 뱅크 컨트롤러(Bc)와 제1 경로 유닛(P1) 사이에 클럭의 동기화를 위한 CDC(Clock Domain Crossing) 작업이 따로 필요하지 않고, 이에 따라서 데이터 전송의 지연(delay)이 발생하지 않을 수 있다. 이에 따라서, 더 빠르고 효율적인 데이터 교환이 가능할 수 있다.
도 23에서는 예시적으로, 제1 경로 유닛(P1)의 동작 클럭 주파수는 1.5GHz일 수 있다. 이는 뱅크 컨트롤러(Bc)의 750MHz의 2배의 주파수일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니고 뱅크 컨트롤러(Bc)의 클럭 주파수의 정수배로 제1 경로 유닛(P1)이 동작하는 경우라면 얼마든지 가능할 수 있다.
제2 경로 유닛(P2)은 뱅크 컨트롤러(Bc)와 연결될 수 있다. 제2 경로 유닛(P2)은 셀 어레이(Ca)의 데이터를 제1 프로세싱 유닛(100a)과 직접 교환하지 않고, 글로벌 인터커넥션(6000)를 통해서 교환할 수 있다. 즉, 제1 프로세싱 유닛(100a)은 글로벌 인터커넥션(6000) 및 제2 경로 유닛(P2)을 통해서 셀 어레이(Ca)와 데이터를 교환할 수 있다. 이때, 셀 어레이(Ca)는 단순히 제1 프로세싱 유닛(100a)뿐만 아니라 다른 뉴럴 코어와도 데이터를 교환할 수 있다.
즉, 제2 경로 유닛(P2)은 제1 메모리 뱅크(2110a)가 논리적으로 글로벌 메모리 형식으로 구현되었을 때 셀 어레이(Ca)와 모든 뉴럴 코어와의 데이터 교환 경로일 수 있다. 제2 경로 유닛(P2)은 도 22의 글로벌 컨트롤러(2200)를 포함할 수 있다.
제2 경로 유닛(P2)은 어싱크 패스(Async-Path)를 구성할 수 있다. 제2 경로 유닛(P2)의 동작 클럭 주파수는 글로벌 인터커넥션(6000)의 동작 클럭 주파수와 동일할 수 있다. 제2 경로 유닛(P2)도 동일하게 글로벌 인터커넥션(6000)의 동작 클럭 주파수와 동일한 클럭 주파수로 동작할 수 있다.
이때, 제2 경로 유닛(P2)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수와 서로 동기화되지 않을 수 있다. 이 경우, 뱅크 컨트롤러(Bc)와 제2 경로 유닛(P2) 사이에 클럭의 동기화를 위한 CDC(Clock Domain Crossing) 작업이 필요할 수 있다. 뱅크 컨트롤러(Bc)의 동작 클럭 주파수와 제2 경로 유닛(P2)의 동작 클럭 주파수를 서로 동기화 시키지 않는 경우에는 클럭 도메인의 설계의 자유도가 높아질 수 있다. 따라서, 하드웨어 설계의 난이도가 낮아져 더욱 용이하게 하드웨어 동작을 도출할 수 있다.
뱅크 컨트롤러(Bc)는 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우와 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우에 서로 다른 어드레스 체계를 이용할 수 있다. 즉, 뱅크 컨트롤러(Bc)는 제1 경로 유닛(P1)을 통해서는 제1 어드레스 체계를 이용하고, 제2 경로 유닛(P2)을 통해서는 제2 어드레스 체계를 이용할 수 있다. 이때, 제1 어드레스 체계와 제2 어드레스 체계는 서로 다를 수 있다.
뱅크 컨트롤러(Bc)는 반드시 메모리 뱅크별로 존재할 필요는 없다. 즉, 뱅크 컨트롤러(Bc)는 스케쥴링을 위한 부분이 아니라 신호를 전달하는 역할을 하므로, 2개의 포트를 가지는 각각의 메모리 뱅크에 필수적인 부분은 아니다. 따라서, 하나의 뱅크 컨트롤러(Bc)가 여러 메모리 뱅크를 제어할 수 있다. 여러 메모리 뱅크는 뱅크 컨트롤러(Bc)에 의해 제어되더라도 독립적으로 동작할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
물론, 뱅크 컨트롤러(Bc)는 각 메모리 뱅크별로 존재할 수도 있다. 이 경우, 뱅크 컨트롤러(Bc)가 각각의 메모리 뱅크를 개별적으로 제어할 수 있다.
도 22 및 도 23을 참조하면, 제1 메모리 유닛(210a)이 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우 제1 어드레스 체계를 사용하고, 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우 제2 어드레스 체계를 사용할 수 있다. 유사하게, 제2 메모리 유닛(210b)이 제1 경로 유닛(P1)을 통해서 데이터를 교환하는 경우 제3 어드레스 체계를 사용하고, 제2 경로 유닛(P2)을 통해서 데이터를 교환하는 경우 제2 어드레스 체계를 사용할 수 있다. 이때, 제1 어드레스 체계와 제3 어드레스 체계는 서로 동일할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 어드레스 체계와 제3 어드레스 체계는 각각 제1 프로세싱 유닛(100a) 및 제2 프로세싱 유닛(100b)에 각각 전용으로 사용될 수 있다. 제2 어드레스 체계는 제1 프로세싱 유닛(100a) 및 제2 프로세싱 유닛(100b)에 공용으로 적용될 수 있다.
도 23에서는 예시적으로, 제2 경로 유닛(P2)의 동작 클럭 주파수는 1GHz로 동작할 수 있다. 이는 뱅크 컨트롤러(Bc)의 750MHz의 동작 클럭 주파수와 동기화 되지 않은 주파수일 수 있다. 즉, 제2 경로 유닛(P2)의 동작 클럭 주파수는 뱅크 컨트롤러(Bc)의 동작 클럭 주파수에 전혀 종속되지 않고 자유롭게 설정될 수 있다.
일반적인 글로벌 메모리는 느린 SRAM(예를 들어, 750MHz)과 그보다 빠른 글로벌 인터커넥션(예를 들어, 1GHz)를 이용하여 CDC 작업에 따른 지연이 발생할 수밖에 없었다. 이에 반해서, 본 발명의 몇몇 실시예들에 따른 공유 메모리(2000)는 제2 경로 유닛(P2) 외에도 제1 경로 유닛(P1)을 이용할 여지가 있어 CDC 작업에 따른 지연을 회피할 수 있다.
또한, 일반적인 글로벌 메모리는 복수의 뉴럴 코어가 하나의 글로벌 인터커넥션(6000)를 이용하므로 데이터 전송량이 동시에 발생하였을 때 전체적인 처리 속도의 저하가 쉽게 발생할 수 있다. 이에 반해서, 본 발명의 몇몇 실시예들에 따른 공유 메모리(2000)는 제2 경로 유닛(P2) 외에도 제1 경로 유닛(P1)을 이용할 여지가 있어 글로벌 컨트롤러(2200)에 몰리는 데이터 처리량을 적절하게 분산하는 효과도 얻을 수 있다.
도 24는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 소프트웨어 계층 구조를 설명하기 위한 블록도이다.
도 24를 참조하면, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 소프트웨어 계층 구조는 DL 프레임워크(10000), 컴파일러 스택(20000) 및 백엔드 모듈(30000)을 포함할 수 있다.
DL 프레임워크(10000)는 사용자가 사용하는 딥러닝 모델 네트워크에 대한 프레임워크를 의미할 수 있다. 예를 들어, 텐서플로우나 파이토치와 같은 프로그램을 이용하여 학습이 완료된 뉴럴 네트워크가 생성될 수 있다.
컴파일러 스택(20000)은 어댑테이션 레이어(21000), 컴퓨트 라이브러리(22000), 프론트엔드 컴파일러(23000), 백엔드 컴파일러(24000) 및 런타임 드라이버(25000)를 포함할 수 있다.
어댑테이션 레이어(21000)는 DL 프레임워크(10000)에 접하는 레이어일 수 있다. 어댑테이션 레이어(21000)는 DL 프레임워크(10000)에서 생성된 유저의 신경망 모델을 양자화시키고 그래프 수정을 할 수 있다. 또한, 어댑테이션 레이어(21000)는 모델의 타입을 필요한 타입으로 변환시킬 수 있다.
프론트엔드 컴파일러(23000)는 어댑테이션 레이어(21000)에서 전달받은 다양한 신경망 모델 및 그래프를 일정한 중간 표현(intermediate representation, IR)으로 변환해줄 수 있다. 변환된 IR은 추후 백엔드 컴파일러(24000)에서 다루기 쉬운 미리 설정된 표현일 수 있다.
이러한, 프론트엔드 컴파일러(23000)의 IR은 그래프 차원에서 미리 할 수 있는 최적화가 수행될 수 있다. 또한, 프론트엔드 컴파일러(23000)는 하드웨어에 최적화된 레이아웃으로 변환시키는 작업을 통해서 최종적으로 IR을 생성할 수 있다.
벡엔드 컴파일러(24000)는 프론트엔드 컴파일러(23000)에서 변환된 IR을 최적화하고 바이너리 파일로 변환하여 런타임 드라이버가 사용할 수 있게 한다. 백엔드 컴파일러(24000)는 하드웨어의 세부 사항에 맞는 스케일로 잡(job)을 분할하여 최적화된 코드를 생성할 수 있다.
컴퓨트 라이브러리(22000)는 여러가지 오퍼레이션 중에 하드웨어에 적합한 형태로 설계된 템플릿 오퍼레이션을 저장할 수 있다. 컴퓨트 라이브러리(22000)는 하드웨어가 필요한 여러 템플릿 오퍼레이션을 벡엔드 컴파일러(24000)에 제공하여 최적화된 코드가 생성될 수 있게 한다.
런타임 드라이버(25000)는 구동 중에 계속해서 모니터링을 수행하여 본 발명의 몇몇 실시예들에 따른 뉴럴 네트워크 장치의 구동을 수행할 수 있다. 구체적으로, 뉴럴 네트워크 장치의 인터페이스의 실행을 담당할 수 있다.
백엔드 모듈(30000)는 ASIC(Application Specific Integrated Circuit)(31000), FPGA(Field programmable gate array)(32000) 및 C-model(33000)을 포함할 수 있다. ASIC(31000)은 미리 결정된 설계 방식에 따라 결정되는 하드웨어 칩을 의미할 수 있다. FPGA(32000)는 프로그래밍이 가능한 하드웨어 칩일 수 있다. C-model(33000)은 소프트웨어 상에 하드웨어를 모사하여 구현한 모델을 의미할 수 있다.
백엔드 모듈(30000)은 컴파일러 스택(20000)을 통해서 생성된 바이너리 코드를 이용하여 다양한 작업을 수행하고 결과를 도출할 수 있다.
도 25는 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치가 수행하는 딥 러닝 연산을 설명하기 위한 개념도이다.
도 25를 참조하면, 인공신경망 모델(40000)은, 기계학습 모델의 일 예로서, 기계학습(Machine Learning) 기술과 인지과학에서, 생물학적 신경망의 구조에 기초하여 구현된 통계학적 학습 알고리즘 또는 그 알고리즘을 실행하는 구조이다.
인공신경망 모델(40000)은, 생물학적 신경망에서와 같이 시냅스의 결합으로 네트워크를 형성한 인공 뉴런인 노드(Node)들이 시냅스의 웨이트를 반복적으로 조정하여, 특정 입력에 대응한 올바른 출력과 추론된 출력 사이의 오차가 감소되도록 학습함으로써, 문제 해결 능력을 가지는 기계학습 모델을 나타낼 수 있다. 예를 들어, 인공신경망 모델(40000)은 기계 학습, 딥러닝 등의 인공지능 학습법에 사용되는 임의의 확률 모델, 뉴럴 네트워크 모델 등을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치는 이러한 인공신경망 모델(40000)의 형태를 구현하여 연산을 수행할 수 있다. 예를 들어, 인공신경망 모델(40000)은 입력 영상을 수신하고, 입력 영상에 포함된 대상의 적어도 일부에 대한 정보를 출력할 수 있다.
인공신경망 모델(40000)은 다층의 노드들과 이들 사이의 연결로 구성된 다층 퍼셉트론(MLP: multilayer perceptron)으로 구현된다. 본 실시예에 따른 인공신경망 모델(40000)은 MLP를 포함하는 다양한 인공신경망 모델 구조들 중의 하나를 이용하여 구현될 수 있다. 도 25에 도시된 바와 같이, 인공신경망 모델(40000)은, 외부로부터 입력 신호 또는 데이터(40100)를 수신하는 입력층(41000), 입력 데이터에 대응한 출력 신호 또는 데이터(40200)를 출력하는 출력층(44000), 입력층(41000)과 출력층(44000) 사이에 위치하며 입력층(41000)으로부터 신호를 받아 특성을 추출하여 출력층(44000)으로 전달하는 n개(여기서, n은 양의 정수)의 은닉층(42000 내지 43000)으로 구성된다. 여기서, 출력층(44000)은 은닉층(42000 내지 43000)으로부터 신호를 받아 외부로 출력한다.
인공신경망 모델(40000)의 학습 방법에는, 교사 신호(정답)의 입력에 의해서 문제의 해결에 최적화되도록 학습하는 지도 학습(Supervised Learning) 방법과, 교사 신호를 필요로 하지 않는 비지도 학습(Unsupervised Learning) 방법이 있다.
뉴럴 프로세싱 장치는 인공신경망 모델(40000)을 학습시키기 위한 학습 데이터를 시뮬레이션을 통해 직접 생성할 수 있다. 이와 같이, 인공신경망 모델(40000)의 입력층(41000)과 출력층(44000)에 복수의 입력변수와 대응되는 복수의 출력변수가 각각 매칭되고, 입력층(41000), 은닉층(42000 내지 43000) 및 출력층(44000)에 포함된 노드들 사이의 시냅스 값이 조정됨으로써, 특정 입력에 대응한 올바른 출력이 추출될 수 있도록 학습될 수 있다. 이러한 학습 과정을 통해, 인공신경망 모델(40000)의 입력변수에 숨겨져 있는 특성을 파악할 수 있고, 입력변수에 기초하여 계산된 출력변수와 목표 출력 간의 오차가 줄어들도록 인공신경망 모델(40000)의 노드들 사이의 시냅스 값(또는 웨이트)을 조정할 수 있다.
도 26은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 뉴럴 네트워크의 학습 및 추론 동작을 설명하기 위한 개념도이다.
도 26을 참조하면, 학습 과정(Training Phase)에서는 다수의 학습 자료(TD)들이 인공신경망 모델(NN)로 포워딩되고, 다시 백워딩되는 과정을 거칠 수 있다. 이를 통해서 인공신경망 모델(NN)의 각 노드의 웨이트와 바이어스들이 조율되고 이를 통해서 점점 더욱 정확한 결과를 도출할 수 있게 학습이 수행될 수 있다. 이렇게 학습 과정(Training Phase)을 통해서 인공신경망 모델(NN)은 학습된 신경망 모델(NN_T)로 변환될 수 있다.
추론 과정(Inference Phase)에서는 새로운 데이터(ND)가 다시 학습된 신경망 모델(NN_T)로 입력될 수 있다. 학습된 신경망 모델(NN_T)은 새로운 데이터(ND)를 입력으로 하여 이미 학습된 웨이트와 바이어스를 통해서 결과 데이터(RD)를 도출할 수 있다. 이러한 결과 데이터(RD)는 학습 과정(Training Phase)에서 어떤 학습 자료(TD)로 학습하였는지와, 얼마나 많은 학습 자료(TD)를 이용하였는지가 중요할 수 있다.
본 실시예는 일반적인 로드 동작을 수행하는 로컬 메모리 로드 유닛(111a)에 간단한 로직을 부여하여 딥러닝 작업에서 빈번하게 사용되는 연산을 통해 데이터를 가공할 수 있다. 이를 통해서, 연산 작업의 효율을 향상시키고, 언팩 동작을 통해서 데이터의 저장 효율도 크게 높일 수 있다. 나아가, 프로세싱 유닛의 연산 효율도 언팩 동작을 통해서 향상될 수 있다.
이하, 도 13a, 도 14, 도 17 및 도 27 내지 도 29를 참조하여, 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 데이터 로드 방법을 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나, 간략히 한다.
도 27은 본 발명의 몇몇 실시예들에 따른 뉴럴 프로세싱 장치의 데이터 로드 방법을 설명하기 위한 순서도이고, 도 28은 도 27의 머지 연산을 수행하는 단계를 세부적으로 설명하기 위한 순서도이다. 도 29는 도 27의 셔플 연산을 수행하는 단계를 세부적으로 설명하기 위한 순서도이다.
도 27을 참조하면, 레이아웃 트랜스폼 인스트럭션을 수신한다(S100).
구체적으로, 도 13a를 참조하면, 타겟 결정 모듈(Tdm)은 인스트럭션을 수신할 수 있다. 이때, 인스트럭션은 레이아웃 트랜스폼 인스트럭션일 수도 있다. 레이아웃 트랜스폼 인스트럭션은 머지 연산 또는 셔플 연산을 지시할 수 있다.
다시, 도 27을 참조하면, 입력 데이터를 텐서 레지스터 파일에 저장한다(S200).
구체적으로, 도 13a를 참조하면, 텐서 레지스터 파일(Trf)은 레이아웃 트랜스폼 인스트럭션에 의해서 타겟 결정 모듈(Tdm)로부터 입력 데이터를 수신할 수 있다. 텐서 레지스터 파일(Trf)은 입력 데이터를 수신하여 잠시 저장할 수 있다.
다시, 도 27을 참조하면, 머지 연산을 수행한다(S300).
세부적으로, 도 28을 참조하면, 제1 및 제2 소스에서 각각 제1 및 제2 입력 데이터를 수신한다(S310).
구체적으로, 도 13a 및 도 14를 참조하면, 트랜스포메이션 로직(TL)이 머지 연산을 수행할 때, 입력 데이터는 제1 입력 데이터(Ds1) 및 제2 입력 데이터(Ds2)를 포함할 수 있다. 즉, 트랜스포메이션 로직(TL)은 2개의 입력 데이터를 통해서 머지 연산을 수행할 수 있다. 제1 입력 데이터(Ds1)는 제1 소스(Src0)로 입력되고, 제2 입력 데이터(Ds2)는 제2 소스(Src1)로 입력될 수 있다.
다시, 도 28을 참조하면, 제1 입력 데이터의 일부와 제2 입력 데이터의 일부를 서로 교환하여 제1 및 제2 변형 데이터를 생성한다(S320).
구체적으로, 도 13a 및 도 14를 참조하면, 트랜스포메이션 로직(TL)은 제1_2 그래뉼(Dg12)과 제2_1 그래뉼(Dg21)의 위치를 서로 교환하여 제1 변형 데이터(Ds1t) 및 제2 변형 데이터(Ds2t)를 생성할 수 있다. 이에 따라서, 제1 변형 데이터(Ds1t)는 제1_1 그래뉼(Dg11) 및 제2_1 그래뉼(Dg21)을 포함할 수 있다. 제2 변형 데이터(Ds2t)는 제1_2 그래뉼(Dg12) 및 제2_2 그래뉼(Dg22)을 포함할 수 있다.
다시, 도 27을 참조하면, 셔플 연산을 수행한다(S400). S300 및 S400 단계는 서로 택일적으로 수행될 수 있다.
세부적으로, 도 29를 참조하면, 입력 데이터를 수신한다(S410).
구체적으로, 도 13a 및 도 17을 참조하면, 트랜스포메이션 로직(TL)이 셔플 연산을 수행할 때, 입력 데이터는 제1 셔플 입력 데이터(sDs1) 즉, 1개의 입력 데이터만을 포함할 수 있다. 즉, 트랜스포메이션 로직(TL)은 1개의 입력 데이터를 통해서 셔플 연산을 수행할 수 있다. 제1 셔플 입력 데이터(sDs1)는 제1 소스(Src0)로 입력될 수 있다.
다시, 도 29를 참조하면, 입력 데이터의 순서를 변경하여 변형 데이터를 생성한다(S420).
구체적으로, 도 13a 및 도 17을 참조하면, 트랜스포메이션 로직(TL)은 데이터 그래뉼들의 순서를 교환할 수 있다. 이때, 트랜스포메이션 로직(TL)은 제1 셔플 입력 데이터(sDs1)의 전체 크기의 절반이 되는 지점을 기준으로 앞부분과 뒷부분을 나누고, 앞부분 및 뒷부분의 그래뉼을 순차적으로 섞어 제1 셔플 변형 데이터(sDs1t)를 생성할 수 있다. 즉, 앞부분의 1번째 데이터 그래뉼, 뒷부분의 1번째 그래뉼, 앞부분의 2번째 그래뉼 및 뒷부분의 2번째 그래뉼이 제1 셔플 변형 데이터(sDs1t)의 앞에서 순차적으로 4개의 그래뉼이 될 수 있다. 제1 셔플 변형 데이터(sDs1t)의 뒷부분도 같은 방식으로 배치될 수 있다.
다시, 도 29를 참조하면, 아웃풋 FIFO에 변형 데이터를 저장한다(S500).
구체적으로, 도 13a를 참조하면, 텐서 레지스터 파일(Trf)은 트랜스포메이션 로직(TL)으로부터 변형 데이터를 수신할 수 있다. 텐서 레지스터 파일(Trf)은 수신한 변형 데이터를 잠시 저장할 수 있다. 텐서 레지스터 파일(Trf)은 변형 데이터를 아웃풋 FIFO(OF)로 전송할 수 있다. 아웃풋 FIFO(OF)는 레이아웃 트랜스폼 인스트럭션이 타겟 결정 모듈(Tdm)로 수신되면 텐서 레지스터 파일(Trf)을 통해서 변형 데이터를 수신하고 저장할 수 있다.
다시, 도 29를 참조하면, 변형 데이터를 프로세싱 유닛으로 전달한다(S600).
구체적으로, 도 13a를 참조하면, 아웃풋 FIFO(OF)는 프로세싱 유닛(160)으로 변형 데이터를 보낼 수 있다. 이때, 아웃풋 FIFO(OF)는 변형 데이터를 일정한 크기의 데이터 그래뉼로 타일링하여 동시에 프로세싱 유닛(160)으로 전송할 수 있다. 이때, 아웃풋 FIFO(OF)는 복수의 FIFO를 포함하고 FIFO의 개수는 텐서 레지스터 파일(Trf)의 엔트리 개수와 동일할 수 있다. 아웃풋 FIFO(OF)의 각각의 FIFO는 변형 데이터가 일정한 크기의 그래뉼로 타일링되어 저장되고, 각각 동시에 프로세싱 유닛(160)으로 전송될 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 연산을 수행하는 프로세싱 유닛;
    입력 데이터를 저장하는 L0 메모리; 및
    상기 프로세싱 유닛 및 상기 L0 메모리 사이에서 데이터의 로드 작업 및 스토어 작업을 수행하는 LSU(Load/Store Unit)을 포함하고,
    상기 LSU는 상기 L0 메모리의 입력 데이터를 상기 프로세싱 유닛으로 전송하는 로컬 메모리 로드 유닛을 포함하고,
    상기 로컬 메모리 로드 유닛은,
    상기 입력 데이터를 상기 L0 메모리 내에서 식별하고 가져오는 타겟 결정 모듈과,
    상기 입력 데이터를 변형하여 변형 데이터를 생성하는 트랜스포메이션 로직과,
    상기 변형 데이터를 수신하고, 수신된 순서대로 상기 프로세싱 유닛으로 전송하는 아웃풋 FIFO를 포함하는,
    뉴럴 코어.
  2. 제1 항에 있어서,
    상기 로컬 메모리 로드 유닛은, 상기 타겟 결정 모듈로부터 상기 입력 데이터를 수신하고, 상기 입력 데이터를 상기 트랜스포메이션 로직에게 제공하고, 상기 변형 데이터를 상기 트랜스포메이션 로직으로부터 수신하는 텐서 레지스터 파일을 더 포함하는,
    뉴럴 코어.
  3. 제2 항에 있어서,
    상기 텐서 레지스터 파일은 i개의 엔트리를 가지고,
    상기 아웃풋 FIFO의 FIFO의 개수는 상기 i개인,
    뉴럴 코어.
  4. 제1 항에 있어서,
    상기 트랜스포메이션 로직은 머지 연산 또는 셔플 연산을 수행하고,
    상기 변형 데이터는, 상기 머지 연산 또는 상기 셔플 연산에 의해서 상기 입력 데이터의 데이터 그래뉼의 순서가 변형되어 생성되는,
    뉴럴 코어.
  5. 제4 항에 있어서,
    상기 트랜스포메이션 로직은 상기 머지 연산을 수행하고,
    상기 입력 데이터는 제1 및 제2 입력 데이터를 포함하고,
    상기 변형 데이터는 제1 및 제2 변형 데이터를 포함하고,
    상기 제1 입력 데이터는 서로 동일한 크기의 제1 및 제2 데이터 그래뉼을 포함하고,
    상기 제2 입력 데이터는 서로 동일한 크기의 제3 및 제4 데이터 그래뉼을 포함하고,
    상기 제1 변형 데이터는 상기 제1 및 제3 데이터 그래뉼을 포함하고,
    상기 제2 변형 데이터는 상기 제2 및 제4 데이터 그래뉼을 포함하는,
    뉴럴 코어.
  6. 제4 항에 있어서,
    상기 입력 데이터의 크기는 상기 데이터 그래뉼의 짝수배인,
    뉴럴 코어.
  7. 제6 항에 있어서,
    상기 입력 데이터는 상기 데이터 그래뉼보다 최대 i배 크고,
    상기 프로세싱 유닛은 i개의 입력 데이터를 동시에 수신하는,
    뉴럴 코어.
  8. 제4 항에 있어서,
    상기 트랜스포메이션 로직은 상기 셔플 연산을 수행하고,
    상기 입력 데이터는 서로 동일한 크기의 제1 내지 제j 데이터 그래뉼을 포함하고,
    상기 변형 데이터는 상기 제1 내지 제j 데이터 그래뉼을 상기 입력 데이터와 다른 순서로 포함하는,
    뉴럴 코어.
  9. 제8 항에 있어서,
    상기 프로세싱 유닛은 상기 i개의 입력 데이터를 동시에 수신하고,
    상기 j는 상기 i의 정수배인,
    뉴럴 코어.
  10. 제1 항에 있어서,
    상기 로컬 메모리 로드 유닛은 인스트럭션을 디코딩하여 상기 입력 데이터를 식별하는,
    뉴럴 코어.
  11. 제1 항에 있어서,
    상기 로컬 메모리 로드 유닛은 인스트럭션을 디코딩하여 머지 연산 또는 셔플 연산 중 어느 하나의 연산을 수행하는,
    뉴럴 코어.
  12. 적어도 하나의 뉴럴 프로세서;
    상기 적어도 하나의 뉴럴 프로세서가 공유하는 공유 메모리; 및
    상기 적어도 하나의 뉴럴 프로세서 및 상기 공유 메모리 사이에서 데이터를 전송하는 글로벌 인터커넥션을 포함하고,
    상기 적어도 하나의 뉴럴 프로세서는 각각,
    적어도 하나의 뉴럴 코어와,
    상기 적어도 하나의 뉴럴 코어가 공유하는 L1 공유 메모리를 포함하고,
    상기 적어도 하나의 뉴럴 코어는,
    연산을 수행하는 프로세싱 유닛과,
    상기 프로세싱 유닛에 입력 데이터를 전송하는 LSU와,
    상기 입력 데이터를 저장하는 L0 메모리를 포함하고,
    상기 LSU는 상기 입력 데이터를 머지 연산 또는 셔플 연산을 통해서 변형 데이터로 변형하여 상기 프로세싱 유닛으로 전달하는,
    뉴럴 프로세싱 장치.
  13. 제12 항에 있어서,
    상기 머지 연산은 2개의 상기 입력 데이터를 2개의 상기 변형 데이터로 변형하는 연산인,
    뉴럴 프로세싱 장치.
  14. 제12 항에 있어서,
    상기 셔플 연산은 1개의 상기 입력 데이터를 1개의 상기 변형 데이터로 변형하는 연산인,
    뉴럴 프로세싱 장치.
  15. 제12 항에 있어서,
    상기 LSU는 상기 머지 연산을 수행하고,
    상기 프로세싱 유닛은 상기 변형 데이터를 통해서 상기 입력 데이터의 트랜스포즈 데이터를 생성하는,
    뉴럴 프로세싱 장치.
  16. 제12 항에 있어서,
    상기 LSU는 상기 셔플 연산을 수행하고,
    상기 프로세싱 유닛은 상기 변형 데이터를 통해서 상기 입력 데이터의 언팩 데이터를 생성하는,
    뉴럴 프로세싱 장치.
  17. 레이아웃 트랜스폼 인스트럭션을 수신하고,
    입력 데이터를 텐서 레지스터 파일에 저장하고,
    머지 연산 또는 셔플 연산을 통해서 변형 데이터를 생성하고,
    아웃풋 FIFO에 상기 변형 데이터를 저장하고,
    상기 변형 데이터를 프로세싱 유닛으로 전달하는 것을 포함하는,
    뉴럴 프로세싱 장치의 데이터 로드 방법.
  18. 제17 항에 있어서,
    상기 변형 데이터를 생성한 후에, 상기 텐서 레지스터 파일에 상기 변형 데이터를 저장하고,
    상기 텐서 레지스터 파일에 저장된 상기 변형 데이터를 상기 아웃풋 FIFO로 전송하는 것을 더 포함하는,
    뉴럴 프로세싱 장치의 데이터 로드 방법.
  19. 제17 항에 있어서,
    상기 입력 데이터는 제1 및 제2 입력 데이터를 포함하고,
    상기 변형 데이터는 제1 및 제2 변형 데이터를 포함하고,
    상기 변형 데이터를 생성하는 것은,
    상기 머지 연산을 통해서 상기 제1 및 제2 입력 데이터를 수신하고,
    상기 제1 및 제2 입력 데이터 각각의 일부를 서로 교환하여 상기 제1 및 제2 변형 데이터를 생성하는 것을 포함하는,
    뉴럴 프로세싱 장치의 데이터 로드 방법.
  20. 제17 항에 있어서,
    상기 변형 데이터를 생성하는 것은,
    상기 셔플 연산을 통해서 상기 입력 데이터의 순서를 변경하여 상기 변형 데이터를 생성하는 것을 포함하는,
    뉴럴 프로세싱 장치의 데이터 로드 방법.
KR1020220084478A 2022-07-08 2022-07-08 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법 KR20240007495A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220084478A KR20240007495A (ko) 2022-07-08 2022-07-08 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법
US18/322,519 US11954584B2 (en) 2022-07-08 2023-05-23 Neural core, neural processing device including same, and method for loading data of neural processing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220084478A KR20240007495A (ko) 2022-07-08 2022-07-08 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법

Publications (1)

Publication Number Publication Date
KR20240007495A true KR20240007495A (ko) 2024-01-16

Family

ID=89431604

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220084478A KR20240007495A (ko) 2022-07-08 2022-07-08 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법

Country Status (2)

Country Link
US (1) US11954584B2 (ko)
KR (1) KR20240007495A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102258566B1 (ko) 2021-03-22 2021-06-01 리벨리온 주식회사 프로세싱 엘리먼트, 이의 동작 방법, 및 이를 포함하는 가속기

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030002474A1 (en) * 2001-03-21 2003-01-02 Thomas Alexander Multi-stream merge network for data width conversion and multiplexing
US20180232627A1 (en) * 2017-02-16 2018-08-16 Intel IP Corporation Variable word length neural network accelerator circuit
US10795836B2 (en) * 2017-04-17 2020-10-06 Microsoft Technology Licensing, Llc Data processing performance enhancement for neural networks using a virtualized data iterator
US10942738B2 (en) * 2019-03-29 2021-03-09 Intel Corporation Accelerator systems and methods for matrix operations
JP2022541899A (ja) * 2019-07-19 2022-09-28 シンハ，パーヴェル 畳み込みニューラルネットワークを実装するための構成可能なプロセッサ
US10997116B2 (en) * 2019-08-06 2021-05-04 Microsoft Technology Licensing, Llc Tensor-based hardware accelerator including a scalar-processing unit
US11586442B2 (en) * 2020-08-06 2023-02-21 Nxp Usa, Inc. System and method for convolving image with sparse kernels
US20230120516A1 (en) * 2021-10-15 2023-04-20 NEC Laboratories Europe GmbH Computation graph optimization by partial evaluations
US20230144662A1 (en) * 2021-11-09 2023-05-11 Nvidia Corporation Techniques for partitioning neural networks

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102258566B1 (ko) 2021-03-22 2021-06-01 리벨리온 주식회사 프로세싱 엘리먼트, 이의 동작 방법, 및 이를 포함하는 가속기

Also Published As

Publication number Publication date
US20240013038A1 (en) 2024-01-11
US11954584B2 (en) 2024-04-09

Similar Documents

Publication Publication Date Title
KR102480300B1 (ko) 뉴럴 프로세싱 장치 및 그의 잡 스케쥴링 방법
KR20230102224A (ko) 뉴럴 프로세싱 장치 및 그의 동기화 방법
KR20240007495A (ko) 뉴럴 코어, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 로드 방법
KR102622420B1 (ko) 뉴럴 프로세싱 장치 및 그의 다이나믹 프리퀀시 스케일링 방법
US20240211742A1 (en) Neural core, neural processing device including same, and method for loading data of neural processing device
KR102548582B1 (ko) 뉴럴 프로세서 및 이의 명령어 페치 방법
US11775437B1 (en) Neural processing device
KR102480287B1 (ko) Dag 모디피케이션 모듈, 이를 포함하는 프로세싱 장치 및 프로세싱 장치의 dag 모디피케이션 방법
KR102607437B1 (ko) 뉴럴 프로세서, 이를 포함하는 뉴럴 프로세싱 장치 및 뉴럴 프로세싱 장치의 데이터 통신 모드 결정 방법
US11915001B1 (en) Neural processor and method for fetching instructions thereof
KR20230142204A (ko) 뉴럴 프로세싱 장치 및 그의 데이터 변환 방법
KR20230133066A (ko) 뉴럴 프로세싱 장치
US11966358B1 (en) Neural processor
KR20230133504A (ko) 프로세싱 엘리먼트, 이를 포함하는 뉴럴 프로세싱 장치 및 그의 연산 방법
KR102509472B1 (ko) 뉴럴 프로세싱 장치 및 그의 공유 페이지 테이블 사용 방법
KR20240092304A (ko) 뉴럴 프로세서
US11861401B2 (en) Neural processing device and method for job scheduling thereof
KR102506622B1 (ko) 뉴럴 프로세싱 장치의 퍼포먼스 측정 방법 및 퍼포먼스 측정 장치
KR20230157811A (ko) 프로세싱 엘리먼트 및 이를 포함하는 뉴럴 프로세싱 장치
US20240211263A1 (en) Neural processor and method for fetching instructions thereof
KR20230133497A (ko) 뉴럴 프로세싱 장치 및 그의 프루닝 방법
EP4206995A1 (en) Neural processing device and method for synchronization thereof
KR20240064460A (ko) 뉴럴 프로세싱 장치 및 그의 태스크 관리 방법
KR20230168574A (ko) 뉴럴 프로세싱 장치의 공유 페이지 테이블 사용 방법 및 피지컬 페이지 할당 방법
KR20240033565A (ko) 뉴럴 프로세싱 장치, 그에 포함되는 프로세싱 엘리먼트 및 뉴럴 프로세싱 장치의 다양한 포맷 연산 방법