KR100368368B1

KR100368368B1 - 동기형 반도체 기억 장치

Info

Publication number: KR100368368B1
Application number: KR10-2000-0011203A
Authority: KR
Inventors: 오시마시게오; 오자와스스무
Original assignee: 가부시끼가이샤 도시바
Priority date: 1999-03-08
Filing date: 2000-03-07
Publication date: 2003-01-24
Also published as: EP1035548A1; US6163501A; TW466482B; KR20000062766A; DE60037846D1; EP1035548B1; DE60037846T2; JP2000260181A

Abstract

본 발명은 데이터 전송 사이클을 고속화하는 프리펫치 방식을 채용하면서, 주변 데이터선의 갯수를 삭감하여 칩사이즈 축소를 실현할 수 있는 동기형 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.

본 발명에 따른 동기형 반도체 기억 장치는 메모리 셀 어레이, 클럭에 동기하여 공급되는 어드레스를 디코드하여 상기 메모리 셀 어레이의 메모리 셀을 선택하는 디코드 회로, 상기 메모리 셀 어레이의 데이터가 전송되는 복수의 메인 데이터선쌍, 각 메인 데이터선쌍마다 설치된 래치 회로를 내장하는 데이터선 버퍼, 및 각 데이터선 버퍼의 데이터를 데이터 입출력 단자에 전송하기 위한 복수의 주변 데이터선을 포함하고, 상기 메모리 셀 어레이로부터 판독된 데이터 입출력 단자당 복수 비트의 데이터가 상기 메인 데이터선쌍을 통하여 상기 데이터선 버퍼에 병렬 전송되고, 그 복수 비트의 데이터 중 선두 데이터가 상기 래치 회로를 통과하여 상기 주변 데이터선에 전송되는 동안, 후속 데이터가 상기 래치 회로에 일시 유지되며 그 후 선두 데이터와 동일 주변 데이터선에 전송되도록 하는 것을 특징으로 한다.

Description

동기형 반도체 기억 장치{SYNCHRONIZED SEMICONDUCTOR MEMORY DEVICE}

본 발명은 클럭에 동기하여 데이터 전송이 행해지는 동기형 반도체 기억 장치에 관하여, 특히 복수 비트 데이터의 프리펫치 방식이 이용되는 싱크로너스 DRAM에서의 내부 데이터 전송 시스템에 관한 것이다.

종래부터 DRAM의 고속의 데이터 액세스와 높은 데이터 밴드폭을 실현하기 위해서, 싱크로너스 DRAM(SDRAM)이 발안되고 있다. SDRAM은 4M 비트 DRAM에서부터 실용화되며, 현재의 64M비트 DRAM의 대부분을 SDRAM이 차지하고 있다. SDRAM은 클럭 동기를 이용함으로써 고속의 액세스 타임과 사이클 타임을 실현하는 것이 특징이지만, 최근 이 SDRAM에 대한 고속화의 요구가 한층 더 커지고 있다.

SDRAM의 동작 속도를 결정하고 있는 것은 메모리 셀 어레이의 비트선에 판독된 데이터를 컬럼 선택 게이트를 통하여 메인 데이터선에 전송하여 데이터선 버퍼에서 증폭하고, 또한 주변 데이터선을 통하여 입출력 단자에 전송하기까지의 일련의 데이터 전송 동작이다. 이 데이터 전송 동작의 고속화에는 한계가 있기 때문에, 외관상 데이터 전송 속도를 향상시키는 수법으로서, 컬럼 액세스 패스를 CAS 레이턴시의 수에 따라서 2, 3 혹은 4개의 파이프 라인 스테이지로 분할하고, 이들을 오버랩동작시키는 방식이 이용된다. 또한, 메모리 셀 어레이로부터는 I/O 단자당 복수 비트의 데이터가 동시에 판독되며, 이것을 주변 회로에서 병렬/직렬 변환하여 추출하도록 한다. 이 수법은 데이터 프리펫치라고 불리며, I/O 단자당 2비트의 데이터를 동시에 판독하는 경우를 2비트 프리펫치, 4비트의 데이터를 동시에 판독하는 경우에는 4비트 프리펫치로 칭한다.

2비트 프리펫치의 경우를 설명하면, 컬럼 선택선에 의해 데이터선에 병렬로 전송된 2비트 데이터는 각각 데이터선 버퍼에서 증폭되며, 별도의 주변 데이터선에 전송된다. 주변 데이터선에 병렬 전송된 2비트 데이터는 최하위 컬럼 어드레스 A0에 따라서 추출 순서가 결정되며 병렬/직렬 변환되어 추출된다.

현재, SDRAM의 클럭 주파수는 100㎒ 내지 133㎒가 주류이다. 1클럭 주기에서 1회 컬럼 선택을 행하고, 클럭의 상승과 하강의 양쪽의 엣지에 출력 데이터를 동기시키거나 혹은 클럭 CLK와 그 상보 클럭/CLK의 교차 시각에 출력 데이터를 동기시킨다는 수법으로 전술한 데이터 프리펫치 방식을 채용하면, 클럭 주파수의 2배의 200㎒ ∼ 266㎒의 데이터 전송 속도를 실현하는 것이 가능해진다.

그러나, DRAM에는 항상 칩사이즈의 제약이 있으며 특히 프리펫치 방식을 채용한 경우에 주변의 배선 영역을 압박한다는 문제가 있다. 예를 들면, 2비트프리펫치에서는 프리펫치 방식을 채용하지 않은 경우에 비하여, 주변 데이터선의 갯수는 2배가 된다. 입출력 단자 16개에 병렬 판독을 행하는 SDRAM의 경우이면 필요한 주변 데이터선은 32개, 또한 32비트 병렬 판독의 경우에는 필요한 주변 데이터선은 64개가 된다.

메모리 용량이 256M비트와 같이 더욱 커지면 메모리 셀 어레이의 면적 점유율이 상승하기 때문에, 주변 데이터선의 갯수 증가의 영향은 상대적으로 작아진다. 그러나, 64M, 128M 등의 메모리 용량으로는 주변 데이터선의 면적을 무시할 수 없으며 프리펫치 방식을 채용하지 않은 종래의 DRAM에 대하여, 디폴트적인 오버헤드가 되고 있다.

본 발명은 상기 사정을 고려하여 이루어진 것으로 데이터 전송 사이클을 고속화하는 프리펫치 방식을 채용하면서, 주변 데이터선의 갯수를 삭감하여 칩 사이즈 축소를 실현할 수 있는 동기형 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.

본 발명에 따른 동기형 반도체 기억 장치는, 메모리 셀 어레이와, 클럭에 동기하여 공급되는 어드레스를 디코드하여 상기 메모리 셀 어레이의 메모리 셀을 선택하는 디코드 회로와, 상기 메모리 셀 어레이의 데이터가 전송되는 복수의 메인 데이터선쌍과, 각 메인 데이터선쌍마다 설치된 래치 회로를 내장하는 데이터선 버퍼와, 각 데이터선 버퍼의 데이터를 데이터 입출력 단자에 전송하기 위한 복수의 주변 데이터선을 구비하고, 상기 메모리 셀 어레이로부터 판독된 데이터 입출력 단자당 복수 비트의 데이터가 상기 메인 데이터선쌍을 통하여 상기 데이터선 버퍼에 병렬 전송되며, 그 복수 비트의 데이터 중 선두 데이터가 상기 래치 회로를 통과하여 상기 주변 데이터선에 전송되는 동안, 후속 데이터가 상기 래치 회로에 일시 유지되며, 그 후 선두 데이터와 동일 주변 데이터선에 전송되도록 한 것을 특징으로 한다.

구체적으로 본 발명에 있어서, 데이터선 버퍼는 예를 들면, 클럭에 의해 타이밍 제어되어 발생되는 활성화 신호에 의해 동작하는 데이터선 감지 증폭기를 구비하고, 래치 회로는 데이터선 감지 증폭기에 접속되어 상기 활성화 신호를 래치 신호로서 동작하는 것으로 한다.

또한 데이터선 버퍼 내의 래치 회로는 예를 들면, 데이터선 감지 증폭기의 활성화 신호를 래치 신호로서 동작하는 래치 회로 본체와, 이 래치 회로 본체의 유지 데이터를 주변 데이터선에 전송하기 위한 최하위 컬럼 어드레스에 동기하여 데이터 출력이 제어되는 드라이버를 구비하여 구성된다.

또한 본 발명에 있어서, 주변 데이터선은, (a) 1비트 데이터당 1개의 단선 구성이며, 하나의 데이터 입출력 단자당 2비트의 데이터가 상기 데이터선 버퍼에 병렬로 전송되며, 그 2비트의 데이터가 한 개의 주변 데이터선에 시분할로 전송되도록 하거나 혹은 (b) 1비트 데이터당 1쌍의 상보 신호선 구성으로, 하나의 데이터 입출력 단자당 2비트의 데이터가 상기 데이터선 버퍼에 병렬로 전송되며, 그 2비트의 데이터가 한 쌍의 주변 데이터선에 시분할로 전송되도록 한다.

본 발명에 의하면, 복수 비트가 동시에 병렬로 메인 데이터선에 전송되는 데이터를 데이터선 버퍼에 있어서 시분할로 공통 주변 데이터선에 전송하도록 구성하는 것으로, 데이터 전송 사이클을 고속화하면서, 주변 데이터선의 갯수를 삭감할 수 있으며 이에 따라 칩 사이즈를 축소할 수가 있다.

도 1은 본 발명의 일 실시예에 의한 SDRAM의 블럭 구성을 나타낸 도면.

도 2는 동 실시예의 DRAM 코어로부터 입출력 단자까지의 데이터 전송 경로의 주요부 구성을 나타낸 도면.

도 3은 도 2에서의 데이터선 버퍼의 구체 구성예를 나타낸 도면.

도 4는 동 실시예에서의 데이터 전송의 동작 타이밍을 나타낸 도면.

도 5는 별도의 실시예에서의 주변 데이터선 구성을 나타낸 도면.

도 6은 별도의 실시예에서의 데이터선 감지 증폭기 구성을 나타낸 도면.

도 7은 FIFO 버퍼의 구성을 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : DRAM 코어

2 : 메모리 셀 어레이

3 : 로우 디코더

4 : 컬럼 디코더

5 : 비트선 감지 증폭기

6 : 커맨드 디코더

7 : 제어 신호 발생 회로

8 : 어드레스 버퍼

9 : 데이터선 버퍼

10 : I/O 버퍼

11 : 클럭 버퍼

24 : 데이터선 감지 증폭기

25 : 래치 회로

26 : FIFO 버퍼

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

도 1은 본 발명의 일 실시예에 따른 SDRAM의 블럭 구성을 나타내고 있다. DRAM 코어(1)에는 메모리 셀 어레이(2), 이 메모리 셀 어레이(2)의 워드선 및 비트선 선택을 행하는 로우 디코더(3) 및 컬럼 디코더(4), 비트선 데이터를 증폭하는 비트선 감지 증폭기(5)가 포함된다.

외부 클럭 CLK는 클럭 버퍼(11)에 의해 받아들여서 내부 클럭이 생성된다. 커맨드 디코더(6)는 외부에서부터 데이터의 판독/기록 등을 지시하는 커맨드 ACT를 디코드하고, 그 디코드 신호와 내부 클럭에 기초하여 컨트롤 신호 생성 회로(7)가 내부 클럭에 타이밍 제어된 감지 증폭기 활성화 신호 등 여러가지의 제어 신호를 발생한다. 어드레스 버퍼(8)는 내부 클럭에 동기하여 어드레스 ADD를 받아들이고, 로우 어드레스, 컬럼 어드레스를 각각 로우 디코더, 컬럼 디코더(4)로 보낸다. DRAM 코어(1)로부터 판독되어 메인 데이터선 MDQ에 전송된 데이터는 데이터선 버퍼(9)에서 증폭된다. 또한 데이터선 버퍼(9)에서 증폭된 데이터는 주변 데이터선 RD에 전송되며 내부 클럭에 의해 제어되는 I/O 버퍼(10)를 통하여 I/O 단자에 추출된다.

도 2는 구체적으로 2비트 프리펫치 방식을 채용한 경우에 대하여 DRAM 코어(1)로부터 I/O 단자까지의 데이터 전송에 관계되는 주요부의 구성을 한 개의 주변 데이터선 RD에 착안하여 나타내고 있다. I/O 단자수가 16인 경우, 주변 데이터선 RD도 단선 구성의 경우에는 16이다. 도 2에서는 통상 복수의 셀블럭으로 구성되는 메모리 셀 어레이(2) 중 하나의 셀 블럭(21)을 나타내고 있다. 도시한 바와 같이 셀 블럭(21)에는 복수개씩의 워드선 WL과 비트선쌍 BL, bBL이 교차하여 배치되며 이들의 교차부에 다이내믹형 메모리 셀 MC가 배치된다.

메모리 셀 어레이(2)의 영역에는 복수의 메인 데이터선쌍 MDQ, bMDQ가 배치되지만, 도면에서는 이들 중 병렬 판독되는 2비트 데이터에 대응하는 두 쌍의 메인 데이터선 MDQ(E), bMDQ(E), MDQ(O), bMDQ(O)만을 나타내고 있다. MDQ(E), bMDQ(E)의 쌍은 예를 들면 최하위 컬럼 어드레스 CA0=0으로 선택되는 선두 데이터에 대응하고, MDQ(O), bMDQ(O)의 쌍은 CA0=1로 선택되는 후속 데이터에 대응한다. 이들의 두 쌍의 메인 데이터선이 1개의 주변 데이터선 RD를 공유한다.

셀 블럭(21)의 비트선 데이터는 비트선 감지 증폭기(5)에 의해 증폭된 후, 컬럼 선택 신호 CSL에 의해 구동되는 컬럼 선택 게이트(22, 23)를 통하여 메인 데이터선쌍 MDQ, bMDQ에 전송된다. 각각의 메인 데이터선쌍 MDQ, bMDQ의 단부에는 도 1의 데이터선 버퍼(9)에 포함되는 데이터선 버퍼 DQB(E), DQB(O)가 설치되어 있다.

이 실시예에서는 도 2에 예시하는 2개의 컬럼 선택선 CSL(E), CSL(O)이 클럭에 동기하여 동시에 선택되며, 2비트의 비트선 데이터가 동시에 메인 데이터선쌍 MDQ(E), bMDQ(E), MDQ(O), bMDQ(O)에 전송되며, 데이터선 버퍼 DQB(E), DQB(O)에서증폭된다. 즉, 2비트 프리펫치의 동작이 행해지지만 이들의 2비트 데이터는 종래와는 달리, 1개의 주변 데이터선 RD에 시분할 동작으로 전송되도록 하고 있다. 그 때문에, 각 데이터선 버퍼 DQB는 감지 증폭기(24)와, 이에 따라 증폭된 데이터를 일시 유지하는 캐쉬로서의 래치 회로(25)를 구비하고 있다.

주변 데이터선 RD에 전송된 데이터는 FIFO 버퍼(26)를 통하고, I/O 버퍼(10)를 통하여 I/O 단자에 추출된다. FIFO 버퍼(26)는 도 7에 도시한 바와 같은 주지한 바로서도 좋다.

도 3은 한 개의 데이터선 버퍼 DQB의 구체적인 구성예를 나타내고 있다. 감지 증폭기(24)는 PMOS 트랜지스터 QP4, QP5 및 NMOS 트랜지스터 QN1, QN2에 의한 플립플롭형 센스 앰프 본체(241)를 구비한다. 감지 증폭기 본체(241)는 전원측과 접지측에 각각 활성화용 PMOS 트랜지스터 QP6, 활성화용 NMOS 트랜지스터 QN5를 구비한다. 이들의 활성화용 NMOS 트랜지스터 QN5, PMOS 트랜지스터 QP6은 각각 클럭에 의해 타이밍 제어되어 발생되는 상보적 활성화 신호 QSE, bQSE에 의해 구동된다. 메인 데이터선쌍 MDQ, bMDQ과 감지 노드 N1, N2 간에는 PMOS 트랜지스터 QP11, QP12로 이루어지는 전송 게이트가 설치되어 있다. 이 전송 게이트는 감지 증폭기 활성화 신호 QSE에 의해 제어되며 감지 증폭기(241)의 활성화 시에 오프가 되며 데이터선쌍 MDQ, bMDQ는 감지 노드 N1, N2가 분리되도록 되어 있다.

감지 노드 N1, N2에는 PMOS 트랜지스터 QP1, QP2, QP3으로 이루어지는 데이터선 이퀄라이즈 회로(242)가 설치되어 있다. 한쪽의 감지 노드 N1은 인버터 I1을 통하여 더미의 NMOS 트랜지스터 QN6의 게이트에 접속되며 그 드레인은 리셋트 신호(프리차지 신호) bRST에 의해 제어되는 프리차지용 PMOS 트랜지스터 QP9에 접속된 상태에서 종단되어 있다. 다른 쪽의 감지 노드 N2는 인버터 I2를 통하여 출력용 NMOS 트랜지스터 QN3의 게이트에 접속되며 그 드레인에는 프리차지용 PMOS 트랜지스터 QP7이 접속되어 있다.

래치 회로(25)는 활성화 신호 QSE, bQSE가 그대로 래치 신호로서 공급되는 래치 회로 본체(251)를 구비한다. 래치 회로 본체(251)는 인버터 I3, I4의 입출력을 교차 접속하도록 구성되어 있다. 이 래치 회로 본체(251)의 데이터는 최하위 컬럼 어드레스 CA0에 동기하여 "H", "L"이 되는 상보 제어 신호 EOSW, bEOSW에 의해 제어되는 드라이버(252)를 통하여 주변 데이터선 RD에 전송된다. 드라이버(252)는 래치 회로 본체(251)의 출력과 제어 신호 EOSW가 들어가는 2입력 NAND 게이트 G1의 출력에 의해 제어되는 PMOS 트랜지스터 QP8과, 래치 회로 본체(251)의 출력과 제어 신호 bEOSW가 들어가는 2입력 NOR 게이트 G2의 출력에 의해 제어되는 NMOS 트랜지스터 QN4로 구성된다.

즉, 감지 증폭기(24)에 의해 병렬로 증폭된 메인 데이터선쌍 MDQ(E), bMDQ(E)와, MDQ(O), bMDQ(O)의 2비트 데이터를 감지하는 데이터선 버퍼 DQB(E), DQB(O) 중 예를 들면 버퍼 DQB(E)측이 A0="H" 즉, EOSW(E)="H", bEOSW(E)="L"에 의해 선두 데이터라고 판정되며, 래치 회로 본체(251) 내지 드라이버(252)를 통하여 주변 데이터선 RD에 그대로 전송된다. 이 동안, 다른 쪽의 데이터선 버퍼 DQB(O)에서는 EOSW(O)="L", bEOSW(O)="H"이며 드라이버(252)는 오프로 유지된다. 즉 데이터는 래치 회로 본체(251)에 유지되어 있다. 그리고, A0="L" 즉 EOSW(O)="H", bEOSW(O)="L"이 됨으로써 드라이버(252)가 온이 되어 후속 데이터로서 주변 데이터선 RD에 전송된다.

도 4는 이 실시예에 의한 데이터 전송 동작의 타이밍도이다. 클럭 CLK의 상승 타이밍에 선행하는 시각 t0에서 리셋트 신호 bRST가 "H"가 되며 데이터선 버퍼 DQB의 감지 증폭기(24)는 프리차지 기간이 종료된다. 프리차지 기간에는 이퀄라이즈 회로(242)의 PMOS 트랜지스터 QP1, QP2, QP3이 온이며, 감지 노드 N1, N2가 VCC로 프리차지되며 또한 PMOS 트랜지스터 QP7, QP9가 온하여, NMOS 트랜지스터 QN6, QN3의 드레인 노드가 VCC로 프리차지된다.

그 후, 시각 t1에서 컬럼 선택 신호 CSL이 상승한다. 이에 따라, 비트선 데이터는 메인 데이터선쌍 MDQ, bMDQ에 전송되어, 데이터에 따라서 도시한 바와 같이 전압차가 생긴다. 이 때 상술한 바와 같이, 하나의 I/O 단자에 대하여 2비트 데이터가 동시에 메인 데이터선쌍에 전송된다.

계속하여, 시각 t2에서 데이터선 감지 증폭기의 활성화 신호 QSE가 "H"로 상승하여, 그 상보 신호 bQSE가 "L"이 된다. 이에 따라, 감지 노드 N1, N2는 데이터에 따라서 한쪽이 VCC에 다른 쪽이 VSS로 천이한다. 노드 N2의 데이터는 인버터 I2로 반전되며 또한 NMOS 트랜지스터 QN3에서 재반전되며 래치 회로 본체(251)에 전송된다. 래치 회로 본체(251)는 감지 증폭기 활성화 신호 QSE, bQSE가 래치 신호로서 부여되며 전송된 데이터를 저장한다.

다음에, 최하위 컬럼 어드레스 CA0에 동기하여 생성되는 제어 신호 EOSW(E)가 시각 t3에 상승한다. 이에 따라, 프리펫치된 2비트 데이터 중 데이터선쌍 MDQ(E), bMDQ(E)측의 래치 회로 본체(251)에 전송된 데이터는 선두 데이터 D(E)로서 드라이버(252)를 통하여 주변 데이터선 RD까지 전송된다. 이 동안, 다른 쪽의 데이터선쌍 MDQ(O), bMDQ(O)측의 래치 회로(25)에서는 제어 신호 EOSW(O)가 "L", bEOSW(O)가 "H"이며, 드라이버(252)의 게이트 G1, G2가 폐쇄된 상태에 있다. 따라서, 후속 데이터는 래치 회로 본체(251)에 일시 유지된다.

감지 증폭기 활성화 신호 QSE는 감지 노드 N1, N2가 VCC, VSS가 된 후 시각 t4으로 "L"이 되며, 또한 시각 t5에 리셋트 신호 bRST가 "L"이 되며, 감지 증폭기(24)는 프리차지 동작으로 들어간다. 그 후, 시각 t6에 최하위 컬럼 어드레스 CA0의 반전에 따라서 제어 신호 EOSW(O)가 "H", bEOSW(O)가 "L"이 되며 래치 회로 본체(25)에 유지되어 있는 후속 데이터 D(O)이 드라이버(252)를 통하여 주변 데이터선 RD에 전송된다. 후속 데이터가 주변 데이터선 RD에 전송되기 전에 클럭 CLK의 하강으로 먼저 전송된 선두 데이터는 FIFO 버퍼(26)에 받아들인다.

그 후, 시각 t7에 리셋트 신호 bSRT가 "H"가 되며 프리차지된 감지 증폭기(241)는 다음 사이클에 구비하여 동작 상태로 들어간다.

이렇게 하여 이 실시 형태에서는 클럭의 1주기 내에서 데이터선 버퍼에 프리펫치된 2비트 데이터는 시분할 동작에 의해서 공통된 주변 데이터선 RD에 차례로 전송된다. 후속 데이터가 래치되어 있는 시간은 거의 클럭주기의 1/2이다. 주변 데이터선 RD에 시분할로 직렬로 전송된 2비트 데이터는 예를 들면 클럭 CLK의 양 엣지로 트리거되는 FIFO 버퍼(26)를 통하여 I/O 버퍼(9)를 통하여 동일 I/O 단자로부터 추출된다.

이상과 같이 이 실시예에 의하면 메인 데이터선을 통하여 데이터선 버퍼까지 병렬로 전송된 I/O 단자당 2비트의 데이터는 선두 데이터가 데이터선 버퍼를 통과하고, 후속 데이터는 일시 유지되며, 지연되어 공통된 주변 데이터선에 전송되도록 하고 있다. 따라서, 종래의 프리펫치 방식에 비하여 주변 데이터선의 수를 1/2로 삭감할 수 있다. 특히, I/O 단자수가 16개 혹은 32개로 크며 16비트 혹은 32비트 병렬 판독을 행하는 SDRAM의 경우에는 주변 데이터선수의 삭감의 효과는 크며 칩 사이즈의 축소가 가능해진다.

또한 이 실시예에서는 데이터선 버퍼로부터 주변 데이터선으로의 데이터 전송 동작에 의해 병렬/직렬 변환이 이루어지게 되며 종래의 프리펫치 방식과 같이 병렬/직렬 변환 회로를 필요로 하지 않는다.

또한 이 실시예에서는 래치 회로(25)가 데이터선 감지 증폭기(24)의 활성화 신호를 래치 신호로서 동작한다. 따라서 후속 데이터가 래치 회로(25)에 유지되어 있는 상태에서는 래치 신호인 감지 증폭기 활성화 신호 QSE는 "L"이며, 이 상태에서 데이터선 감지 증폭기(24)는 다음 사이클에 구비한 프리차지 동작으로 들어간다. 즉, 데이터 버퍼의 프리차지 동작과 데이터 래치 동작을 시간적으로 중복시킬 수 있으므로 래치 회로를 추가함으로써 쓸데없는 클럭 사이클이 사용되지 않고 사이클 타임을 증대시키지 않는다.

도 5는 본 발명의 별도의 실시예에 의한 SDRAM의 주요부 구성을 도 2에 대응시켜서 나타내고 있다. 이 실시예에서는 2비트 데이터가 시분할로 전송되는 주변 데이터선 구성을 메인 데이터선과 마찬가지로, 상보 신호선 RD, bRD로 하고 있다.그 외, 앞의 실시예와 변하지 않는다.

이 실시예의 경우, 전번의 실시예에 비교하면 주변 데이터선의 갯수는 2배가 된다. 그러나 이것으로도 프리펫치한 2비트 데이터를 상보 신호선 구성의 주변 데이터선에 대하여 병렬 전송하는 경우에 비하면, 주변 데이터선의 갯수는 1/2에 삭감된다.

도 6은 별도의 실시예에서의 데이터선 버퍼 회로에서의 감지 증폭기 회로의 구성이다. 이 데이터선 감지 증폭기는 전류 미러형 차동 증폭기(61, 62)를 주체로서 구성되어 있다. 차동 증폭기(61, 62) 중 하나의 입력 노드가 감지 노드 N1, N2이며, 이것에 메인 데이터선 MDQ, bMDQ가 접속된다. 감지 노드 N1, N2에는 도 3의 경우와 마찬가지로 이퀄라이즈 회로(63)가 설치되어 있다.

차동 증폭기(61, 62)의 출력 노드 N11, N12가 게이트에 접속되며, 드레인이 감지 노드 N2, N1에 접속된 PMOS 트랜지스터 QP63, QP64는 출력 노드 N11, N12의 전위 변화를 감지 노드 N1, N2로 귀환하여 감지 동작을 가속하는 기능을 한다. 출력 노드 N11, N12에 접속된 PMOS 트랜지스터 QP61, QP62는 프리차지용이다. 한쪽 출력 노드 N11은 PMOS 트랜지스터 QP65와 NMOS 트랜지스터 QN62로 이루어지는 출력 드라이버를 통하여 종단되며 다른 쪽 출력 노드 N12가 PMOS 트랜지스터 QP66과 NMOS 트랜지스터 QN61로 이루어지는 출력 드라이버를 통하여 앞의 실시예와 마찬가지로 래치 회로에 접속된다.

이 데이터선 감지 증폭기에서는 프리차지 시, 제어 신호 bRST가 "L", 제어 신호 RST가 "H"이다. 이에 따라, 감지 노드 N1, N2 및 출력 노드 N11, N12가 VCC에 프리차지된다. 이 때 출력 드라이버의 출력은 "L"이 된다. 감지 동작으로는 출력 노드 N12가 "L"이 되면, 출력 드라이버의 PMOS 트랜지스터 QP66이 온하고 "H" 레벨 출력이 래치 회로로 보내진다.

상기 실시예에서는 I/O 단자당 2비트 데이터를 병렬로 메인 데이터선에 전송하고, 이것을 시분할로 공통된 주변 데이터선에 전송하도록 하였지만, 보다 일반적으로 복수 비트 데이터를 병렬로 메인 데이터선에 전송하고, 이들을 시분할로 공통된 주변 데이터선에 전송한다고 하는 제어를 행할 수 있다. 이에 따라, 주변 데이터선의 갯수를 더욱 삭감하는 것이 가능하다.

이상 진술한 바와 같이 본 발명에 따르면, 데이터 전송 사이클을 고속화하는 프리펫치 방식을 채용하면서 주변 데이터선의 갯수를 삭감하여 SDRAM의 칩 사이즈 축소를 실현할 수가 있다.

Claims

메모리 셀 어레이;

클럭에 동기하여 공급되는 어드레스를 디코드하여 상기 메모리 셀 어레이의 메모리 셀을 선택하는 디코드 회로;

상기 메모리 셀 어레이의 데이터가 전송되는 복수의 메인 데이터선쌍;

상기 메인 데이터선쌍 중 대응하는 것에 각각 설치되고, 래치 회로를 각각 포함하는 복수의 데이터선 버퍼; 및

상기 데이터선 버퍼 각각의 데이터를 데이터 입/출력 단자에 전송하기 위한 복수의 주변 데이터선

을 포함하며,

프리펫치 판독 동작에 의해, 상기 메모리 셀 어레이로부터 병렬로 판독된 데이터 입/출력 단자당 복수 비트의 데이터가 상기 클럭의 1 주기 동안 상기 메인 데이터선쌍을 통하여 상기 데이터선 버퍼에 병렬 전송되고,

상기 어드레스의 특정한 하나 이상의 비트에 기초하여, 각각의 복수 비트의 데이터에 각각 대응하는 제어 신호가 생성되고, 그 제어 신호가 상기 데이터선 버퍼에 인가되며,

상기 복수 비트의 데이터 중 선두 데이터가 상기 래치 회로에서 상기 주변 데이터선들 중 하나로 전송되는 동안, 복수의 후속 데이터들은 상기 래치 회로에 일시 유지되며, 그 다음 상기 후속 데이터는 상기 제어 신호에 의해, 상기 주변 데이터선들 중 상기 선두 데이터가 전송된 것과 동일한 주변 데이터선에 순차적으로 전송되는 동기형 반도체 기억 장치.
제1항에 있어서, 상기 데이터선 버퍼 각각은, 상기 클럭에 의해 타이밍 제어되어 발생되는 활성화 신호에 의해 동작하는 데이터선 감지 증폭기를 구비하고,

상기 래치 회로는 상기 데이터선 감지 증폭기에 접속되어 래치 신호로서의 상기 활성화 신호에 의해 동작되는 동기형 반도체 기억 장치.
제2항에 있어서, 상기 각각의 래치 회로는,

상기 래치 신호로서의 상기 데이터선 감지 증폭기의 상기 활성화 신호에 의해 동작되는 래치 회로 본체; 및

상기 래치 회로 본체에 저장된 데이터를 상기 주변 데이터선에 전송하기 위한 드라이버를 포함하며,

상기 드라이버의 데이터 출력 동작은 상기 제어 신호에 의해 제어되는 동기형 반도체 기억 장치.
제1항에 있어서, 상기 주변 데이터선 각각은 1비트 데이터당 단선의 구성을 갖고, 하나의 데이터 입/출력 단자당 복수 비트의 데이터가 상기 데이터선 버퍼에 병렬로 전송되고, 상기 복수 비트의 데이터는 상기 주변 데이터선들 중 하나에 시분할 동작으로 전송되는 동기형 반도체 기억 장치.
제1항에 있어서, 상기 주변 데이터선 각각은 1비트 데이터당 1쌍의 상보 신호선의 구성을 갖고, 하나의 데이터 입/출력 단자당 복수 비트의 데이터가 상기 데이터선 버퍼에 병렬로 전송되고, 상기 복수 비트의 데이터는 한 쌍의 상기 주변 데이터선에 시분할 동작으로 전송되는 동기형 반도체 기억 장치.
제1항에 있어서, 프리펫치된 상기 복수 비트의 데이터는 2비트이고, 상기 어드레스의 상기 특정한 하나 이상의 비트는 최하위 비트인 동기형 반도체 기억 장치.
제1항에 있어서, 프리펫치된 상기 복수 비트의 데이터는 4비트이며, 상기 어드레스의 상기 특정한 하나 이상의 비트는 최하위 비트, 및 그것의 인접 비트인 동기형 반도체 기억 장치.
제1항에 있어서, 프리펫치된 상기 복수 비트의 데이터는 2ⁿ(n은 1 이상의 정수)비트이며, 상기 어드레스의 상기 특정한 하나 이상의 비트는 최하위 비트 중 n 컬럼 어드레스 비트, 및 그것의 인접 비트인 동기형 반도체 기억 장치.
복수의 비트선, 상기 복수의 비트선을 교차하도록 설치된 복수의 워드선, 및 상기 복수의 워드선과 상기 복수의 비트선 간의 교차부 중 하나에 대응하여 각각 배치되는 복수의 다이내믹형 메모리 셀을 포함하는 메모리 셀 어레이;

클럭에 동기하여 공급되는 어드레스를 디코드하여 상기 메모리 셀 어레이의 상기 워드선 중 하나와 상기 비트선 중 하나를 선택하는 디코드 회로;

상기 디코드 회로에 의해 선택되어 상기 메모리 셀 어레이로부터의 데이터 입/출력 단자당 복수 비트의 데이터가 병렬로 전송되는 복수의 메인 데이터선쌍;

상기 메인 데이터선쌍들 중 대응하는 것에 각각 설치되고,

상기 어드레스의 특정한 하나 이상의 비트에 기초하여 생성되고 각각의 복수 비트의 데이터에 대응하는 제어 신호가 추가되어, 상기 클럭의 1 주기 내에 병렬로 전송된 상기 복수 비트의 데이터를 감지하여 상기 감지된 데이터를 시분할 동작으로 순차적으로(in serial) 출력하도록 타이밍 제어되는 복수의 데이터 버퍼; 및

시분할 동작으로 상기 데이터선 버퍼로부터 순차적으로 출력되는 복수 비트의 데이터를 공통 데이터 입/출력 단자에 순차적으로 전송하는 복수의 주변 데이터선

을 포함하는 것을 동기형 반도체 기억 장치.
제9항에 있어서, 상기 데이터선 버퍼 각각은, 상기 클럭에 동기하여 발생되는 활성화 신호에 의해 동작하는 데이터선 감지 증폭기와, 상기 데이터선 감지 증폭기에 접속되어 래치 신호로서의 상기 활성화 신호에 의해 동작되는 래치 회로를 구비하는 동기형 반도체 기억 장치.
제10항에 있어서, 상기 각각의 래치 회로는,

상기 래치 신호로서의 상기 데이터선 감지 증폭기의 상기 활성화 신호에 의해 동작되는 래치 회로 본체, 및

상기 래치 회로 본체에 저장된 데이터를 상기 주변 데이터선에 전송하기 위한 드라이버

를 포함하며, 상기 드라이버의 데이터 출력 동작은 상기 제어 신호에 의해 제어되는 동기형 반도체 기억 장치.
제10항에 있어서, 상기 주변 데이터선 각각은 1비트 데이터당 단선의 구성을 갖고, 하나의 데이터 입/출력 단자당 복수 비트의 데이터는 상기 데이터선 버퍼에 병렬로 전송되고, 상기 복수 비트의 데이터는 상기 주변 데이터선들 중 하나에 시분할 동작으로 전송되는 동기형 반도체 기억 장치.
제10항에 있어서, 상기 주변 데이터선 각각은 1비트 데이터당 1쌍의 상보 신호선의 구성을 갖는데, 하나의 데이터 입/출력 단자당 복수 비트의 데이터가 상기 데이터선 버퍼에 병렬로 전송되고, 상기 복수 비트의 데이터는 한 쌍의 상기 주변 데이터선에 시분할 동작으로 전송되는 동기형 반도체 기억 장치.
어드레스에 의해 선택된 복수 비트의 데이터를 프리펫치할 수 있는 메모리 코어;

상기 메모리 코어로부터 상기 복수 비트의 데이터 중 1비트 데이터를 각각 출력하는 복수의 메인 데이터선;

상기 메인 데이터선 중 대응하는 것에 각각 접속된 복수의 래치; 및

상기 복수의 래치들 각각의 출력측에 접속되고 I/O 단자에 접속된 주변 데이터선

을 포함하며,

상기 복수의 래치는 컬럼 어드레스의 특정한 하나 이상의 비트에 기초하여, 클럭의 1주기 내에 상기 복수 비트의 데이터를 상기 주변 데이터에 순차적으로 출력하도록 배치되는 동기형 반도체 기억 장치.
제14항에 있어서, 프리펫치된 상기 복수 비트의 데이터는 2비트이고, 상기 컬럼 어드레스의 상기 특정한 하나 이상의 비트는 상기 컬럼 어드레스의 최하위 비트인 동기형 반도체 기억 장치.
제14항에 있어서, 프리펫치된 상기 복수 비트의 데이터는 4비트이며, 상기 특정한 하나 이상의 비트는 최하위 비트, 및 그것의 인접 비트인 동기형 반도체 기억 장치.
제14항에 있어서, 프리펫치된 상기 복수 비트의 데이터는 2ⁿ(n은 1 이상의 정수)비트이며, 상기 어드레스의 상기 특정한 하나 이상의 비트는 최하위 비트측의 n 컬럼 어드레스 비트인 동기형 반도체 기억 장치.
동기형 반도체 기억 장치에서 데이터를 전송하는 방법에 있어서,

복수 비트의 데이터를 프리펫치하는 메모리 코어에 어드레스를 제공하는 단계;

상기 프리펫치된 복수 비트의 데이터 각각을 각각의 래치에 저장하는 단계; 및

특정한 비트의 컬럼 어드레스 각각에 대응하는 각각의 제어 신호에 의해, 상기 각각의 래치를 순차적으로 오픈하여, 클럭의 1 주기 내에 상기 각각의 래치로부터 주변 데이터선으로 1비트 데이터를 순차적으로 출력하는 단계

를 포함하는 데이터 전송 방법.
제18항에 있어서, 상기 복수 비트의 데이터는 2비트이고, 상기 컬럼 어드레스의 상기 특정한 하나 이상의 비트는 상기 컬럼 어드레스의 최하위 비트인 데이터 전송 방법.
제18항에 있어서, 상기 복수 비트의 데이터는 4비트이며, 상기 특정한 하나 이상의 비트는 최하위 비트, 및 그것의 인접 비트인 데이터 전송 방법.
제18항에 있어서, 프리펫치된 상기 복수 비트의 데이터는 2ⁿ(n은 1 이상의 정수)비트이며, 상기 어드레스의 상기 특정한 하나 이상의 비트는 최하위 비트측의 n 컬럼 어드레스 비트인 데이터 전송 방법.