TW466482B - Synchronous semiconductor memory device - Google Patents

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TW466482B
TW466482B TW089104020A TW89104020A TW466482B TW 466482 B TW466482 B TW 466482B TW 089104020 A TW089104020 A TW 089104020A TW 89104020 A TW89104020 A TW 89104020A TW 466482 B TW466482 B TW 466482B
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memory cell
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Shigeo Ohshima
Susumu Ozawa
Original Assignee
Toshiba Corp
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Description

經涪"^社？財產局員工消費合作社印製 466482 。 A7 ------- B7 五、發明說明（1 ) 【發明所屬之技術領域】 本發明係關於與時鐘同步進行資料傳送之同步型半導禮 *己憶裝置’特別是關於在使用多數位元資料之預取方式之 同步DRAM之内部資料傳送系統。 【習知技術】 以往爲了實現DRAM之高速資料存取與高資料帶寬，研 發出同步DRAM (SDRAM)。SDRAM係先由4M位元DRAM量 產’而今則64M位元DRAM幾乎皆爲SDRAM。SDRAM之特 徵在於藉由利用時鐘同步實現高速之存取時間及循環時 間’但近來對該SDRAM之高速化之要求更加提高。 在決定SDRAM[之動作速度上，係由下列一連串之資料傳 送動作決定，即：將記憶胞陣列之位元線所讀出之資料， 經由行選擇閘傳送至主資料線，以資料緩緩衝器放大，再 經由周邊資料線送至輸出入端子》該資料傳送動作之高速 化有其界限，故常見之使資料傳送速度提升之手法係使 用：將行存取遁流排因應CAS (latency)之數分割爲2、3或 4個管線階段（pipe line stage)，而使該等重疊動作（overlap) 之方式。又，自記憶胞陣列，對每一 I/O端子同時讀出複 數位元之資料，將其在周邊電路進行平行/系列變換而取 出，該手法係稱爲資料預取，在對每個I/O端子同時讀出2 位元之資料之情況係稱爲2位元預取，而同時讀出4位元之 資料之情況係稱爲4位元預取。 說明2位元預取之情況如下：依行選擇線平行傳送至資 料之2位元資料，各由資料線緩衝器放大，傳送至不同之 _ -4- __ 本逆.¾ f 士园國家標準（CNS)A4規格（210 X 297公釐） ----I-------^· ----— 1 訂 I I ! * * (請先閱讀背面之注意事項再填寫本頁) 466482 A7 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（2 ) 周邊資料線。被並列傳送至周邊資料線之2位元資料，依 最下位行位址A0決定取出順序，經平行/系列變換而取出。 現在之SDRAM之時鐘頻率主流爲】〇〇 Mhz至133 MHz。 於1時鐘周期進行〗次行選擇’藉由在時鐘開始上升與開始 下降之兩邊界（edge)時點使輸出資料同步’或在時鐘CLK 與其互補時鐘/ CLK之交叉時刻使輸出資料同步之手法，若 採用上述資料預取方式，可實現時鐘頻率之2倍之2〇〇 MHz〜266 MHz之資料傳送速度。 【發明所欲解決之課題】 惟，DRAM常有晶片尺寸之限制，特別是在採用預取方 式之情況下有壓迫周邊之配線區域之問題。例如，2位元 預取若與未採用預取方式之情況相比，周邊資料線之條數 成爲2倍。若爲自16條輸出入端子進行並列謂出之SDRAM 之情況，必需要有32條周邊資料線，若爲32位元並列讀出 之情況則必需要有64條。 若記憶體容量成爲如256M位元般變成更大，則因記憶 胞陣列之面積占有率上升，周邊資料線之條數增如所造成 之影響相對變小》惟，64M、128M等之記憶體容量，則無 法忽視周邊資料線之面積，對於未採用預取方式之習知 DRAM成爲預設（default)之過大（overhead)。 本發明係考量上述問題而研發者，其目的在提供—同步 型半導體記憶裝置，其係一面採用使資料傳送循環高速化 ^預取方式，一面削減周邊資料線之條數，而可續小晶體 尺寸者。 -5- 本纸張义度適用中囵國家標準（C1STS)A4規恪（210 X 297公釐） -------I I ---表-------訂---------*3^ * * f請先閱讀背面之沒意事項再填寫本頁) 打-5';切楚財產局員工消費合作社印製 A7 五、發明說明（3 ) 【解決課題之方法】 本發明之同步型半導體記悻奘¥ *己匕袈置，其特徵在於： 具備：記憶胞陣列； 譯碼電路，其係將料鐘时供给之位址予以譯碼 選擇前述記憶胞陣列之記憶胞者； 而 多數之主資料線對，其係傳送前述⑽胞陣列之 ^料線緩衝器，其係設於每—主資料㈣， 電 路者；以及 ^』頌览 、多數之周邊資料線，其制以將各資料線緩衝器之資料 傳送至資料輸出入端子者； 由前述記憶胞陣列所讀出之每個資料輸出人端子之複數 位元^資料·，經由前述主資料線對並列傳送至前述資料線 緩衝器’在該多數位元之資料中先頭資料通過前述閂鎖電 路傳送至前述周邊資料線之時，後續資料暫時保存於前: 閂鎖见路，然後與先頭資料相同傳送至周邊資料線者。 具體上，本發明之資料線緩衝器係例如具有資料線感測 放大器，其係依時鐘所控制時序而產生之活性化信號，進 ί丁動作者；閂鎖電路係連接於資料線感測放大器，將前述 活性化信號作爲閂鎖信號，進行動作者β 又’資料線緩衝器内之閂鎖電路係例如具有：閂鎖電路 本體’其係將前述資料線感測放大器之活性化信號作爲問 鎖信號’進行動作者；及驅動器，其係爲了將該閂鎖電路 本體之保存資料傳送至前述周邊資料線，與最下位行位址 同步而被控制資料輸出者。 -6 - 本紙張 < 度適用+酬家標準（CNS)A4規格⑵Q χ 297公爱 ^--------訂---------線 ί請先閱讀背面之注意事項再填寫本頁) 經濟郭智慧財產局員工消費合作社印製 6 64 8 2 A7 ___B7___ _ 五、發明說明（4 ) 又於本發明中，周邊資料線係：（a)對每一條位元資料 以1條單線構成，每1個資料輸出入端子之2位元之資料被 並列傳送至前述資料線緩衝器，該2位元之資料係以時分 J : 割送至1條周邊資料線；或（b)對每丨位元資料以1對互補 信號線構成，每1個資料輸出入端子之2位元之資料被並列 傳送至前述資料線緩衝器，該2位元之資料係以時分割傳 送至1對周邊資料線。 依本發明，將以複數位元同時並列傳送至主資料線之資 料，於資料線緩衝器以時分割傳送至共同之周邊資料線而 構成，可使資料傳送循環高速化，並可削減周邊資料線之 條數，藉此可縮小晶片尺寸。 【發明之實施形態】 以下參照圖式説明本發明之實施形態。 圖1爲本發明之一實施形態之SDRAM之方塊構造。 DRAM核心1包含：記憶胞陣列2、進行該記憶胞陣列2之 字元線及位元線選擇之列譯碼器3及行譯碼器4 '及將位元 線資料予以放大之感測放大器5。 外邵時鐘CLK係由時鐘緩衝器π取入而產生内部時鐘。 指令譯碼器6係將來自外部之指示進行資料之讀出/寫入之 指令ACT予以譯碼，基於該譯碼器信號與内部時鐘，控制 k波產生電路7產生由内部時鐘控制時序之感測放大器活 性化信號等各種控制信號。位址缓衝器8係與内部時鐘同 步將位址ADD取入，將列位址、行位址各送至列譯碼器3 及行譯碼器4。由dram核心1讀出被傳送至主資料線MDQ ______-7- 本ί氏張（度適用中關i標準（Cns)A4規格（210 X 297公ϋ ' — ιιιιιιιι — — — 衣·111111 ^^ . — — — — — — —I V. ί請先閱讀背面之注意事項再填寫本頁) ^--•w^財產局員工消t合作社印*1111 466482 A7 __B7 五、發明說明（5) 之資料，係由資料線緩衝器9放大。由資料線緩衝器9所放 大之資料，被傳送至周邊資料線RD，經由内部時鐘所控制 之I/O緩衝器10由丨/〇端子取出。 圖2係對於採用2位元預取方式之情沉’將自dram核心 1至1/◦端子為止之資料傳送相關之要部構造，著眼於1條 周邊資料線RD而予以表示。丨/〇端子數為丨6之情況，周邊 資料線RD亦在為單線構造之情況下為丨6。圖2中係表示以 通常多數之胞區塊（cell block)構成之記憶胞陣列2中之1個 胞區塊2〖。如圖所示，在胞區塊2丨中係將每複數條字元線 WL與位元線對BL、bL交叉配設’於該交叉部配設動態型 記憶胞MC。 在圮憶胞陣列2之區域上，雖配設有多數之主資料線對 MDQ ' bMDQ，圖中僅表示出其中所並列讀出之2位元資料 所對應之2對主資料線MDQ (E)、bMDQ (E)、MDQ (0)及 W1DQ (〇)。MDq (E)、bMDQ (E)之對係例如對應於依最 下位行位址CA0=0而選擇出之先頭資料，MDQ (〇)、 bMDQ (〇)之對係對應於依(：八〇=1所選擇之後績資料。該等 2對主資料線共同擁有I條周邊資料線RD。 胞區塊2丨之位元線資料，在由位元線感測放大器5放大 浼，經由行選擇信號CSL所驅動之行選擇問22、23，傳送 至主資料線對MDQ、bMDQ。在各主資料線對MDQ、 b\1DW之端部’設*包含於圖】之資料線緩衝器9之資料線 % 衝器 DQB (E)、DQB (◦) « 該實施形態中，圖2所示之2條行選擇線咖（e)、咖（〇) -8 - 本舐任、度:¾甲士囚园家標準（CNS)A4規格（210 X 297公髮〉 . 1 tr 11 !^— t — I —訂-------—-*3^ 广 c請先閱讀背面之注意事項再填寫本頁) A7 do 6A82 _B7_ 五、發明說明（6 ) 係與時鐘同步被同時選擇，2位元之位元線資料被同時傳 送至主資料線對 MDQ (E)、bMDQ (E)、MDQ (0)、bMDQ (Ο)，由資料線緩衝器DQB (E)、DQB (Ο)放大。即，雖進 行2位元預取之動作，但該等2位元資料係與習知相異，乃 係以時分割動作傳送至1條周邊資料線RD。因此，各資料 線緩衝器DQB係具備感測放大器24，及將其所放大之資料暫 時予以保存之作爲高速存儲器（cache)之閂鎖電路25。 被傳送至周邊資料線RD之資料，經由FIFO緩衝器26， 經由I / 0緩衝器1 0，自I/O端子取出。FIFO緩衝器26係如圖 7所示之習知者。 圖3表示一個資料線緩衝器DQB之具體構造例。感測放 大器24具有由PMDS電晶體QP4、PQ5及NM0S電晶體QN1、 QN2所成之FIFO型感測放大器本體241。感測放大器本體 241之電源侧與接地側各具有活性化用PM0S電晶體QP6及 活性化用NM0S電晶體PN5。該等活性化用NM0S電晶體 QN5、PM0S電晶體QP6各由時鐘控制時序而產生之互補性
活性化信號QSE、bQSE所驅動。主資料線對MDQ、bMDQ 及感測節點Nl、N2之間設有PM0S電晶體QP11、QP1 2所成 之傳送閘。該傳送閘係由感測放大器活性化信號QSE所控 制，在感測放大器24活性化時成爲"關"，資料線對MDQ、 b M D Q被自感測節點N1、N 2切離。 感測節點Nl、Ν2上設有PM0S電晶體QP1、QP2、QP3所 成之資料線等價電路242。一方之感測節點Ν1經由反相器 Π連接於虛的（dummy) MN0S電晶體QΝ6之間極’該ί及極係 -9 ** 本纸張4¾適用中S S家標準（CNS)A4規格（210 Χ 297公釐) ------ ----i I I l·---- 訂---------' <請先閱讀背面之注意事項再填寫本頁) 經涪却智慧財產局員工消費合作社印製 A7 466482 五、發明說明（7 ) 於連接於由重設（reset)信號（預充電（pre_charge)信號）bRST 所控制之預充電用PMOS電晶體QP9之連接狀態下終結。而 另一方之感測節點N2則係經由反相器π連接於輸出用 NMOS電晶體QN3之閘極，該没極係連接於預充電用pM〇s 電晶體QP7。 閂鎖電路2 5具有閂鎖電路本禮2 5 1，其係有活性化信號 QSE、bQSE被直接作爲閂鎖信號供給至其中者a問鎖電路 本體251係將反相器13、14之輸出入交叉連接構成者。該問 鎖黾路本體251之資料係輕由.與最下位行位址ca〇同步成爲 ” H"、"L"之互補控制信號EOSW、bEOSW所控制之驅動器 2 52 ’傳送至周邊資料線RD。驅動器252具有PMOS電晶體 QP8 ’其係閂鎖電路本體251之輸出以及被輸入控制信號 EOSW之2輸入NANP閘G1之輸出所控制者；及nm〇S電晶 體QN4，其係由閂鎖電路本體251之輸出以及被輸入控制信 號bEOSW之2輸入NOR閘G2之輸出所控制者。
即，在由感測放大器24並列放大之主資料線對MDQ (E)、bMDQ (E)、MDQ (〇)、bMDQ (〇)之 2 位元資料予以感 測之資料線緩衝器DQB (E)、DQB (〇)中，例如由緩衝器 DQB (E)侧爲 A0=_，H" ’ 即 E0SW(E) = " Η"， — 被判定爲先頭資料，自閂鎖電路本體251經 由驅動器25 2以其原狀直接傳送至周邊資料線RD。在此期 間，另一方之資料線緩衝器DQB (0)係爲ES〇w (0) = "L"，bEOSW (〇) = "H"，驅動器 252 係保持爲，| 關”。 t資料係被保存於閂鎖電路本體25卜接著藉由a〇="l"，即 -10- 本"kK !適用中3 ®家標準（CNS)A4規格（210 X 297公髮) ------------:衣--------訂---------線 <請先閱讀背面之注f項再填寫本頁) 經漕祁泣楚財產局員工消f合作社印製 A7 466482 B7 五、發明說明（8 ) EOSW (0)="H" ' bEOSW (0)="L"，驅動器 252成爲”開"，被 作爲後續資料傳送至周邊資料線RD。 圖4係本實施形態之資料傳送動作之時序圖，在時鐘 CLK開始上升之時點之前之時刻t〇時，重設信號bRST成爲 __ Η "，資料線緩衝器DQB之感測放大器24之預充電期間結 束a在預充電期間，等價電路242之PMOS電晶體QP1、 QP2、QP3係爲"開”，感測節點Nl ' N2被預充電成VCC， 又PMOS電晶體QP7、QP7爲"開"，：NMOS電晶體QN0、QN3 之汲極節點被預充電成VCC。 其後，在時刻tl時，行選擇信號CSL上升。藉此，位元 線資料被傳送至主資料線對MDQ、bMDQ，因應資料如圖 所示發生電位差。此時如前述，每一個I / 〇端子，2位元資 料被同時傳送至主資料線對。 接著在時刻t2時，資料線感測放大器之活性化信號qSE 上升至"Η "，其互補信號bQSE成爲” L "。藉此，感測節點 N1、N2因應資料，一方移至VCC，另一方移至VSS。節點 N2之資料被反相器12反轉，再由NMOS電晶體QN3再反轉， 而被傳送至閂鎖電路本體25丨。閂鎖電路本體25丨被供給感 測放大器活性化信號QSE、bQSE係爲閂鎖信號，將被傳送 之資料予以取入。 次之，與最下位行位址CA0同步產生之控制信號e〇sw (E) 在時刻t3上升。藉此，被預取之2位元資料中，被傳送至 资料線對MDQ (E)、bMDQ (E)側之閂鎖電路本體251之資 料，被作爲先頭資料D (E)經由驅動器252傳送至周邊資料 -11 - 本纸張义度遠用中因國家標準（CNS)A4規格（210 X 297公釐） I ----i I I— ----^----訂---------線，、 <請先閱讀背面之注意事項再填寫本頁) 經-¥"慈財產局員工消費合作社印製 466482 <έ-;···'·,;':Μ>財產局員工消費合作社印裂 A7 _______B7____ 五、發明說明（9 ) 線RD爲止。於此期間’另一方之資料線對MDq(〇)、 bMDQ(O)側之閂鎖電路25中，控制信號EOSW(O)爲"L "、 bEOSW (0)爲” Η " ’驅動器252之閘Gl、G2爲關閉狀態。 故，後續資料被暫時保存於閂鎖電路本體251。 感測放大器活性化信號QSE在感測節點Ν1、Ν2成爲 VCC、VSS後，於時刻t4成爲"L "，進而在時刻t 5時，重設 信號bRST成爲"L"，感測放大器24便進入預充電動作。其 後’隨著在時刻t6時取下位行位址CA0之反轉，控制信號 E0SW (0)成爲"H”、bEOSW (0)成爲_ ，保存於閂鎖電 路本體251之後續資料d (0)通過驅動器252被傳送至周邊 資料線RD。在後續資料被傳送至周邊資料線rd之前，在 時鐘CLK下降時先被傳送之先頭資料被取入至fif〇緩衝器 26 0 其後，在時刻t7時重設信號bSRT成爲” Η ”，被預充電之
感測放大器241進入下一個循環之準備動作狀態D 如此在本實施形態中，丨時鐘周期内，被預取至資料線 緩衝器之2位元資料依時分割動作，被順序傳送至共同之 周邊資料線RD。後續資料被閂鎖之時間係約爲丨/2時鐘周 期。被以時分割系列傳送至周邊資料線RD之2位元資料， 經由例如在時鐘CLK之兩邊界（edge)被啓動之fif〇緩衝 26，經由I/O緩衝器9，自同一 I/O端子取出。 依上述本實施形態，被經由資料線緩衝器並列傳送至主 资料線之每一個I/O端子之2位元資料，其先頭資料係通過 資料線緩衝器’後續資料係暫時保存，稍遞再傳送至共同 -12- ㈣义遗用㈣园家標準（CNSM4規格（210 X 297公爱) ' -- < I I I---ill--- ^ j I I I I l· I ^ >1111111 β k. f請先閱讀背面之注意事項再填寫本頁>
智 財 產 局 員 工 消 費 谷 社 印 U -13- i b b 4 8 2 A7 ___B7 五、發明說明（10 ) 之周邊資料線。故，與習知之預取方式相比，可將周邊資 料線之數Θ減少1 /2。特別是在丨/〇端子數爲〗6個或32個之 大數目，要進行16位元或32位元並列讀出之SDRAM之情況 下，周邊資料線數之減少效果大，可縮小晶片尺寸。 又，本實施形態中，藉由依自資料線緩衝器至周邊資料 線之資料傳送作而進行平行/系列變換，即不需要如習知 之預取方式之平行/系列變換電路。 又，本實施形態中，閂鎖電路25係將資料感測放大器24 之活性化信號作爲閂鎖信號而動作。故在後續資料被保存 於閂銷電路25之狀態下’作爲閂鎖信號之感測放大器活性 化信號QSE係爲"L " ’於此狀態下感測放大器24進入準備 好下一次循環之預充電動作。即，資料緩衝器之預充電動 作與資料閂鎖動作可在時間上重複之故，藉由追加閂鎖電 路，不必無謂的使用時鐘循環，不會使循環時間增大。 圖5係將本發明之其他實施形態之SDRAM之要部構造與 圓2對應表示《該實施形態係將以2位元資料依時分割傳送 之周邊資料線之構造，與主資料線同樣的，做成互補信號 線RD、bRD。其他則與先前之實施形態相同。 在本實施形態之情下，與先前之實施形態相比，周邊資 料線之條數成爲2倍。然而即使如此，與將預取之2位元資 料對互補信號機構成之周邊資料線予以並列傳送之情況相 比，周邊資料線之條數仍減少1 /2。 圖6係其他實施形態之資料線緩衝器之感測放大器電路 之構造。該資料線感測放大器係以電流鏡型差動放大器 本纸張&度適用中闯國家標準（CNS)A4規格（210 X 297公爱） --------1---衣-----I l· I 訂---------! i (請先閱讀背面之注意事項再填寫本頁} A7 4 6 648 2 _B7____ 11 五、發明說明（） 61、62為主體而構成。差動放大器61、62之一個輸入節點 係為感測節點Nl、N2，於其上連接有主資料線MDq、 bMDQ。感測節點N 1、N2上’與圖3之情泥相同設有等價 電路63 < 差動放大器61、62之輸出節點N 11、N 12連接至問極，歧 極連接至感測節點N2、N 1之PMOS電晶體QP63、QP64，係 用以將輸出節點N 11、N 12之電位變化歸還至感測節點N i、 N2 ’加速感測動作《連接於輸出節點Ν Π、N 12之PMODS電 晶體QP6 1、QP62係為預充電用。—方之輸出節點N丨丨係經 由PMOS電晶體QP65與NMDS電晶體QN62所成之輸出驅動 器被終止’另一方之輸出節點N】2係經由PMDS電晶體OP66 與NMDS電晶體QN61所成之輸出驅動器，與先前之實施形 態相同的連接至閂鎖電路。 該資料線感測放大器在預充電時，控制信號bRST為 L ，控制信號RST為” Η ”。藉此，感測節點n 1、N2及輸 出節點Ν 11、Ν12被預充電成VCC。此時輸出驅動器之輸出 成為·· "。感測動作在輸出節點Ν 12成為，，L ·，後，輸出驅動 .¾之PMOS電晶體QP66成為"開"，·，η，，位準輸出被送至閂 鎖電路。 上述實施形態中’雖每一I/O端予將2位元資料並列傳送 i主資料線’將其以時分割傳送至共同之周邊資料線，然 而較通常者係可進行控制，將複數位元資料並列傳送至主 “料線’將該等以時分割傳送至共同之周邊資料線。藉 此’可更進一步削減周邊資料線之條數。 g國家標準（CNS)A4規格<210 X 297公釐） ------ ---I I I I ^----------訂--------- f請先閱讀背面之注意事項再填寫本頁) ^--,:'·兑財產局員工消費合作社印較 A7 4 b b 4 8 2 ______B7___ -'ll I ____ 五、發明說明（12) 【發明之效果】 依上述本發明，可一面採用將資料傳送循環予以高速化 之預取方式，一面削減周邊資料線之條數，可縮小sdram 之晶片尺寸。 【圖面之簡單説明】 圖1爲本發明之一實施形態之SDRAM之方塊構造表示圖。 圖2爲同實施形態之dram核心至輸出入端子爲止之資 料傳送路徑之要部構造表示圖。 圖3爲圖2之資料線緩衝器之具體構造例表示圖。 圖4爲同實施形態之資料傳送動作時序表示圖。 圖5爲其他實施形庇之周邊資料線構造表示圖。 圖6爲其他實施形態之資料線感測放大器構造表示圖。 圖7爲FIFO緩衝器之構造表示圖。 【元件符號説明】 1…DRAM核心、2…記憶胞陣列、3…列譯碼器、4…行 澤碼器、5…位元線感測放大器、6…指令譯碼器、7…控 制信號產生電路、8…位址緩衝器、9…資料線緩衝器、 1〇…I/O緩衝器、11…時鐘緩衝器、24··‘資料線感測放大 器、25…閂鎖電路、26…FIFO緩衝器3 — -15- 度適用中围因家標準（CNSM·!規格mo X 297公i ) - - ------- ---^-------- ^ ' — — — —— — It I, <請先閒讀背面之注意事項再填寫本頁) 經-一:--'智社？时產局員1消費合作社印製

Claims (1)

  1. d 6 648 2 88 8 s ABCD 六、申請專利範圍 .-•Ϋ. I I) | "j ii li 印 % L同步財㈣記憶Μ，其特徵在於： 具備：記憶胞陣列； 譯碼電路，其係將與時鐘同步供給之位址予以譯 碼，而選擇前述記憶胞陣列之記憶胞者； ^ 數之主資料線對，其係傳送前述記憶胞陣列之 料者； 資料線緩衝器，其係設於每一主資料線對，内藏閂 鎖電路者；以及 多數之周邊資料線，其係用以將各資料線緩衝器之 貝料傳送至資料輸出入端子者； 由則述i己憶胞陣列所讀出之每個資料輸出入端子之複 數位疋之資料，經由前述主資料線對並列傳送至前述 資料線緩衝器，在該多數位元之資料中先頭資料通過 i述閂鎖電路傳送至前述周邊資料線之時，後續資料 暫時保存於前述閂鎖電路，然後與先頭資料相同傳送 至周邊資料線者。 2 .如申請專利範圍第〗項之同步型半導體記憶裝置，其中 的述's料線緩衝器具有資料線感測放大器，其係依前 述時鐘所控制時序而產生之活性化信號’進行動作 者：前述閂鎖電路係連接於前述資料線感測放大器， 將前迷活性化信號作爲閂鎖信號’進行動作者。 3 .如申請專利範園第2項之同步型半導體記憶裝置，其中 别述問鎖笔路具有.閃鎖電路本體，其係將前述資料 -16- 6人玉K 卜3 g家標率（CNS ) A4規格（21 〇 X 29 7公釐） {請先閲讀背面之注意事項再填寫本頁)
    A8 α 6 648 2 畀 D8 六、申請專利範圍 線感測放大器之活性化信號作爲閂鎖信號’進行動作 者；及驅動器，其係爲了將該閂鎖電路本體之保存資 枓傳送至前述周邊資料線，與最下位行位址同步而被 控制資料輸出者。 4 .如申請專利範圍第1項之同步型半導體記憶裝置，其中 前述周邊資料線係對每一條位元資料以1條單線構成， 每1個資料輸出入端子之2位元之資料被並列傳送至前 述資料線緩衝器，該2位元之資料係以時分割傳送至1 條周邊資料線 5 .如申請專利範圍第1項之同步型半導體記憶裝置，其中 前述周邊資料線係對每1位元資料以丨對互補信號線構 成，每1個資料輸出入端子之2位元之資料被並列傳送 至前述資料線緩衝器，該2位元之資料係以時分割傳送 至1對周邊資料線。 | 6.—種同步型半導體記憶裝置，其特徵在於：具備 兒憶胞陣列，其係將複數條之每一條位元線與字元 線X又配設，於該等交又部上配置動態型記憶胞者； 孑碼電路，其係將與時鐘同步供給之位址予以譯 碼，選擇記憶胞陣列之字元線及位元線者： r--'F./.,',: Η工消骨合泎社印製 多數之主#料線對，其係將每一個由該譯碼電路選 擇而自前述記憶胞陣列讀出之資料輸出入端子之多數 位疋之資料予以並列傳送者； 多數之資料線緩衝器， w為其係設於各王資料線對，其 _________ * 17 _ 试π料 (咖）Α4“ΤΙ^^---- b 6 4 8 2 A8 BS C8 D8 六、申請專利範圍 係感測在前述時鐘之1周期内並列傳送之多數位元之資 料，並以時分割輸出之方式進行時序控制者：及 多數之周邊資料線，其係將該等資料線緩衝器所依 時分割輸出之多數位元資料，予以系列的傳送至共同 之資料輸出入端子者° -18- ---------來-------、--------移 (請先閲讀背面之注意事項再填寫本瓦) 八乂 :¾义，K 家標準（CNS ) A4規格{ 210X297公釐）
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