KR20160087826A

KR20160087826A - 다중 식별된 동일 블록들을 갖는 집적 회로

Info

Publication number: KR20160087826A
Application number: KR1020167015131A
Authority: KR
Inventors: 로랑 샤리에
Original assignee: 트릭셀
Priority date: 2013-11-08
Filing date: 2014-10-30
Publication date: 2016-07-22
Also published as: CN105794199A; FR3013175B1; JP2016538801A; US20160294392A1; EP3066827B1; JP6397927B2; CN105794199B; KR102124234B1; FR3013175A1; EP3066827A1; US9503089B2; WO2015067527A1

Abstract

발명은 인덱스 j 로 인덱싱된 복수의 N 개의 인접한 동일 블록들을 포함하는 집적 회로 (10, 80) 와 관련되며, 현재 블록 (Bj) 이 이전 블록 (Bj-1) 및 다음 블록 (Bj+1) 에 접속되며, 각각의 블록은 식별 회로 (Ij) 를 포함하고, 식별 회로 (Ij) 는,
- i 로 인덱싱된 N 개의 순차적 입력들 (Ei(j)) 로서, 동일한 인덱스의 이전 블록 (Bj-1) 의 N 개의 출력들에 접속되는 상기 입력들; 및
- i 로 인덱싱된 N 개의 순차적 출력들 (Si(j)) 로서, 동일한 인덱스의 다음 블록 (Bj+1) 의 N 개의 입력들에 접속되는 상기 출력들을 포함하고,
- 현재 블록 (Bj) 의 i≠N 에 대한 각각의 입력 i (Ei(j)) 는 i 로 인덱싱된 라우팅 라인 (Li) 에 의해 현재 블록의 출력 i+1 (Si+1(j)) 에 접속되고;
- 현재 블록 (Bj) 의 마지막 입력 N (EN(j)) 은 현재 블록의 어느 출력에도 접속되지 않으며; 그리고
- 현재 블록 (Bj) 의 제 1 출력 1 (S1(j)) 은 현재 블록의 어느 입력에도 접속되지 않고;
각각의 블록 (B) 은,
- 적어도 하나의 접속 패드 (패드0); 및
- i 로 인덱싱된 N 개의 논리 게이트들 (Pi) 로서, 각각의 논리 게이트 (Pi) 가 제 1 입력 (Pin1(i)), 제 2 입력 (Pin2(i)), 및 출력 (Pout(i)) 을 포함하는, 논리 게이트 (Pi) 를 더욱 포함하며,
- i 로 인덱싱된 N 개의 버스들은 각각 N 개의 블록들 모두를 통해 작동하는 라인을 포함하고, 각각의 버스는 단일 논리 게이트 (Pi) 의 출력 (Pout(i)) 에 접속된다.

Description

다중 식별된 동일 블록들을 갖는 집적 회로{INTEGRATED CIRCUIT HAVING MULTIPLE IDENTIFIED IDENTICAL BLOCKS}

본 발명은 전기 라인들이 일 패턴으로부터 다른 패턴까지 접속될 수 있도록 오버랩을 제공하면서 복수 회 반복된 패턴으로부터 생성된 집적 회로들의 분야에 관한 것이다. 이들 패턴들은 스티치 (stitch) 된다고 말한다.

본 발명은 이미저들, 디스플레이들 또는 검출기들, 또는 메모리 회로들과 같은 스티치형 회로의 임의의 타입에 적용가능하다.

집적 회로들은 일반적으로 포토리소그라피 프로세스를 사용하여 단결정 실리콘, 폴리실리콘 또는 비정질 실리콘으로부터 제작된다. 이 프로세스는 마스크를 사용하며, 이 마스크를 통해 웨이퍼 상에 성막된 (deposited) 감광성 재료 (포토레지스트) 의 층을 노출시키기 위해 의도된 광이 통과된다. 이러한 리소그라피 단계 다음에, 웨이퍼는 그 후 식각되어 재료를 제거하여, 회로의 표면 상에 3 차원 패턴을 형성한다. 노광/식각 프로세스는 회로의 다양한 구성 층들의 패턴들을 생성하기 위해 다수 회 수행된다.

소정의 회로들은 포토리소그라피 장치 (스텝퍼) 의 마스크의 사이즈 보다 사이즈가 더 크다. 구체적으로, 현재 리소그라피 프로세스들에 사용되는 마스크들 또는 레티클들은 사이즈가 몇 센티미터 바이 몇 센티미터인데 반면, 소정의 이미저 회로들은 면적이 크며, 예를 들어 100 ㎠ 이상이다.

회로가 동일한 엘리먼트들 (통상적으로 매트릭스 어레이 구조, 예를 들어 이미저들, 디스플레이들 또는 센서들 또는 메모리들) 을 포함할 때, 하나의 해결방안은 하나 또는 2 개의 방향들에서 다수 회 시프트되는 단일 마스크로부터 생성되는, 동일 블록들로 회로를 나누는 것이다. 이 프로세스는 "필드 스티칭" 또는 단지 "스티칭" 으로 칭한다. 환언하면, 회로는 하나 이상의 마스크들을 통해 반도체 웨이퍼의 다수의 노광들로부터 형성된다. 노광들의 각각은 이미지 센서의 매트릭스 어레이 존의 스티칭의 경우에 있어서 회로의 많은 엘리먼트들, 예를 들어 픽셀들의 수십, 수백, 또는 심지어 수천 개가 제작되는 것을 허용한다. 다양한 블록들이 블록들 사이의 전기적 접속들의 오버랩을 보장하도록 오버레이된다.

도 1 은 다수 회 반복된 패턴에 각각 대응하는 블록들 (A, L' 및 C') 을 포함하는 하나의 예시적인 매트릭스 어레이 "스티치형 회로" (101) 를 기재한다. 도 1 에서, 블록들은 명료함을 위해 분리되어 나타나 있지만, 사실 상 이들은 전기적 접속을 보장하기 위해서 오버랩한다. 매트릭스 어레이 회로 (101) 은 예를 들어 디스플레이 (예컨대 LCD 스크린), 검출기 (예컨대 x-레이 검출기) 또는 메모리 회로 (예컨대 플래시 CMOS 메모리 회로) 이다.

블록 (A) 는 실제 매트릭스 어레이를 형성하는, 로우들 및 컬럼들의 교차 지점에 위치된 로우들, 컬럼들 및 픽셀들로 구성된다. 예를 들어, 블록 (A) 는 10 x 10 내지 100 x 100 픽셀들을 포함할 수도 있으며, 복잡한 매트릭스 어레이는 가능한 수 천개의 로우들 및 컬럼들을 포함한다.

블록들 (L' 및 C') 은 로우들 및 컬럼들을 어드레싱하기 위한 회로들을 포함하며, 그 회로들은 보통 "드라이버들" 로 칭한다.

이들 블록들은 2 개의 수직면들 상에 매트릭스 어레이의 주변부 상에 배치된다. 예를 들어, 블록들 (L') 은 로우 드라이버들을 포함하고 블록들 (C') 은 컬럼 드라이버들을 포함한다. 하나의 블록 (L' 또는 C') 은 복수의 드라이버들을 포함할 수도 있고, 각각의 드라이버는 복수의 로우들 또는 컬럼들을 제어한다. 로우 드라이버는 매트릭스 어레이 회로 (101) 의 어드레싱 동안 복수의 로우들의 전기적 커맨드 신호들을 프로세싱하도록 구성되고, 이들 신호들은 로우들에 삽입 (inject) 되거나 로우들로부터 발생하고 수집되어 프로세싱될 신호들이며, 매트릭스 어레이 회로의 타입에 의존하고, 그리고 컬럼 드라이버들에 대해서도 마찬가지이다. 블록 (D) 은 물리적으로 직각 모서리이고 특정 기능을 갖지 않는다.

따라서, 도 1 의 매트릭스 어레이 회로는 3 x 3 블록들 (A) 로 구성되고, 3 개의 블록들 (L') 은 예를 들어 로우들을 어드레싱하고 3 개의 블록들 (C') 는 예를 들어 컬럼들을 어드레싱한다.

블록들 (A', L' 및 C') 는 본질적으로 서로 동일한데, 이는 이들이 동일한 패턴으로부터 생성되고, 이에 따라 서로로부터 구별될 수 없기 때문이다. 소정의 어플리케이션들에 대하여, 서로로부터 다양한 블록들을 식별하는 것이 이로울 수도 있다.

제 1 의 간단한 해결방안은 서로로부터 블록들을 구별하기 위해 부가 접속 패드를 사용하는 것으로 구성된다. 하지만, 이 해결방안은 많은 픽셀들을 포함하는 매트릭스 어레이 회로들의 이미 매우 조밀한 상호접속을 복잡하게 한다.

픽셀의 식별의 스케일에 대하여, 특허 US72928762 는 주어진 컬럼의 각각의 픽셀에 대한 식별 회로를 기재하며, 이 회로는 픽셀의 랭크 (rank) 가 컬럼에서 증가함에 따라 증분하는 가산기를 포함한다. 이 회로는 활성 컴포넌트에 기초하며 이로써 전력이 공급되어야 하는 결점이 있다.

게다가, 컬럼 및 로우 드라이버들은, 매트릭스 어레이의 주변부에 위치된 접속 패드들을 통해, 이들을 제어하는데 필요한 소정의 신호들을 수신하며, 그 신호들은 기능들로서 지칭된다. 모든 회로들에 대한 일반적인 기능들은, 예를 들어 칩 선택 (CHIP SELECT) 기능 (회로의 턴-온), 파워 다운 (POWER DOWN) 기능 (저전력 모드), 리셋 (RESET) 기능 (디지털 부분의 리셋) 및 줌 기능이다. 이들 패드들은 컬럼 및 로우 드라이버들을 외부 회로들에 접속하는 것을 가능하게 한다. 이들 기능들은 일반적이고 동일 블록들 (L' 또는 C') 의 모든 드라이버들에 의해 사용된다.

블록 전체에 걸쳐 동일한 마스킹 기법은, 각각의 블록에 대한 접속 패드들의 반복을 필요하게 한다. 따라서, 모든 동일 블록들을 통해 작동하는 전용 버스 상부에 기능 1 (F1) 을 분포시키기 위해서, 블록 마다 하나의 접속 패드 (패드1) 를 통해 이러한 기능을 삽입하는 것이 필요하다. 이에 따라, 종래 기술에 의하면, 각각 접속 패드들 (패드1, 패드2 및 패드3) 으로부터 분포된 3 개의 기능들, 기능 1 (F1), 기능 2 (F2), 및 기능 3 (F3) 및 3 개의 동일 블록들 (L') 에 대해 도 2 에 도시된 바와 같은, 기능 당 하나의 패드가, 블록 마다 있다. 이러한 방법은 많은 패드들을 필요로 한다는 것이 결점이다.

발명의 목적은, 더 작은 수의 접속 패드들과 연관된 버스들 상부에 상술한 기능들을 라우팅하는 순 (purely) 패시브 식별 회로를 제공하는 것에 의해, 위에서 언급된 결점들을 해결하는 것이다.

본 발명의 다른 피처들, 목적들 및 이점들은 한정이 아닌 예시로서 주어지는 첨부된 도면들에 관한 다음의 상세한 설명을 읽으면 명백해질 것이다.
- 위에서 언급된 도 1 은 예시적인 매트릭스 어레이 스티치형 회로를 기재한다.
- 위에서 언급된 도 2 는 종래 기술에 따른 일반적인 기능 분포 아키텍처를 도시하며, 각각의 기능은 하나의 접속 패드를 사용한다.
- 도 3 은 발명에 따른 집적 회로 (10) 를 도시한다.
- 도 4 는 블록 (Bj) 의 식별 회로 (Ij) 의 일 동작 모드를 도시한다.
- 도 5 는 블록 (Bj) 의 각각의 식별 회로 (Ij) 와 연관된 판독 회로 (Rj) 를 포함하는 발명에 따른 집적 회로를 도시한다.
- 도 6 은 식별 회로가, 적어도 하나의 로우 드라이버를 포함하는, 도 1 에 기재된 바와 같은 타입 B 의 동일 블록들과 연관되는 일 실시형태를 기재한다.
- 도 7 은 식별 회로가, 적어도 하나의 컬럼 드라이버를 포함하는, 도 1 에 기재된 바와 같은 타입 C 의 동일 블록들과 연관되는 다른 실시형태를 기재한다.
- 도 8 은 라우팅 기능을 수행하는 발명에 따른 집적 회로의 토폴로지를 도시한다.
- 도 9 는 발명에 따른 집적 회로의 동작의 일 예를 도시한다.
- 도 10 은 발명에 따른 기능 분포 아키텍처를 개략적으로 나타낸다.
- 도 11 은 발명에 따른 집적 회로의 일 변형을 도시한다.
- 도 12 는 발명에 따른 집적 회로의 다른 변형을 도시한다.
- 도 13 은 이미지 센서의 4 개의 3T 픽셀들을 개략적으로 나타낸다.
- 도 14 는 발명에 따른 이미지 센서를 도시한다.
- 도 15 는 종래 기술에 따른 이미지 센서를 도시한다.

도 3 은 발명을 이해할 수 있도록 집적 회로 (10) 를 도시한다. 회로 (10) 는 인덱스 (j) 에 의해 인덱싱된 복수의 N 개의 인접한 동일 블록들 (B) 을 포함한다. 현재 블록 (Bj) 은 이전 블록 (Bj-1) 및 다음 블록 (Bj+1) 에 전기적으로 접속된다. 블록들은 개략도의 명료함을 위해 도 3 에서 별도로 도식화되지만, 집적 회로 상부의 라인들의 연속성을 허용하기 위해서 마스킹 후에 오버랩한다.

각각의 블록은 서로로부터 동일 블록들 (B) 을 구별하기 위해서, 발명의 제 1 양태에 따라, 의도된 식별 회로 (Ij) 를 포함한다. 식별 회로 (Ij) 는 i 로 인덱싱된 N 개의 순차적인 입력들 (Ei(j)) 을 포함하고, 이 입력들은 동일한 인덱스의 이전 블록 (Bj-1) 의 N 개의 출력들에 접속되며, 이것은 입력 (Ei(j)) 가 블록들의 오버랩에 의해 출력 (Si(j-1)) 에 전기적으로 접속되는 것을 의미한다. 그것은 또한, i 로 인덱싱된 N 개의 순차적인 출력들 (Si(j)) 을 포함하고, 이 출력들은 동일한 인덱스의 다음 블록 (Bj+1) 의 N 개의 입력들에 접속되며, 이것은 출력 (Si(j)) 이 블록들의 오버랩에 의해 입력 (Ei(j+1)) 에 전기적으로 접속되는 것을 의미한다.

동일한 인덱스의 블록 (Bj) 의 입력들과 블록 (Bj-1) 의 출력들 사이에 그리고 동일한 인덱스의 블록 (Bj) 의 출력들과 블록 (Bj+1) 의 입력들 사이에 전기적 연속성이 있다.

현재 블록 (Bj) 의 i≠N 에 대하여, 각각의 입력 i, (Ei(j)) 는 현재 블록의 출력 (i+1), (Si+1(j)) 에 대해, i 로 인덱싱된 라우팅 라인 (Li) 에 의해 접속된다. 현재 블록 (Bj) 의 마지막 입력 N, EN(j) 은 현재 블록의 임의의 출력에 접속되지 않으며, 현재 블록 (Bj) 의 제 1 출력 1, (S1(j)) 는 현재 블록의 임의의 입력에 접속되지 않는다.

라우팅 라인에 의해 의미되는 것은 도전체이다. 상술한 식별 회로의 토폴로지는, 마스크 패턴 상에 묘사되고, 이에 따라 각각의 블록에서 하나의 노치 (notch) 에 의해 시프트되는, 라우팅 라인들 및 블록들 모두에 대해 동일하다.

도 3 은 N=4 에 대한 식별 회로의 토폴로지를 개략적으로 나타내지만, 그 원리는 물론 임의의 N 에 대해 일반화할 수 있다. N 개의 블록들에 대하여, 블록 당 N 개의 라우팅 라인들 (L1, … Li, … LN) 이 있으며, 그 라인들은 블록의 입력으로부터 카운팅된다.

식별 회로는 적어도 하나의 접속 패드와 버스들 사이에서 라우팅을 달성하기 위해, 다른 엘리먼트들과의 조합으로 사용된다.

도 8 은 발명에 다른 집적 회로의 토폴로지를 도시한다. 집적 회로 (80) 의 각각의 블록 (B) 은 또한, 적어도 하나의 접속 패드 (패드0), i 로 인덱싱된 N 개의 논리 게이트들 (Pi) 을 포함하고, 각각의 논리 게이트는 제 1 입력 (Pin1(i)), 제 2 입력 (Pin2(i)) 및 출력 (Pout(i)) 을 포함하고, N 개의 버스들은 각각 모든 N 개의 블록들을 통해 작동하는 라인을 포함하며, 각각의 버스는 단일 논리 게이트 (Pi) 의 출력 (Pout(i)) 에 접속된다.

버스는 모든 블록들 (B) 을 통과하는 전도성 라인이고, 상기 라인은 블록 (B) 로부터 다른 회로들, 예를 들어 컬럼 또는 로우 드라이버들로 전기적 신호들을 전달하기 위해 의도된다. 발명의 이러한 양태에 따라, 접속 패드 (패드0) 는 다음의 방식으로 식별 회로 (I) 및 논리 게이트들 (Pi) 를 통해 버스들에 커플링된다:

- 논리 게이트들 (Pi) 의 제 1 입력들 (Pin1(i)) 모두가 접속 패드 (패드0) 에 접속되고;

- 논리 게이트 (Pi) 의 각각의 제 2 입력 (Pin2(i)) 은 식별 회로 (I) 의 단일 라우팅 라인 (Li) 에 접속된다.

발명에 따른 집적 회로의 하나의 이점은, 활성 컴포넌트들을 사용하지 않고 식별이 달성되고; 블록들을 구별하기 위해 코딩 또는 디코딩이 필요하지 않다는 것이다. 또한, 식별은 어떠한 블록들의 수에도 여전히 효과적이다.

발명의 다른 이점들은 하기에 기재된다.

도 4 는 j 로 인덱싱된 블록을 구별하기 위한 블록 (Bj) 의 식별 회로 (Ij) 의 일 동작 모드를 도시한다. 식별은 복수의 인접 블록들의 일 종단에 위치되는 1 로 인덱싱된 블록 (B1) 으로부터 달성된다. 이에 따라, 제 1 블록 (B1) 의 식별 회로 (I1) 는 이전 블록에 접속되지 않는 입력을 갖는데, 이는 그것이 블록들의 체인에 있어서 제 1 링크이기 때문이다. 회로 (I1) 는, 제 1 입력 1 (E1(1)) 이 논리 레벨 "1" 을 수신하고, i=2 내지 N 에 대한 입력들 i (Ei(1)) 은 논리 레벨 "0" 을 수신한다. 이로써, 블록들의 체인이 설정된다.

또한, 출력이 상술한 바와 같이 블록의 임의의 입력에 접속되지 않는, 각각의 블록의 식별 회로의 (이에 따라, 각각에 대해 그리고 모든 j 에 대해) 제 1 출력 1 (S1) 은, 논리 레벨 "0" 을 수신한다.

논리 레벨 "0" 에 의해 의미되는 것은 예를 들어 0 V 의 전압의 인가에 대응하는 주어진 제 1 상태이다. 논리 레벨 "1" 에 의해 의미되는 것은 예를 들어, 0 이 아닌 전압의 인가인 주어진 제 2 상태이다.

라우팅 라인들의 시프트된 토폴로지 때문에, 블록 (B1) 에 대해 라인 (L1) 로 설정되는 전압 "1" 을 갖는 단일 라인은, 블록 (N) 에 대한 라인 (LN) 에 대응할 때까지 각각의 블록에서 노치를 시프트한다. 예를 들어, 블록 (D) 은 제 1 블록 (B1) 의 라인 (L1) 을 논리 레벨 "1" 로 설정하고, 각각의 블록 (B) 은 이 라인 (L1) 을 논리 레벨 "0" 으로 설정한다.

시프트는 블록들을 구별하는 것을 가능하게 한다. 다른 입력들이 "0" 에 있기 때문에, 그것은 블록을 구별하기 위해, 레벨 "1" 을 갖는, 블록의 N 개의 라우팅 라인들 (L1 … LN) 로부터, 어느 것이 단일 라우팅 라인인지를 검출하기에 충분하다. 환언하면, 이로써 블록 (Bj) 의 각각의 식별 회로 (Ij) 의 입력들의 논리 레벨들의 순차적인 시퀀스 (Aj) 는 블록의 고유 식별자, 즉 이 블록의 어드레스를 구성한다.

도 4 는 N=3 에 대한 원리를 도시한다. 블록 (B1) 의 어드레스는 '001' 이고, 블록 (B2) 의 어드레스는 '010' 이며, 블록 (B3) 의 어드레스는 '100' 이다.

도 5 에 도시된 일 실시형태에 따라, 발명에 따른 집적 회로는, 각각의 입력 Ei(j), 즉 식별 회로 (Ij) 의 각각의 라우팅 라인 (Li) 의 논리 레벨을 샘플링하도록 구성된, 각각의 식별 회로 (Ij) 와 연관된 판독 회로 (Rj) 를 포함한다.

도 6 에 도시된 일 실시형태에 따라, 식별 회로는 타입 (A) 의 블록들의 매트릭스 어레이 회로 (60) 와 연관되도록 의도된 적어도 하나의 로우 드라이버를 포함하는, 도 1 에 기재된 바와 같은, 타입 (L') 의 동일 블록들과 연관되고, 로우 드라이버는 예를 들어 복수의 로우들에 삽입되는 복수의 신호들을 프로세싱하도록 구성된다. 따라서, 블록들 (L) 로 지칭된, 발명에 따른 타입 (L') 의 3 개의 블록들은 3 개의 라우팅 라인들을 포함하는 식별 회로들을 사용하여 구별된다.

도 7 에 도시된 다른 실시형태에 따라, 식별 회로는 타입 (A) 의 블록들의 매트릭스 회로 (60) 와 연관되도록 의도된 적어도 하나의 컬럼 드라이버를 포함하는, 도 1 에 기재된 바와 같은, 타입 (C') 의 동일 블록들과 연관되며, 컬럼 드라이버는 예를 들어 복수의 컬럼들로부터 발생하는 복수의 신호들을 프로세싱하도록 구성된다. 따라서, 블록들 (C) 로 지칭된, 발명에 따른 타입 (C') 의 3 개의 블록들은 3 개의 라우팅 라인들을 포함하는 식별 회로들을 사용하여 구별된다.

물론, 이 2 개의 실시형태들은 결합될 수도 있다.

발명에 따른 회로 (80) 의 동작의 일 예가 도 9 에 도시된다. 이 예에서, 도 4 에 기재된 이전 동작 예에서와 같이, 라우팅은 복수의 인접 블록들 (Bj) 의 일 종단에 위치된 블록 1 (B1) 로부터 설정된다. B1 의 식별 회로 (I1) 는 논리 레벨 "1" 을 수신하는 제 1 입력 (E1(1)) 을 가지며 i=2 내지 N 에 대한 입력들 i (Ei(1)) 은 논리 레벨 "0" 을 수신한다.

각각의 블록 (Bj) 에 대하여, 블록의 어느 입력에도 접속되지 않는, 식별 회로 (Ij) 의 제 1 출력 1 (S1) 은 논리 레벨 "0" 을 수신한다.

또한, 이 예에서, N 개의 논리 게이트들은 "오어" 게이트들이다.

버스들의 인덱스 (j) 는 임의적이며, 이것은 이들을 통상적으로 j 로 인덱싱하기 위해 그리고 설명을 간단하게 하기 위해 선택되었다. 중요한 것은 번호 N 이다. 발명에 따른 집적 회로에는 본래 위상학적으로 동일한 N 개의 인접 블록들이 있으며, 각각의 블록은 N 개의 버스들에 접속된 N 개의 논리 게이트들 (P) 및 N 개의 라우팅 라인들 (L) 을 포함하는 식별 회로를 포함한다.

라우팅 라인들 상에서 일 블록으로부터 다른 블록으로의 전압 "1" 의 전송은, 블록의 접속 패드 (패드0) 가 "1" 에서 라우팅 라인에 접속된 "오어" 게이트를 통해, 동일 블록들의 체인에 있어서 블록 (Bj) 의 포지션 (j) 에 의존하여, N 개의 버스들로부터의 단일 버스 접속되도록 한다. 이로써, j 로 인덱싱된 블록 (Bj) 의 식별 회로 (Ij) 는 j 로 인덱싱된 단일 버스 (버스j) 에 접속 패드 (패드0) 를 접속시키는 라우팅 기능을 수행한다.

N=3 인 도 9 의 예에서, 블록 (B1) 의 패드0 은 P1 을 통해 버스1 에 접속되고, 블록 (B2) 의 패드0 는 P2 를 통해 버스2 에 접속되며, 블록 (B3) 의 패드0 은 P3 를 통해 버스3 에 접속된다.

종래 기술에 비해 발명의 일 이점은, 도 2 와 비교할 때, 발명에 따른 기능 분포 아키텍처를 개략적으로 나타내는 도 10 으로부터 알 수도 있다. 발명에 따른 회로에 의해 동작되는 라우팅을 수행하는 블록들의 특징 때문에, 단일 접속 패드 (패드0) 는 연관된 버스들 상부에 3 개의 기능들 (F1, F2 및 F3) 를 분포시키는데 충분하다. 이를 행하기 위해, 그것은 패드가 접속되는 버스와 연관된 기능을 패드에 삽입하는데 충분하다. 이에 따라, "1" 에 접속된 라우팅 라인에 의해 j 로 인덱싱된 블록 (B) 의 접속 패드에 특별한 기능이 할당된다. 요약하면, 다양한 블록들의 특징은 동일한 마스킹 패턴에도 불구하고 상이한 기능들의 삽입을 허용한다.

따라서, 발명에 따른 회로의 일 이점은 접속 패드들의 수를 현저하게 감소시키는 것이다. N=3 인 예에 있어서, 종래 기술에서와 같은 9 대신 단지 3 개의 패드들만이 필요하다.

위에서 설명된 바와 같이, 기능들은 복수의 회로들에 의해 공유되도록 의도된다.

도 11 에 도시된 일 변형에 따라, 발명에 따른 로우 블록들 (L) 로 지칭되는, 발명에 따른 집적 회로 (111) 의 N 개의 동일 블록들의 각각은, 로우들 (102) 및 컬럼들 (103) 을 포함하는 매트릭스 어레이 회로 (110) 와 연관되도록 의도된 적어도 하나의 로우 드라이버 (DL) 를 포함하고, 로우 드라이버 (DL) 는 복수의 로우들로 삽입되거나 복수의 로우들로부터 발생하는 복수의 신호들을 프로세싱하도록 구성된다.

다른 변형에 따라, 발명에 따른 컬럼 블록들 (C) 로 지칭되는, 발명에 따른 집적 회로의 N 개의 동일 블록들의 각각은, 로우들 (102) 및 컬럼들 (103) 을 포함하는 매트릭스 어레이 회로 (110) 와 연관되도록 의도된 적어도 하나의 컬럼 드라이버 (DC) 를 포함하고, 컬럼 드라이버 (DC) 는 복수의 컬럼들에 삽입되거나 복수의 컬럼들로부터 발생하는 복수의 신호들을 프로세싱하도록 구성된다.

따라서, 2 개의 위의 변형들에 대해, 발명에 따른 집적 회로는 i 로 인덱싱된 N 개의 일반 기능들 (Fi) 과 연관된 적어도 하나의 접속 패드 (패드0) 를 포함하고, 이들 일반 기능들은 N 개의 동일 블록들의 드라이버들 (DL)(또는 DC) 모두에 분포된다.

각각의 버스 (버스i) 는 블록의 드라이버 (DL)(또는 DC) 에 연관된 일반 기능 (Fi) 을 송신하는 것이 가능하고, 일반 기능 (Fi) 은 접속 패드를 일반 기능 (Fi) 과 연관된 버스 (버스i) 에 접속시키는 블록의 접속 패드에 삽입된다.

각각의 로우 또는 컬럼 블록은 적어도 하나의 드라이버 회로를 포함하며, 물론 그 복수를 포함할 수도 있다.

이 원리는 블록 당 복수의 패드들에 일반화하는 것이 가능하며, 각각의 패드는 N 개의 기능들과 연관된다. 예를 들어, 3 개의 블록들에 대하여 6 개의 기능들이 필요한 경우, 발명에 따른 각각의 블록 (B) 은 6 개의 기능들을 생성하기 위해 2 개의 패드들 (패드0 및 패드1) 을 포함한다.

이 경우, 6 개의 기능 버스들이 있으며, 각각의 버스는 1 개의 기능을 분포시킨다. 2 개의 패드들은 동일한 식별 회로를 사용하고, 각각의 패드는 3 개의 논리 게이트들과 연관됨으로써, 2 곱하기 3 은 6 인 상이한 기능들을 획득하는 것을 가능하게 한다.

또한, 도 11 에 도시된 다른 양태에 따라, 발명은 통합 어셈블리 (100) 와 관련되며, 통합 어셈블리 (100) 는,

- N 개의 로우 블록들 (L) 을 포함하는 발명에 따른 집적 회로 (111);

- 매트릭스 어레이 회로 (110); 및

- M 개의 동일 블록들 (C') 을 포함하는 집적 회로 (112) 로서, 각각의 블록 (C') 은 적어도 하나의 컬럼 드라이버 (DC') 를 포함하지만, 발명에 따른 식별 회로를 포함하지 않는, 집적 회로 (112)

를 포함한다.

도 11 에서, N=3 이고 M=2.

대안으로, 통합 어셈블리는,

- N 개의 컬럼 블록들 (C) 을 포함하는 발명에 따른 집적 회로;

- 매트릭스 어레이 회로 (110); 및

- M 개의 동일 블록들 (L') 을 포함하는 집적 회로로서, 각각의 블록 (L') 은 적어도 하나의 로우 드라이버 (DL') 를 포함하지만 발명에 따른 식별 회로를 포함하지 않는, 집적 회로

를 포함한다.

매트릭스 어레이 회로 (110) 는 N x M 회 반복되는 블록 (A) 로부터 생성될 수도 있다.

물론, 대안으로, 통합 어셈블리는 발명에 따른 로우 블록들 및 컬럼 블록들 양자 모두를 포함할 수도 있다. 그러면 그것은,

- N 개의 로우 블록들 (L) 을 포함하는 발명에 따른 집적 회로;

- M 개의 컬럼 블록들 (C) 을 포함하는 발명에 따른 집적 회로; 및

- 매트릭스 어레이 회로 (110) 를 포함한다.

도 12 에 도시된 다른 변형에 따라, 통합 어셈블리 (120) 는 본 발명에 따른 식별 회로를 포함하지 않는 M 개의 식별 블록들의 드라이버들 (DC', DL') 에 일반 기능을 분포시키는, 일반 기능과 연관된, 적어도 하나의 버스를 포함한다. 도 12 의 예에서, 발명에 따른 회로를 통해, 버스2 에 의해 로우 드라이버들에 분포된, 기능 (F2) 는 또한 버스2 에 의해 컬럼 드라이버들 (DC') 에 분포된다. 이로써, 버스 (예에서 버스2) 는 로우 드라이버들을 포함하는 모든 블록들 및 컬럼 드라이버들을 포함하는 모든 블록들을 통해 작동하고, 이에 따라 매트릭스 어레이 회로 (110) 의 양 측을 따라 연장한다. 이로써, 버스2 는 모든 로우 (DL) 및 컬럼 (DL') 드라이버들에 기능 2 를 분포시킨다.

발명에 따른 일반 기능들 (F1, F2, F3) 은, 예를 들어 기능들:" 칩 선택"; "파워 다운" 및 "리셋" 이다. 이들 기능들은 통상적이다.

"칩 선택" 기능은 회로 선택에 대응하고, "파워 다운" 기능은 회로를 저전력 모드에 배치하는 것에 대응하며, "리셋" 기능은 회로의 제로잉 (zeroing) 에 대응한다.

예를 들어, N=3 이고 3 개의 분포된 기능들은 "칩 선택", "파워 다운" 및 "리셋" 이다.

이제 발명에 따른 통합 어셈블리의 예시적인 구현을 기재할 것이다.

발명에 따른 통합 어셈블리는 예를 들어, 방사선 검출기, 로우들 및 컬럼들의 교차 지점에서 픽셀들 (감광성 위치들) 을 포함하는 매트릭스 어레이 회로를 포함하고, 그 픽셀들은 그들이 전기 신호로 받게 되는 방사선으로 변환하기 위해 의도된다. 전기 신호는, 전하, 전압 또는 전류의 형태를 취할 수도 있다. 다양한 픽셀들로부터 발생하는 이들 전기 신호들은 매트릭스 어레이 판독 페이즈에서 수집된 후 이미지를 형성하기 위해 프로세싱되고 저장될 수 있도록 디지털화된다.

예를 들어, 픽셀들은 감광성 존이 수신하는 광자들의 플럭스에 의존하여 전기 전하들의 전류를 전달하는 감광성 존, 및 이 전류를 프로세싱하기 위한 전자 회로로부터 형성된다. 감광성 존은 일반적으로, 예를 들어 포토다이오드, 포토레지스터, 또는 포토트랜지스터일 수도 있는 감광성 엘리먼트 또는 포토디텍터를 포함한다. 수 백만개의 픽셀들을 보유할 수도 있는 큰 사이즈의 감광성 매트릭스 어레이들이 알려져 있다.

방사선 검출기는, 방사선 이미지의 검출을 위해, 산업 영역에서 비파괴적인 테스팅의 분야 또는 의학 분야에 있어서 전리 방사선 및 특히 x-선 또는 γ-선의 이미징을 위해 사용될 수도 있다. 감광성 엘리먼트들은 가시적인 곳 또는 그 근방에서 전자기 방사선이 검출되도록 한다. 이들 엘리먼트들은 검출기에 입사하는 방사선에 감응하지 않거나 전혀 감응하지 않는다. 따라서, 신틸레이터 ( scintillator) 라 칭하는 방사선 변환기가 빈번히 사용되고, 이 변환기는 입사 방사선, 예를 들어 x-선을 픽셀들에 존재하는 감광성 엘리먼트들이 감응 파장 범위의 방사선으로 변환한다.

도 13 은 CMOS 이미지 센서 (130) 의 4 개의 픽셀들을 개략적으로 나타내며, 이 픽셀들은 3T 픽셀들로서 보통 지칭되는 것이다. 로우는 i 로 인덱스되고 컬럼은 j 로 인덱싱되며, 로우 (i) 및 컬럼 (j) 의 교차 지점의 픽셀은 P (i, j) 이다.

각각의 픽셀은 본 명세서에서 포토다이오드 (D) 로 나타낸 감광성 존 및 3 개의 트랜지스터들 (T1, T2, 및 T3) 로부터 형성된 전자 프로세싱 회로를 포함한다. 도면에서, 포토다이오드 (D) 및 3 개의 트랜지스터들의 레퍼런스들 다음에 가능하게는 i 에 대한 로우의 랭크 및 j 에 대한 컬럼의 랭크를 취하는 2 개의 좌표들 (i, j) 이 후속한다. 주어진 로우의 픽셀들은 픽셀들의 로우들의 각각이 제어되도록 하는 신호들 (Phi_ligne, Vdd, V_ran 및 Phi_ran) 을 전달하는 4 개의 도체들에 접속된다. Phi_ligne 및 Phi_ran 는 로우 드라이버 (DL')(또한 로우 어드레싱 회로로서 지칭됨) 에 의해 관리되고, Vdd 및 V_ran 은 바이어싱 전압들이다. 이러한 검출기의 잘 알려진 동작은 본 명세서에서 상세되지 않는다.

도 14 는 이러한 타입의 검출기에서 발명의 예시적인 구현을 도시한다. 발명에 따른 로우 블록 (L) 은 3 개의 기능들 "칩 선택", "파워 다운" 및 "리셋" 이 단일 접속 패드 (패드0) 를 통해 로우 드라이버들 (DL) 에 분포되도록 한다. 파워 다운 기능은 발명을 포함하지 않는 블록 (C') 의 컬럼 드라이버 (DC') 와 공유된다.

이 예에서, 각각의 패드 (패드0) 는 3 개의 "버퍼들" 을 제어하며, 버퍼의 출력은 측면으로부터의 그 입력이 "1" 에 있지 않는한 고 임피던스이다. 단 하나의 라인만이 블록 (L) 당 "1" 에 있기 때문에, 패드 (패드0) 는 블록 당 단일 기능: "칩 선택" 또는 "파워 다운" 또는 "리셋" 을 갖는다. 이로써 기능 "리셋" 및 그 연관된 신호는 모든 블록들 (L) 의 모든 플립-플롭들을 제로잉한다. 따라서, 기능 "파워 다운" 및 그 연관된 신호는 모든 블록들 (L) 의 그리고 또한 모든 블록들 (C') 의 모든 증폭기들을 저전력 모드에 배치한다.

도 15 는 비교를 위해 블록당 3 개의 접속 패드들을 포함하는 종래 기술에 따른 검출기를 도시한다.

다른 실시형태에 따라, 발명에 따른 통합 어셈블리는 메모리 회로, 정보를 저장하기 위해 의도된 메모리 위치들을 포함하는 매트릭스 어레이 회로를 구성한다. 메모리 회로들은 최대 사이즈를 달성하는 것을 추구하기 위한 회로들이다. 이들은 동일한 선택 또는 증폭 기능들을 포함한다. 따라서, 동일한 기법은 회로의 패드들의 수가 동일 기능들을 유지하면서 감소되도록 할 수 있다.

Claims

인덱스 j 로 인덱싱된 복수의 N 개의 인접한 동일 블록들을 포함하는 집적 회로 (10, 80) 로서,
현재 블록 (Bj) 이 이전 블록 (Bj-1) 및 다음 블록 (Bj+1) 에 접속되고, 각각의 블록은 식별 회로 (Ij) 를 포함하며,
상기 식별 회로 (Ij) 는
- i 로 인덱싱된 N 개의 순차적 (ordered) 입력들 (Ei(j)) 로서, 동일한 인덱스의 이전 블록 (Bj-1) 의 N 개의 출력들에 접속되는, 상기 입력들 (Ei(j)); 및
- i 로 인덱싱된 N 개의 순차적 출력들 (Si(j)) 로서, 동일한 인덱스의 다음 블록 (Bj+1) 의 N 개의 입력들에 접속되는, 상기 출력들 (Si(j)) 을 포함하고,
- 상기 현재 블록 (Bj) 의 i≠N 에 대한 각각의 입력 i (Ei(j)) 이 i 로 인덱싱된 라우팅 라인 (Li) 에 의해 상기 현재 블록의 출력 i+1 (Si+1(j)) 에 접속되고;
- 상기 현재 블록 (Bj) 의 마지막 입력 N (EN(j)) 은 상기 현재 블록의 어느 출력에도 접속되지 않으며; 그리고
- 상기 현재 블록 (Bj) 의 제 1 출력 1 (S1(j)) 은 상기 현재 블록의 어느 입력에도 접속되지 않고;
각각의 블록 (B) 은,
- 적어도 하나의 접속 패드 (패드0); 및
- i 로 인덱싱된 N 개의 논리 게이트들 (Pi) 로서, 각각의 논리 게이트 (Pi) 가 제 1 입력 (Pin1(i)), 제 2 입력 (Pin2(i)), 및 출력 (Pout(i)) 을 포함하는, 상기 논리 게이트들 (Pi) 을 더욱 포함하고,
- i 로 인덱싱된 N 개의 버스들이 N 개의 블록들 모두를 통해 작동하는 라인을 각각 포함하고, 각각의 버스는 단일 논리 게이트 (Pi) 의 출력 (Pout(i)) 에 접속되고,
상기 접속 패드는,
- 상기 논리 게이트들 (Pi) 의 모든 제 1 입력들 (Pin1(i)) 이 상기 접속 패드에 접속되고,
- 논리 게이트 (Pi) 의 각각의 제 2 입력 (Pin2(i)) 이 식별 회로 (I) 의 단일 라우팅 라인 (Li) 에 접속되도록,
상기 식별 회로 및 상기 논리 게이트들을 통해 상기 버스에 커플링되는, 집적 회로.
제 1 항에 있어서,
- 복수의 인접한 블록들의 일 종단에 위치된 제 1 블록 (B1) 의 식별 회로 (I1) 는,
- 제 1 입력 1 (E1(1)) 이 논리 레벨 "1" 을 수신하고; 그리고
- i=2 내지 N 에 대한 입력들 i (Ei(1)) 은 논리 레벨 "0" 을 수신하도록 하며,
- 출력이 블록의 어느 입력에도 접속되지 않는, 각각의 블록의 식별 회로의 제 1 출력 1 (S1) 은, 블록 (Bj) 의 각각의 식별 회로 (Ij) 의 입력들의 논리 레벨들의 순차적 시퀀스 (Aj) 가 블록의 고유 식별자를 구성하도록, 논리 레벨 "0" 을 수신하는, 집적 회로.
제 2 항에 있어서,
상기 블록 (Bj) 의 식별 회로의 입력들의 논리 레벨들의 순차적 시퀀스 (Aj) 는 상기 블록 (Bj) 의 어드레스를 구성하는, 집적 회로.
제 2 항 또는 제 3 항에 있어서,
상기 식별 회로 (Ij) 의 각각의 입력 (Ei(j)) 의 논리 레벨을 샘플링하도록 구성된, 각각의 식별 회로 (Ij) 와 연관된 판독 회로 (Rj) 를 더욱 포함하는, 집적 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
복수의 인접한 블록들의 일 종단에 위치되고 이전 블록에 접속되지 않는 제 1 입력 (E1(1)) 을 갖는 제 1 블록 (B1) 의 식별 회로 (I1) 는,
- i=2 내지 N 에 대한 입력들 i (Ei(1)) 이 논리 레벨 "0" 을 수신하고; 그리고
- 제 1 입력 1 (E1(j)) 이 논리 레벨 "1" 을 수신하도록 하며;
- 블록의 어느 입력에도 접속되지 않는 각각의 블록 (B) 의 식별 회로 (I) 의 제 1 입력 1 (S1) 은 논리 레벨 "0" 을 수신하며; 그리고
- N 개의 논리 게이트들은, j 로 인덱싱된 블록 (Bj) 의 식별 회로 (Ij) 가 접속 패드 (패드0) 를 j 로 인덱싱된 단일 버스 (버스j) 에 접속시키는 라우팅 기능을 수행하도록 하는 "오어 (or) " 게이트들인, 집적 회로.
제 5 항에 있어서,
로우 블록들로서 지칭되는 것인, N 개의 동일 블록들은,
각각이 로우들 (102) 및 컬럼들 (103) 을 포함하는 매트릭스 어레이 회로 (110) 와 연관되도록 의도된 적어도 하나의 로우 드라이버 (DL) 를 더욱 포함하고, 로우 드라이버 (DL) 는 복수의 로우들에 삽입되거나 복수의 로우들로부터 발생하는 복수의 신호들을 프로세싱하도록 구성되는, 집적 회로.
제 5 항에 있어서,
컬럼 블록들로서 지칭되는 것인, N 개의 동일 블록들은,
각각이 로우들 (102) 및 컬럼들 (103) 을 포함하는 매트릭스 어레이 회로 (110) 와 연관되도록 의도된 적어도 하나의 컬럼 드라이버 (DC) 를 더욱 포함하고, 드라이버 (DC) 는 복수의 컬럼들에 삽입되거나 복수의 컬럼들로부터 발생하는 복수의 신호들을 프로세싱하도록 구성되는, 집적 회로.
제 6 항 또는 제 7 항에 있어서,
하나의 접속 패드 (패드0) 는 i 로 인덱싱된 N 개의 일반 기능들 (Fi) 과 연관되고, 상기 일반 기능들은 상기 N 개의 동일 블록들의 제어 회로들 모두에 분포되고,
- 각각의 버스 (버스i) 는 연관된 일반 기능 (Fi) 을 블록의 드라이버에 송신하는 것이 가능하고,
- 일반 기능 (Fi) 은 상기 접속 패드를 상기 일반 기능 (Fi) 과 연관된 버스 (버스i) 에 접속시키는 블록의 접속 패드에 삽입되는, 집적 회로.
제 8 항에 있어서,
복수의 접속 패드들을 포함하고,
각각의 접속 패드는 N 개의 일반 기능들과 연관되는, 집적 회로.
제 8 항 또는 제 9 항에 있어서,
상기 일반 기능들 (F1, F2, F3) 은 기능들 "칩 선택" 및/또는 "파워 다운" 및/또는 "리셋" 으로부터 선택되는, 집적 회로.
제 6 항 내지 제 10 항 중 어느 한 항에 기재된 집적 회로를 포함하는 통합 어셈블리 (100) 로서,
매트릭스 어레이 회로 (110) 및 적어도 하나의 드라이버 (DC', DL') 를 포함하는 복수의 M 개의 동일 블록들 (C', L') 를 포함하는, 통합 어셈블리 (100).
제 11 항에 있어서,
일반 기능과 연관된 적어도 하나의 버스가 상기 M 개의 동일 블록들의 제어 회로들 (DC', DL') 에 상기 일반 기능을 분포시키는, 통합 어셈블리 (120).
제 11 항 또는 제 12 항에 있어서,
방사선 검출기를 구성하며,
상기 매트릭스 어레이 회로는 방사선을 전기 신호로 변환하기 위해 의도된 픽셀들을 포함하는, 통합 어셈블리.
제 11 항 또는 제 12 항에 있어서,
메모리 회로를 구성하며,
상기 매트릭스 어레이 회로는 정보를 저장하기 위해 의도된 메모리 위치들을 포함하는, 통합 어셈블리.