JP2660090B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の属する技術分野］ 本発明は、半導体装置、特に集積回路装置に係わり、
所望の論理機能をもつ論理集積回路を容易に実現するた
めの集積回路の構成方法に関するものである。 ［従来技術とその問題点］ 1948年米国ベル研究所のショックレー博士らによるト
ランジスタの発明以来、半導体素子の進展はめざましく
これを用いた電子回路は、従来の真空管を用いた回路を
置きかえ装置の小形、軽量、低価格化と高性能化をもた
らした。 やがて、主としてシリコン半導体結晶上に、複数個の
半導体素子を搭載する集積回路が登場すると、電子回路
はさらに小型化され、価格／性能比は著しく向上した。
集積度を上げれば、電子回路システムの性能、信頼性は
増大し逆に価格が低下するという現象を作り出した。電
子システムにとって半導体集積回路は不可欠なものとな
り、既存の個別素子による回路は次々に集積回路（IC）
におきかえられていった。製造プロセス技術の進歩は、
集積回路の規模にして１チップ当り数ゲート〜10ゲート
のSSI、10ゲート〜100ゲートのMSI、数100ゲート〜数10
00ゲートのLSIといったICを実現させていった。 こうしたLSIレベルのICを製造できるプロセス技術を
背景として、既存回路のおきかえというパターンを脱す
るICが次に登場した。マイクロプロセッサの出現であ
る。これは、従来のコンピュータ機能を１つの半導体チ
ップ上に集積したもので、ソフトウェアの変更で多種多
様機能を実現させることができる。家庭用電気製品をは
じめとして、考えうるあらゆる電子装置に組み込まれ
て、そのインテリジェント化が促進された。とどまる所
を知らぬプロセス技術は、８ビット、16ビット更には32
ビットのシングルチップのマイクロコンピュータを実現
していった。 ソフトウェアの変更だけで機能を変えられるマイクロ
プロセッサ（マイクロコンピュータ）は、その意味で汎
用のICであるが、同じプロセス技術を背景として専用の
ICも次々に開発されていった。いずれの場合において
も、その集積度は数1000ゲート／チップ以上のレベルに
まで達している。従来の電子システムが１つのチップ上
に実現できるようになっているわけで、今や「集積回路
（Integrated Circuits）」に変わって「集積システム
（Integrated Systems）」という概念で表現する方が適
切なレベルとなっている。 「集積システム」とも呼ばれるべきICを設計するの
が、極めて大変であることは容易に推察できるところで
ある。実際専用ICを製造するには、次のような作業過程
を経て行なわれる。まず所望のシステム概念からシステ
ムとしての仕様を決める。次に、これに基づいて、シス
テムの論理設計を行なう。続いて、この論理設計が正し
いか否かシミュレーションを行なう。この時、個別の素
子や、SSI、MSIレベルのICを用いブレッドボードと呼ば
れる、最終形態と同様のハードウェアを作って検証する
事もあり、計算機上で論理シミュレータによって検証す
る手法もある。以上により論理設計が但しく行なわれて
いる事が確認されると、実際にICを製造するためのマス
クのパターン設計が行なわれる。マスクが出来上ると、
これを用いてICの製造が行なわれ、最終製品が完成す
る。設計段階においてはCAD（Computer Aided Design）
と呼ばれる計算機を用いた計算手法が随所に取り入られ
ているが、マスク作製までの設計コストは、ICの集積度
が増すにつれ、急激に上昇し、また、設計期間も長くな
る。このため、高集積度の専用ICを作れるのは、そのIC
の使用個数が多く、それによりIC1個当りの設計コスト
を小さくできるものに限られてくる。一般に高集積のIC
ほどその適用領域は狭く、仕様領域が低いため大量生産
向きではない。１チップマイクロプロセッサはソフトウ
ェアにより、適用範囲の拡大を行なったもので、チップ
としてのICは、極めて大量生産向きとなっている点で例
外と言えるが逆に、ソフトウェアによる機能変更という
特徴が、ICとして所望の機能を実行するスピードが遅い
という致命的欠点を持っている。 設計コストや開発期間の増大は、高集積ICの実現にと
って障害であり、それに代替するマイクロプロセッサは
スピードが遅いという欠点を持つ事を考えると、高速性
能を必要とする論理回路をIC化できるのは極めて限られ
た電子システムだけとなる。すなわち、大量に需要が見
込まれる製品のみ、専用IC（カスタムIC）による実現が
可能であった。 こうしたカスタムICの欠点を補なうため、近年ゲート
アレイと呼ばれるセミ・カスタムICが続々とIC市場に現
われ、カスタムIC化することがコスト的に困難な、比較
的小量の生産で済むようなICの実現のために使われてい
る。このゲートアレイは基本論理ゲートをあらかじめ半
導体ウエーハ上に規則的に（通常アレイ状に）形成して
おき（これは、大量生産できる）、後の配線方法の変更
だけで、所望の論理機能を有するICを実現するものであ
る。従ってマスク設計に当っては、配線用マスクのみを
新規に作ればよく、その分設計コストは安くなり又、製
造に要する時間も注文者から見れば、配線工程だけを行
なうのであるから短い。つまり所望のICを実現するため
の開発コストが安く、又、製品納期も短くなるという特
徴を有している。このために、カスタムICの手法ではコ
スト的に実現できなかった小量生産規模の論理ICの実現
が可能となっている。欠点は、やはり自由度が増すだけ
で、ICの動作スピード、集積度がカスタムICに比べて劣
るということである。 ICとしての性能という欠点からは、カスタムICが最も
優れていることは言うまでもない。従って一方では、IC
の設計、製造のコスト及び時間を短縮する努力も行なわ
れている。このための手法は、主として設計に関して
は、CAD、製造については自動化及びウエーハの大口径
化、そして検査についてはテスタの高速化等既存手法の
高度化によって行なわれている。ICが高集積化するほど
製造に比べ、設計のためのコスト、期間の占める比率が
高くなりその意味で、CAD技術は大規模カスタムICの実
現のための死命を制するものとなってきている。今や人
手だけでICを設計することが不可能である。大規模LSI
の設計に用いられるCADシステムは、もはや、それ自体
大型計算機を必要とする大きなシステムと化し、今後更
に集積度が増すにつれ更に高速で処理能力の大きい計算
機が必要であると見込まれている。 このような状況下においても、やはりカスタムICを作
るにはそのICが相当の大量生産とならなければならない
という制限が存在することになるであろう。 以上のような、大規模の集積回路の設計製造にかかる
問題点のために、システム設計者は容易にシステム中の
回路をIC化する事ができない。すなわち、設計コストの
ために、小規模生産のシステムのためには、IC化はでき
ない。又、仮りに大量生産の見込みが立つにしろ、開発
期間が長い事により、後からの設計変更、手直しが事実
上不可能であることを覚悟せねばならず、IC化をリスキ
ーなものとしている。 そこで、SSI、MSIレベルの汎用ICをプリント基板に実
装するという方法が、小規模のシステムの回路を実現す
る手法として、現在最も一般的にとられている。これな
らば、一品種最低１個から作ることができる。品種当り
の個数が増えてIC化できるレベルに達すれば、ゲート・
アレイ、又はカスタムICとして展開すれば良いのであ
る。しかし、この方法は、回路の機能当りの容積が大き
くなることや、消費電力が大きいことなどから電子シス
テムが極めて大型になってしまうという欠点をもつ。 一方、従来よりPLA（Programmable Logic Array）と
称されるもものがある。（例えばIBM Journal of resea
rch and development,vou.19,No,2,March 1975 P.98〜1
09）。これは第１図に示す如く膨大な配線マトリクスの
各交点にダイオードを配したORアレイを基本とする。
（Ｉ）はインバータを示す。この配線マトリクス中でO
R、ANDといった基本的論理を形成し、これを組み上げて
行く。しかしながらPLAは、配線長が非常に長くなると
いう欠点を有する。従ってその浮遊容量と経由するスイ
ッチの抵抗によるCR時定数によって動作速度が遅い。特
に、電流路に等電位で付随する余分な配線の容量がこれ
を大幅に助長する。これは基本ロジック段階で既に存在
する。従って高機能のものは作り得ない。また、上記OR
アレイにおいては、ある出力ノードに対して各入力論理
信号がダイオードに順方向に電流を流すことにより実現
させる。少なくとも１つの入力論理が“1"となると、ダ
イオードに順方向電流が流れて出力ノードは“1"とな
る。つまり、ダイオードを通して入力布線を結線するだ
けで、その結線部に入力論理のOR演算結果が出力され
る。ある入力論理が“1"であっても、“0"である入力論
理のノードにはダイオードの逆方向特性により出力ノー
ドから入力ノードへの電流の逆流はないので影響を与え
ない。すなわち、PLAでは電流が流れる事が必須条件で
ある。従って前記長大な配線により発熱が大きく、又、
配線を太くしなければならないので配線密度も大きくで
きない。従って論理機能を高集積に搭載することはでき
ない。 又、結線が電気的にプロブラマブルなハイブリッド集
積回路が提案されている（特表昭58−500096）。 しかし、この方式では搭載したチップと基板とがワイ
ヤボンディング等によって行なわれ、従って接続部に多
大な面積を見込まねばならず、電気的にプログラマブル
ではあっても高集積の集積回路を得ることはできない。
しかもチップ間は２つのスイッチを介して行なわれ、任
意の結線に対して夫々下地基板の一辺の長さを有するパ
ッドライン２本、ネットライン２本が必ず等電位で付随
され従って、スイッチの抵抗及び配線の浮遊容量による
信号遅延が著しく大きいという問題を有している。そし
て、パッドライン、ネットライン相方共信号線として用
いられるので動作中に配線の変更を行なう事が不可能で
あった。即ち、実機テストを行なう上での使い勝手が利
かなという不便性を有していた。これは高機能の集積回
路を迅速に組み上げるには極めて重要である。 微細加工技術の進歩により技術的には１チップに数10
万トランジスタ以上の回路を組み込むことができるよう
になったし、これからも、集積度は更に進展すると見込
まれる。このような状況においては、この数10万以上の
トランジスタに何をさせるのか、つまりどのようなICを
作るかを決めるのは極めて困難になりつつある。しか
も、その条件としては大量に生産するものではなくはな
らないということがある。当然種々のシステム設計者の
アイデアをIC上で実現する試行錯誤が重要なプロセスと
なる。しかし、開発コストの大きさ、開発期限の長さ、
つまりはターンアラウンドタイムの長さは、これに立ち
はだかる大きな障害である。又、大量個数出るICのアイ
デアはそれほど出て４くるものではない。つまりは、大
量生産に向くメモリ及びマイクロプロセッサIC等以外
に、微細加工技術の恩恵を受けるICがないのである。し
かも、その一方で、IC化したくとも個数が少ないため
に、プリント基板上で実現している電子システムが数限
りなく存在するのである。 ［発明の目的］ 本発明は、このような従来のLSIシステム実現手法の
行きづまり、つまり、IC化したいが資金、時間の条件の
ため実質的に不可能になってしまうという状況に鑑みな
されたものでシステム設計者、回路設計者がフィールド
にて瞬時に自分の所望するLSIレベルの回路をIC化する
ための手法、及びその土台となり実現の基盤となる１チ
ップ集積回路を提供する事を目的とする。 又、本発明は、高動作速度、高歩留りの接続が電気的
プログラマブル可能な集積回路を提供する事を目的とす
る。 ［発明の概要］ 本発明の半導体集積回路においては、論理機能を有す
る個数の回路ブロックが前記基板の主面内に分散配置さ
れ、この分散配置された回路ブロック間を配線はべく配
線領域が格子状に設けられ、この格子状に設けられた配
線領域の交差部にはスイッチ素子群が設けられ。このス
イッチ素子群のON、OFF状態を制御することにより所望
の集積回路が構築される事を特徴とする半導体集積回路
を提供する。 尚、本発明において論理機能とは、通常用いられてい
る様にある入力に対して出力のパターン例えば“1"又は
“0"が一義的に決定される関係を指すものがこれに含ま
れる。フリップフロップ、シフトレジスタ、カウンタ、
ALU、さらにはCPUといった組み合わせ回路、順序回路と
呼ばれるものもこれに含まれる。 ［発明の効果］ 本発明半導体集積回路は、そのハードウェアが製造さ
れたあとに、所望する論理機能が決定される。すなわ
ち、論理設計者は、完成された（商品として手に入る）
当半導体集積回路の内部に組み込まれたSSIやMSI規模の
機能回路ブロックの相互配線を、スイッチ素子のON,OFF
をソフトウェア的に書込み指定することにより決定でき
る。つまり、この書込みに要する時間待ちだけで、いわ
ば即座に所望の論理機能を半導体チップ上に実現する事
ができる。論理機能を変更したければスイッチ素子のO
N,OFF状態を変更して結線状態を変えてやればよい。ス
イッチ素子が書替え可能であれば、同一チップ上で、即
座に変更できるし、たとえ書替え不能なタイプでも、も
う１つチップを用意すれば即座に所望の機能を有するチ
ップが実現できることに変わりはない。 以上のように本発明によれば所望の論理機能を有する
半導体集積回路を瞬時に実現することができる。搭載さ
れるSSI、MSI規模の機能回路ブロックは後述の実施例に
示すように100個以上にすることができ、ゲート数にし
て10kゲート以上のものを用意することができる。これ
は現在カスタムLSI、セミカスタムLSI（ゲートアレイ）
として製造の対象となっている集積回路の規模に匹敵す
る。しかも所望のチップを得るための待ち時間は、桁違
いに短かい。すなわち、半導体集積回路の開発時間を極
めて短縮することが可能となる。 又、本発明半導体集積回路は、そのハードウェアは大
量生産するが、その機能はソフトウェア的に決定できる
ため唯１個のチップを作ることも可能である。従来の方
法によっていては、半導体集積回路は大量生産すること
によりのみコスト的に実現可能であったが、本発明によ
り、少量多品種の極限を追求することが可能となる。 従って本発明半導体集積回路を用いれば、論理システ
ムの開発スピードが極めて速くなるし、考えうる論理シ
ステムをほとんど全てIC化することが可能となり、電子
システムの一品生産に貢献し、来るべき高度情報化社会
の構成機器の製造を容易ならしめる。 マイクロコンピュータチップがソフトウェア的に所望
論理動作を実現するのに対し、本発明半導体回路は、結
線情報を書込む時点では、ソフトウェア的に論理機能を
決定するが、決定されたあとは、ハードウェアで所望論
理動作を行なうというのがその特長である。そのため動
作スピードは基本的にマイクロコンピュータチップより
速い、すなわち、本発明半導体回路はマイクロコンピュ
ータチップのようにソフトウェア的に論理機能を決定で
きる特長を有しつつ、動作時には、ハードウェア的に論
理動作を行なえるという、全く新しい概念のICである。
このことにより、従来の電子システム開発手法を一変す
るものであり、その改善に果す役割は極めて大きい。 即ち本発明によれば、第１に、安価で高密度に実装さ
れた、回路ブロック間の入出力関係が電気的にプログラ
ム可能な集積回路チップを提供し得る。第２に、高動作
速度の回路ブロック間の入出力関係が電気的にプログラ
ム可能な半導体集積回路チップを提供する事ができる。
更に本発明によれば回路ブロックに隣接して配線領域が
設けられ、配線長を短かくすることが可能となる。 ［発明の実施例］ 第２図（ａ）は半導体集積回路チップのレイアウトの
一例を示すものである。11は2500μ×8000μの大きさを
有しており、SSI又はMSI規模の機能回路ブロックが組込
まれている領域である。１つの機能回路ブロックは約50
ゲート相当のものである。各ブロックからは出力信号線
平均４本、入力信号線平均８本がスイッチマトリクス領
域12に向けて出ている。領域12の大きさは5600μ×8000
μでスイッチ数は1600×800＝1.28M個である。ブロック
の総数は277である。従って、10kゲートレベル以上の論
理機能を潜在的に有している。又、右方にはＹ−デコー
ダ13、上方にはＸ−デコーダ14、が形成され周囲には幅
200μのI/Oバッファ・電源領域15、幅100μのパッド領
域16、幅100μのスクライブ領域17が設けられ、全体は1
0mm×10mmの大きさのSiチップに形成されている。ブロ
ックの構成は次のようになっている。４インプットNA
NDゲートを２つもつブロックが15個、２インプットNA
NDゲートを４つもつブロックが14個、８インプットNA
NDゲートを１つもつブロックが１個、４つのインバー
タをもつブロックが100個、８ビットレジスタのブロ
ックが19個、２つのＤタイプフリップフロップをもつ
ブロックが19個、４インプットのANDゲートを２つも
つブロックが17個、２対１データセレクタを４つもつ
ブロックが13個、４ビットバイナリカウンタを２つも
つブロックが11個、２−４ラインデコーダを２つもつ
ブロックが７個、３−８ラインデコーダをもつブロッ
クが３個、４−１セレクタを２つもつブロックが５
個、８−１セレクタをもつブロックが４個、８ビッ
ト直列入力−並列出力シフトレジスタをもつブロックが
３個、８ビット並列入力−直列出力シフトレジスタを
もつブロックが３個、８ビット直列入力−並列出力シ
フトレジスタをもつブロックが２個、単安定マルチバ
イブレータを２つもつブロックが４個、２インプット
ORゲートを４つもつブロックが４個、２インプットNO
Rゲートを４つもつブロックが３個、AND−ORインバー
タを２つもつブロックが３個、64ビットRAMのブロッ
クが３個、２インプットEXCLUSIVE−ORゲートを４つ
もつブロックが２個、４ビットコンパレータのブロッ
クが３個、Ｊ−Ｋフリップフロップを２つもつブロッ
クが４個、９ビットの偶／奇バリティジェネレータ／
チェッカのブロックが３個、４ビットバイナリ全加算
器のブロックが２個、２インプットマルチプレクサを
４つもつブロックが５個、Ｓ−Ｒラッチを４つもつブ
ロックが２個、ALUのブロックが１個、８ビットア
ドレサブルラッチのブロックが１個、ルックアヘッド
キャリジェネレータのブロックが１個という構成であ
る。以上、〜の多数個又は１個のCMOS構成の論理機
能素子がCMOS構成の論理回路ブロックを構成し、これら
は領域11に設けられている。以下の、数値の計算では20
0ブロックとして計算されている。 各ブロックの入力線数、出力線数は、ブロックの論理
機能によって異なるが、平均的ケースの場合に入力８
本、出力４本という構成である。例えば、２インプット
NANDを４つもつブロックはこれに対応している。こうし
た代表的ブロックの入力、出力線のブロック外への出て
いき方は具体的には第２図（ｂ）に示すようになってい
る。すなわち、MSI機能回路ブロック18の大きさは、250
0μ横×40μ縦であり、間口である40μから入力19、出
力線20が出力ている。入力線２ライン、出力線１ライン
を１つのユニット21とし、４ユニットから入力／出力が
構成されている。第２図（ｃ）は第２図（ａ）で破線で
囲まれた領域を拡大した図である。１点鎖線で囲まれた
領域はＤタイプフリップフロップ22を２個持つ回路ブロ
ックを示す。図では１つの回路ブロックを示すが、勿論
上下にも詰め込まれている。この様にブロック内の同種
の論理機能素子は空間的に規則的に配置し得る。I/Oバ
ッファ・電源線領域と機能回路ブロック領域の間には同
期クロック又はシステムクロックとして用いられるクロ
ック信号ライン領域が設けられてクロック信号ライン23
が走る。クロック信号ライン領域はI/Oバッファ・電源
線領域に含めてみなすこともできる。何れにしても両領
域は200μの幅に収められる。24a、24bは夫々制御信号
用のパッドに接続された出力バッファ及び入力バッファ
である。又、25はＤタイプフリップフロップの出力に接
続されたシステムクロック23によって動作するC²MOSか
らなるバッファである。上下のブロックの出力部にも全
てこれが設けられている。第３図は、これら入力、出力
線が第２図（ａ）の12で示されるスイッチマトリックス
部分でどのように配線されているかを示す図であり、入
力線は横方向にのびており、出力線は基本的には縦方向
に入っており、回路ブロックとつながるために、必要部
分で横方向に走り、縦方向に走るラインとＴ字形に接続
している。横方向に走る入力線群34と縦方向に走る出力
線群35の交点にはON状態又はOFF状態を持ち得るスイッ
チが配され、このスイッチがONの時交叉する入力線と出
力線が電気的に接続され、OFFの時は電気的に絶縁され
るようになっている。第３図で、スイッチ31だけがONと
なっていれば、32の出力信号は、スイッチ31を通して、
33の入力線へと伝達される。２つの回路ブロック間の信
号の入出力は配線マトリクスを介してのみ行なわれる。
このようにONとすべき信号のスイッチを選択することに
より、任意の出力線を任意の入力線に電気的に接続でき
る。第４図は、スイッチ部のレイアウト図である。スイ
ッチはフローティングゲートとコントロールゲートを有
するMOS型FETを使用している。41は１つのユニットを示
し、２入力＋１出力の構成で２スイッチが含まれてい
る。大きさは10μ×７μである。42は出力線で43の出力
線に接続されている。44は入力線である。45はＴ字状の
フローティングゲート、（1st Poly Si）、46はコント
ロールライン（Ｙデコーダ、2nd Poly Si）、47はコン
トロールライン（Ｘデコーダ、3rd Poly Si）、48は拡
散層、49は入力線のコンタクトホール（ドレイン部）、
50aは出力線42と拡散層48とのコンタクトホール（ソー
ス部）50bは出力線43と拡散層48とのコンタクトホール
である。42、44は前記Poly Si層上に形成された1st Al
であり43は2nd Alである。50bは50a上にまで延在されて
42と43とが直接接続されても構わない。又、42は43との
みコンタクトホール50a位置で接続されて良い。右下の
スケールは１μｍを示す。第５図は、このFETの断面図
を模式的に示したものである。51はＰ型Si基板に形成さ
れたｎ＋ソース、52はｎ＋ドレインであり53はフローテ
ィングゲートである。54は第１コントロールゲートであ
る。これらのゲートはそれぞれ第１層、第２層、第３層
のポリシリコンにより形成される。56はトンネル酸化膜
であり厚さ約100のSiO₂膜である。各々のゲートはSiO₂
により分離されている。57は基板であり、フローティン
グゲート53の電位によりそのSiO₂膜近くのチャンネルを
流れる電流が制御される。第６図は、第５図をさらに簡
略化した図であり、第１コントロールゲート64とフロー
ティングゲート63の間にCaなる容量、第２コントロール
ゲート65とフローティングゲート63の間にCbなる容量、
そしてフローティングゲート63と基板67の間にCcなる容
量があることを示す図である。通常はCa≒Cb、Ca＋Cb≒
Ccなる関係にあるが必らずしもこの条件が成立する必要
はない。この図を使ってこのFETスイッチの動作例を次
に説明する。 いま、第１コントロールゲート54、64および第２コン
トロールゲート55、65を20^v、基板57、67を0^vに設定す
る。Ca、Cb、Ccの容量関係によりフローティングゲート
53、63の電位は約10^vとなる。フローティング53と基板5
7は100のSiO₂膜を介して近接しているので、両者の間に
10^vの電位差があることで、このSiO₂膜56にトンネル電
流が流れる。すなわち、基板57からフローティングゲー
ト53に電子が注入される。このあと第１コントロールゲ
ート54と第２コントロール55の両方又はどちらか一方が
20^v、又は0^vになっても注入された電子のためにフロー
ティングゲートはマイナスに帯電し、FETの閾値電圧VTH
が約10^vとなってFETはOFF状態を持続する。つまり、基
板電位が0^vであれば第１、第２コントロールゲートの電
位にかかわらず、FETはOFFである。このことはFETスイ
ッチに“OFF"書き込みが行なわれた事を意味する。また
第１、第２、コントロールゲートの少なくともどちらか
一方が0^vであればトンネル電流は流れず、FETスイッチ
の状態が反転することはない。次に“ON"書き込みのた
めの動作を説明する。第１コントロールゲート54、64及
び第２コントロールゲート55、65を0^v、基板57、67を20
^vに設定する。機能回路ブロック領域11とスイッチマト
リクス領域12はPN接合分離でアイソレーションが達成さ
れ得る。又、絶縁基板上に成長されたSi層の様なSOS基
板であれば両者の境界領域をエアアイソレーション或い
は、境界に絶縁膜を埋込んで絶縁分離して11、12共Ｐ基
板として使用し得る。上記20^vの設定によりフローティ
ングゲートの電位はCa、Cb、Ccの容量関係により、約10
^vとなりSiO₂膜56にトンネル電流が流れフローティング
ゲートのから基板へ向けて電子が放出される。第１コン
トロールゲート54と第２コントロールゲート55の両方又
はどちらか一方が20^v、又は0^vになっても放出された電
子のためにフローティングゲートはプラスに帯電しFET
のVTHが約−10^vとなってFETはON状態を持続する。ま
た、第１、第２コントロールのゲートの少なくともどち
らか一方が20^vであればトンネル電流は流れずFETスイッ
チの状態が反転することはない。“ON"時にコントロー
ルゲート54、64、55、65を負電位にして基板を0^vのまま
としても等価である。こうして“ON"又は“OFF"状態をF
ETに書き込んだあと基板0^vとしておき、第１コントロー
ルゲート電位VCG₁第２コントロールゲート電位VCG₂を例
えば10^vを越えない値に設定しておけば、FETスイッチが
“ON"“OFF"状態をそこなう恐れはない。このために
は、VCG₁＝VCG₂＝0^vでもよい。VCG₁＝VCG₂＝回路の電源
電圧（〜5^v）においてもよい。この場合はフローティン
グゲートの電位が引き上げられFETスイッチのON状態で
の抵抗値はVCG₁＝VCG₂＝0^vの場合に比べて十分小さくで
きるので、後述するスイッチ部の抵抗による信号伝搬遅
延を小さくすることができる。 この例ではフローティングゲート下のトンネルoxide
がソースからドレインの全面にわたって形成されている
場合を述べたが第７図（ａ）（ｂ）（ｃ）（ｄ）のよう
に一部分だけが薄くなっていてもよい。この場合チップ
のYieldが向上する。又、第８図のようにソースからド
レインにつながる一部のみが薄いトンネルoxideとなっ
ていてもよい。 このようにトンネルoxide部の面積を小さくすること
は、単に薄膜形成のYieldを向上させるだけでなく、基
板とフローティングゲートとの容量結合を小さくし、そ
れだけコントロールゲートとフローティングゲートの容
量結合を相対的に大きくする結果となり、FETスイッチ
セルのWrite/erase特性を向上させる。 入力線と出力線がこのFETスイッチとどのように接続
されるかを示したのが第９図である。91、92はFETのソ
ース、ドレイン、93はフローティングゲート、94は第１
コントロールゲートで95のコントロールラインを通じて
第２図（ａ）の13で示されるＹデコーダに接続されてい
る。96は第２コントロールゲートで97のコントロールラ
インを通じて第１図の14で示されるＸデコーダに接続さ
れている。機能回路ブロックの入力線98は91に、出力線
99は92に接続されている。 以上の例において、機能回路ブロックの構成を限定し
てきたが、一般にはこれは任意の構成をとることができ
る。全体として、どのような種類の論理機能をもたすこ
とを目的とするかで、構成機能回路ブロックの内容は異
なる。ある場合は、メモリが多い方がよいし、またある
場合はALUが多い方が使い易いといった具合である。た
だ、搭載できる機能回路ブロックの総論理ゲート数と総
入力線数、出力線数には制限がある。半導体集積回路製
作の際のレイアウトルールとして１μルールを採用し、
チップサイズを10mm×10mmとすると、総論理ゲート数10
000、50ゲート規模のMSIが機能回路ブロックを構成する
とし、前述の例のように１つのブロックの入力線数を
８、出力線数を４とすると、総入力線数は、1600、総出
力線数は800本となり、（200ブロック換算）、これらの
入出力線のあらゆる接続を可能とするためのスイッチマ
トリックス中には1600×800＝1280000個のFETスイッチ
が必要となり第１図で示すようにスイッチマトリックス
の寸法は5.6mm×8mmとなり、一方機能回路ブロック群の
占める面積は2.5mm×8mmとすればよいことが経験的に確
かめられた。Ｘデコーダ部の寸法は5.6mm×1mm、Ｙデコ
ーダ部の寸法は、0.9mm×8mmでありその外側に幅200μ
のI/Oバッファ回路及び電源線領域15がありさらに外側
に幅100μのパッド領域16最外周部には幅100μのスクラ
イブ領域17を置くことにより、半導体集積回路チップの
レイアウトが完成する。 いかなる出力線も、いかなる入力線に接続できるよう
にするためには上記例では、1280000個のスイッチを必
要とした。この様子を模式的に第10図に示す。○印はス
イッチを示す。 以上の例では異種の機能回路ブロックがチップ上にレ
イアウトされた。これに対し第11図（ａ）は分割ブロッ
ク方式と呼ぶべきものを示す。即ち全体としての機能回
路ブロックの種類、数は第２図（ａ）で説明した構成の
まま領域11に配置されていたNAND、INVERTER、レジス
タ、Ｄタイプフリップフロップ、AND、データセレク
タ、カウンタ、ラインデコーダ等の〜の論理機能回
路ブロックは領域11を８つの回路ブロック領域に分け、
これらに均等に分散配置した。ブロック分割は次の様に
行なわれた。即ち、４インプットNANDゲート、インバー
タ、８ビットレジスタ等論理機能単位（LOGIC FUNCTIO
N）を構成している論理機能素子をそのブロック数が多
いものから順に第１〜第８ブロックの方向に分割されて
行なった。そして分配は論理機能回路ブロック数の多い
ものから３ブロック目毎に行なわれた。例えばブロック
を19個を有するものは、第１ブロックから始まるとする
と第１ブロック、第４ブロック、第７ブロック、第２ブ
ロック、第５ブロック…の順である。各分割ブロック内
では、その分割ブロックに付設されるスイッチマトリッ
クスを用いて種々の論理機能素子が組み合わされ回路が
組まれる。勿論、不足している論理機能素子は他のブロ
ックから持って来るが、その数は論理機能素子の種類毎
に回路ブロックを構成した場合に比べて遥かに少なくて
済む。即ち、任意の機能素子の入力部、出力部に対して
他の全機能素子の出力部、入力部との全交点にスイッチ
を設けた、従前の方式に比べてスイッチ数は大幅に減少
する。分割ブロックにより形成された小回路乃至中回路
間は第11図（ａ）、112、113、114のスイッチマトリク
ス領域で接続されてチップ上に所望の回路が実現され
る。出力線は同じ分割ブロックの入力線と接続する必要
はないから分割ブロック相互間の結線を可能とするため
の114スイッチマトリックス数は（７×10）×（８×
５）個となる。結局分割ブロック内部のスイッチマトリ
ックスを含め必要な総スイッチ数は ｛（100＋10）×（200＋５）−10×５｝×８ ＋｛（８−１）×10｝×（８×５）＝182800個 となる。スイッチの個数は第１の実施例の1280000個に
比べ1/7にすることができる。 第11図（ｂ）は第11図（ａ）の１つのMSIブロック111
a部分を示したものである。１つの破線領域にはIN、OUT
端子夫々１つのみを示した。破線領域によって論理機能
素子の種類が異なっている。111aで示す回路ブロック
は、破線領域内、破線領域間で付設したスイッチマトリ
クスで結線され、更にブロック111aは他の分割回路ブロ
ック、例えば、111bとスイッチマトリクスで結線され
る。 かくしてこの例によれば、論理機能を有する複数の回
路ブロックに対して同一の論理機能素子が振り分けられ
て回路ブロック内が異種の論理機能素子の集合によって
構成され各回路ブロックに第１のスイッチマトリクスを
付設し、各回路ブロックに亘って第２のスイッチマトリ
クスを付設する事により最小のスイッチ数で電気的にプ
ログラム可能な半導体集積回路が得られ、高速化、高歩
留にり寄与する。又、配線長が最短になる事も高速化に
寄与する。即ち、ブロック間接続に要するスイッチ数３
という増大はこれによって吸収し得る。最小２つのスイ
ッチ素子を要する技術にこれを適用した場合にはさらに
多くの即ち６つのスイッチが要求される。しかし全体と
してのスイッチ数の削減は達成されるであろう。尚、第
11図（ｂ）において、破線で区割した領域の夫々は付設
したスイッチマトリクスから見れば回路ブロックであ
る。しかし、フィールド114のスイッチマトリクスから
見れば全体として回路ブロックである。分割方式は、
、、〜のみに施してもよい。この場合、分配は
８ブロックとすれば、第１ブロック第２ブロック…の順
に為される。 ところで後述するように、機能回路ブロック間の信号
伝達遅延時間は、信号ラインの容量及びスイッチのON抵
抗が大きい程遅くなる。遅延時間を小さくするには、FE
Tスイッチの抵抗を小さくしなくてはならない。1/8分割
の例では、分割ブロックの外に出る信号は機能回路ブロ
ックから出たあと、112の部分のスイッチ、114の部分の
スイッチ、113の部分のスイッチと計３個のスイッチを
通過する。この例の分割ブロック内部だけの結線例では
通過スイッチ数が１であるのに比べて個数が多く、これ
を打開するためには、112、113、114の部分のスイッチ
のON抵抗を下げてやればよい。具体的には、例えば、こ
れらのFETスイッチのゲート幅を３倍にしてやれば、ON
抵抗は1/3となり３個通過しても第１の実施例と同程度
のON抵抗の影響におさえることができる。 第11図の100×200のスイッチマトリクスは分割ブロッ
ク内の結線に用いられる。この領域自体は密である。従
って領域112、113及び114のスイッチの普通時のコンダ
クタンスは100×200の領域のそれに比べて大とするがこ
の方法の場合一般的である。例えば上記チャネル幅を３
倍とする。そして、この様にすれば分割ブロック内、分
割ブロック間の信号伝達遅延の差が小となり、つり合い
が取り得る。 以上のこの例により、機能回路ブロック相互間の結線
をいかに行なうかが説明された。次に、このチップが１
つのLSIとして動作するために必要なのは、いかにして
チップ外部との信号の受け渡しを行なうかである。それ
には、外部との接点であるパッド群を１つの機能回路ブ
ロックとみなして、信号の入出力を行なえばよい。第12
図にそのための構成例を示す。一般の出力線と同様に入
力線は横方向に走り（例えば121、122）、出力線は縦方
向に走る（例えば123、124）。入力線は図示される様に
回路ブロック11に一端が接続されない。即ちパッドへの
入力線は専用に付加されたものである。パッドへの入力
線は内部のMSI/SSI機能回路ブロック群11からの出力線
とのすべての交叉点でスイッチ125a、125b等を介して接
続されている。ただしパッドからの出力線、例えば123
とパッドへの入力線、例えば122との交叉点、例えば126
にはスイッチは存在しない。これはパッド同志の間で直
接入出力動作を行なう必要がないためである。もし特別
の要請でそのような動作を必要とするならその交叉点つ
まり、例えば126にFETスイッチを設けてやればよい。 一方、この例でパッドは入力用、出力用どちらにも使
うことができる。例えば、パッド127へチップの外部か
ら信号を入力した場合は、入力バッファ128を通してパ
ッドからの出力線123へ信号が出ていく。又、パッド127
からチップの外部へ信号を出力したい時はパッド127の
入力線121から出力バッファ129→パッド127を通して信
号は外部へ出ていく。これは１つのパッドが信号の入出
何れかにも使える事を意味する。このようにパッドは入
力用にも出力用にも使えるようになっているが、どちら
かに決定してよいなら、一方の機能を削除することで、
構成を簡単化し、スイッチ数を節約してもよい。例え
ば、図中127で示されるパッドの入力線121に接続される
スイッチ、バッファ129が削減される。 さて、出力専用のパッドは特別な目的のために使える
ことを例として示しておきた。第13図（ａ）は、そのた
めの説明図である。1301は機能回路ブロック群である。
FETスイッチ1302をONとすると出力信号Ｂ（1303）が出
力バッファ1304を通してパッド1305に伝えられてここを
モニタすれば出力信号波形を測定できる。また、FETス
イッチ1306をONとすれば出力信号Ｃ（1307）が出力バッ
ファ1308を通してパッド1309に伝えられる。これを外部
に取り出せば、信号Ｃのモニタができる。パッドにつな
がる1302、1306のようなFETスイッチはON、OFF制御が外
部から行なえるので、実際に機能回路ブロック1301とそ
れに連なるスイッチ群1310を動作させながら、任意の回
路Nodeを1311のスイッチ群により選択しながらモニタで
きる。ちょうどボード回路において、ボード上のICのピ
ンにオシロースコープ又はロジックアナライザのプロー
ブを当ててその電位の値及び時間変化を観測することと
同じ事をIC内部の回路中のNodeに対して実行することが
できる。もし論理動作上問題があり、機能回路ブロック
間の結線変更したければ、1310のスイッチ群の状態を書
き換えて、これを行ない、再び1311のスイッチ群のスイ
ッチを選択的にONとして任意Nodeの波形観測が行なえ
る。これはチップ自身が実際のシステム環境で動作状態
で行なえる。つまり実機テスト、および論理デバッグが
行なえる。これらの点が本回路の本領の一つである。 なお、論理レベルのモニタだけでなく、実際の例え
ば、1312ライン上の信号波形の詳細を知りたいのであれ
ば、1304や1308の出力バッファとしては、FETのソース
フォロワ形式でパッドに信号を出してやるのがよい。高
入力インピーダンス、低出力インピーダンス回路だから
である。もし実際のライン上の信号波形が整形されてモ
ニタするのでもよく、例えば、論理レベルのモニタを行
なえればよいのなら、出力バッファとして２段インバー
タ回路のようなものを用いてもよい。第13図（ｂ）
（ｃ）は第13図（ａ）の細部を示す。第13図（ｂ）はソ
ースフォロワ形式を示し、第13図（ｃ）は２段インバー
タの場合を示す。第13図（ｃ）は偶数のインバータ段で
あれば反転がない事を示す。第12図や第13図において用
意できるパッドの数に特に原理的な制限はない。あると
すれば、チップ上に空間的にどのくらいパッドが置ける
かという事だけである。第２図（ａ）のようなチップレ
イアウトの場合、パッドの大きさを100μ×100μ、パッ
ド間隔を100μとすると、空間的には400個程度のパッド
配置が可能である。デコーダ系、電源系、クロック等、
共通信号系用のパッドを差し引いても、300個程度のパ
ッドを信号の入出力用に割当てられる。実際にはチップ
のパッケージ技術の制限で、パッド数はリミットされ
る。この例においては、信号入出力用パッド200個、信
号モニタ用パッド16個とした。 半導体集積回路の性能として重要なものに、動作速度
がある。本半導体集積回路の場合、各機能回路ブロック
内部のマスク、レイアウトは、極めて高密度に実現され
その動作速度は、最も高速のICとされる。カスタムIC並
みの性能を実現できる。動作速度の面から、設計上留意
すべきは、信号がスイッチマトリクスを経由して伝達さ
れる、各機能回路ブロック相互間の信号伝達遅延であ
る。各機能回路ブロックから出て又機能回路ブロックへ
入る場合の信号伝達遅延の機構は、第14図のように考え
ることができる。1401は信号を出力する機能回路ブロッ
クであり1402は出力するためのCMOS構成構成のバッファ
である。1403は出力線の縦方向の出力線1404に接続され
る横方向に走る部分である。1405、1406はスイッチ素子
部を示すもので、1405は、そのスイッチ動作を示し、14
06はその内部抵抗Ｒを示す。1407は信号が入るべき機能
回路ブロック1408につながる入力線である。C₁、C₂、C₃
は各々1403、1404、1407と接地線との間に存在する容量
である。この容量は２種類あり、その１つは配線のライ
ンと接地間の浮遊容量であり、もう１つは配線上に接続
されているFETスイッチのソース又はドレイン電極と基
板（接地）間にある接合容量である。配線幅１μとした
時の浮遊容量は100fF/mmと概略見積れる。また、接合容
量の方はスイッチ１個当り3fFと概略見積れる。第２図
（ａ）のようなレイアウトを考えると、配線1403の平均
配線長は5.6mm/2＝2.6mmであり、配線1404の長さは8m
m、配線1407の長さは5.6mmである。配線1404につながれ
ているFETスイッチの数は1600個であり、配線1407につ
ながるFETスイッチ数は800個である。これにより各容量
の見積りを行なうと、 C₁＝2.6mm×100fF/mm＝0.26PF C₂＝8mm×100fF/mm＋1600×3fF＝5.6PF C₃＝5.6mm×100fF/mm＋800×3fF＝2.96PF となる。 さて、出力信号がLowからHighへ変化する場合、信号
レベルの遷移中は1402のドライバは定電流源とみなすこ
とができる。これはFETのＩ−Ｖ特性が飽和特性をもつ
ことから言えるわけである。Fan−out＝Ｎの場合の等価
回路を示すと第15図のように考えることができる。但し
1408の入力容量はC₃に比べ十分小さいので無視して考え
る。解析上必要ならC₃に含めて考えればよい。151はＩ
の定電流源、152は機能回路ブロック1408の入力端子を
示し、Ｖはその電圧である。初期値として、Ｉ＝I₀、Ｖ
＝０を考え、時刻ｔ＝０でＩ＝０からＩ＝I₀とステップ
状に変化する場合を考える。Ｖの時間変化をラプラス変
換法によって解析すると Ｉ（Ｓ）は、Step関数のラプラス変換だから であり、 ラプラス逆変換をすると を得る。ここで第２図（ａ）のようなレイアウトを考え
た時の具体数値 C₀＝C₁＋C₂＝5.86PF 6PF C₃＝2.96PF 3PF を考え第10図に示すレイアウトをもつFETスイッチのオ
ン抵抗をＲ＝1kΩと見積れば、Ｎ＝３のとき と表現できる。ただしｔの単位は秒、I₀の単位は
［Ａ］、Ｖ（ｔ）の単位は［Ｖ］である。 ところで現在行なわれているMSIやSSIレベルのICをプ
リント板上に搭載して、論理システムを作りあげる技術
は、この例の半導体回路チップによって置換えが実現で
きるが、その際その有効性を論理回路の動作の点で維持
するためには、動作スピードは少なくとも同等であるこ
とが必須条件である。各MSI、SSIのレベル（本回路の場
合機能回路ブロック）の動作速度（演算速度）は同種の
ロジックファミリで比較（例えば、CMOS同志で比較）す
ればほぼ両者とも同じである。問題となるのは、プリン
ト板の場合の布線遅延とこの半導体集積回路の場合のス
イッチマトリクス部の通過時間の比較である。通常、高
速ロジックとして知られるショットキTTLロジックとこ
の回路を比較すると、布線遅延はTTLの場合2nsec程度以
下を考えることがでるので、この回路の場合も、平均し
て、スイッチマトリクス部における遅延時間を2nsecと
するのが妥当と考えられる。Fan−out数は通常LSI中で
３と考えるのが標準であるので遅延時間解析するのに、
式を用いればよい。第14図の電源電圧VDD＝5Vを考
え、Highレベル、Lowレベルの閾値を2.5Vと考えると
式においてｔ＝2nsecの時Ｖ（ｔ＝2.5nsec）≧2.5Vであ
ることが条件となる。式よりそのための条件はI₀≧37
（mA）である。これにより1402のようなバッファに用い
られるFETのON時の飽和電流は37mA以上でなくてはなら
ないことがわかる。このために用いられる1402のような
バッファはドライバと呼称できるものでなくてはならな
い。通常の論理ゲート程度のドライブ能力では、不可能
である。即ち、論理機能回路ブロック内に形成された回
路構成用の論理機能単位に用いられるFET（電界効果、
トランジスタ）よりゲート幅を大きくした即ち、ドライ
ブ能力の大きいFETを用いる必要がある。ゲート長１
μ、ゲート幅10μのFETでドレイン飽和電流１〜5mA程度
であるから、37mA以上のドライブ能力を得るためには、
ゲート幅74〜370μ以上にする必要があることがわか
る。第１の実施例で、第２図（ａ）のレイアウトを採用
した時、各機能回路ブロックの出力バッファ部のFETの
ゲート幅を100μとしたら、平均負荷条件（Fan−out＝
３等）で次段へと信号伝送遅延時間を2nsec以下にする
ことが可能であった。また各機能回路ブロックの開口は
40μでありそこに、平均４個の出力バッファを用意する
必要あるわけで、そこにゲート幅74〜370μ以上のFETを
実現するためには、ゲート幅の方向は、出力線の出てい
く方向でなくてはならない。その様子を第16図に示す。
161は機能回路ブロック、162は出力バッファの負荷FET
（ｐ−チャンネルMOS）のドレインで電源VDDが接続され
ている。163は出力バッファの負荷FETのソース及びドラ
イバFET（ｎ−チャンネルMOS）のドレインでここから出
力信号が取り出される。164は出力バッファのドライバF
ETのソースで接地ラインに接続されている。165は出力
ラインで出力バッファを構成するFETのゲート幅方向に
取り出されていることを示している。 消費電力も集積回路を評価するパラメータとして重要
である。この集積回路の場合、その使用方法にもよる
が、すべての機能回路ブロックを使用することは少な
い。通常は、使用されていないブロックが存在し、この
ブロックの消費電力をおさえる事が低消費電力化のため
に重要である。基本ロジックにCMOSを採用すれば、ロジ
ックが、論理レベルの遷移時にのみ電力を消費すること
を考えると、使用されないブロックの消費電力をおさえ
る事が可能である。この場合、使用しない全論理ゲート
の入力の論理レベルをHighかLowに固定しておけばよ
い。機能回路ブロックが、例えばシステムクロックによ
り動作するダイナミックシフトレジスタのような回路ブ
ロックや、C²MOSのように外部からの同期クロックや、
システムクロック信号のようなクロック信号で動作する
タイプのものであれば、使用しない場合このクロック信
号が伝わらないようにできるようにしておかなければな
らない。第17図は、その一方法を示すものである。17
1、172、は機能回路ブロックであり、173、174は各々の
クロック信号ラインである。175、176は、第２図（ａ）
スイッチマトリクス中のFETスイッチと同様のFETスイッ
チで一方が173、174、他方がクロック信号源177につな
がるクロック信号供給ライン178に接続されている。 クロック信号供給ライン178は第２図（ａ）のI/Oバッ
ファ・電源線領域15と回路ブロック領域11との間に更に
領域をとって設けられる。又、クロック信号源は第２図
（ａ）の左上隅の炬形の領域に収められる。175、176等
のFETスイッチは通常ONとしクロック信号177が機能回路
ブロック171、172等に供給されるようになっているが、
もし使用しない機能回路ブロックがある場合には、それ
に対応するFETスイッチをOFFとしておく。即ち、クロッ
クは上記スイッチを設けなければ空ブロックに入力して
しまう。こうすることにより、使用しない機能回路ブロ
ック中の全論理ゲートは、「静」状態となり、電力消費
はほとんどない。このとき、さらに縦方向に走る線179
を用意し、これを電源（VDD）に接続するか接地し、使
用しないブロック又はゲートに入るクロック信号線との
交点のスイッチ（1710、1711）をONとし、そのクロック
信号線のレベルをHigh、Lowどちらかに強制しておくと
なおよい。機能回路ブロック中には、ALUのように、全
体で１つの論理動作をするものもあるが、４インプット
NANDゲートを２つもつブロックのようにいくつかの独立
して動く論理ゲートもある。従って機能回路ブロックの
１部だけを使用することもあり、この場合、論理ゲート
単位でクロック信号供給制御用のFETスイッチを設ける
方が好ましい。 次に第18図は、使用しない入力ゲートの処置方法を説
明するためのものである。使い方によっては、論理ゲー
トの一部を使いたい場合がある。例えば、４インプット
NANDゲートを２インプットNANDゲートとして使いたい場
合がある。４インプットNANDゲートの入力端子をＡ、
Ｂ、Ｃ、Ｄとすると、Ａ、Ｂ端子だけを使って２インプ
ットNANDゲートとして動作させたい場合があるわけであ
る。この場合は、Ｃ端子をHighレベル、Ｄ端子をHighレ
ベルに固定しておけばよい。第18図においては、縦方向
に走る出力線群181と平行に、VDD電位ライン（“High"
レベルとして使用）182、接地電位ライン（“Low"レベ
ルとして使用）183を設け入力線との交叉点にFETスイッ
チ184を配し、このスイッチの制御により、入力ライン
にHigh又はLowレベルを固定的に与えることができるよ
うにしておく方法を示している。このように使用しない
入力信号を必ず、どちらかのレベル（上記例はHigh、Lo
wの内前者）に固定させておくことは、その論理ゲート
がノイズによって誤動作したり、破壊されたりする危険
を防止するためにも効果がある。例えば、スイッチマト
リクス領域12で使用しない入力線に近接して平行に走る
他の入力信号線の電位は結合容量によって当該信号線ノ
イズを発生し得る。つまり“DONT CARE"端子もどちらか
のレベルに固定しておいた方がよく、そのためにも第18
図のような構成が有効に働く。“DONT CARE"とは使用し
ない入力端子を影響のない“1"か“0"に固定しておくこ
とを言う。DONT CAREとよばれるのは８ビットカウンタ
を４ビットとして使う時のように“1"“0"どちらでもよ
い場合を示す。何れにしてもクロック信号が第17図の様
にブロックの外側から定常的に供給されるように設計さ
れたタイプでは、第17図と第18図に示した手段を併用す
る事が好ましい。もちろん使用していない論理ゲートに
対しても、第17図のような、クロック信号を与えない手
段と、入力ゲートもどちらかのレベルに固定しておくこ
とが好ましく、そのためにも第18図の構成が役に立つ。 第19図は、可逆的スイッチ素子の例を示す。191は出
力線、192は入力線である。これらはFET素子193を介し
て接続されている。FET素子はエンハンスメントモード
タイプのMOS FETでそのゲートがHighの時“ON"、Lowの
時“OFF"となるものである。193に近接して１ビットメ
モリ194が置かれており、そのメモリ内容により、193の
ゲート電位が決定されるようになっている。すなわち、
例えば、メモリの内容が１なら193のゲート電位がHigh
となり193のスイッチがONとなり、０ならゲート電位がL
owとなり、スイッチがOFFとなるようになっている。193
にはMOSFETの例を示したが基本的には、194の１ビット
メモリの内容により、ON、OFFが制御できるものであれ
ば、同様の機能を果たすことができる。例えば接合型FE
Tやショットキ型FETでもよい。195の１ビットメモリの
内容は、195のコントローラインにより変えることがで
きるようになっている。これらのスイッチは電位伝送型
である。これらのスイッチは、信号は両方向性であり、
出力線から入力線へ信号を伝送できるのはもちろん必要
があれば、入力線から出力線への信号伝送も可能であ
る。この両方向性の特性は後述するように、スイッチマ
トリクスに実際のチップ製造の時間題となる欠陥スイッ
チの救済を可能ならしめるようにこの回路を構成するた
めに役立つ。一方この回路の使用状態では平均Fan−ou
t、３とするとONしているスイッチに比べてOFFしている
スイッチが多い。つまり書込み時間が長くなる。これに
対し、第20図に示す素子ははじめOFF状態で書込み時にO
Nとできる非可逆スイッチで、これを配線マトリクスの
交差部に用いれば書込み時間を短くすることができる。
第20図はこの素子の断面図である。基本的には、ゲート
・ソース間電圧＝０の状態でピンチオフしているMOSFET
において、ゲート・ソース間を短縮させた構造となって
いる。201のｐ型基板上にｎ＋型のソース202、ｎ＋型の
ドレイン203があるソース・ドレイン間には酸化膜204を
介してゲート電極205がある。ｎ＋ソース上にはソース
電極206が、又ｎ＋ドレイン上には、ドレイン電極207が
ある。ゲート電極205とソース電極206とは、短絡用金属
208により等電位に保たれている。ゲート電極205とドレ
イン電極207とは近接される。今、ドレイン電極207にプ
ラスVDボルト印加し、ソース電極206と基板201を接地す
ると、VDをある電圧以上にするとドレイン・ソース間に
電流が流れはじめる。これは203が高電位になることで
電子が202から201へ注入され、これが203に流れ込む状
態が生じこれがさらに増幅されるメカニズムで起こる。
この現象にともなって、さらにVDを上げてVDTにすると
電極205と電極207が、おそらくは金属のエレクトロンマ
イグレーション効果による移動により短絡する。このあ
とVDをOVとしても物理的に205と207が短絡しているので
207と206間の抵抗が極めて小さくなりスイッチとしてON
状態にすることができる。206、207の２端子を信号入出
力配線群の交差部のスイッチに使うと最初は出力線と入
力線がOFF状態だが、端部に高電圧VDTを印加することに
より、出力線と入力線を短絡状態、つまり、ON状態にす
ることができる。VDTの電圧を下げ、安定的に当スイッ
チをON状態にせしめる目的のためには、第21図のような
凸形電極構造を採用するとよい。第24図は、FETを上か
ら見た図で211はｎ＋ソース、212はｎ＋ドレイン、213
はソース電極、214はゲート電極、215はドレイン電極で
ある。214と215の一部は216と217の部分に凸部を持って
互いに近接し対向している。ドレイン・ソース間に電圧
を印加すると、この対向部218に電界集中が起こりこの
部分に、エレクトロンマイグレーションが起こりやすく
なり、短絡が生じる。この凸部は、第21図では１ケ所だ
が、何ケ所か設けて、対向部の数を増やしても同様の効
果を期待できる。 以上種々のスイッチ例を説明し、その利点について述
べてきたが、この回路において、結線の変更が可能であ
ること、つまりは、スイッチの書換えが可能であること
は、その適用範囲を広げるものである。その意味で、以
下では第５図のFETスイッチを使用したチップにつき話
を進める。もちろん、第19図でも書換えは可能だが、ス
イッチ部にメモリが必要なために、所要面積が大きいの
で出力線数、入力線数を多くとれないこと、第19図の19
3FETの閾値は、第５図のFETの閾値に比べてかなり小さ
く、そのため同じ素子形状では、ON抵抗が、第５図FET
よりかなり大きくなることから最も多くの応用範囲をも
つのは第５図FETを有する回路であるからこれを例に以
下の具体例を示すわけである。第22図に示すのは、欠陥
スイッチ素子があっても、スイッチマトリクスの動作を
保証するための救済方法の一例である。この回路のスイ
ッチ素子数は、100k〜1M個以上におよび、そのうち１個
でも不良があるために、チップ全体が使用不能になるの
ではチップの製造歩留りが極めて小さくなり、チップの
価格が高騰してしまう。第22図において、2201a、2201b
は機能回路ブロックである。2202a、2202bは入力線、22
03a、2203bは出力線である。この４本及び両者間のスイ
ッチを除いて図面に示された配線及びスイッチは第10図
の構成に本スイッチ救済の為に新たに付加されたもので
ある。今、スイッチに欠陥があった場合のその救済方法
を具体例で示す。2203aの出力信号を2202bの入力線に接
続したい場合通常は2204a〜2204dのFETのスイッチをON
とし、さらに、2205cのスイッチをON（2205の他のスイ
ッチはOFF）として行なう。ところが、2205cのスイッチ
が不良だったとする不良モードには２種あり、常に“O
N"となるタイプと常に“OFF"となるタイプである。常に
“ON"なら、今このスイッチをONしたいのだから結果的
には幸いにして機能を果たせる。しかし、常に“OFF"だ
と所望の機能を果たせない。この時は、2204スイッチよ
り機能回路ブロック側にあって、縦方向に走る線で入力
線、出力線の交叉点すべてにスイッチをもつ線2206を設
け、2204bをOFF、2207bと2207cをONとすればよい。又、
2206以外にも、2207のようにスイッチ2204より機能回路
ブロック側にあって、縦方向に走り入力線との交叉点に
だけ2208a、2208bを有し、ある場所2209からＴ字型に横
方向に走り、出力線との交叉点にスイッチ2210a、2210b
をもつ線を用意し、スイッチ2210a、2208bをONする方法
によっても救済できる。2207は2206に比べスイッチ素子
形成のマスクレイアウトを2205のスイッチと同様にでき
る利点を有す。2206方式の場合、入力線、出力線の密度
が高いと、パターンルール上の制限で不可能になる場合
もある。一方、2205のスイッチが常にONだと困る場合に
ついて考える。上記2203a→2202bという信号伝送の場合
もし他方で2203b→2202aという信号伝送を行なおうとす
ると2205aはOFFしていなければならないので困る。この
時2204b、2204c、2205cをONとして、2203a→2202bの伝
送を行ない、2206方式を採用するなら、2204a、2204dを
OFFとし2207a、2207dをONとして2203b→2202a伝送を行
なう。一方、2207方式を採用するなら、2204a、2205b、
2205d、2210aをOFFとし、2204d、2210b、2208aをONとし
て2203b→2202a伝送を行なう。 以上の例において2206や2207のような線を何本か用意
しておくと、１個以上の2205部分のスイッチ不良に対処
できる。もちろん2206、2207方式のどちらか一方のみ採
用してもよいし、又、双方混用してもよいことは言うま
でもない。いずれの場合においても2204および2207およ
び2206のスイッチが全て完全でなくてはならない。 以上の例において、出力線は縦方向、入力線は横方向
に走っていた。しかし、これは逆でも構わない。その例
を第23図に示す。231a、231bは機能回路ブロックであ
る。232は入力線群、233は出力線群である。一般に論理
回路において、入力線数より出力線数の方が少ないの
で、縦方向に走る線の本数の方が多くなる。一方、機能
回路ブロックの寸法は横方向に長いので、このままでは
横長のチップになってしまう。リソグラフィ装置によっ
て最大チップ辺長さが規定されると、この方式では、搭
載ゲート数が少なくなるという結果にもなる。しかし、
ここで指摘すべき重要なことは、入力線群もＴ字型にす
る方法があるということである。これは第24図のような
チップレイアウトに生かされる。第24図は機能回路ブロ
ックの配置法により、より多くのブロックを搭載する方
法を示したものである。機能回路ブロックはチップの左
側241及びチップ下側242に置かれている。左側のブロッ
クから出る出力線は、はじめ234aのように横方向に走
り、あるところでＴ字型に曲り、243bのように縦方向に
走る。そして左側のブロックから出る入力線は横方向に
244のように走る。一方、下側のブロックから出る出力
線は、245のように縦方向に走る。そして下側のブロッ
クから出る入力線は、はじめ246aのように縦方向に走る
が、あるところでＴ字型に曲り、246bのように横方向に
走る。縦方向に走る出力線群と横方向に走る入力線群の
交叉点にスイッチを存在させ両者を接続することを可能
にする。このようにすることで機能ブロック搭載数を増
やすことができるし、又、逆に機能ブロック搭載数を同
じにして、１つの機能ブロック当りのスイッチマトリク
スへ向けての間口を２倍にできてその分細長い機能ブロ
ックでなくなり、機能ブロック内の素子レイアウトを容
易にする効果がある。第25図はこの方式で行なったチッ
プレイアウトである。チップサイズは、第２図（ａ）と
同じ10mm×10mmである。2501はスクライブ用領域、2502
はパッド用領域、2503はI/Oおよび電源線領域である。2
504はサイズ7mm×1.8mmの機能回路ブロック用領域であ
り、機能回路ブロック群を為し、第24図のように入力
線、出力線が出ている。この中には6.25kゲート相当の
論理ゲートが入っている。2505も機能回路ブロック用領
域であり、機能回路ブロックが群を為し、6.25mm×1mm
のサイズである。この中には3.75kゲート相当の論理ゲ
ートが入っている。このブロックからは第24図のように
入力線、出力線が出ている。2506はスイッチマトリクス
部で、第５図のような書替え可能なフローティングゲー
ト形式のMOSFETスイッチにより構成されている。2507は
このスイッチを制御するためのＸ−デコーダであり、25
08はＹ−デコーダである。本チップには2509および2510
の領域に、大容量スタティックRAMが搭載（以下基板に
作り込む意味で用いる）されている。それぞれ128kビッ
トのRAMであり合計で256kビットの容量をもっている。2
511は2509のSRAMのデータ入出力、および制御用ライン
の取り出し用領域で、2509より取り出されるこれらのラ
インを2506のスイッチマトリクスに導入し、任意の機能
回路ブロックからアクセスできるようにするためのもの
である。サイズは1mm×0.1mmとなっている。2512も同様
に2510のSRAMのライン取り出し用領域で、2509と同じよ
うにして2510のSRAMを使えるようにするためのものであ
る。 一方、2513にもSRAMが搭載されている。容量は64kビ
ットであり、2509、2510、2513合計で320kビットのSRAM
が本チップ内に搭載されていることになる。2514はSRA
M、2513のデータ線、制御線をスイッチマトリクス2506
に導くための領域である。2515はスイッチFETの制御に
必要な20Vの電源を作る回路や、チップ全体のためのク
ロック信号発生回路が搭載されている。これらは必須な
わけではなく、チップ外部から供給することも可能だ
が、ある方がユーザにとっては便利である。これら250
9、2510、2513、2515内の回路は互いにどの位置にあっ
てもよく、本例に示した位置に限るというわけではな
い。又、SRAMのかわりに例えば、マイクロプロセッサを
置くこともできる。例えば、2510領域に８ビットマイク
ロプロセッサを搭載してもよい。要するに2509、2510、
2513、2515の領域はスイッチマトリクス部2506に大量の
入出力線を出すことはないが、入出力線数が、機能回路
ブロックとしての容量に比べて、少ないような回路、例
えば、大容量メモリやマイクロプロセッサを搭載するの
に適した領域なのである。しかも、その入出力線は251
1、2512という領域を通じ、他の機能回路ブロックとス
イッチマトリクス部で接続可能である。 次に、2509に128kビットSRAM、2513に64kビットSRA
M、2510に８ビットマイクロプロセッサ、2515に電源及
びクロック信号発生回路を搭載した時のユニークな使用
法を説明する。スイッチマトリックス部の結線は、スイ
ッチのONにより行なわれこれを行なうには、第９図のＸ
コントロールライン97、Ｙコントロールライン95を制御
する。800本のＸコントロールラインから、１本を選ぶ
ためにＸ・デコーダがあり1600本のＹコントロールライ
ンから１本を選ぶたるにＹデコーダがある。その選択の
たための情報は、外部からパッドを通して各デコーダに
入る。Ｘ・デコードをするに必要な情報は、2⁹＜800＜2
¹⁰だから10ビット、Ｙ・デコードをするに必要な情報
は、2¹⁰＜1600＜2¹¹だから11ビットであるから、そのた
めに各々10パッド、11パッド必要である。この合計21パ
ッドからそれぞれ信号線をデコーダのみならずスイッチ
マトリクスの入力線群に引き込んでおく。さらに８ビッ
トずつ組みにして、それぞれの入力線データがラッチさ
れるようにして、３本のラッチ制御線を用いて、21パッ
ドのデータを設定できるようにしておく。このようにし
ておくと、2510の８ビットマイクロプロセッサにより、
Ｘ・Ｙデコーダを制御することが可能である。つまり８
ビットマイクロプロセッサはスイッチマトリクスの結線
状態を任意に設定し変更することができるようになるの
である。このような機能の使い方として、チップの自己
テストが可能となる。テスト用プログラムを最初外部か
ら2509、2513にあるSRAMに書き込み、これを2510のマイ
クロプロセッサに実行させるわけである。2504および25
05の機能回路ブロックの論理ゲートのTestingも可能で
あるし、2506マトリクス中のスイッチの良否判断を行な
う事もできる。テストデータはSRAM中に一時保管してお
き、必要に応じて、後から外部へ知らすこともできる。
第25図のような超LSIチップのセルフテストが可能なの
である。一方、例えば、SRAMの一部を書き換え可能又は
書き換え不可能なROMに置きかえ、テストデータを書き
込んでおくこともできる。製造テストの段階でこのよう
にしておくと、あとでこのチップを、フィールドで使う
時、それに対応する策を行なうことができる。その対策
とは、スイッチマトリクスのスイッチが不良の場合は第
22図で示したようなバイパス方式を実行するとか、或い
は機能回路ブロックの一部が動作不良の時は、そのブロ
ック又は、その中の不良論理ゲート部を使用しないとい
ったことを実行できる。このことは、本チップのメーカ
やユーザが、本チップを商品として売買する際の補正な
価格設定のために助けとなる。つまり完全であることが
望ましいが、不良個所の内容がROMに収められた形で、
出荷されるので、その程度を判断し一定の基準に従っ
て、すべてが動作するチップの価格から減額して売買す
ることが可能となるであろう。ちょうど野菜の「きゅう
り」がその曲り具合によって価格を設定するように、本
チップの完全度の度合によって価格を設定することも可
能となるわけである。これはメーカにとってもユーザに
とっても好ましいことである。もう１つのユニークな使
い方を説明する。まずSRAM又はROM中にスイッチマトリ
クスの結線情報を書き込んでおく。この情報はONとすべ
きスイッチの情報があればよい。スイッチは全部で、第
２図（ａ）や第25図のような構成の時は、1.28M個、第1
1図のような構成例では、182.8k個であり、これらは、
各々21ビット、18ビットの情報でスイッチを特定でき
る。2²⁰＜1.28×10⁶＜2²¹、であり、2¹⁷＜1.828×10⁵＜
2¹⁸であるからである。第２図（ａ）、第25図のような
1.28M個のスイッチ構成では、前述のようにONとなるス
イッチ数は全論理ゲートを使用し、平均Fan−out数を３
とした時でも50.4kビットのメモリがあれば、結線情報
を蓄えられるわけであり、第25図上に搭載する2513部の
64kビットSRAMで十分これが行なえる。2509の128kビッ
トSRAMも使えばさらに２種類、合計３種類、の全く異な
る結線情報をチップ内に格納できる。これと2510部のマ
イクロプロセッサの、Ｘ・Ｙデコーダ制御の機能を用い
ると、必要に応じてチップ全体の論理機能をチップ自身
の手で変えることができる。しかも、それにより実現す
る機能はハードウェア的に固定したものと同等で、マイ
クロコンピュータによるソフトウェア的に機能変更する
のとは全く異なり、その動作スピード等の動作特性は専
用ICのそれに近いものである。その意味で、この集積回
路は、従来のICとは概念を全く異にする、新規の集積回
路である。 以上の説明において、基本素子はCMOS構成とされた。
第26図は、誤動作を防止する別の方法である。そして上
記した他の方法と併用し得る。即ち、機能回路ブロック
又は、論理ゲートへの電源供給ラインにスイッチを設け
ておき、使用しない場合にはこのスイッチをOFFにする
ことが有効である。第26図は電源供給ラインを示してい
る。261は電源線、262はパッドを示している。263は機
能回路ブロック11を横切って橋渡しされる場合の例であ
る。264a、264bはスイッチ素子であり、263が用いられ
るタイプでは、図からスイッチ264aのみ取り除かれる。
即ちチップ外周に沿う電源線261はそのまま残される。 さて、この集積回路の利点を生かすためのパッケージ
の構造があるので説明する。第27図はこの集積回路をパ
ッケージ化した時のその外観の一例である。271はパッ
ケージ本体であり272a、272bはパッケージから下向きに
出しているピン群である。これらのピン群は、通常のIC
動作に必要なものでありICの動作のための入出力信号、
制御信号、電源系が含まれる。ピンの出方は、図のよう
にパッケージの側壁から出ることもあるし、パッケージ
の下面から直接下方に出ることもある。このパッケージ
の新規な点は、ピン群273のようにパッケージの上方に
出るものがある点である。これらのピン群は結線情報入
力のためのものである。すなわち、Ｘ・デコーダ、Ｙ・
デコーダ制御用の入力データはこの上方に出たピンによ
り行なわれる。これにより、パッケージをボード上に巻
き込んだままで、自由にチップ中の結線変更ができる。
さらに上方に出たピンには内部信号モニタ用パッドにつ
ながれているものもある。これをオシロスコープやロジ
ックアナライザにつなぎ、接線変更を行ないながらチッ
プの論理動作の確認テストが行なえると同時に実際に使
用されるべきボード上で実際の動作状態でのテストが可
能となるのである。このことにより論理設計者の論理図
デバッグは極めて容易になり、論理開発の効率は飛躍的
に向上する。 以上の例では機能回路ブロックはチップの辺に沿って
設けられた。第28図は本発明の実施例の半導体集積回路
チップで第11図の（ａ）で示した分割ブロック方式を用
い、チップ上に均一に論理機能を有する回路ブロックを
分散された例で、そのうちの４ブロックを示す。各ブロ
ックは第11図（ａ）と同じもので対応箇所には同一番号
を付す。第11図（ａ）の例では複数の回路ブロック111a
〜111hを一方向に並べるのに対し、この実施例において
は回路ブロック111a〜111dを２次元マトリクス状に分散
して配置すると共に、回路ブロック相互間で信号を伝搬
する配線114を回路ブロック間にアレイ状に配置してい
る。回路ブロックと配線をこのように配置したことによ
り、本実施例によれば任意の２つの回路ブロック間の距
離が第11図（ａ）の例より全般的に短くなり、回路ブロ
ック相互間を接続する配線の長さをより短くすることが
できる。このため、本実施例によれば、第11図（ａ）に
図示した集積回路が備えているスイッチ数を少なくする
という効果に加えて、配線領域の面積をより小さくでき
ることから同一の論理機能を有する集積回路のチップ面
積をさらに小さくできる、配線の寄生容量に起因する信
号遅延をさらに小さくできる等の効果を得ることができ
る。 以上本発明半導体回路を用いることにより所望の論理
機能をもつICを、論理設計者、システム設計者がフィー
ルドで直ちに個数１個から得ることができ、電子システ
ムのIC化に寄与する効果は革命的に大きいといえる。ま
た、本発明集積回路上に実現された論理機能は、その結
線情報を基にして、直ちに通常のカスタムLSIやゲート
アレイLSIに展開し、それにより量産化することが可能
であり、多種多様のICを必要とする。来るべき知識情報
化社会推進に果す役割は極めて大きい。

【図面の簡単な説明】 第１図は従来例技術を説明する回路図、第２図（ａ）は
半導体集積回路チップのレイアウト構成を示す平面図、
第２図（ｂ）は各機能回路ブロックの入力、出力線のブ
ロック外への出ていき方の一例を示す平面図、第２図
（ｃ）は一部を拡大した平面図、第３図は、入力、出力
線がスイッチマトリクス部分で、どのように配線されて
いるかを示す図であり、信号の伝達のされ方の一例を示
す平面図、第４図は、スイッチ部のレイアウト図、第５
図は、スイッチ素子として使うFETの構造を示す断面
図、第６図は、第５図を簡略化した容量についての等価
回路図、第７図（ａ）〜（ｄ）は、第５図のFETにおけ
るトンネル酸化膜の形状を説明する断面図及び平面図、
第８図は、第５図のFETにおけるトンネル酸化膜の形状
を説明する平面図、第９図は、第５図のFETスイッチが
本発明半導体集積回路中でどのように接続されるかを示
す回路図、第10図はスイッチマトリクスの構成例を、模
式的に示した平面図、第11図（ａ）は、スイッチマトリ
クスの別の構成の一例（分割方式）を示す平面図、第11
図（ｂ）はその拡大図、第12図は半導体集積回路チップ
の外部との入出力を行なうパッドの構成と、スイッチマ
トリクスへの配線方法を示す平面図、第13図（ａ）は、
半導体集積回路の任意の回路Nodeをモニタする方式を説
明する平面図、第13図（ｂ）、（ｃ）はそのためのパッ
ド構成を示す回路図、第14図は、半導体集積回路のスイ
ッチマトリクス部における信号伝達遅延時間を評価する
ためのモデルを示す回路図、第15図は、Fan−outを考慮
した、スイッチマトリクス部の信号伝達遅延時間を解析
するための等価回路図、第16図は、各機能回路ブロック
の出力線をドライブする出力バッファ回路のレイアウト
法を述べる平面図、第17図は、電力消費をおさえるため
に、各機能回路ブロック又は論理ゲートに入力するクロ
ック信号をOFFとする方法を示す平面図、第18図は、使
用しない機能回路ブロック又は論理ゲートの入力線をLo
w又はHighレベルに固定する方法を示す平面図、第19図
は、可逆的スイッチ素子の例を示す回路図、第20図は、
非可逆スイッチ素子の構造を示す図で、はじめOFFで指
示するとONとなる素子の断面図、第21図は、第20図のス
イッチ素子を安定的に動作させるために工夫した素子形
状を示す平面図、第22図は、欠陥スイッチ素子があって
も、これを避け、回路を正常に動作させるための方法を
示す平面図、第23図は、入力線群、出力線群の走る方向
を変えても回路が実現できる事を示す平面図、第24図
は、第23図のような考え方のもとで機能回路ブロックの
置く位置の説明をする平面図、第25図は、第24図の方法
を用いて、チップ全体のレイアウトを行なった一例を示
す平面図、第26図は電源線を示す平面図、第27図は、チ
ップをパッケージ化した時、チップの利点を引き出すた
めの、パッケージ構造を示す斜視図、第28図は、本発明
の半導体集積回路チップのレイアウトの例を示す平面図
である。

フロントページの続き (72)発明者 閏井 清 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 宮田 操 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 河村 匡彦 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 天野 昇 東京都府中市東芝町１ 株式会社東芝府 中工場内 (56)参考文献 特開 昭57−20448（ＪＰ，Ａ) 特開 昭57−198600（ＪＰ，Ａ) 特開 昭52−91661（ＪＰ，Ａ) 特開 昭57−129536（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．格子状に設けられた第１領域と、この第１領域間に
   ２次元マトリクス状に設けられた複数の第２領域とを表
   面に有する基板と、 それぞれが複数の論理機能素子を含み、それぞれが前記
   第２領域に形成された複数の回路ブロックと、 前記第１領域中に設けられ、異なる前記回路ブロック間
   で信号を伝搬する第１配線手段と、 個々の前記回路ブロックに隣接して前記第２領域中に設
   けられ、対応する前記回路ブロックに含まれる前記論理
   機能素子相互間で信号を伝搬する第２配線手段と を有し、 前記第１配線手段は、第１の方向に延在する第１配線群
   と、前記第１の方向とは異なる第２の方向に延在する第
   ２配線群と、前記第１配線群と第２配線群を選択的に接
   続する第１スイッチ素子群とを有し、 前記第２配線手段は、前記論理機能素子の信号入力部に
   接続された信号入力用配線群と、前記論理機能素子の信
   号出力部に接続された信号出力用配線群と、前記信号入
   力用配線群と前記信号出力用配線群を選択的に接続する
   第２スイッチ素子群とを有し、 前記信号入力用配線群と前記信号出力用配線群の少なく
   とも一方は、他方の配線群と並行に延在する第１部分
   と、他方の配線群と交差する第２部分とを有するＴ字型
   をなし、 前記第２スイッチ素子群は、前記第２部分と前記他方の
   配線群の交差部に設けられていることを特徴とする半導
   体集積回路。