JPH03204957A

JPH03204957A - 半導体集積回路

Info

Publication number: JPH03204957A
Application number: JP22791390A
Authority: JP
Inventors: Yasuo Igawa; 井川　康夫; Sunao Shibata; 直柴田; Kiyoshi Urui; 清閏井; Misao Miyata; 宮田　操; Masahiko Kawamura; 河村　匡彦; Noboru Amano; 昇天野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1991-09-06
Anticipated expiration: 2012-10-08
Also published as: JP2660090B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の属する技術分野］本発明は、半導体装置、特に集積回路装置に係わり、所
望の論理機能をもつ論理集積回路を容易に実現するため
の集積回路の構成方法に関するものである。

［従来技術とその問題点］１９８４年米国ベル研究所のショックレー博士らによる
トランジスタの発明以来、半導体素子の進展はめざまし
くこれを用いた電子回路は、従来の真空管を用いた回路
を置きかえ装置の小形、軽量、低価格化と高性能化をも
たらした。

やがて、主としてシリコン半導体結晶上に、複数個の半
導体素子を搭載する集積回路が登場すると、電子回路は
さらに小型化され、価格／性能化は著しく向上した。集
積度を上げれば、電子回路システムの性能、信頼性は増
大し逆に価格が低下するという現象を作り出した。電子
システムにとって半導体集積回路は不可欠のものとなり
、既存の個別素子による回路は次々に集積回路（ＩＣ）
におきかえられていった。製造プロセス技術の進歩は、
集積回路の規模にして１チップ当り数ゲートル１０ゲー
トのＳＳ［、ＩＯゲート〜１００ゲートのＭＳ　Ｉ，数
１００ゲート〜１０００ゲートのＬＳＩ　といった１Ｃ
を実現させていった。

こうしたＬＳＩ　レベルのＩＣを製造できるプロセス技
術を背景として、既存回路のおきかえというパターンを
脱するＩＣが次に登場した。マイクロプロセッサの出現
である。これは、従来のコンピュータ機能を１つの半導
体チップ上に集積したもので、ソフトウェアの変更で多
種多様機能を実現させることができる。家庭用電気製品
をはじめとして、考えうるあらゆる電子装置に組み込ま
れて、そのインテリジェント化が促進された、とどまる
所を知らぬプロセス技術は、８ビツト、１６ビツト更に
は３２ビツトのシングルチップのマイクロコンピュータ
を実現していった。

ソフトウェアの変更だけで機能を変えられるマイクロプ
ロセッサ（マイクロプロコンピュータ）は、その意味で
汎用のＩＣであるが、同じプロセス技術を背景として専
用のＩＣも次々に開発されていった。いずれの場合にお
いても、その集積度は数ＩｆｌＱＧゲート／チップ以上
のレベルにまで達している。従来の電子システムが１つ
のチップ上に実現できるようになっているわけで、今や
［集積回路（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｃ
ｌ　Ｊに変わって［集積システム（Ｉｎｔｅｇｒａｔｅ
ｄ　Ｓｙ自ｅｍｓ）　Ｊという概念で表現する方が適切
なレベルとなっている。

「集積システム」とも呼ばれるべきＩＣを設計するのが
、極めて大変であることは容易に推察できるところであ
る。実際専用ＩＣを製造するには、次のような作業過程
を経て行なわれる。まず所望のシステム概念からシステ
ムとしての使用を決める。

次に、これに基づいて、システムの倫理設計を行なう。

続いて、この論理設計が正しいか否かシミュレーション
を行なう。この時、個別の素子や、ＳＳＩ，ＭＳｌ　　
レベルのＩＣを用いブレッドボードと呼ばれる、最終形
態と同様のハードウェアを作って検証する事もあり、計
算機上で論理シミュレータによって検証する手法もある
。以上により論理設計が正しく行なわれている事が確認
されると、実際にＩＣを製造するためのマスクのパター
ン設計が行なわれる。マスクが出来上ると、これを用い
てＩＣの製造が行なわれ、最終製品が完成する。設計段
階においてはＣＡＤ（Ｃａｍｐｕｔｅｒ　ＡｉｄｅｄＤ
ｅｓｉｇｎ）と呼ばれる計算機を用いた計算手法が随所
に取り入られているが、マスク作製までの設計コストは
、ＩＣの集積度が増すにつれ、急激に上昇し、また、設
計期間も長くなる。このため、高集積度の専用ＩＣを作
れるのは、そのＩＣの使用個数が多く、それによりＩＣ
１個当りの設計コストを小さくできるものに限られてく
る。一般に高集積のＩＣはどその適用領域は狭く、使用
頻度が低いため大量生産向きではない。１チツプマイク
ロプロセツサはソフトウェアにより、適用範囲の拡大を
行なったもので、チップとしてのＩＣは、極めて大量生
産向きとなっている点で例外と言えるが逆に、ソフトウ
ェアによる機能変更という特徴が、ＩＣとして所望の機
能を実行するスピードが遅いという致命的欠点を持って
いる。

設計コストや開発期間の増大は、高集積１ｃの実現にと
って障害であり、それに代替するマイクロプロセッサは
スピードが遅いという欠点を持つ事を考えると、高速性
能を必要とする論理回路をＩＣ化できるのは極めて限ら
れた電子システムだけとなる。すなわち、大量に需要が
見込まれる製品のみ、専用ＩＣ（カスタムＩＣ）による
実現が可能であった。

こうしたカスタムＩＣの欠点を補なうため、近年ゲート
アレイと呼ばれるセミ・カスタムＩＣが続々とＩＣ市場
に現われ、カスタムＩＣ化することがコスト的に困難な
、比較的少量の生産で済むようなＩＣの実現のために使
われている。このゲートアレイは基本論理ゲートをあら
かじめ半導体ウェーハ上に規則的に（通常アレイ状に）
形成しておき（これは、大量生産できる）、後の配線方
法の変更だけで、所望の論理機能を有するＩＣを実現す
るものである。従ってマスク設計に当っては、配線用マ
スクのみを新規に作ればよく、その分設針コストは安く
なり又、製造に要する時間も注文者から見れば、配線工
程だけを行なうのであるから短い。

つまり所望のＩｃを実現するための開発コストが安く、
又、製品納期も短くなるという特徴を有している。この
ために、カスタムＩＣ手法ではコスト的に実現できなか
った小量生産規模の論理ＩＣの実現が可能となっている
。欠点は、やはり自由度が増すだけ、Ｉｃの動作スピー
ド、集積度がカスタムＩＣに比べて劣るということであ
る。

Ｉｃとしての性能という点からは、カスタムＩｃが最も
優れていることは言うまでもない。従って一方では、Ｉ
Ｃの設計、製造のコスト及び時間を短縮する努力も行な
われている。このための手法は、主として設計に関して
は、ＣＡＤ、製造については自動化及びウェーハの大口
径化、そして検査についてはテスタの高速化等既存手法
の高度化によって行なわれている。ＩＣが高集積化する
ほど製造に比べ、設計のためのコスト、期間の占める比
率が高くなりその意味で、ＣＡＤ技術は大規模カスタム
ＩＣの実現のための死命を制するものとなってきている
。今や人手だけでＩＣを設計することが不可能である。

大規模ＬＳＩの設計に用いられるＣＡＤシステムは、も
はやそれ自体大型計算機を必要とする大きなシステムと
化し、今後更に集積度が増すにつれ更に高速で処理能力
の大きい計算機が必要であると見込まれている。

このような状況下においても、やはりカスタムＩＣを作
るにはそのＩＣが相当の大量生産とならなければならな
いとう制限が存在することになるであろう。

以上のような、大規模の集積回路の設計製造にかかわる
問題点のために、システム設計者は容易にシステム中の
回路をＩＣ化する事ができない。すなわち、設計コスト
のために、小規模生産のシステムのためには、ＩＣ化は
できない。又、仮に大量生産の見込みが立つにしろ、開
発期間が長い事により、後からの設計変更、手直しが事
実上不可能であることを覚悟せねばならず、ＩＣ化をリ
スキーなものとしている。

そこで、５Ｓ１．ＭＳＩ　　レベルの汎用ＩＣをプリン
ト基板に実装するという方法が、小規模のシステムの回
路を実現する手法として、現在最も一般的にとられてい
る。これならば、１品種最低１個から作ることができる
。品種当りの個数が増えてＩＣ化できるレベルに達すれ
ば、ゲート・アレイ、又はカスタムＩＣとして展開すれ
ば良いのである。しかし、この方法は、回路の機能当り
の容積が大きくなることや、消費電力が大きいことなど
から電子システムが極めて大型になってしまうという欠
点をもつ。

一方、従来よりＰＬＡ（Ｐ＋ｏｇ＋ａｍ＋ｎａｂｌｅ　
Ｌｏｇｉｃ＾ｒｒａ７）と称されるものがある。（例え
ばＩＢＭ　ｊｏｕｒｎａｌ　０１ｒｅｓｅａｒｃｈ　ａ
ｎｄ　ｄｅｖｅｌｏｐｍｅｎｔ、ｙｏｌ、Ｉ９．　Ｎｏ
、２．　Ｍａｒｃｈ９７５　Ｐ、９８〜１０９）。これ
は第１図に示す如く膨大な配線マトリックスの各交点に
ダイオードを配したＯＲアレイを基本とする。（Ｉ）は
インバータを示す。この配線マトリックス中でＯＲ，Ａ
ＮＤといった基本的論理を形成し、これを組み上げて行
く。しかしながらＰＬＡは、配線長が非常に長くなると
いう欠点を有する。従ってその浮遊容量と経由するスイ
ッチの抵抗によるＣＲ時定数によって動作速度が遅い。

特に、電流路に等電位で付随する余分な配線の容量がこ
れを大幅に助長する。これは基本ロジック段階で既に存
在する。従って高機能のものは作り得ない。また、上記
ＯＲアレイにおいては、ある出力ノードに対して各入力
論理信号がダイオードに順方向に電流を流すことにより
実現させる。

少なくとも１つの入力論理が“１“となると、ダイオー
ドに順方向電流が流れて出力ノードは“１”となる。つ
まり、ダイオードを通して入力布線を結線するだけで、
その結線部に入力論理のＯＲ演算結果が出力される。あ
る入力論理が“１”であっても、“０″である入力論理
のノードにはダイオードの逆方向特性により出力ノード
から入力ノードへの電流の逆流はないので影響を与えな
い。すなわち、ＰＬＡでは電流が流れる事が必須条件で
ある。従って前記長大な配線により発熱が大きく、又、
配線を太くしなければならないので配線密度も大きくで
きない。従って論理機能を高集積に搭載することはでき
ない。

又、結線が電気的にプログラマブルなハイブリッド集積
回路が提案されている（特表昭５８−５０００９６１しかし、この方式では搭載したチップと基板とがワイヤ
ボンディング等によって行なわれ、従って接続部に多大
な面積を見込まねばならず、電気的にプログラマブルで
はあっても高集積の集積回路を得ることはできない。し
かもチップ間は２つのスイッチを介して行なわれ、任意
の結線に対して夫々下地基板の一辺の長さを有するパッ
ドライン２本、ネットライン２本が必ず等電位で付随さ
れ従って、スイッチの抵抗及び配線の浮遊容量による信
号遅延が著しく大きいという問題を有している。そして
、パッドライン、ネットライン相方共信号線として用い
られるので動作中に配線の変更を行なう事が不可能であ
った。即ち、実機テストを行なう上での使い勝手が利か
ないという不便性を有していた。これは高機能の集積回
路を迅速に組み上げるには極めて重要である。

微細加工技術の進歩により技術的には１チツプに数１０
万トランジスタ以上の回路を組み込むことができるよう
になったし、これからも、集積度は更に進展すると見込
まれる。このような状況においては、この数１０万以上
のトランジスタに何をさせるのか、つまりどのようなＩ
Ｃを作るかを決めるのは極めて困難になりつつある。し
かも、その条件としては大量に生産するものでなくては
ならないということがある。当然種々のシステム設計者
のアイディアをＩＣ上で実現する試行錯誤が重要なプロ
セスとなる。しかし、開発コストの大きさ、開発期間の
長さ、つまりはターンアラウンドタイムの長さは、これ
に立ちはだかる大きな障害である。又、大量個数比るＩ
Ｃのアイディアはそれほど出てくるものでもない。つま
りは、大量生産に向くメモリ及びマイクロプロセッサＩ
Ｃ等以外に、微細加工技術の恩恵を受けるＩＣがないの
である。しかも、その一方で、ＩＣ化したくととも個数
が少ないために、プリント基板上で実現している電子シ
ステムが数限りなく存在するのである。

［発明の目的コ本発明は、このような従来のＬＳＩ　システム実現手法
の行きづまり、つまり、ＩＣ化したいが資金、時間の条
件のため実質的に不可能になってしまうという状況に鑑
みなされたものでシステム設計者、回路設計者がフィー
ルドにて瞬時に自分の所望するＬＳＩ　レベルの回路を
Ｉｃ化するための手法、及びその土台となり実現の基板
となる１チツプ集積回路を提供する事を目的とする。

又、本発明は、高動作速度、高歩留りの接続が電気的プ
ログラマブル可能な集積回路を提供する事を目的とする
。

［発明の概要］本発明の半導体集積回路においては、基板自体に論理機
能を有する複数の回路ブロックが作り込まれる。後述す
る好ましい実施例においては１つのチップ上に２７４個
もの回路ブロックが作り込まれる。これは８１基板に集
積回路を形成する様な通常の方法（専用ＩＣ又は配線部
のゲートアレイ）によって達成されるものである。前記
複数の回路ブロックからなる回路ブロック領域は後述す
る４インプツトＮＡＮＤゲート、インバータ、８ビツト
レジスタ等の論理機能素子の集合から構成される。論理
機能素子はインバータ、ＡＮＤ　、　０１ｌＳＩＩＡＮ
Ｄ等基本ゲートの同種又は異種の組み合わせにより構成
されるものである。例撫ばフリップフロップ、シフトレ
ジスタ、カウンタ、ＡＬｔｌ　、さらにはＣＰＩＩ等の
論理回路も基本ゲートの組み合わせにより実現し得る論
理機能素子である。勿論、回路ブロックはこの他に単一
の基本ゲートを含んでいてもよい。

この様に本発明では論理機能素子は専用ＩＣやゲートア
レイの手法により構成されＰＬＡと異なり不用な配線部
分は予め除去され高速の素子が準備される。そして各回
路ブロックは夫々信号の入力部及び信号の出力部を有し
ている。そして回路ブロックは１個以上の論理機能素子
を含む領域であり、信号の入出力が相互に行なわれる領
域は夫々複数の回路ブロックを構成する。回路ブロック
領域に隣接して前記基板上に配線領域が形成されている
。

これは例えば絶縁膜を介した多層配線技術によって達成
されるものである。かかる配線領域には、前記各回路ブ
ロックの信号入力部に接続された信号入力用配線群、及
び各回路ブロックの信号出力部に接続された前記信号入
力用配線群と交わる信号出力用配線群から構成されてい
る。そして、前記各回路ブロックの入出力部は、その回
路プロ・ツクに隣接する配線領域において前記信号入力
部は前記信号入力用配線に、前記信号出力部は前記信号
出力用配線に接続される。例えば回路プロ・ツクの配列
方向に平行に配設された配線群に対しては、Ｔ字を構成
する如く接続される。前記信号入力用配線群と前記信号
出力用配線群との各交点にはスイッチ素子が設けられて
いる。そして、前記各スイッチ素子のＯＮ、　ＯＦＦ状
態が制御されることにより前記回路ブロック間の信号の
入出力関係が決定され集積回路が構築されるものとなっ
ている。

尚、本発明において論理機能とは、通常用いられている
様にある入力に対して出力のノでターン例えば、“１”
又は“０”が一義的に決定される関係を指すものがこれ
に含まれる。フリップフロップ、シフトレジスタ、カウ
ンタ、ＡＬｔｌ　、さらにはＣＰＵといった組み合わせ
回路、順序回路と呼ばれるものもこれに含まれる。

（以下余白）［発明の効果］本発明半導体集積回路は、そのハードウェアが製造され
たあとに、所望する論理機能が決定される。すなわち、
論理設計者は、完成された（商品として手に入る）当事
導体集積回路の内部に組み込まれたＳＳＩやＭＳＩ規模
の機能回路ブロックの相互配線を、スイッチ素子のＯＮ
、　ＯＦＦをソフトウェア的に書込み指定することによ
り決定できる。つまり、この書込みに要する時間待ちだ
けで、いわば即座に所望の論理機能を半導体チップ上に
実現する事ができる。論理機能を変更したければスイッ
チ素子のＯＮ、　ＯＦＦ状態を変更して結線状態を変え
てやればよい。スイッチ素子が書替え可能であれば、同
一チップ上で、即座に変更できるし、たとえ書替え不能
な夕、イブでも、もう１つチップを用意すれば即座に所
望の機能を有するチップが実現できることに変わりはな
い。

以上のように本発明によれば所望の論理機能を有する半
導体集積回路を瞬時に実現することができる。搭載され
るＳＳＩ、ＭＳＩ規模の機能回路ブロックは後述の実施
例に示すように１００個以上にすることができ、ゲート
数にしてＩＯｋゲート以上のものを用意することができ
る。これは現在カスタムＬＳＩセミカスタムＬＳＩ　（
ゲートアレイ）として製造の対象となっている集積回路
の規模に匹敵する。

しかも所望のチップを得るための待ち時間は、桁違いに
短かい。すなわち、半導体集積回路の開発時間を極めて
短縮することが可能となる。

又、本発明半導体集積回路は、そのハードウェアは大量
生産するが、その機能はソフトウェア的に決定できるた
め唯１個のチップを作ることも可能である、従来の方法
によっていては、半導体集積回路は大量生産することに
よりのみコスト的に実現可能であったが、本発明により
、少量多品種の極限を追求することが可能となる。

従って本発明半導体集積回路を用いれば、論理システム
の開発スピードが極めて速くなるし、考えうる論理シス
テムをほとんど全てＩＣ化することが可能となり、電子
システムの一品生産に貢献し、来るべき高度情報化社会
の構成機器の製造を容易ならしめる。

マイクロコンピュータチップがソフトウェア的に所望論
理動作を実現するのに対し、本発明半導体回路は、結線
情報を書込む時点では、ソフトウェア的に論理機能を決
定するが、決定されたあとは、ハードウェアで所望論理
動作を行なうというのがその特長である。そのため動作
スピードは基本的にマイクロコンピュータチップより速
い、すなわち、本発明半導体回路はマイクロコンピュー
タチップのようにソフトウェア的に論理機能を決定でき
る特長を有しつつ、動作時には、ハードウェア的に論理
動作を行なえるという、全く新しい概念のＩｃである。

このことにより従来の電子システム開発手法を一変する
のであり、その改善に果す役割は極めて大きい。

本発明によれば、回路ブロックの入出力部間の信号入出
力が電気的にプログラム可能な半導体集積回路が最小の
スイッチ数及び最短の配線長でかつ１チツプで実現し得
る。

即ち本発明によれば、第１に、安価で高密度に実装され
た、回路ブロック間の入出力関係が電気的にプログラム
可能な集積回路チップを提供し得る。第２に、高動作速
度の回路ブロック間の入出力関係が電気的にプログラム
可能な半導体集積回路チップを提供する事ができる。本
発明の代表的な例では、１２８００００個又は、＋８２
８［１０個のスイッチ素子を１チツプ上に有する。勿論
全てのスイッチ素子が使用されるわけではないが、広大
なフィールドを用いて回路ブロック間の入出力関係を電
気的にプログラムするタイプではスイッチ素子の抵抗及
び配線の浮遊容量により生ずる信号伝達の遅延は多数の
回路ブロックから半導体集積回路を組み上げるには重大
な問題である。本発明によれば基本的に１つのスイッチ
で、代表的な例では配線マトリクスの１辺の長さを！と
すれば２．５１で駆動し得る。従ってこの両者により本
発明によれば高速化が達成され、既存のカスタムＩＣ，
セミカスタムＩＣにスピードの上でも対抗し得る。第３
に、上記の様に膨大なスイッチ素子数が半減するという
事は製品の歩留りの上でも大きく貢献すると共に、高集
積化の上でも効果大である。即ちスイッチ素子の形成は
配線幅に更に余裕を見込まねばならない。この様にスイ
ッチ素子が最小で済むという事は高集積化に有効である
。

［発明の実施例］次に、本発明を実施例に従って詳細に説明する。

第２図（ａ）は本発明半導体集積回路チップの一実施例
の構成を示すものである。１１は２５［１０μＸ　８０
００μの大きさを有しており、ＳＳＩ又はＭＳＩ規模の
機能回路ブロックが組込まれている領域である。１つの
機能回路ブロックは約５０ゲート相当のものである。各
ブロックからは出力信号線平均４本、入力信号線平均８
本がスイッチマトリックス領域１２に向けて出ている。

領域１２の大きさは５６００μ×８０００μでスイッチ
数は１６００Ｘ　１１ＧＧ　＝　Ｌ　２８Ｍ個である。

ブロックの総数は２７４である。従って、１０にゲート
レベル以上の論理機能を潜在的に育している。

又、右方にはＹ−デコーダ１３．上方にはＸ−デコーダ
＋４．が形成され周囲には幅２００μの１７０バツフア
・電源線領域１５．幅１００μのパッド領域１６゜幅１
００μのスクライブ領域１７が設けられ、全体は１０１
０ｍｍＸ１Ｏの大きさのＳｉチップに形成されている。

ブロックの構成は次のようになっている。■４インプッ
トＮＡＮＤゲートを２つもつブロックが１５個、■２イ
ンプットＮＡＮＤゲートを４つもつブロックカ月４個、
■８インプットＮＡＮＤゲートを１つもつブロックが１
個、■４つのインバータをもつブロックが１００個、■
８ビットレジスタのブロックが１９個、■２つのＤタイ
プフリップフロップをもつブロックが１９個、■４イン
プットのＡＮＤゲートを２つもつブロックが１７個。

■２対１データセレクタを４つもつブロックが１３個、
■４ビットバイナリカウンタを２つもつブロックが１１
個、　＠ｌ　２−４ラインデコーダを２つもつブロック
が７個、Ｑ　　ａ−ｇラインデコーダをもつブロックが
３個、（Ｉ）４−＋セレクタを２つもつブロックが５個
、０８刊セレクタを２つもつブロックが４個、０８ビッ
ト直列人カー並列出力シフトレジスタをもつブロックが
３個、０８ビット並列入カー直列出力シフトレジスタを
もつブロックが３個、０８ビット直列入カー直列出力シ
フトレジスタをもつブロックが２個。

０単安定マルチバイブレータを２つもつブロックが４個
、０２インプツトＯＲゲートを４つもつブロックが４個
、０２インプツトＮＯＲゲートを４つもつブロックが３
個、　　＠　ＡＮＤ−ＯＲインバータを２つもつブロッ
クが３個、０６４ビットＲＡＭのブロックが３個、０２
インプツトεＸＣＬＵＳ　ＩＶＥ−ＯＲゲートを４つも
つブロックが２個。

０４ビツトコンパレータのブロックが３個。

＠Ｊ−にフリップフロップを２つもつブロックが４個、
０９ビツトの偶／奇パリティジェネレータ／チエッカの
ブロックが３個、０４ビツトバイナリ全加算器のブロッ
クが２個、０２インプツトマルチプレクサを４つもつブ
ロックが５個。

０３−Ｒラッチを４つもつブロックが２個、ＯＡＬυの
ブロックが１個、０８ビツトアドレサブルラツチのブロ
ックが１個、０ルツクアヘツドキヤリジエネレータのブ
ロックが１個という構成である。以上、■〜０の多数個
又は１個のＣＭＯＳ構成の論理機能素子がＣＭＯＳ構成
の論理回路ブロックを構成し、これらは領域１１に設け
られている。

以下の、数値の計算では２００ブロツクとして計算され
ている。

各ブロックの入力線数、出力線数は、ブロックの論理機
能によって異なるが、平均的ケースの場合に入力８本、
出力４本という構成である、例えば、２インプツトＮＡ
ＮＤを４つもつブロックはこれに対応している。こうし
た代表的ブロックの入力、出力線のブロック外への出て
いき方は具体的には第２図（ｂ）に示すようになってい
る。すなわち、ＭＳＩ機能回路ブロック１８の大きさは
、２５００μ横×４Ｇμ縦であり、間口である４０μか
ら入力１９、出力線２０が出ている。入力線２ライン、
出力線１ラインを１つのユニット２１とし、４ユニツト
から入力／出力が構成されている。第２図（ｅ）は第２
図（ｉ）で破線で囲まれた領域を拡大した図である。１
点鎖線で囲まれた領域はＤタイプフリップフロップ２２
を２個持つ回路ブロックを示す。図では１つの回路ブロ
ックを示すが、勿論上下にも詰め込まれている。この様
にブロック内の同種の論理機能素子は空間的に規則的に
配置し得る。１１０バツフア・電源線領域と機能回路ブ
ロック領域の間には同期クロック又はシステムクロック
として用いられるクロック信号ライン領域が設けられて
クロック信号ライン２３が走る。クロック信号ライン領
域Ｉ１０バッファ・電源線領域に含めてみなすこともで
きる。何れにしても両領域は２［１０μの幅に収められ
る。２４ｍ　、　２４ｂは夫々制御信号用のパッドに接
続された出力パッドに接続された出力バッファ及び入力
バッファである。又、２５はＤタイプフリップフロップ
の出力に接続されたシステムクロック２３によって動作
するＣ２ＭＯ３からなるバッファである。以下のブロッ
クの出力部にも全てこれが設けられている。第３図は、
これら入力、出力線が第２図（１）の１２で示されるス
イッチマトリックス部分でどのように配線されているか
を示す図であリ、入力線は横方向にのびており、出力線
は基本的には縦方向に走っており、回路ブロックとつな
がるために、必要部分で横方向に走り、縦方向に走るラ
インと丁字形に接続している。横方向に走る入力線群３
４と縦方向に走る出力線群３５の交点にはＯＮ状態又は
ＯＦＦ状態を持つ得るスイッチが配され、このスイッチ
がＯＮの時交叉する入力線と出力線が電気的に接続され
、ＯＦＦの時は電気的に絶縁されるようになっている。

第３図で、スイッチ３１だけがＯＮとなっていれば、３
２の出力信号は、スイッチ３１を通して、３３の入力線
へと伝達される。２つの回路ブロック間の信号の入出力
は配線マトリックスを介してのみ行なわれる。このよう
にＯＮとすべき信号のスイッチを選択することにより、
任意の出力線を任意の入力線に電気的に接続できる。

第４図は、スイッチ部のレイアウト図である。スイッチ
はフローティングゲートとコントロールゲートを有する
ＭＯＳ型ＦＥＴを使用している。４１は１つのユニット
を示し、２人力＋１出力の構成で２スイツチが含まれて
いる。大きさはｌＯμ×７μである。４２は出力線で４
３の出力線に接続されている。

ゲート（Ｉ　Ｎ　Ｐｏ１７　Ｓｉ）、　４６はコントロ
ールライン（Ｙデコーダ、　　２　ｎｄ　Ｐｏ１７　Ｓ
ｉ）、　４７はコントロールライン（Ｘデコーダ、　　
３　ｒｄ　Ｐｏ１７　Ｓｉ）、４８は拡散層。

タクトホールである。４２．４４は前記Ｐｏ１７　Ｓｉ
層上に形成された１ｓｔＡＩであり４３は２ｎｄＡＩで
あり５０ｂは５０ｍ上にまで延在されて４２と４３とが
直接接続されるでも構わない。又、４２は４３とのみコ
ンタクトホール５０ｇ位置で接続されて良い。右下のス
ケールは１μｍを示す。第５図は、このＦＥＴの断面図
を模式的に示したものである。５１はＰ型Ｓｉ基板に形
成されたｎ＋ソース、５２はｎ＋ドレインであり５３は
フローティングゲートである。５４は第１コントロール
ゲートである。これらのゲートはそれぞれ第１層、第２
層、第３層のポリシリコンにより形成される。５６はト
ンネル酸化膜であり厚さ約１００へのＳ　５ｉ０２膜で
ある。各々のゲートは５ｉ０２により分離されている。

５７は基板であり、フローティングゲート５３の電位に
よりその　５１０２膜近くのチャンネルを流れる電流が
制御される。

第６図は、第５図をさらに簡略化した図であり、第１コ
ントロールゲート６４とフローティングゲート６３の間
にＣａなる容量、第２コントロールゲート６５とフロー
ティングゲート６３の間にｃｂなる容量、そしてフロー
ティングゲート６３と基板６７の間にＣｃなる容量があ
ることを示す図である。通常はＣａＣｂ　Ｃａ＋Ｃｂ中
Ｃｃなる関係にあるが必らずしもこの条件が成立する必
要はない。この図を使ってこのＦＥＴスイッチの動作例
を次に説明する。

いま、第１コントロールゲート５４．６４および第２コ
ントロールゲート５５．６５を２０．基板５７．６１を
ｏＶに設定する。Ｃａ、　Ｃｂ、　Ｃｃの容量関係によ
りフローティングゲート５３．６３の電位は約１０　　
となる。

フローティング５３と基板５７は１００への　５ｉ０２
膜を介して近接しているので、両者の間に１０　　の電
位差があることで、この　Ｓ　１０２膜Ｕにトンネル電
流が流れる。すなわち、基板５７からフローティングゲ
ート５３に電子が注入される。このあと第１コントロー
ルゲート５４と第２コントロール５５の両方又はどちら
か一方が２０．又はＯになっても注入された電子のため
にフローティングゲートはマイナスに帯電し、ＦＥＴの
閾値電圧ＶＴＩ＋が約１０ｖとなってＦＥＴはＯＦＦ状
態を接続する。つまり、基板電位が０１であれば第１．
第２コントロールゲートの電位にかかわらず、ＦＥＴは
ＯＦＦである。このことはＦＥＴスイッチに’ＯＦＦ’
書き込みが行なわれた事を意味する。また第１．第２コ
ントロールゲートの少なくともどちらか一方が０　であ
ればトンネル電流は流れず、ＦＥＴスイッチの状態が反
転することはない。次に’　ＯＮ’書き込みのための動
作を説明する。第１コントロールゲート５４．６４及び
第イッチマトリックス領域１２はＰＮ接合分離でアイソ
レーションが達成され得る。又、絶縁基板上に成長され
たＳｉ層の様なＳＯ８基板であれば両者の境界領域をエ
アアイソレーション或いは、境界に絶縁膜を埋込んで絶
縁分離して１１．１２共Ｐ基板として使用し得る。上記
２０’の設定によりフローティングゲートの電位はＣｍ
、　Ｃｂ、　Ｃｃの容量関係により、約１０’となり　
５１０２膜Ｕにトンネル電流が流れフローティングゲー
トから基板へ向けて電子が放出される。第１コントロー
ルゲート５４と第２コントロールゲート５５の両方又は
どちらか一方が２０　　、又はＯｖになっても放出され
た電子のためにフローティングゲートはプラスに帯電し
ＦＥＴのＶＴＨが約−１０７となってＦＥＴはＯＮ状態
を接続する。また第１、第２コントロールのゲートの少
なくともどちらか一方が２０ｖであればトンネル電流は
流れずＦＥＴスイッチの状態が反転すればことはない。

′ＯＮ′時にコントロールゲート５４．６４．５５．６
５を不電位にして基板を０　のままとしても等価である
。

こうして′ＯＮ′又は’ＯＦＦ’状態を書き込んだあと
基板を０　としておき、第１コントロールゲート電位Ｖ
ｃＧ　　第２コントロールゲート電位ｖＣＧ２を例えば
ｌＯマを越えない値に設定しておけば、ＦＥＴスイッチ
が’ＯＮ”　ＯＦＦ’状態をそこなう恐れはない。

このためには、ＶＣＧ　　＝　ＶＣＧ、、　＝Ｏでもよ
い。

ＶＣＧ　　＝　ＶＣＧ２＝回路の電源電圧（〜５　）に
おいてもよい。この場合はフローティングゲートの電位
が引き上げられＦＥＴスイッチのＯＮ状態での抵抗値は
ｖｃｃ　　＝　ｖｃｃ２＝ｏ’の場合に比べて十分小さ
くできるので、後述するスイッチ部の抵抗による信号伝
搬遅延を小さくすることができる。

この実施例ではフローティングゲート下のトンネルｏｘ
ｉｄｅがソースからドレインの全面にわたって形成され
ている場合を述べたが第７図（ａ）　（ｂ）（ｃ）　（
ｄ）のように一部分だけが薄くなっていてもよい。この
場合チップのＹｉｅｌｄが向上する。又、第８図のよう
にソースからドレインにつながる一部のみが薄いトンネ
ルｏｗｉｄｅとなっていてもよい。

このようにトンネルｏｘｉｄｅ部の面積を小さ（するこ
とは、単に薄膜形成のＹｉｅｌｄを向上させるだけでな
く、基板とフローティングゲートとの容量結合を小さく
し、それだけコントロールゲートとフローティングゲー
トの容量結合を相対的に大きくする結果となり、ＦＥＴ
スイッチセルのＷ「自ｅ／ｅ口Ｉｅ特性を向上させる。

入力線と出力線がこのＦＥＴスイッチとどのように接続
されるかを示したのが第９図である。９１゜９２はＦＥ
Ｔのソース、ドレイン、９３はフローティングゲート、
９４は第１コントロールゲートで９５のコントロールラ
インを通じて第２図（ａｌ　の１３で示されるＹデコー
ダに接続されている。９６は第２コントロールゲートで
９７のコントロールラインを通じて第１図の１４で示さ
れるＸデコーダに接続されている。機能回路ブロックの
入力線９８は９１に、出力線９９は９２に接続されてい
る。

以上の例において、機能回路ブロックの構成を限定して
きたが、一般にはこれは任意の構成をとることができる
。全体として、どのような種類の論理機能をもたすこと
を目的とするかで、構成機能回路ブロックの内容は異な
る。ある場合は、メモリが多い方がよいし、またある場
合はＡＬＵが多い方が使い易いといった具合である。た
だ、搭載できる機能回路ブロックの総論環ゲート数と、
総入力線数、出力線数には制限がある。半導体集積回路
製作の際のレイアウトルールとして１μルールを採用し
、チップサイズを１０＝×１０ｍとすると、総論環ゲー
ト数１００００．５０ゲート規模のＭＳＩが機能回路ブ
ロックを構成するとし、前述の例のように１つのブロッ
クの入力線数を８．出力線数を４とすると、総入力線数
は、＋６００．総出力線数は８００本となり（２００ブ
ロツク換算）、これらの入出力線のあらゆる接続を可能
とするためのスイッチマトリックス中には１６０Ｑｘ　
８００　＝　１２８０［１００個のＦＥＴスイッチが必
要となり第１図で示すようにスイチマトリクスの寸法は
５．５ｍｍＸ８ｍｍとなり一方機能回路ブロック群の占
める面積は２．５ｍｍＸ８ｍｍとすればよいことが経験
的に確かめられた。Ｘデコーダ部の寸法は５．６■Ｘ１
ｍｍ、Ｙデコーダ部の寸法は、０．９ｗＸ８ｍｍであり
その外側に幅２００μのＩ１０バッファ回路及び電源線
領域１５がありさらに外側に幅１００μのパッド領域１
６最外周部には幅１００μのスクライブ領域１７を置く
ことにより、本発明の一実施例レイアウトが完成する。

いかなる出力線も、いかなる入力線に接続できるように
するためには上記例では、１２８００００個のスイッチ
を必要とした。この様子を模式的に第１０図に示す。○
印はスイッチを示す。

以上の例では異種の機能回路ブロックがチップ上にレイ
アウトされた。これに対し条１１図（ａ）　は分割ブロ
ック方式と呼ぶべきものを示す。即ち全体としての機能
回路ブロックの種類、数は第２図（ａ）で説明した構成
のまま領域１１に配置されていりＮＡＮＤ、　ＩＮＶＥ
ＲＴＥＲ，Ｌ、ジスタ、Ｄタイプフリップフロップ、Ａ
ＮＤ、データセレクタ、カウンタ、ラインデコーダ等の
■〜０の論理機能回路ブロックは領域１１を８つの回路
ブロック領域に分け、これらに均等に分散配置した。ブ
ロック分割は次の様に行なわれた。即ち、４インプツト
ＮＡＮＤゲート、インバータ、８ビツトレジスタ等論理
機能単位（ＬＯＧＩＣＦｔｌＮＣＴＩＯＮ）を構成して
いる論理機能素子をそのブロック数が多いものから順に
第１〜第８ブロツクの方向に分割されて行った。そして
分配は論理機能回路ブロック数の多いものから３ブロツ
ク目毎に行なわれた。例えばブロックを１９個を有する
ものは、第１ブロツクから始まるとすると第１ブロツク
、第４ブロツク、第７ブロツク、第２ブロツク、第５ブ
ロツク・・・の順である。各分割ブロック内では、その
分割ブロックに付設されるスイッチマトリックスを用い
て種々の論理機能素子が組み合わされ回路が組まれる。

勿論、不足している論理機能素子は他のブロックから持
って来るが、その数は論理機能素子の種類毎に回路ブロ
ックを構成した場合に比べて遥かに少なくて済む。

即ち、任意の機能素子の入力部、出力部に対して他の全
機能素子の出力部、入力部との全交点にスイッチを設け
た、従前の方式に比べてスイッチ数は大幅に減少する。

分割ブロックにより形成された小回路乃至中目路間は第
１１図（１）　１１２　、１１３　。

１１４のスイッチマトリックス領域で接続されてチップ
上に所望の回路が実現される。出力線は同じ分割ブロッ
クの入力線と接続する必要はないから分割ブロック相互
間の結線を可能とするための１１４スイツチマトリツク
ス数は（７Ｘ　Ｉｎ）　Ｘ　（８Ｘ　５）個となる。結
局分割ブロック内部のスイッチマトリックスを含め必要
な総スイッチ数は（（１００＋ＩＯ）　Ｘ　（２００＋５ｌ−１０Ｘ　５
１　Ｘ　８＋　１（８−１）　Ｘ　１０１Ｘ　（８Ｘ　
５）　＝　＋８２８００個となる。スイッチこ個数は第
１の実施例の１２８００００個に比べｌ／７にすること
ができる。

第１Ｉ図（ｂ）は第１Ｉ図（ａ）の１つのＭＳＩＳロブ
ク１１１！部分を示したものである。１つの破線領域に
はＩＮ　ＯＵＴ端子夫々１つのみを示した。破線領域に
よって論理機能素子の種類が異なっている。１ｌｌａで
示す回路ブロックは、破線領域内、破線領域間で付設し
たスイッチ、マトリックスで結線される。

かくして本実施例によれば、論理機能を有する複数の回
路ブロックに対して同一の論理機能素子が振り分けられ
て回路ブロック内が異種の論理機能素子の集合によって
構成され各回路ブロックに第１のスイッチマトリックス
を付設し、各回路ブロックに亘って第２のスイッチマト
リクスを付設する事により最小のスイッチ数で電気的に
プログラム可能な半導体集積回路が得られ、高速化、高
歩留りに寄与する。又、配線長が最短になる事も高速化
に寄与する。即ち、ブロック間接続に要するスイッチ数
３という増大はこれによって吸収し得る。最小２つのス
イッチ素子を要する技術にこれを適用した場合にはさら
に多くの即ち６つのスイッチが要求される。しかし全体
としてのスイッチ数の削減は達成されるであろう。尚、
第１１図（ｂ）において、破線で区割した領域の夫々は
付設したスイッチマトリックスから見れば回路ブロック
である。しかし、フィールド１１４のスイッチマトリッ
クスから見れば全体として回路ブロックである。

分割方式は、■、■、■〜■のみに施してもよい。

この場合、分配は８ブロツクとすれば、第１ブロツク第
２ブロツク・・・の順に為される。

ところで後述するうように、機能回路ブロック間の信号
伝達遅延時間は、信号ラインの容量及びスイッチのＯＮ
抵抗が大きい程遅くなる。遅延時間を小さくするには、
ＦＥＴスイッチの抵抗を小さくしなくてはならない。１
７８分割の例では、分割ブロックの外に出る信号は機能
回路ブロックから出たあと、１１２の部分のスイッチ、
１１４の部分のスイッチ、＋１３の部分のスイッチと計
３個のスイッチを通過する。第１の実施例や本例の分割
ブロック内部だけの結線例では通過スイッチ数が１であ
るのに比べて個数が多く、これを打開するためには、１
１２　、１１３　、１１４の部分のスイッチのＯＮ抵抗
を下げてやればよい。具体的には、例えば、これらのＦ
ＥＴスイッチのゲート幅を３倍にしてやれば、ＯＮ抵抗
は１／３となり３個通過しても第１の実施例と同程度の
ＯＮ抵抗の影響におさえることができる。

第１１図の１００　Ｘ２００のスイッチマトリクスは分
割ブロック内の結線に用いられる。この領域自体は密で
ある。従って領域１１２　、１１３及び１１４のスイッ
チの普通時のコンダクタンスは１０［Ｉ　Ｘ２００の領
域のそれに比べて大とするのがこの方法の場合−船釣で
ある。例えば上記チャネル幅を３倍とする。そして、こ
の様にすれば分割ブロック内、分割ブロック間の信号伝
達遅延の差が小となり、つり合いが取り得る。

以上の実施例により、機能回路ブロック相互間の結線を
いかに行なうかが説明された。次に、このチップが１つ
のＬＳＩとして動作するために必要なのは、いかにして
チップ外部との信号の受は渡しを行なうかである。それ
には、外部との接点であるパッド群を１つの機能回路ブ
ロックとみなして、信号の入出力を行なえばよい、第１
２図にそのための構成例を示す。一般の出力線と同様に
入力線は横方向に走り（例えば１２１　、１２２　）　
、出力線は縦方向に走る（例えば１２３　、１２４　＞
。入力線は図示される様に回路ブロック１１に一端が接
続されない。即ちパッドへの入力線は専用に付加された
ものである。パッドへの入力線は内部のＭＳＩ／ＳＳＩ
機能回路ブロック群１１からの出力線とのすべての交叉
点でスイッチ１２５ａ、　１２５ｂ等を介して接続され
ている。ただしパッドからの出力線、例えば１２３とパ
ッドへの入力線、例えば１２２との交叉点、例えば１２
６にはスイッチは存在しない。これはパッド同志の間で
直接入出力動作を行なう必要がないためである。もし特
別の要請でそのような動作を必要とするならその交叉点
つまり、例えば１２６にＦＥＴスイッチを設けてやれば
よい。

一方、本実施例でパッドは入力用、出力用どちらにも使
うことができる。例えば、パッド１２７へチップの外部
から信号を入力した場合は、入力、（ッファ１２８を通
してパッドからの出力線１２３へ信号が出ていく。又、
パッド１２７からチップの外部へ信号を出力したい時は
パッド＋２７−の入力線１２１から出力バッファ１２９
→パツド１２７を通して信号は外部へ出ていく。これは
１つのパッドが信号の入出方何れにも使える事を意味す
る。このようにパッドは入力用にも出力用にも使えるよ
うになっているが、どちらかに決定してよいなら、一方
の機能を削除することで、構成を簡単化し、スイッチ数
を節約してもよい。例えば、図中１２７で示されるパッ
ドの入力線＋２１に接続されるスイッチ、バッファ１２
９が削除される。

さて、出力専用のパッドは特別な目的のために使えるこ
とを例として示しておきたい。第１３図ｉ）は、そのた
めの説明図である。１３０１は機能回路ブロック群であ
る。ＦＥＴスイッチ１３０２をＯＮとすると出力信号Ｂ
　（＋３０３）が出力バッファ１３０４を通してパッド
１３０５に伝えられてここをモニタすれば出力信号波形
を測定できる。また、ＦＥＴスイッチ１３０６をＯＮと
すれば出力信号Ｃ（＋３０７）が出力バッファ１３０８
を通してパッド１３０９に伝えられる。これを外部に取
り出せば、信号Ｃのモニタができる。パッドにつながる
１３０２．１３０６のようなＦＥＴスイッチはＯＮ、　
ＯＦＦ制御が外部から行なえるので、実際に機能回路ブ
ロック１３０１とそれに連なるスイッチ群１３１［１を
動作させながら、任意の回路Ｍｏｄｅを１３１１のスイ
ッチ群により選択しながらモニタできる。ちょうどボー
ド回路において、ボード上のＩｃのビンにオシロスコー
プ又はロジックアナライザのプローブを当ててその電位
の値及び時間変化を観測することと同じ事をＩＣ内部の
回路中のＭｏｄｅに対して実行することができる。もし
論理動作上問題があり、機能回路ブロック間の結線変更
したければ、＋３１０のスイッチ群の状態を書き換えて
、これを行ない、再び１３１１のスイッチ群のスイッチ
を選択的にＯＮとして任意Ｍｏｄｅの波形観測が行なえ
る。これはチップ自身が実際のシステム環境で動作状態
で行なえる。つまり実機テスト、および論理デバッグが
行なえる。これらの点が本発明の回路の本領の一つであ
る。

なお、論理レベルのモニタだけでなく、実際の例えば、
１３＋２ライン上の信号波形の詳細を知りたいのであれ
ば、Ｉｌｌ［１４や１３０８の出力バッファとしては、
ＦＥＴのソースフォロワ形式でパッドに信号を出してや
るのがよい。高入力インピーダンス、低出力インピーダ
ンス回路だからである。もし実際のライン上の信号波形
が整形されてモニタするのでもよく、例えば、論理レベ
ルのモニタを行なえればよいのなら、出力バッファとし
て２段インバータ回路のようなものを用いてもよい。第
１３図（ｂ）（Ｃ）は第１３図（ａ）の細部を示す。第
１３図（ｂ）はソースフォロア形式を示し、第１３図（
Ｃ）は２段インバータの場合を示す。第１３図（Ｃ）は
偶数のインバータ段であれば反転がない事を示す。第１
２図や第１３図において用意できるパッドの数に特に原
理的な制限はない。あるとすれば、チップ上に空間的に
どのくらいパッドが置けるかという事だけである。第２
図（ａ）のようなチップレイアウトの場合、パッドの大
きさを１００μ×１００μ、パッド間隔を１００μとす
ると、空間的には４００個程度のパッド配置が可能であ
る。デコーダ系、電源系、クロック等、共通信号系用の
パッドを差し引いても、３００個程度のパッドを信号の
入出力用に割当てられる。実際にはチップのパッケージ
技術の制限で、バット数はリミットされる。実施例にお
いては、信号入出力用パッド２００個、信号モニタ用パ
ッド１６個とした。

半導体集積回路の性能として重要なものに、動作速度が
ある。本発明半導体集積回路の場合、各機能回路ブロッ
ク内部のマスク　レイアウトは、極めて高密度に実現さ
れその動作速度は、最も高速のＩＣとされるカスタムＩ
Ｃ並みの性能を実現できる。動作速度の面から、設計上
留意すべきは、信号がスイッチマトリクスを経由して伝
達される、各機能回路ブロック相互間の信号伝達遅延で
ある。

各機能回路ブロックから出て又機能回路ブロックへ入る
場合の信号伝達遅延の機構は、第１４図のように考える
ことができる。１４０１は信号を出力する機能回路ブロ
ックであり＋４０２は出力するためのＣＭＯＳ構成のバ
ッファである。１４０３は出力線の縦方向の出力線１４
０４に接続される横方向に走る部分である。１４０５．
　１４０６はスイッチ素子部を示すもので、１４０５は
、そのスイッチ動作を示し、１４０６はその内部抵抗Ｒ
を示す。１４０７は信号が入るべき機能回路ブロック＋
４０８につながる入力線である。Ｃ１゜Ｃ２，Ｃ３は各
々！４０３．１４０４．１４［１７と接地線トノ間に存
在する容量である。この容量は２種類あり、その１つは
配線のラインと接地間の浮遊容量であり、もう１つは配
線上に接続されている。ＦＥＴスイッチのソース又はド
レイン電極と基板（接地）間にある接合容量である。配
線幅１μとした時の浮遊容量は１００ｆＦ／ｍｍと概略
見積れる。また、接合容量の方はスイッチ１個当り３Ｆ
Ｅと概略見積れる。第２図（１）のようなレイアウトを
考えると、配線１４０３の平均配線長は５．６　ｗａ／
　２　＝２．６　ｍｍであり、配線１４０４の長さは８
ｍｍ、配線１４０７の長さは５．６ｍｍである。配線１
４０４につながれているＦＥＴスイッチの数は１６００
個であり、配線１４０７につながるＦＥＴスイッチ数は
８００個である。、これより各容量の見積りを行なうと
、Ｃ、＝　２．６　ｍ　Ｘ　１００ＩＰ／ｍｍ　Ｏ，２６
ＰＦＣ２＝　８　ｒｍｓ　Ｘ　１００ｆＦ／ｎｍ　＋ｌ
ｆｉ［ｌｏ　Ｘ　３　ＦＦ＝　５．６　ＰＦＣａ　＝　
５．６　ｗａ　Ｘ　ＩＯ［１１Ｆ／＋１１１＋８００ｘ
　３　ＦＦ＝　２．９６　ＰＦとなる。

さて、出力信号がＬｏｗから）ＩｉｇｈからＬＯＷへ変
化する場合、信号レベルの遷移中は１４０２のドライバ
は低電流源とみなすことができる。これはＦＥＴの１Ｍ
特性が飽和特性をもつことから言えるわけである。Ｆａ
ｎ−ｏｕｔ　＝Ｎの場合の等価回路を示すと第１５図の
ように考えることができる。但し１４０８の入力容量は
Ｃ３に比べ十分小さいので無視して考える。解析上必要
ならＣ３に含めて考えればよい。

１５１はＩの定電流源、１５２は機能回路ブロック１４
０８の入力端を示し、■はその電圧である。初期値とし
て、Ｉ＝ｉｏ、Ｖ＝０を考え、時刻ｔ＝ｏでＩ＝０から
１＝１０とステップ状に変化する場合を考える。■の時
間変化をラプラス変換法によって解析すると１　（Ｓ）は５ｔｅｐ関数のプラズマ変換だから１　（
Ｓ）　＝　＋ｔ。

でありプラズマ逆変換をするとを得る。ここで第２図（為）のようなレイアウトを考え
た時の具体数値Ｃｏ　＝　Ｃ＋　＋　Ｃ２＝　５．８６ｐＦ中６ＰＦＣ
３＝　２．９６ＰＦ＝：　３　ＰＦを考え第１Ｏ図に示すレイアウトをもつＦＥＴスイッチ
のオン抵抗をＲ＝１にΩと見積れば、Ｎ＝３のとき＋−−−二重−１）　　■ １．２ＸＩＯと表現できる。ただしｔの単位は秒、ＩＯの単位は［Ａ
）　、　Ｖ　Ｃ＋１　（７）単位ｉｔ［Ｖ］’ｔ’ある
。

ところで現在行なわれているＭＳＩやＳＳＩ　レベルの
ＩＣをプリント板上に搭載して、論理システムを作りあ
げる技術は、本発明半導体回路チップによって置換えが
実現できるが、その際その有効性を論理回路の動作の点
で維持するためには、動作スピードは少なくとも同等で
あることが必須条件である。各ＭＳＩ、ＳＳＩのレベル
（本発明回路の場合機能回路ブロック）の動作速度（演
算速度）は同種のロジックファミリで比較（例えば、Ｃ
ＭＯＳ同志で比較）すればほぼ両者とも同じである。問
題となるのは、プリント板の場合の布線遅延と本発明半
導体集積回路の場合のスイッチマトリックス部の通過時
間の比較である。通常、高速ロジ・ツクとして知られる
ショットキＨＬロジックと本発明回路を比較すると、布
線遅延はＴＴＬの場合２１ｓｅｃ程度以下を考えること
ができるので、本発明回路の場合も、平均として、スイ
ッチマトリックス部における遅延時間を２Ｈｅｃとする
のが妥当と考えられる。

Ｆｘｎ−ｏａｔ数は通常ＬＳＩ中で３と考えるのが標準
であるので遅延時間解析するのに、■式を用いればよい
。第１４図の電源電圧ＶＤＤ＝５Ｖを考え、ｌ（ｉｇｈ
レベル、Ｌｏｗレベルの閾値を２５Ｖと考えると■式％
式％）Ｖであることが条件となる。■式よりそのための条件はｉｏ≧３７（ｍ＾）である。これより１４０２のようなバッファに用いられ
るＦＥＴのＯＮ時の飽和電流は３７ｍＡ以上でなくては
ならないことがわかる。このために用いられる１４０２
のようなバッファはドライバと呼称できるものでなくて
はならない。通常の論理ゲート程度のドライブ能力では
、不可能である。即ち、論理機能回路ブロック内に形成
された回路構成用の論理機能単位に用いられるＦＥＴ　
（電解効果　トランジスタ）よりゲート幅を大きくした
即ち、ドライブ能力の大きいＦＥＴを用いる必要がある
。ゲート長１μ、ゲート幅ｌＯμのＦＥＴ　ドレイン飽
和電流１〜５ｒｔｒＡ程度であるから、３７ｍＡ以上の
ドライブ能力を得るためには、ゲート幅７４〜３７０μ
以上にする必要があることがわかる。第１の実施例で、
第２図（ａ）のレイアウトを採用した時、各機能回路ブ
ロックの出力バッフ７部のＦＥＴのゲート幅を１００μ
としたら、平均負荷条件（Ｆａｎ−ｏａｔ・３等）で次
段への信号伝送遅延時間を２ｎ＋ｅｃ以下にすることが
可能であった。また各機能回路ブロックの間口は４０μ
でありそこに、平均４個の出力バッファを用意する必要
があるわけで、そこにゲート幅７４〜３７０μ以上のＦ
ＥＴを実現するためには、ゲート幅の方向は、出力線の
出ていく方向でなくてはならない。その様子を第１６図
に示す。１６１は機能回路ブロック、１６２は出力バッ
ファの負荷ＦＥＴ　（Ｉｔ−チャネルＭＯＳ）のドレイ
ンで電源ＶＤＤが接続されている。１６３は出力バッフ
ァの負荷ＦＥＴのソース及びドライバＦＥＴ（ｎ−チャ
ネルＭＯ３）のドレインでここから出力信号が取り出さ
れる。１６４は出力バッファのドライバＦＥＴのソース
で接地ラインに接続されている。

１６５は出力ラインで出力バッファを構成するＦＥＴの
ゲート幅方向に取り出されていることを示している。

消費電力も集積回路を評価するパラメータとして重要で
ある。本発明集積回路の場合、その使用方法にもよるが
、すべての機能回路ブロックを使用することは少ない。

通常は、使用されていないブロックが存在し、このブロ
ックの消費電力をおさえる事が低消費電力化のために重
要である。基本ロジックにＣＭＯ８を採用すれば、ロジ
ックが、論理レベルの遷移時にのみ電力を消費すること
を考えると、使用されないブロックの消費電力をおさえ
る事が可能である。この場合、使用しない全論理ゲート
の入力の論理レベルをＨｉｇｈかＬｏｗに固定しておけ
ばよい。機能回路ブロックが、例えばシステムクロック
により動作するダイナミックシフトレジスタのような回
路ブロックや、０２ＭＯ３のように外部からの同期クロ
ックや、システムクロック信号のようなりロック信号で
動作するタイプのものであれば、使用しない場合このク
ロック信号が伝わらないようにできるようにしておかな
ければならない。第１７図は、その一方法を示すもので
ある。１７１　、１７２は機能回路ブロックであり、１
７３　、１７４は各々のクロック信号ラインである。

１７５　、１７６は、第２図（８）スイッチマトリクス
中のＦＥＴスイッチと同様のＦＥＴスイッチで一方が１
７３　、１７４　、他方がクロック信号源１７？につな
がるクロック信号供給ライン１７８に接続されている。

クロック信号供給ライン１７８は第２図（ａ）のＩ１０
バッファ・電源線領域１５と回路ブロック領域１１との
間に更に領域をとって設けられる。又、タック信号源は
第２図（ａ）の左上隅の矩形の領域に収められる。１７
５　、１７６等のＦＥＴスイッチは通常ＯＮとしクロッ
ク信号１７７が機能回路ブロック１７１゜１７２等に供
給されるようになっているが、もし使用しない機能回路
ブロックがある場合には、それに対応するＦＥＴスイッ
チをＯＦＦとしておく。即ち、クロックは上記スイッチ
を設けなければ空ブロックに入力してしまう。こうする
ことにより、使用しない機能回路ブロック中の全論理ゲ
ートは、「静」状態となり、電力消費はほとんどない。

このとき、さらに縦方向に走る線１７９を用意し、これ
を電源（ＶＤＤＩ　に接続するか接地し、使用しないブ
ロック又はゲートに入るクロック信号線との交点のスイ
ッチ（１７１０，１７１１）をＯＮとし、そのクロック
信号線のレベルをＨｉｇｈ、　Ｌｏｗどちらかに強制し
ておくとなおよい。機能回路ブロック中には、ＡＬｔｌ
のように、全体で１つ論理動作をするものもあるが、４
インプツトＮＡＮＤゲートを２つもつブロックのように
いくつかの独立して動く論理ゲートもある。従って機能
回路ブロックの１部だけを使用することもあり、この場
合、論理ゲート単位でクロック信号供給制御用のＦＥＴ
スイッチを設ける方が好ましい。

次に第１８図は、使用しない入力ゲートの処置方法を説
明するためのものである。使い方によっては、論理ゲー
トの一部を使いたい場合がある。

例えば、４インプツトＮＡＮＤゲートを２インプツトＮ
ＡＮＤゲートとして使いたい場合がある。４インプツト
ＮＡＮＤゲートの入力端子をＡ、Ｂ、Ｃ，Ｄとすると、
Ａ、Ｂ端子だけを使って２インプツトＮＡＮＤゲートと
して動作させたい場合があるわけである。

この場合は、Ｃ端子をＨｉｇｈレベル、Ｄ端子を旧ｇｈ
レベルに固定しておけばよい。第１８図においては、縦
方向に走る出力線群＋８１と平行に、ＶＤＤ電位ライン
（’Ｈｉｇｈ’　　レベルとして使用）　１８２　、接
地電位ライン（″Ｌｏｗ’レベルとして使用）１８３を
設は入力線との交叉点にＦＥＴスイッチ１８４を配し、
このスイッチの制御により、入力ラインに旧ｇｈ又はＬ
ｏｗレベルを固定的に与えることができるようにしおく
方法を示している。このように使用しない入力信号を必
ず、どちらかのレベル（上記例は旧ｇｈＬｏｗの内部音
）に固定させておくことは、その論理ゲートがノイズに
よって誤動作したり、破壊されたりする危険を防止する
ためにも効果がある。

例えば、スイッチマトリクス領域１２で使用しない入力
線に近接して平行に走る他の入力信号線の電位は結合容
量によって当該信号線ノイズを発生し得る。つまり’Ｄ
ＯＮＴ　ＣＡＲＥ’　端子もどちらかのレベルに固定し
ておいた方がよく、そのためにも第１８図のような構成
が有効に働く。’ＤＯＮＴ　ＣＡＲＥ’　とは使用しな
い入力端子を影響のない“１”か“０”に固定しておく
ことを言う。ＤＯＮＴ　ＣＡＲＥとよばれるのは８ビツ
トカウンタを４ビツトとして使う時のように“１”０“
どちらかでもよい場合を示す。何れにしてもクロック信
号が第１７図の様にブロックの外側から定常的に供給さ
れるように設計されたタイプでは、第１７図と第１８図
に示した手段を併用する事が好ましい。もちろんに示した手段を併用する事が好ましい。もちろん使用し
ていない論理ゲートに対しても、第１７図のような、ク
ロック信号を与えない手段と、入力ゲートもどちらかの
レベルに固定しておくことが好ましく。そのためにも第
１８図の構成が役に立つ。

第１９図は、可逆的スイッチ素子の例を示す。

１９１は出力線、１９２は入力線である。これらはＦＥ
Ｔ素子１９３を介して接続されている。ＦＥＴ素子はエ
ンハンスメントモードタイプのＭＯＳＦＥＴでそのゲー
トがＨｉｇｈの時’　ＯＮ’　、　Ｌｏｗの時’ＯＦＦ
’となるものである。１９３に近接して１ビツトメモリ
１９４が置かれており、そのメモリ内容により、１９３
のゲート電位が決定されるようになっている。すなわち
、例えば、メモリ内容が１なら１９３のゲート電位が）
１ｉｇｈとなり１９３のスイッチがＯＮとなり、０なら
ゲート電位がＬｏｗとなり、スイッチがＯＦＦとなるよ
うになっている。１９３にはＭＯＳＦＥＴの例を示した
が基本的には、１９４のビットメモリの内容により１、
ＯＮ、　ＯＦＦが制御できるものであれば、同様の機能
を果すことができる。例えば接合型ＦＥＴやショットキ
型ＦＥＴでもよい。１９５の１ビツトメモリの内容は、
１９５のコントロールラインにより変えることができる
ようになっている。これらのスイッチは、電位伝送型で
ある。これらのスイッチは、信号は両方向性であり、出
力線から入力線へ信号を伝送できるのはもちろん必要が
あれば、入力線から出力線への信号伝送も可能である。

この両方向性の特性は後述するように、スイッチマトリ
クスに実際のチップ製造の時間層となる欠陥スイッチの
救済を可能ならしめるように本発明回路を構成するため
に役立つ。−力木発明回路の使用状態では平均Ｆ■−ａ
ｕＬ３とするとＯＩＩしているスイッチに比べてＯＦＦ
　しているスイッチが多い。つまり書込み時間が長くな
る。これに対し、第２０図に示す素子ははじめＯＦＦ状
態で書込み時にＯＮとできる非可逆スイッチで、これを
本発明の配線マトリクスの交差部に用いれば書込み時間
を短くすることができる。

第２０図はこの素子の断面図である。基本的には、ゲー
ト・ソース間電圧＝０の状態でピンチオフしているＭＯ
ＳＦＥＴにおいて、ゲートφソース間を短縮させた構造
となっている。２０１のｐ型基板上にｎソース・ドレイ
ン間には酸化膜２０４を介してゲート電極２０５がある
。ｎ＋ソース上にはソース電極２０６が、又ｎ＋ドレイ
ン上には、ドレイン電極２０７がある。ゲート電極２０
５とソース電極２０６とは、短絡用金属２０８により等
電位に保たれている。

ゲート電極２０５とドレイン電極２０７とは近接される
。今、ドレイン電極２０７にプラスＶＤボルト印加をあ
る電圧以上にするとドレイン・ソース間に電流が流れは
じめる。これが２０３が光電位になることで電位が２０
２から２０１へ注入され、これは２０３に流れ込む状態
が生じこれがさらに増幅されるメカニズムで起こる。こ
の現象にともなって、さらにＶＤを上げてＶＤＴにする
と、電極２０５と電極２０７が、おそらくは金属のエレ
クトロマイグレーション効果による移動により短絡する
。このあとＶＤをＯｖとしても物理的に２０５と２０７
が短絡しているので２０７と２［１６間の抵抗が極めて
小さくなりスイッチとしてＯＮ状態にすることができる
。２０６　、　２０？の２端子を信号入出力配線群の交
差部のスイッチに使うと最初は出力線と入力線がＯＦＦ
状態だが、端部に高電圧ＶＤＴを印加することにより、
出力線と入力線を短絡状態、つまり、ＯＮ状態にするこ
とができる。ＶＤＴの電圧を下げ、安定的に等スイッチ
をＯＮ状態にせしめる目的のためには、第２１図のよう
な凸形電極構造を採用するとよい。第２４図は、電極、
２１５はドレイン電極である。２１４　と２１５−の一
部は２１６と２１７の部分に凸部を持って互いに近接し
対向している。ドレイン・ソース間に電圧を印加すると
、この対向部２＋８に電界集中が起こりこの部分に、エ
レクトロンマイグレーションが起こりやすくなり、短絡
が生じる。この凸部は、第２１図では１ケ所だが、何ケ
所か設けて、対向部の数を増やしても同様の効果を期待
できる。

以上種々のスイッチ例を説明し、その利点について述べ
てきたが、本発明回路において、結線の変更が可能であ
ること、つまりは、スイッチの書換えが可能であること
は、その適用範囲を広げるものである。その意味で、以
下では第５図のＦＥＴスイッチを使用したチップにつき
話を進める。もちろん、第１９図でも書換えは可能だが
、スイッチ部にメモリが必要なために、所要面積が大き
いので出力線数、入力線数を多くとれないこと、第１９
図の１９３　ＦＥＴの閾値に比べてかなり小さく、その
ため同し素子形状では、ＯＮ抵抗が、第５図ＦＥＴより
かなり大きくなることから最も多くの応用範囲をもつの
は第５図ＦＥＴを有する回路であるからこれを例に以下
の具体例を示すわけである。第２２図に示すのは、欠陥
スイッチ素子があっても、スイッチマトリックスの動作
を保証するための救済方法の一例である。本発明回路の
スイッチ素子数は、＋［１０に−ＩＭ個以上におよび、
そのうち１個でも不良があるために、チップ全体が使用
不能になるのではチップの製造歩留りが極めて小さくな
り、チップの価格が高騰してしまう。第２２図において
、２２０１ｍ　、　２２０１ｂは機能回路ブｏ−７りで
ある。２２０２８　、　２２０２ｂは入力線、２２０３
ｓ　、　２２（１３ｂは出力線である。この４本及び両
者間のスイッチを除いて図面に示された配線及びスイッ
チは第１０図の構成に本スイッチ救済の為に新たに付加
されたものである。今、スイッチに欠陥があった場合の
その救済方法を具体例で示す。２２（１３１の出力信号
を２２０２ｂの入力線に接続したい場合通常は２２１１
４１〜２２０４ｄのＦＥＴのスイッチをＯＮとし、さら
に、２２０５ｃのスイッチを０Ｎ（２２θ５の他のスイ
ッチは０ＦＦ）として行なう、ところが２２０５ｃのス
イッチが不良だったとする。不良モードには２種あり、
常にＯＮ’となるタイプと常に’ＯＦＦ’　となるタイ
プである。常にＯＮ’なら、今このスイッチをＯＮにし
たいのだから結果的には幸いにして機能を果たせる。し
かし、常に’　ＯＦＦ″だと所望の機能を果たせない。

この時は、２２０４スイツチより機能回路ブロック側に
あって、縦方向に走る線で入力線、出力線の交叉点すべ
てにスイッチをもつ線２２０６を設け、２２０４ｂをＯ
ＦＦ　２２０７ｂと２２０７ｅをＯＮとすればよい。又
、２２０６以外にも、２２０７のようにスイッチ２２０
４より機能回路ブロック側にあって、縦方向に走り入力
線との交叉点にだけ２２０８ａ　、　２２Ｑ８ｂを有し
、ある場所２２０９からＴ字型に横方向に走り、出力線
との交叉点にスイッチ２２１０ａ　、　２２１０ｂをも
つ線を用意し、スイッチ２２１０１　、２２Ｑ８ｂをＯ
Ｎする方法によっても救済できる。２２０７は２２０６
に比ベスイッチ素子形成のマスクレイアウトを２２０５
のスイッチと同様にできる利点を有す。２２０６方式の
場合、入力線、出力線の密度が高いと、パターンルール
上の制限で不可能になる場合もある。一方、２２０５の
スイッチが常にＯＮだと困る場合について考える。上記
２２０３１ａはＯＦＦ　していなければならないので困
る。この時２２０４ｂ　、　２２０４ｃ　、　２２０Ｓ
ｃをＯＮとして、２２０３１　→以上の例において２２
０６や２２０７のような線を何本か用意しておくと、１
個以上の２２０５部分のスイッチ不良に対処できる。も
ちろん２２Ｎ、　２２０７方式のどちらか一方のみ採用
してもよいし、又、双方混用してもよいことは言うまで
もない。いずれの場合においても２２０４および２２０
７および２２０６のスイッチが全て完全でなくてはなら
ない。

以上の実施例におて、出力線は縦方向、入力線は横方向
に走っていた。しかし、これは逆でも構わない。その例
を第２３図に示す。２３１ａ、　２３１ｂは機能回路ブ
ロックである。２３２は入力線群、２３３は出力線群で
ある。一般に論理回路において、入力線より出力線数の
方が少ないので、縦方向に走る本数の方が多くなる、一
方、機能回路ブロックの寸法は横方向に長いので、この
ままでは横長のチップになってしまう。リングラフィ装
置によって最大チップ辺長さが規定されると、この方式
では、搭載ゲート数が少な（なるという結果にもなる。

しかし、ここで指摘すべき重要なことは、入力線群もＴ
字型にする方法があるということである。

これは第２４図のようなチップレイアウトに生かされる
。第２４図は機能回路ブロックの配置法により、より多
くのブロックを搭載する方法を示したものである。機能
回路ブロックはチップの左側２４１工及びチップの下側
２４２に置かれている。左側のブロックから出る出力線
は、はじめ２４３１のように横方向に走り、あるところ
でＴ字型に曲り、２４３ｂのように縦方向に走る。そし
て左側のブロックから出る入力線は横方向に２４４のよ
うに走る。一方、下側のブロックから出る出力線は、２
４５のように縦方向に走る。そして下側のブロックから
出る入力線は、はじめ２４６ａのように縦方向に走るが
、あるところでＴ字型に曲がり、２４６ｂのように横方
向に走る。縦方向に走る出力線群と横方向に走る入力線
群の交叉点にスイッチを存在させ両者を接続することを
可能にする入力線をＴ字型にしてもよい。

このようにすることで機能ブロック搭載数を増やすこと
ができるし、又、逆に機能ブロック搭載数を同じにして
、１つの機能ブロック当りのスイッチマトリックスへ向
けての間口を２倍にできてその分細長い機能ブロックで
なくなり、機能ブロック内の素子レイアウトを容易にす
る効果がある。

第２５図はこの方式で行なったチップレイアウトである
。チップサイズは、第２図（ａ）　　と同じ１０ｍ×１
０ｍｍである。２５０１はスクライブ用領域、２５［１
２はパッド用領域、２５０３はｉｌｏおよび電源線領域
である。

２５０４はサイズ７−×１．８画の機能回路ブロック用
領域であり、機能回路ブロック群を為し、第２４図のよ
うに入力線、出力線が出ている。この中には６．２５に
ゲート相当の論理ゲートが入っている。

２５０５も機能回路ブロック用領域であり、機能回路ブ
ロックが群を為し、６．２５ｍｍＸ１ｍのサイズである
。この中には３．７５にゲート相当の論理ゲートが入っ
ている。このブロックからは第２４図のように入力線、
出力線が出ている。２５０６はスイッチマトリックス部
で、第５図のような書替え可能なフローティングゲート
形式のＭＯ３ＦＥＴスイッチにより構成されている。２
５０７はこのスイッチを制御するためのＸ−デコーダで
あり、２５０ｇはＹ−デコーダである。本チップには朋
および２５１０の領域に、大容量スタティックＲＡＭが
搭載（以下基板に作り込む意味で用いる）されている。

それぞれ１２８にビ・ソトのＲＡＭであり合計で２５６
にビットの容量をもっている。２５１１は２５０９のＳ
ＲＡＭのデータ入出力、および制御用ラインの取り出し
用領域で、２５０９より取り出されるこれらのラインを
２５０６のスイッチマトリックスに導入し、任意の機能
回路ブロックからアクセスできるようにするためのもの
である。サイズは１ｍＸ０．Ｉａ＋となっている。２５
１２も同様に２５１ＯのＳＲＡＭのライン取り出し用領
域で、２５Ｏ’ｊと同しようにして２５１０のＳＲＡＭ
を使えるようにするためのものである。一方、２５１３
にもＳＲＡＭが搭載されている。容量は６４ｋ　ビット
であり、２５０９．２５１０゜２５１３合計で３２０に
ビットのＳＲＡＭが本チップ内に搭載されていることに
なる。即はＡＲＡＭの■Ｕのデータ線、制御線をスイッ
チマトリックス２５０６に導くための領域である。２５
１５はスイッチＦＥＴの制御に必要な２０ｖ電源を作る
回路や、チップ全体のためのクロック信号発生回路が搭
載されている。これらは必須なわけではなく、チップ外
部から供給することも可能だが、ある方がユーザにとっ
ては便利である。これら２５０９．２５１０．■１１２
５１５内の回路は互いにどの位置にあってもよく、本例
に示した位置に限るというわけではない。又、ＳＲＡＭ
のかわりに例えば、マイクロプロセッサを置くこともで
きる。例えば、２５１０領域に８ビツトマイクロプロセ
ツサを搭載してもよい。要するに２５０９．２５１０゜
２５１３、２５１５の領域はスイッチマトリックス部２
５０６に大量の入出力線を出すことはないが、入出力線
数が、機能回路ブロックとしての容量に比べて、少ない
ような回路、例えば、大容量メモリやマイクロプロセッ
サを搭載するのに適した領域なのである。しかも、その
入出力線は凹、川λという領域を通じ、他の機能回路ブ
ロックとスイッチマトリックス部で接続可能である。

次に、２５１１９ニ１２８　　ｋビットＳＲＡＭ、　　
２５１３ｉ：６４ｋ　ヒツトＳＲＡＭ、　２５１０に８
ビツトマイクロプロセツサ、２５１５に電源及びクロッ
ク信号発生回路を搭載した時のユニークな使用法を説明
する。スイッチマトリックス部の結線は、スイッチのＯ
Ｎにより行なわれこれを行なうには、第９図のＸコント
ロールライン９７．Ｙコントロールライン９５を制御す
る。８００本のＸコントロールラインから、１本を選ぶ
ためにＸ・デコーダがあり１６００本のＹコントロール
ラインから１本を選ぶためにＹ・デコーダがある。

その選択のための情報は、外部からパッドを通して各デ
コーダに入る。Ｘ・デコードをするに必要な情報は、２
９＜８００　＜２１０だから１０ビツト、Ｙ・デコード
をするに必要な情報は、２１０＜　１６００＜２１１だ
から１１ビツトであるから、そのために各々１０パツド
、１１パツド必要である。この合計２１パツドからそれ
ぞれ信号線をデコーダのみならずスイッチマトリックス
の入力線群に引き込んでおく。

さらに８ビツトずつ組みにして、それぞれ入力線データ
がラッチされるようにして、３本のラッチ制御線を用い
て、２１パツドのデータを設定できるようにしておく。

このようにしておくと、２５１０の８ビツトマイクロプ
ロセツサにより、Ｘ、Ｙデコーダを制御することが可能
である。つまり８ビツトマイクロプロセツサはスイッチ
マトリックスの結線状態を任意に設定し変更することが
できるようになるのである。このような機能の使い方と
し。

て、チップの自己テストが可能となる。テスト用プログ
ラムを最初外部から２５０９．２５１３にあるＳＲＪＭ
に書き込み、これを２５１０のマイクロプロセッサに実
行させるわけである。２５０４および２５０５の機能回
路ブロックの論理ゲートのＴｅｉｊｉｎｇも可能である
し、２５０６マトリツクス中のスイッチの良否判断を行
なう事もできる。テストデータはＳｔｉＡＭ中に一時保
管しておき、必要に応じて、後から外部へ知らすること
もできる。第２５図のような超ＬＳＩチップのセルフテ
ストが可能なのである。一方、例えば、ＳＲＡＭの一部
を書き換え可能又は書き換え不可能なＲＯＭに置きかえ
、テストデータを書き込んでおくこともできる。製造テ
ストの段階でこのようにしておくと、あとでこのチップ
を、フィールドで使う時、それに対応する策を行なうこ
とができる。

その対策とは、スイッチマトリックスのスイッチが不良
の場合は第２２図で示したようなバイパス方式を実行す
るとか、或いは機能回路ブロックの一部が動作不良の時
は、そのブロック又は、その中の不良論理ゲート部を使
用しないといったことを実行できる。このことは、本チ
ップのメーカやユーザが、本チップを商品として売買す
る際の適正な価格設定のために助けとなる。つまり完全
であることが望ましいが、不良個所の内容がＲＯＭに収
められた形で、出荷されるので、その程度を判断し一定
の基準に従って、すべてが動作するチップの価格から減
額して売買することが可能となるであろう。ちょうど野
菜の「きゅうり」がその曲り具合によって価格を設定す
るように、本チップの完全度の度合によって価格を設定
することも可能となるわけである。これはメーカにとっ
てもユーザにとっても好ましいことである。もう１つの
ユニークな使い方を説明する。まずＳＲＡＭ又はＲＯＭ
の中にスイッチマトリックスの結線情報を書き込んでお
く。この情報はＯＮとすべきスイッチの情報があればよ
い。スイッチは全部で、第２図（ａ）や第２５図のよう
な構成の時は、１．２８Ｍ個、第１１図のような構成例
では、１８２．８に個であり、これらは、各々２１ビツ
ト、１８ビツトの情報でスイッチを特定できる。２　　
＜１．２１！ｘｌ（１＜２　　、であり２１７く２０　
　　　　６　　２１１．８２１ｔＸ１［１＜２１８であるからである。第２
図（ａ）、第２５図のような１．８Ｍ個のスイッチ構成
では、前述のようにＯＮとなるスイッチ数は全論理ゲー
トを使用し、平均Ｆａｎ−ｏｕｔ数を３とした時でも５
０．４にビットのメモリがあれば、結線情報を蓄えられ
るわけであり、第２５図上に搭載する２５１３部の６４
にビットＳＲＡＭで十分これが行なえる。２５０９の１
２８にビットＳＲＡＭも使えばさらに２種類、合計３種
種、の全く異なる結線除法をチップ内に格納できる。こ
れと２５１０部のマイクロプロセッサのＸ・Ｙデコーダ
制御の機能を用いると、必要に応じてチップ全体の論理
機能をチップ自身の手で変えることができる。しかも、
それにより実現する機能はハードウェア的に固定したも
のと同等で、マイクロコンピュータによるソフトウェア
的に機能変更するのとは全く異なり、その動作スピード
等の動作特性は専用ＩＣそれに近いものである。その意
味で、本発明集積回路は、従来のＩｃとは概念を全く異
にする、新規の集積回路である。

以上の説明において、基本素子はＣＭＯ３構成とされた
。第２６図は、誤動作を防止する別の方法である。そし
て上記した他の方法と併用し得る。即ち機能回路ブロッ
ク又は、論理ゲートへの電源供給ラインにスイッチを設
けておき、使用しない場合にはこのスイッチをＯＦＦに
することが有効である。

第２６図は電源供給ラインを示している。２６１は電源
線、２６２はパッドを示している。２６３は機能回路ブ
ロック１１を横切って橋渡しされる場合の例である。２
６４ｇ、　２６４ｂはスイッチ素子であり、２６３が用
いられるタイプでは　図からスイッチ２６４Ｂのみ取り
除かれる。即ちチップ外周に沿う電源線２６１はそのま
ま残される。

さて、本発明集積回路の利点を生かすためのパッケージ
の構造があるので説明する。第２７図は本発明集積回路
をパッケージ化した時のその外観の一例である。２７１
はパッケージ本体であり２７２８。

２７２ｂはパッケージから下向きに出ているピン群であ
る。これらのピン群は通常のＩＣ動作に必要なものであ
りＩｃの動作のための入出力信号、制御信号、電源系が
含まれる。ピンの出方は、図のようにパッケージの側壁
から出ることもあるし、パッケージの下面から直接下方
に出ることもある。このパッケージの新規な点は、ピン
群２７３のようにパッケージの上方に出るものがある点
である。これらのピン群は結線情報入力のためのもので
ある。すなわち、Ｘ・デコーダ、Ｙφデコーダ制御用の
入力データはこの上方に出たピンにより行なわれる。

これにより、パッケージをボード上に差し込んだままで
、自由にチップ中の結線変更ができる。さらに上方に出
たピンには内部信号モニタ用パッドパッドにつながって
いるものもある。これをオシロスコープやロジックアナ
ライザにつなぎ、結線変更を行ないながらチップの論理
動作の確認テストが行なえると同時に実際に使用される
べきボード上で実際の動作状態でのテストが可能となる
のである。このことにより論理設計者の論理図デバッグ
は極めて容易になり、論理開発の効率は飛躍的に向上す
る。

以上の例では機能回路ブロックはチップの辺に沿って設
けられた。第２８図は第１１図の（ａ）で示した分割ブ
ロック方式を用い、チップ上に均一に論理機能を有する
回路ブロックを分散させた例で、そのうちの４ブロツク
を示す。各ブロックは第１１図（ａ）と同じもので対応
箇所には同一番号を付す。

以上本発明半導体回路を用いることにより所望の論理機
能をもつＩＣを、論理設計者、システム設計者がフィー
ルドで直ちに個数１個から得ることができ、電子システ
ムのＩＣ化に寄与する効果は革命的に大きいといえる。

また、本発明集積回路上に実現された論理機能は、その
結線情報を基にして、直ちに通常のカスタムＬＳＩやゲ
ートアレイＬＳＩに展開し、それにより量産化すること
が可能であり、多種多様のＩＣを必要とする。来るべき
知識情報化社会推進に果す役割は極めて大きい。

【図面の簡単な説明】

第１図は従来例技術を説明する回路図、第２図（ａ）は
本発明半導体集積回路チップの一実施例のレイアウト構
成を示す平面図、第２図（ｂ）は各機能回路ブロックの
入力、出力線のブロック外への出ていき方の一方を示す
平面図、第２図（ｃ）は−部を拡大した平面図、第３図
は、入力、出力線がスイッチマトリックス部分で、どの
ように配線されているかを示す図であり、信号の伝達の
され方の一例を示す平面図、第４図は、スイッチ部のレ
イアウト図、第５図は、スイッチ素子として使うＦＥＴ
の構造を示す断面図、第６図は、第５図を簡略化した容
量についての等価回路図、第７図（−）〜（ｄｌ　は、
第５図のＦＥＴにおけるトンネル酸化膜の形状を説明す
る断面図及び平面図、第８図は、第５図のＦＥＴにおけ
るトンネル酸化膜の形状を説明する平面図、第９図は、
第５図のＦＥＴスイッチが本発明半導体集積回路中でど
のように接続されるかを示す回路図、第１θ図はスイッ
チマトリックスの構成例を、模式的に示した平面図、第
１１図（ａ）は、スイッチマトリクスの別の構成の一例
（分割方式）を示す平面図、第１Ｉ図（ｂ）はその拡大
図、第１２図は、本発明半導体集積回路チップの外部と
の入出力を行なうパッドの構成と、スイッチマトリクス
への配線方法を示す平面図、第１３図（ａ）は、本発明
半導体集積回路の任意の回路Ｍｏｄｅをモニタする方式
を説明する平面図、第１３図（ｂ）、　（Ｃ）はそのた
めのパッド構成を示す回路図、第１４図は、本発明半導
体集積回路のスイッチマトリックス部における信号伝達
遅延時間を評価するためのモデルを示す回路図、第１５
図は、Ｆａｎ−ｏｕｌを考慮した、スイッチマトリック
ス部の信号伝達遅延時間を解析するための等価回路図、
第１６図は、各機能回路ブロックの出力線をドライブす
る出力バッファ回路のレイアウト法を述べる平面図、第
１７図は、電力消費をおさえるために、各機能回路ブロ
ック又は論理ゲートに入力するクロック信号をＯＦＦと
する方法を示す平面図、第１８図は、使用しない機能回
路ブロック又は論理ゲートの入力線をＬｏｗ又はＨｉｇ
ｈレベルに固定する方法を示す平面図、第１９図は、可
逆的スイッチ素子の例を示す回路図、第２０図は、非可
逆スイッチ素子の構造を示す図で、はじめＯＦＦで指示
するＯＮとなる素子の断面図、第２１図は、第２０図の
スイッチ素子を安定的に動作させるために工夫した素子
形状を示す平面図、第２２図は、欠陥スイッチ素子があ
っても、これを咲け、本発明回路を正常に動作させるた
めの方法を示す平面図、第２３図は、入力線群、出力線
群の走る方向を変えても本発明回路が実現できる事を示
す平面図、第２４図は、第２３図のような考え方のもと
で機能回路ブロックの置く位置の説明をする平面図、第
２５図は、第２４図の方法を用いて、チップ全体のレイ
アウトを行なった一例を示す平面図、第２６図は電源線
を示す平面図、第２７図は、本発明チップをパッケージ
化した時、本発明チップの利点をりき出すための、パッ
ケージ構造を示す斜視図、第２８図は、本発明の他のレ
イアウトの例を示す平面図である。第　　１　　図

Claims

【特許請求の範囲】

（１）基板に作り込まれた、それ自体論理機能を有し、
かつ信号の入力部及び信号の出力部を有する複数の回路
ブロックと、この複数の回路ブロックからなる回路ブロ
ック領域に隣接し、前記基板上に形成された配線領域と
を備え、前記回路ブロック領域は複数種の論理機能素子
の集合から構成され、前記配線領域は互いに交わる信号
入力用配線群及び信号出力用配線群から構成され、前記
信号入力用配線群は各回路ブロックの信号入力部に夫々
接続され、前記信号出力用配線群は各回路ブロックの信
号の出力部に夫々接続され、かつこれら接続はその回路
ブロックが隣接する前記配線領域において行なわれ、前
記信号入力用配線群と前記信号出力用配線群との交差部
には夫々スイッチ素子が設けられ、このスイッチ素子の
ＯＮ、ＯＦＦ状態を制御することにより各回路ブロック
間の信号の入出力関係が決定され所望の集積回路が構築
される事を特徴とする半導体集積回路。
（２）回路ブロックの配列に沿う配線と接続用配線とは
Ｔ字を構成する如く為されている事を特徴とする前記特
許請求の範囲第１項記載の半導体集積回路。
（３）パッドに接続する入力線及び又は出力線が配線領
域に付加され、かつ配線群との交差部にスイッチ素子が
介在されている事を特徴とする前記特許請求の範囲第１
項記載の半導体集積回路。
（４）１つのパッドが入出力用相方に使用可能とされた
事を特徴とする前記特許請求の範囲第３項記載の半導体
集積回路。
（５）パッドに接続する入力線、出力線にバッファが設
けられている事を特徴とする前記特許請求の範囲第３項
記載の半導体集積回路。
（６）信号モニタ用パッドには、パッドに出力する線の
みが接続されている事を特徴とする前記特許請求の範囲
第３項記載の半導体集積回路。
（７）信号入力用配線群と信号出力用配線群とが互いに
直交する事を特徴とする前記特許請求の範囲第１項記載
の半導体集積回路。
（８）信号モニタ用の出力バッファはＦＥＴのソースフ
ォロア形式である事を特徴とする前記特許請求の範囲第
５項記載の半導体集積回路。
（９）回路ブロック内にドライバＦＥＴが設けられ、ゲ
ート幅方向が信号出力線の出て行く方向に設定された事
を特徴とする前記特許請求の範囲第１項記載の半導体集
積回路。
（１０）各回路ブロックはＣＭＯＳ構成とされた事を特
徴とする前記特許請求の範囲第１項記載の半導体集積回
路。
（１１）スイッチ素子は電位接続型のスイッチである事
を特徴とする前記特許請求の範囲第１項記載の半導体集
積回路。
（１２）スイッチ素子として制御端子を有するスイッチ
素子が設けられた事を特徴とする前記特許請求の範囲第
１項記載の半導体集積回路。
（１３）スイッチ素子はＥ＾２ＰＲＯＭ構成である事を
特徴とする前記特許請求の範囲第１項記載の半導体集積
回路。
（１４）スイッチ素子はフローティングゲートを有し、
チャネル中部又は拡散層隣接領域で薄くされたゲート絶
縁膜を有する事を特徴とする前記特許請求の範囲第１項
記載の半導体集積回路。
（１５）スイッチ素子はフローティングゲートを有し、
該ゲート下にチャネルの一部であってゲート長方向に横
切るゲート絶縁膜の薄い領域を有する事を特徴とする前
記特許請求の範囲第１項記載の半導体集積回路。
（１６）スイッチ素子として１ビットメモリとＭＯＳＦ
ＥＴの組み合わせが用いられる事を特徴とする前記特許
請求の範囲第１項記載の半導体集積回路。
（１７）回路ブロックと、互いに交差する配線群との間
にスイッチ素子を設け、それより回路ブロック側に信号
入出力用配線と交わる配線を設けると共に各交差部にス
イッチ素子を設け、前記配線から前記互いに交差する配
線領域に伸びる配線の配線群との交差部にスイッチ素子
を設けた欠陥スイッチ救済手段を有する事を特徴とする
前記特許請求の範囲第１項記載の半導体集積回路。
（１８）回路ブロックは基板の辺に沿って設けられ、対
向辺及び他の１つの辺に沿ってＸＹデコーダが設けられ
、内部に配線領域が設けられた事を特徴とする前記特許
請求の範囲第１項記載の半導体集積回路。
（１９）回路ブロックは基板の２辺に沿うＬ字状に設け
られ、他の２辺に沿ってＸＹデコーダが設けられ、内部
に配線領域が設けられた事を特徴とする前記特許請求の
範囲第１項記載の半導体集積回路。
（２０）回路ブロックは基板の主面内に分散配置された
事を特徴とする前記特許請求の範囲第１項記載の半導体
集積回路。
（２１）信号の入力部及び信号の出力部をそれぞれ１個
以上有する論理機能をもつ回路ブロックを、少なくとも
２個以上具備し、前記回路ブロックの入力部は、入力用
導体配線に接続され、前記回路ブロックの出力部は、出
力用導体配線に接続され、少なくとも１個以上の出力用
導体配線が、それぞれ、少なくとも１個以上の入力用導
体配線とスイッチ素子を介して接続され、当スイッチ素
子のＯＮ又はＯＦＦ状態は外部からの信号により決定さ
れるようにした半導体集積回路において前記回路ブロッ
クの中に、ＮＡＮＤゲート、インバータ、レジスタ、フ
リップフロップ、ＡＮＤゲート、データセレクタ、カウ
ンタ、ラインデコーダ、マルチバイブレータ、ＯＲゲー
ト、ＮＯＲゲート、コンパレータ、加算器、マルチプレ
クサ、ラッチ、キャリジェネレータの一部又はすべて含
まれている事を特徴とする前記特許請求の範囲第１項記
載の半導体集積回路。
（２２）基板にＲＡＭ又はＲＯＭの少なくとも何れか一
方が設けられた事を特徴とする前記特許請求の範囲第１
項記載の半導体集積回路。
（２３）マイクロプロセッサが設けられた事を特徴とす
る前記特許請求の範囲第１項記載の半導体集積回路。
（２４）基板の四隅の少なくとも一つに設けられた事を
特徴とする前記特許請求の範囲第２２項又は第２３項記
載の半導体集積回路。
（２５）マイクロプロセッサ及びＲＡＭ又はＲＯＭによ
りセルフテストが行なわれる事を特徴とする前記特許請
求の範囲第１項記載の半導体集積回路。
（２６）テストデータがＳＲＡＭ中にストアされ、その
情報は任意に外部へ取り出し可能とされた事を特徴とす
る前記特許請求の範囲第１項記載の半導体集積回路。
（２７）テストデータが基板のＰＲＯＭに書き込まれる
事を特徴とする前記特許請求の範囲第１項記載の半導体
集積回路。
（２８）欠陥部位が記憶される様にした事を特徴とする
前記特許請求の範囲第１項記載の半導体集積回路。
（２９）マイクロプロセッサによりＸＹデコーダが制御
される事を特徴とする前記特許請求の範囲第１項記載の
半導体集積回路。
（３０）テスト手順がメモリに格納された後セルフテス
トが行なわれる事を特徴とする前記特許請求の範囲第１
項記載の半導体装置。