JP4370384B2 - 高速化低消費電力論理装置 - Google Patents

Description

本発明は、再構成可能論理素子であるフィールド・プログラマブル・ゲート・アレイの基本論理セル回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路および結線スイッチ回路の動作状態に対応して適切に制御し、低消費電力化と動作の高速化を行うことが可能な高速化低消費電力論理装置に関するものである。

ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）に代表される再構成可能論理素子は、多数の基本論理セル回路と基本論理セル回路の間を結線する結線スイッチ回路から構成されており、基本論理セル回路の論理機能の回路設定を行い、結線スイッチ回路の結線データを設定することで、任意の論理装置に再構成して利用することができる。

ＦＰＧＡは、多数の基本論理セル回路から構成され、個々の基本論理セル回路が回路設定用記憶装置を持ち、この回路設定用記憶装置が保持するデータによって、基本論理セル回路の論理機能が決定される。基本論理セル回路の間の結線する結線スイッチ回路についても回路構成用記憶装置を持ち、この回路構成用記憶装置が保持するデータによって、基本論理セル回路の間の信号線間を結ぶ結線スイッチの開閉が決定され、回路の結線状態が決定され、それぞれ動作する機能回路となる。

再構成可能論理素子の全ての回路設定用記憶装置および回路構成用記憶回路が保持する回路構成用データのデータによって、再構成可能論理素子の論理回路としての動作が決定され、任意の論理装置へ再構成することが可能となる。

この種の公知文献として、特許文献１があげられる。特許文献１に記載されている半導体装置は、基板電位を選択的に変更することによるＭＯＳＦＥＴのしきい値制御を行い、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路の消費電力を制御する。この消費電力が制御されるＳＲＡＭ回路を、例えば、ＦＰＧＡ（論理回路部）の回路設定用記憶装置とすることにより、書き換え速度が速く、しかも消費電力が少なくて済む半導体装置とすることができる。

特許文献１により開示されている半導体装置は、基板電位を選択的に変更するＭＯＳＦＥＴのしきい値電圧を変えることにより、ＦＰＧＡの論理回路部をアクティブ状態とするか、スリーブ状態とするかに応じて、必要時における高速動作と全体としての消費電力の抑制を実現する。半導体装置がＳＲＡＭ部に加えて論理回路部を有している場合には、個々の部位の状態、例えば、待機状態にあるか活動状態にあるかに応じて、しきい値電圧を個別に制御でき、全体の消費電力を制御しつつ、必要時における高速動作を実現することができる。

このような半導体装置による論理装置を更に改良するものとして、本発明者等は、特許文献２に記載されているような高速化低消費電力論理装置を提案した。この高速化低消費電力論理装置は、基本論理セル回路の動作モードを指定する動作モードデータ記憶回路を備え、動作モードデータ記憶回路を、それぞれの基本論理セル回路ごとに設けて、それぞれの基本論理セル回路の動作状態に対応して適切に制御し、低消費電力化と動作の高速化を行う論理装置である。
特開平１１−３９８７９号公報 特開２００４−３３５６８６号公報

ところで、特許文献２の高速化低消費電力論理装置は、基本論理セル回路の動作モードを指定する動作モードデータ記憶回路がそれぞれの基本論理セル回路ごとに設けられる構成としているため、基本セル回路の一部分だけが高速動作する必要がある場合にも、高速動作させる必要のない回路を含む基本セル回路全体を動作速度が高速で高い電力消費のモードに指定する必要があり、不必要な電力消費を招くという問題があった。

具体的には、特許文献２の高速化低消費電力論理装置においては、動作モードデータ記憶回路がそれぞれの基本論理セル回路のみに設けられる構造のため、論理装置を構成するもうひとつの要素である結線スイッチ回路の動作モードを指定することができず、結線スイッチ回路における不必要な電力消費をなくすことができないという問題があった。再構成可能論理素子は、多数の基本論理セル回路と基本論理セル回路の間を結線する多数の結線スイッチ回路から構成されており、多数の結線スイッチ回路についての電力消費について検討することは重要な課題である。

本発明は、このような問題点を解決するためになされたものであり、本発明の目的は、再構成可能論理素子であるフィールド・プログラマブル・ゲート・アレイの基本論理セル回路を２つ以上に分割した部分回路ごとに、回路の動作モードの制御について、論理装置を構成した場合のそれぞれの基本論理セル回路を分割した部分回路の動作状況に対応して適切に制御するとともに、結線スイッチ回路についても、その部分回路ごとの動作モードを、論理装置を構成した場合のそれぞれの結線スイッチ回路の部分回路の動作状況に対応して制御することができる高速化低消費電力論理装置を提供することにある。

本発明は、上記のような目的を達成するため、本発明による高速化低消費電力論理装置は、基本的な構成として、再構成可能論理素子であるフィールド・プログラマブル・ゲート・アレイの基本論理セル回路を２つ以上に分割した部分回路ごとに、回路の動作モードを制御できるように動作モードデータ記憶回路を設け、論理装置を構成した場合のそれぞれの基本論理セル回路を分割した部分回路の動作状況に対応して、回路の動作モードを制御するとともに、論理装置を構成する他のひとつの回路要素である結線スイッチ回路についても対応して動作モードデータ記憶回路を設け、結線スイッチ回路の部分回路ごとの動作モードを、論理装置を構成した場合のそれぞれの結線スイッチ回路の部分回路の動作状況に対応して制御し、更に、低消費電力化と動作の高速化を行うことができるように構成する。

このように構成した高速化低消費電力論理装置において、動作モードデータ記憶回路を設ける単位となる基本論理セル回路および結線スイッチ回路の部分回路への分割は、その分割によって得られる消費電力低減効果と、その分割によってもたらされる回路面積オーバーヘッド増大とを勘案して、適切に決定される。

このため、本発明による高速化低消費電力論理装置においては、動作モードデータ記憶回路（第１の動作モードデータ記憶回路および第２の動作モードデータ記憶回路）が、基本論理セル回路および結線スイッチ回路が２つ以上に分割された部分回路に対応して設けられる。動作モードデータ記憶回路を設ける単位となる基本論理セル回路の部分回路への分割は、基本論理セル回路を構成する入力バッファ回路と再構成可能論理演算回路と出力バッファ回路とに分割され、結線スイッチ回路についても部分回路に分割される。

ここで、本発明による高速化低消費電力論理装置では、第１の動作モードデータ記憶回路を設ける単位となる基本論理セル回路の部分回路への分割は、基本論理セル回路が複数の入力バッファ回路群、複数の再構成可能論理演算回路群、複数の出力バッファ回路群から構成される場合に、これらの回路ごと、ないし、これらの回路の一部をまとめた回路群ごとに分割される。

本発明による高速化低消費電力論理装置では、特に、第２の動作モードデータ記憶回路を設ける単位となる結線スイッチ回路の部分回路への分割が、一つの配線セグメントを入力とし、別の配線セグメントを出力とする単一のスイッチ回路ごとに分割される。

または、本発明による高速化低消費電力論理装置においては、第２の動作モードデータ記憶回路を設ける単位となる結線スイッチ回路の部分回路への分割が、一つの配線セグメントを共通の入力とし、複数の異なる配線セグメントを出力とする複数のスイッチ回路群ごとに分割される。

または、本発明による高速化低消費電力論理装置においては、第２の動作モードデータ記憶回路を設ける単位となる結線スイッチ回路の部分回路への分割が、一組の配線セグメント群を入力ないし出力とする複数のスイッチ回路群ごとに分割される。

このため、本発明による高速化低消費電力論理装置においては、高速性と低消費電力性を同時に両立させた論理装置が実現される。基本論理セル回路および結線スイッチ回路の動作速度と消費電力を動作モードの設定により制御するための動作モードデータ記憶装置（第１の動作モードデータ記憶回路および第２の動作モードデータ記憶回路）が追加された基本論理セル回路および結線スイッチ回路からなる再構成可能論理素子が用いられ、動作モードデータ記憶装置には、個々の基本論理セル回路および結線スイッチ回路の動作モード制御用の動作モードを指定するデータが書き込まれる。

動作モードを指定するデータは、次のようにして、論理装置を構成した場合のそれぞれの論理セル回路の動作に対応して適切に制御し、低消費電力化と動作の高速化を行うための適切な値（動作モードの指定データ）が求められる。

所定の機能を実現する論理装置を、基本論理セル回路を組み合わせる回路設定データおよび回路構成データの設定により構成した場合、論理装置の全体のボトルネックとなり、高速に信号を通過させなければならないゲート（クリティカルパス信号の通過するゲート）と、そうでないゲートがある。そこで、再構成可能論理素子を用いて構成しようとする論理装置の設計データ（ネットリスト）を分析し、クリティカルパスとなる信号線がどれであるかを特定する。これにより、高速に動作させなければならないゲートとそうでないゲートを区別して、個々のゲート（基本論理セル回路）に必要とされる動作速度の決定を行い、動作モードを設定する。

そして、次に、複数の基本論理セル回路から構成される再構成可能論理素子を用いて論理装置を構成する際に、回路設定用記憶装置および回路構成用記憶回路に対して論理装置の構成のための各データを書き込む際に、そのデータ書き込みと併せて、高速に動作させなければならないゲートとする基本論理セル回路の動作モード制御用記憶装置に対して、必要にして可能な限り動作速度を高める動作モードの制御のための適切な値（動作モードを指定するデータ）を書き込み、論理装置を構成する回路構成上で高速に動作させなくても良いゲートを構成する基本論理セル回路の動作モード制御用の記憶装置に対しては、全体の速度低下を招かない範囲で、可能な限り消費電力を低減させる動作モードを指定するデータを書き込む。これにより、再構成可能論理素子は、論理装置を構成した場合のそれぞれの論理セル回路の動作に対応して適切に低消費電力化と動作の高速化を行うように構成された論理装置として、高速性と低消費電力性を同時に両立させて動作させることができる。

したがって、本発明による高速化低消費電力論理装置は、論理機能を設定する回路設定データを記憶する回路設定用記憶回路と、回路設定データにより論理機能が設定される複数の基本論理セル回路と、論理装置を構成する回路構成データを記憶する回路構成用記憶回路と、回路構成データに基づいて基本論理セル回路の間を接続する結線スイッチ回路と、前記基本論理セル回路が２つ以上に分割された部分回路の動作モードを指定する動作モードデータを記憶する第１の動作モードデータ記憶回路と、前記結線スイッチ回路が２つ以上に分割された部分回路の動作モードを指定する動作モードデータを記憶する第２の動作モードデータ記憶回路と、動作開始時において前記回路設定用記憶回路および回路構成用記憶回路に回路設定データおよび回路構成データをそれぞれ記憶する場合に、前記回路設定データおよび回路構成データに対応して各基本論理セル回路および結線スイッチ回路のそれぞれの動作モードを指定するデータを第１の動作モードデータ記憶回路および第２の動作モードデータ記憶回路にそれぞれに記憶する記憶制御回路とを備える構成とされる。

各基本論理セル回路の動作モードは、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モードいずれかであり、また、この動作モードは、動作モードを指定するデータにより基本論理セル回路を構成する電界効果トランジスタのしきい値電圧を変更することにより、動作速度が高速で高い電力消費の第１の動作モードまたは動作速度が低速で低い電力消費の第２の動作モードに切り換える。

また、本発明による高速化低消費電力論理装置においては、電界効果トランジスタのしきい値電圧を制御する電圧を供給するデジタルアナログ変換回路を備えており、動作モードを指定するデータは、しきい値電圧を指定するデータであるようにされる。

このようにして、各基本論理セル回路および結線スイッチ回路の動作モードを指定するデータにより、基本論理セル回路および結線スイッチ回路の動作速度と消費電力を適切に制御することができるようになる。そのため、動作モード制御用の動作モードデータ記憶装置の追加された再構成可能論理素子が用いられ、動作モード制御用の記憶装置に適切に決定されたデータを書き込むことによって、高速性と低消費電力性を適切に両立させた論理装置とされる。

再構成可能論理素子を用いて、論理装置を構成する際に、回路設定用データおよび回路構成用のデータを書き込むと共に、高速に動作させなければならないゲートを実現する基本論理セル回路の動作モード制御用記憶装置に対しては動作速度を高めるデータを書き込み、そうでないゲートを実現する基本論理セル回路の動作モードデータ記憶装置に対しては消費電力を低減させるデータを書き込むことにより、高速動作が可能で、なおかつ、低消費電力でもある論理装置を構成する。

従来の高速化低消費電力論理装置では、動作モードデータ記憶回路がそれぞれの基本論理セル回路ごとに設けられたが、本発明による高速化低消費電力論理装置では、基本論理セル回路をより小規模な部分回路に分割して、その部分回路ごとに制御するための動作モードデータ記憶回路が設けられ、基本論理セル回路だけでなく結線スイッチ回路に対しても、より小規模な部分回路に分割してその部分回路ごと制御するための動作モードデータ記憶回路が設けられており、これにより、高速化低消費電力論理装置においては、全体として結線スイッチ回路のトランジスタをも含めて、より多くのトランジスタを低消費電力モードで動作させることができ、より低消費電力な論理装置を実現することができる。

以下、本発明を実施する一形態について図面を参照して説明する。図１は、本発明の一実施例に係る高速化低消費電力論理装置の構成を説明する図である。図１において、１０は基本論理セル回路、１１は結線スイッチ回路、１２は回路設定用記憶回路、１３は基本論理セル回路の動作モード制御用の動作モードデータ記憶回路、１４は回路構成用記憶回路、１５は結線スイッチ回路の動作モード制御用の動作モードデータ記憶回路である。

基本論理セル回路１０は、フリップフロップ、インバータ、アンドゲート、オアゲートなど基本的な論理ゲートを構成する回路から構成されており、その回路機能の設定は回路設定用記憶回路１２に記憶される回路設定用データにより行われる。結線スイッチ回路１１は、複数の配線ラインおよび配線ラインと基本論理セル回路１０とを結ぶスイッチ回路から構成され、それぞれの基本論理セル回路１０の間の結線を行う結線スイッチ回路である。結線スイッチ回路１１による結線状態は回路構成用記憶回路１４に記憶される回路構成データにより行われる。後述するように、基本論理セル回路１０は、部分回路に分割されて動作モードが制御されるが、この分割は、例えば、基本論理セル回路を構成する入力バッファ回路と再構成可能論理演算回路と出力バッファ回路とに分割される。また、更に分割される場合には、基本論理セル回路が複数の入力バッファ回路群、複数の再構成可能論理演算回路群、複数の出力バッファ回路群から構成される場合に、これらの回路ごと、ないし、これらの回路の一部をまとめた回路群ごとに分割される。

また、基本論理セル回路１０は、動作モードデータ記憶回路１３に記憶された動作モードのデータに応じて、その動作モードを、動作速度が高速で高い電力消費の第１の動作モードまたは動作速度が低速で低い電力消費の第２の動作モードに切換えて動作する。結線スイッチ回路１１の動作モードについても、動作モードデータ記憶回路１５に記憶された動作モード制御用のデータに応じて、その動作モードを、動作速度が高速で高い電力消費の第１の動作モードまたは動作速度が低速で低い電力消費の第２の動作モードに切換えて動作する。この動作モードは、後述するように、基本論理セル回路１０および結線スイッチ回路１１を構成する電界効果トランジスタのしきい値電圧を、動作モードデータ記憶回路１３に記憶された動作モードのデータに応じて変更することにより、それぞれの動作モードが切り換えるように設定される。

回路構成用記憶回路１４および動作モードデータ記憶回路１５は、配線ラインを提供する結線スイッチ回路１１の中に設けられ、また、回路設定用記憶回路１２および動作モードデータ記憶回路１３は、基本論理セル回路１０の中に設けられる。複数の基本論理セル回路１０を用いて、所要の論理装置を構成する場合には、回路設定用データ、回路構成用データ、および動作モード制御用データが、回路設定用記憶回路１２、回路構成用記憶回路１４、動作モードデータ記憶回路１３にそれぞれに記憶される。また、結線スイッチ回路１１の動作モード制御用のデータについても、動作モードデータ記憶回路１５にそれぞれ記憶される。

動作モードデータ記憶回路１５に記憶した動作モードデータにより制御する単位となる結線スイッチ回路の部分回路への分割は、例えば、一つの配線セグメントを入力とし、別の配線セグメントを出力とする、単一のスイッチ回路ごとに分割される。また、この部分回路への分割は、一つの配線セグメントを共通の入力とし、複数の異なる配線セグメントを出力とする、複数のスイッチ回路群ごとに分割されるようにしてもよい。別の分割の例としては、結線スイッチ回路の部分回路への分割は、一組の配線セグメント群を入力ないし出力とする、複数のスイッチ回路群ごとに分割されるようにしてもよい。

図２は、基本論理セル回路における動作モードデータ記憶回路の周辺回路の一部を例示する回路である。基本論理セル回路の各々の論理ゲートは、図２に示されるように、例えば、ＣＭＯＳ型インバータ回路２０のしきい値電圧を、デジタルアナログ変換回路２１から供給されるアナログ電圧により制御できる回路構成となっており、デジタルアナログ変換回路２１のアナログ電圧は、動作モードデータ記憶回路１３に記憶されるデジタルデータにより決定される。結線スイッチ回路１１の動作モードの制御のためのしきい値電圧の制御についても、同様な回路構成により動作モードデータ記憶回路１５に記憶されるデジタルデータにより決定される。結線スイッチ回路１１の動作モード制御は、基本論理セル回路における動作モードの制御と同様であるので、次に、基本論理セル回路における動作モードについて詳細に説明する。

動作モードデータ記憶回路１３に記憶される動作モード制御用のデータについては、所要の論理装置を構成する回路構成に応じて、回路設定用データおよび回路構成用データの設定時に設定される。動作モード制御用のデータにより、基本論理セル回路の動作速度と消費電力が制御される。

ＣＭＯＳ型インバータ回路２０は、２つのゲートを有しそれら２つのゲートに独立に電圧を印加することのできる二重ゲート型電界効果トランジスタにより構成されている。二重ゲート型電界効果トランジスタは、一方のゲート端子に信号を入力した場合のしきい値電圧をもう一方のゲート端子に加える電圧によって制御することができる素子である。例えば、このような二重ゲート型電界効果トランジスタを用いて、基本論理セル回路１０の論理ゲート回路を構成することにより、図２に示されるように、動作モードデータ記憶装置１３に記憶された動作モードデータにより、デジタルアナログ変換回路２１で変換した電圧を、ＣＭＯＳ型インバータ回路２０の第２のゲートに印加することにより、二重ゲート型電界効果トランジスタのしきい値電圧が変化し、二重ゲート型電界効果トランジスタの電流駆動能力と漏れ電流が制御され、動作速度と消費電力が制御される。

図２には、二重ゲート型電界効果トランジスタを用いる回路構成を示しているが、他の回路構成として、ＭＯＳ型トランジスタの基板電位を変化させて、しきい値を制御する回路を用いることにより、基本論理セル回路を構成しても良い。その場合には、動作モードデータ記憶装置のデータの値に応じて半導体基板に印加する電圧を変化させる。これにより、ＭＯＳ型トランジスタのしきい値電圧が変化し、トランジスタの電流駆動能力と漏れ電流が制御され、動作速度と消費電力が同様に制御される。

複数の基本論理セル回路で構成される再構成可能論理素子を用い、その回路設定用データおよび回路構成用データの設定により、論理装置を構成する場合においては、構成する論理装置の回路を分析し、動作速度を最速とし、かつ消費電力を最小とする回路構成に応じて適切な動作モード制御用のデータの決定を行う。例えば、次のような方法によって行われる。

再構成可能論理素子の回路設定データを作成するためには、配置配線プログラムが使用される。論理回路におけるゲート間の結線情報からなる設計データ（ネットリスト）を、再構成可能論理素子用の配置配線プログラムに入力することによって、論理ゲートの配置（論理回路の個々のゲート機能をどの基本論理セル回路を用いて実現するか）および配線（どの基本セルの信号とどの基本セルの信号を接続させるか）を決定することができ、配置配線プログラムは決定された配置配線に関するデータを出力する。

配置配線プログラムは、論理ゲートと配線の遅延等を考慮しつつ、回路動作が最速となるように、回路中の全てのゲートから素子中の基本論理セルに対しての対応関係（マッピング）を決定し、基本論理セルの機能と結線スイッチの接続状態を決める回路設定データを求めて、配置配線データを作成する。以上の作業を行う配置配線プログラムは、回路動作を最速とする配置配線データの計算を終えた段階で、回路中の全てのゲートと配線の遅延時間の情報を内部情報として保持している。この場合において、回路中のクリティカルパスについても、特定されている。

そこで、配置配線処理の終了後に、まず、クリティカルパス上のゲートが含まれる基本論理セル回路について、動作が最速となるように動作モード制御用のデータを決定する。次に、クリティカルパス上に無い全てのゲートを含む基本論理セル回路に対して、速度を低下させる方向に動作モード制御用のデータを変化させていき、そのたびに回路のクリティカルパスに変化がないかを調べる。当該ゲートの動作速度を低下させていくと、やがては、クリティカルパスが当該ゲートを含むものへと移り変わるので、その一段階手前の動作モードを指定するデータを当該ゲートを含む基本論理セル回路の動作モード制御用のデータの値とする。これを全てのゲートに対して繰り返す。

以上の手順によって、論理装置の全体の動作速度を最速とし、かつ消費電力を最小とするために個々の基本論理セル回路の動作モード制御用の記憶装置に設定すべきデータを決定することができる。もし、全ての基本論理セル回路の消費電力の総和に制限がある場合は、これに応じて一部の基本論理セル回路の動作速度をさらに低下させる補正を行う。

図３は、動作モード制御用データの決定処理を行うフローチャートを示す図である。図３を参照して処理の内容を説明する。この処理においては、論理装置を構成する配置配線データが入力され、また、論理装置中のクリティカルパスが配置配線プログラムにより求められる処理がサブルーチンとして適宜処理される。処理を開始すると、まず、ステップ１０１において、配線終了時の論理回路（論理装置）のクリティカルパスを求め、クリティカルパスに含まれる基本論理セル回路の動作モードを「最高速」に設定する。次に、ステップ１０２に進み、次のステップ１０３からステップ１０７までの処理の制御を行い、論理回路（論理装置）のクリティカルパスに含まれない全ての基本論理セル回路について、順次に、次のステップ１０３〜ステップ１０７の処理を繰り返す。

この処理においては、処理の対象とする一つの基本論理セル回路について、まず、初期設定として、基本論理セル回路の動作モードを「最高速」に設定し（ステップ１０３）、次に、基本論理セル回路の動作モードを一段低速の動作モードに更新し、論理回路（論理装置）の現在のクリティカルパス（ステップ１０４）を求める。そして、求めたクリティカルパスは、元のクリティカルパスと同一か否かを判定する（ステップ１０５）。同一であれば、論理回路（論理装置）のクリティカルパスに変化はなく、処理の対象の基本論理セル回路は、動作速度を低下させて消費電力の低減化を行っても、構成する論理回路（論理装置）の速度低下はないと判定される。さらに、処理の対象の基本論理セル回路は動作速度を低下させて消費電力の低減化を行っても良いかどうかを判定するべく、ステップ１０４に戻って、ステップ１０４からの処理を繰り返す。

また、ステップ１０５の判定において、求めたクリティカルパスが、元のクリティカルパスと同一でない場合には、論理回路（論理装置）のクリティカルパスが変化したので、処理の対象の基本論理セル回路は、動作速度を低下させて消費電力の低減化すると、構成する論理回路（論理装置）全体の速度が低下するので、好ましくなく、この場合には、ステップ１０４で行った処理を元に戻すために、ステップ１０６において、基本論理セル回路の動作モードを一段高速の動作モードに戻し、その動作モードを当該基本論理セル回路の動作モードとして決定する。そして、全ての基本論理セル回路について処理を行ったか否かを判定し（ステップ１０７）、全ての基本論理セル回路について処理を行っていない場合には、次の処理対象の基本論理セル回路に対して、ステップ１０３からの処理を繰り返す。全ての基本論理セル回路について処理を行った場合には、それぞれの基本論理セル回路についての動作モードを指定するデータが決定しているので、処理を終了する。

図４は、所要の論理装置を構成した場合の回路構成によるクリティカルパスおよびクリティカルパスに応じて動作モードを適切に設定された基本論理セル回路を例示する図である。図４（ａ）に、クリティカルパスの経路に該当する各論理ゲートを斜線により示しており、また、図４（ｂ）に、その対応の論理ゲートに最高速の動作モード制御データが設定されている基本論理セル回路を同じく斜線により示している。図示されるように、複数の基本論理セル回路により所要の論理装置３０を構成した場合、クリティカルパスに該当する各論理ゲートの基本論理セル回路３１については、「最高速」の動作モード制御用データが設定され、その他の各論理ゲートの基本論理セル回路３２については、一段低速の動作モード制御用データが設定され、または、最低速の動作モード制御用データが設定される。

動作モードに対応してしきい値電圧を制御できる再構成可能論理素子を用いた論理装置は、図４に示すように、回路中で低しきい値電圧トランジスタと高しきい値電圧トランジスタを巧みに利用することで、しきい値電圧の効果的な割り当てを行い、回路動作の高速性と低消費電力性を両立させた論理装置を実現する。

回路の動作スピードを決定するクリティカルパス上のトランジスタには低いしきい値電圧を割り当てられ、トランジスタを低しきい値化することにより、駆動能力が増加し動作スピードが高速化される。その結果、クリティカルパス遅延が小さくなり、動作周波数が向上する。それと同時に、クリティカルパス以外のパスに存在するトランジスタを高しきい値化する。これにより回路の消費電力を低くする。クリティカルパス以外のパスは信号経路全体の９０％近くを占めることから、動作スピードを低速にすることなく、無駄なスタティック電力を削減することができる。

図５は、基本論理セル回路の構成の一例を示す図である。基本論理セル回路１０は、図５に示すように、例えば、入力バッファ回路と、再構成可能論理演算回路と、出力バッファ回路とに分割される。または、再構成する論理回路が、複数の入力バッファ回路群、複数の再構成可能論理演算回路群、複数の出力バッファ回路群から構成される場合に、これらの回路ごと、ないし、これらの回路の一部をまとめた回路群ごとに分割される。

再構成可能論理素子を用いた論理装置において、回路のクリティカルパスに沿って、動作モードを制御するしきい値電圧の制御領域を設定するが、これは、前述したような部分回路に分割されて設定される。図５に示す基本論理セル回路１０では、信号は、前段のＯＭＵＸ（出力回路）からＩＢＵＦ（出力バッファ回路）、ＩＭＵＸ（入力回路）、ＬＵＴ（論理演算回路群）、ＯＭＵＸ（出力回路）、ＣＢＵＦ（出力バッファ回路）のそれぞれの部分回路の順番で進むので、これらの部分回路にしたがって、これらを一つの塊として、または適宜にまとめて、しきい値電圧を制御して動作モードの制御を行う。

ＣＬＢの入力とＢＬＥの入力との接続性を確保するためにＩＢＵＦはすべてのＩＭＵＸと接続される構成となっている。更に、再構成可能論理素子はマッピングした回路の種類によってクリティカルパスが変わる。よって入力同士の接続性の確保や様々なクリティカルパスのパターンに対応するためには、ＩＢＵＦよりソース側とＩＭＵＸよりシンク側とで個別にしきい値電圧を制御するのがよい。また、ＢＬＥの出力にあるＯＭＵＸは８つのＣＢＵＦと接続されている。ここでも８つのうちのどのＣＢＵＦがクリティカルパスとなるかは、マッピングした回路によって異なるので、ＯＭＵＸよりソース側とＣＢＵＦよりシンク側でしきい値電圧を個別に制御するのがよい。以上より、ＣＬＢ内部におけるしきい値電圧制御の領域は、ＣＭＵＸとＩＢＵＦの入力側と、ＢＬＥ、ＣＢＵＦの出力側の３つに分けられる。ＣＬＢ内部の４つのＢＬＥは、信号経路がそれぞれ独立しているので個別に制御が可能である。また、入力側と出力側の制御領域の分割は面積増加と電力削減効果から適切に判断する必要がある。

前述したように、しきい値電圧制御の粒度には面積オーバーヘッドとスタティック電力との間のトレードオフがあり最適な選択が必要である。そこで再構成可能論理素子を用いた論理装置の基本論理セル回路のしきい値電圧制御粒度とスタティック電力、面積オーバーヘッドの関係を具体的な設定のもとで、以下の手順により評価を行う。
（１）複数のしきい値電圧制御領域分割パターンを用意、
（２）典型的なクリティカルパスを設定、
（３）スタティック電力を評価、
（４）面積モデルを用いて面積オーバーヘッドを評価。
まず、はじめに、基本論理セル回路の具体的なしきい値電圧制御領域の分割パターンをいくつか設定する。

図６は、基本論理セル回路の分割の方法による相違を説明する図である。例えば、図６に示すように、６種類のしきい値電圧制御領域分割パターンを用いる。同時にしきい値電圧が制御される領域は四角で囲んである。制御なしのパターンは、しきい値電圧制御をしない場合を表わす。１分割は、基本論理セル回路全体のしきい値電圧を一括して制御する例である。５分割は、基本論理セル回路内部のＢＬＥとそれに接続される要素を一つの領域として分割し、入力側の要素は一つの領域とした例である。２５分割は、５分割よりさらに入力側と出力側のバッファやＭＵＸを細かく領域分割した例であり、３０分割は、２５分割よりさらに入力側のバッファとＭＵＸをさらに細かく領域分割した例である。また、最後の８４分割は、基本論理セル回路を構成する要素すべてを個々に領域分割した例である。

ここでは、基本論理セル回路を通過する典型的と思われるクリティカルパスを仮定する。クリティカルパスは、図６では、実線の矢印で描いたように、ＣＭＵＸ、ＩＢＵＦ、ＩＭＵＸ、ＬＵＴ、ＯＭＵＸ、ＣＢＵＦを順番に一つずつ通過するものとする。典型的なクリティカルパスのパターンは、実際の統計情報を得た上で決定することが望ましいが、これまでの過去の評価よりクリティカルパスは全信号経路のうちのごく一部を占めることがわかっているので、今回の評価ではこのような一見単純な仮定でも十分妥当なものとしている。

以上をもとに設定したクリティカルパスとしきい値電圧制御領域の分割パターンを組み合わせることで、スタティック電力を評価する。しきい値電圧は、低しきい値と高しきい値の二種類としている。図６においては、クリティカルパスが通過する領域の回路には低しきい値電圧を割り当てるものとし、実線の四角で表わしている。それと同時にクリティカルパスが通過しない領域の回路には高しきい値電圧を割り当てるものとし、点線の四角で表わす。ＵＣバークレイのＢＰＴＭ９０ｎｍトランジスタモデルを用いたＳＰＩＣＥシミュレーションで二種類のしきい値電圧における各回路のスタティック電力をシミュレーションし、それらの結果を用いてＣＬＢ全体のスタティック電力を評価する。

スタティック電力の評価結果を行うと、制御なしの例のようにしきい値電圧制御を行わない場合は、すべてのトランジスタに低しきい値が割り当てられているものとすると、１分割はＣＬＢ全体でしきい値電圧を制御しているので、クリティカルパスの通過によってＣＬＢ全体が低しきい値となる。その結果、スタティック電力は制御なしの場合とほとんど変わらない。しかし、構成する論理装置全体で考えた場合、未使用のＣＬＢもしくはクリティカルパスを内在しないＣＬＢがあれば、それらのＣＬＢのスタティック電力を減少することができる。５分割は、制御なしと比較して６０％以上の電力を削減している。これより、クリティカルパスに沿ってＢＬＥと共にその周辺部分のしきい値電圧制御領域を分割することが有効であることがわかる。さらに、２５分割や３０分割のように入出力のバッファ部分も細かく領域分割することで、制御なしの８０％の電力を削減することができる。８４分割のようにしきい値電圧制御の領域を再構成可能論理素子を構成する最小回路単位にまで細かく分割することで、スタティック電力は９０％以上削減することができるが、面積オーバーヘッドは非常に大きなものとなる。

面積オーバーヘッドの評価は、面積を最小トランジスタ数で表わし、制御なしで規格化して評価する。１分割で例示されるように、基本論理セル回路全体を一括してしきい値制御する場合では、面積オーバーヘッドはわずか１０％に抑えられる。そして５分割、２５分割、３０分割と制御領域の分割を細かくすることでオーバーヘッドはそれぞれ２０％、３５％、４５％と増加する。そして最も領域分割の細かい８４分割では８０％を超える。

図７は、接続スイッチ回路の分割の方法による相違を説明する図である。前述したように、しきい値電圧制御領域の分割は、再構成可能論理素子の結線スイッチ回路にも適応することができる。例えば、図７で示すように、５種類の領域分割に対して結線スイッチ回路の面積とスタティック電力の評価を行った結果について説明する。

結線スイッチ回路は、前述したように、部分回路に分割を行って、動作モードを制御する。配線同士は１２個のトライステートバッファを配線スイッチとするスイッチ群によって相互に接続されており、信号は３本のいずれかの配線に双方向的に進むことができる構成としている。結線スイッチ回路は８つのスイッチ群で構成されており、トライステートバッファの総数は９６個である。

図７において、制御なしの例はしきい値電圧制御を行わない場合である。１分割は結線スイッチ回路内部のすべての配線スイッチのしきい値電圧を一括して制御する例である。８分割は１２個で構成される配線スイッチごとにしきい値制御を行う例である。３２分割は、信号の進む方向と同一の方向性を持つ３個の配線スイッチをひとまとまりとして、しきい値電圧制御を行う例である。９６分割は、結線スイッチ回路内部にある９６個の配線スイッチのしきい値電圧を個別に制御する例である。

クリティカルパスは、図７で実線の矢印で描くように、配線を左右に通過し、その際に配線スイッチをひとつだけとおるものとする。結線スイッチ回路の場合においても、基本論理セル回路の場合と同様にクリティカルパスは全信号経路のごく一部であることがわかっているので、このような単純な仮定で十分妥当である。

スタティック電力の評価結果は、１分割の例では、基本論理セル回路での議論と同じ理由でスタティック電力の削減がみられないが、未使用結線スイッチ回路やクリティカルパスを内在しない結線スイッチ回路を評価する場合に必要とされる。結線スイッチ回路は８分割することにより、結線スイッチ回路のスタティック電力を８分の１に削減できる。これは、動作モードとして、クリティカルパスが通過しない７つのスイッチ群のしきい値電圧を高く設定することができるためである。更に、３２分割にすることで、８分割よりも更に効率的に高しきい値を配線スイッチに割り当てることができる。この場合には、スタティック電力を３２分の１に減少させることができる。そして、結線スイッチ回路を９６分割することにより、スタティック電力を配線スイッチひとつ分にまで削減できるが、面積オーバーヘッドは劇的に増加していることに注意が必要である。

面積オーバーヘッドの評価結果では、１分割の例は、制御なしの例と比べて１０％の面積増加で抑えられる。分割数を８分割、３２分割と増加することで、面積オーバーヘッドは４０％、７０％と増加する。そして配線スイッチ一つ一つを個別に制御する９６分割にいたっては、しきい値電圧制御しない場合と比べて面積が２．５倍に増加する。

基本論理セル回路と結線スイッチ回路の評価結果を総合して、再構成可能論理素子タイルの面積オーバーヘッドとスタティック電力を評価する。

図８は、再構成可能論理素子タイルと仮定した場合のクリティカルパスを説明する図である。再構成可能論理素子タイルは、基本論理セル回路と結線スイッチ回路を組み合わせたものであり、これを繰り返し並べることで再構成可能論理素子の全体の回路が構成されている。前述したように、クリティカルパスは、結線スイッチ回路内部の配線スイッチをひとつだけ通過した後、ＣＬＢ入力ＭＵＸ、入力ＢＵＦ、基本論理セル回路の内部ＩＭＵＸ、ＬＵＴ、ＯＭＵＸそしてＯＢＵＦより外部配線に出ると仮定している。これは、それぞれ基本論理セル回路と結線スイッチ回路に仮定したクリティカルパスを組み合わせたものに他ならない。

スタティック電力の評価結果は、基本論理セル回路だけを分割した場合は最大で４０％のスタティック電力を削減できるのに対して、結線スイッチ回路だけを分割した場合は最大で６０％のスタティック電力を削減することができるものとなる。これは再構成可能論理素子の最小構成要素ごとのスタティック電力を比較すると、配線スイッチのスタティック電力消費はＬＵＴに次いで大きく、その個数も９６個と多いためである。より細かなしきい値電圧制御領域分割を結線スイッチ回路に適応することで、効率的にスタティック電力を削減できる。

面積オーバーヘッドの評価結果は、再構成可能論理素子タイル全体でみると、基本論理セル回路のしきい値電圧制御領域のみを最も細かくした場合も、結線スイッチ回路のみを最も細かくした場合も、面積の増加は５０％である。基本論理セル回路と結線スイッチ回路の両方を最も細かくすると、再構成可能論理素子タイルの面積はしきい値電圧制御をしない場合と比べて２倍増加する。

以上に説明したように、本発明による高速化低消費電力論理装置の具体的な実施例として、しきい値電圧制御により動作スピードと消費電力を柔軟に制御可能な再構成可能論理素子を用いた論理装置について、しきい値電圧制御を行う再構成可能論理素子回路ブロックの粒度に関して検討と評価を行うと、バルクＭＯＳトランジスタのウェルバイアス電圧印加によりしきい値電圧を制御する場合、面積オーバーヘッドとスタティック電力はトレードオフの関係にあり、しきい値電圧を制御するための領域は、回路のクリティカルパスに沿って分割することで効率的にスタティック電力を削減できることがわかる。

基本論理セル回路、結線スイッチ回路そして再構成可能論理素子タイルのスタティック電力と面積オーバーヘッドの評価を行った。基本論理セル回路においては、スタティック電力は最大領域分割である８４分割の場合で９０％削減することができるが、面積オーバーヘッドは８０％の増加となった。結線スイッチ回路のスタティック電力は、最大分割である９６分割とすることで配線スイッチ１個分まで削減することができるが、その際の面積は２．５倍増加した。そして基本論理セル回路と結線スイッチ回路を総合した再構成可能論理素子タイルの評価より、基本論理セル回路を２５分割、結線スイッチ回路を８分割することで、面積オーバーヘッドを４０％以下に抑えつつスタティック電力を５分の１以下に削減でき、５０％までの面積増加を許容すれば結線スイッチ回路を３２分割とすることでスタティック電力を１０分の１以下に削減できる。

図９および図１０は、それぞれ再構成可能論理素子を用いて論理装置を構成する回路設計用コンピュータシステム（ＣＡＤシステム）の構成例を示す図である。図９に示すように、再構成可能論理素子１００のそれぞれの記憶回路に書き込むべき回路設定用データ、回路構成用データ、および動作モード制御用データは、論理設計用コンピュータ２００が、ディスク装置２０１に保持されている設計データ２０２を用いて、前述したようなデータ処理を行って生成する。そして、論理設計用コンピュータ２００が、回路設定用データおよび回路構成用データにより、動作モード制御用データを決定した後に、回路設定用データ、回路構成用データ、および動作モード制御用データの各データが書き込まれる。

また、図１０に示すように、再構成可能素子１００のそれぞれの記憶回路が、不揮発性記憶素子２０３により構成される場合には、所要の論理装置を構成する再構成可能論理素子１００のための回路設定用データ、回路構成用データ、および動作モード制御用データは、論理設計用コンピュータ２００を用いて生成し、不揮発性記憶素子２０３に書き込みを行う。この場合においても、前述した場合と同様に、ディスク装置２０１に保持されている設計データ２０２によりデータ処理を行って、回路設定用データおよび回路構成用データから動作モード制御用データを決定した後、回路設定用データ、回路構成用データ、および動作モード制御用データの各データを書き込む。

論理装置全体の動作速度を最速かつ消費電力を最小とするために個々の基本論理セル回路の動作モード制御用の記憶装置に設定すべき動作モードを指定するデータは、論理設計用コンピュータ２００のディスク装置２０１上に生成される。

動作モードを指定するデータを、回路設定用データおよび回路構成用データと共に、この論理設計用コンピュータ２００から再構成可能論理素子１００に直接ダウンロードする、または、ＲＯＭなどの不揮発性記憶素子２０３に書きこんだ上で、その不揮発性記憶素子２０３を再構成可能論理素子１００に接続してデータを転送させることにより、再構成可能論理素子１００の中の動作モードを指定するデータの記憶装置に記憶させることができ、これにより、再構成可能論理素子を動作速度を最速かつ消費電力を最小とする論理装置として動作させることが可能となる。

本発明の一実施例に係る高速化低消費電力論理装置の構成を説明する図である。 基本論理セル回路における動作モードデータ記憶回路の周辺回路の一部を例示する回路である。 動作モード制御用データの決定処理を行うフローチャートを示す図である。 所要の論理装置を構成した場合の回路構成によるクリティカルパスおよびクリティカルパスに応じて動作モードを適切に設定された基本論理セル回路を例示する図である。 基本論理セル回路の構成の一例を示す図である。 基本論理セル回路の分割の方法による相違を説明する図である。 接続スイッチ回路の分割の方法による相違を説明する図である。 再構成可能論理素子タイルと仮定した場合のクリティカルパスを説明する図である。 再構成可能論理素子を用いて論理装置を構成する回路設計用コンピュータシステム（ＣＡＤシステム）の構成例を示す図である。 再構成可能論理素子を用いて論理装置を構成する回路設計用コンピュータシステム（ＣＡＤシステム）の他の構成例を示す図である。

符号の説明

１０…基本論理セル回路
１１…結線スイッチ回路
１２…回路設定用記憶回路
１３…動作モードデータ記憶回路
１４…回路構成用記憶回路
１５…動作モードデータ記憶回路
３０…論理装置
３１…基本論理セル回路（高速動作モード）
３２…基本論理セル回路（低速動作モード）

Claims (9)

1. 論理機能を設定する回路設定データを記憶する回路設定用記憶回路と、
   回路設定データにより論理機能が設定される複数の基本論理セル回路と、
   論理装置を構成する回路構成データを記憶する回路構成用記憶回路と、
   回路構成データに基づいて基本論理セル回路の間を接続する結線スイッチ回路と、
   前記基本論理セル回路が２つ以上に分割された部分回路の動作モードを指定する動作モードデータを記憶する第１の動作モードデータ記憶回路と、
   前記結線スイッチ回路が２つ以上に分割された部分回路の動作モードを指定する動作モードデータを記憶する第２の動作モードデータ記憶回路と、
   動作開始時において前記回路設定用記憶回路および回路構成用記憶回路に回路設定データおよび回路構成データをそれぞれ記憶する場合に、前記回路設定データおよび回路構成データに対応して各基本論理セル回路および結線スイッチ回路のそれぞれの動作モードを指定するデータを第１の動作モードデータ記憶回路および第２の動作モードデータ記憶回路にそれぞれに記憶する記憶制御回路と、
   を備えた高速化低消費電力論理装置であって、
   第２の動作モードデータ記憶回路は、結線スイッチ回路が２つ以上に分割された部分回路に対応して設けられる
   ことを特徴とする高速化低消費電力論理装置。
2. 請求項１に記載の高速化低消費電力論理装置において、
   第２の動作モードデータ記憶回路を設ける単位となる結線スイッチ回路の部分回路への分割は、一つの配線セグメントを入力とし、別の配線セグメントを出力とする、単一のスイッチ回路ごとに分割される
   ことを特徴とする高速化低消費電力論理装置。
3. 請求項１に記載の高速化低消費電力論理装置において、
   第２の動作モードデータ記憶回路を設ける単位となる結線スイッチ回路の部分回路への分割は、一つの配線セグメントを共通の入力とし、複数の異なる配線セグメントを出力とする、複数のスイッチ回路群ごとに分割される
   ことを特徴とする高速化低消費電力論理装置。
4. 請求項１に記載の高速化低消費電力論理装置において、
   第２の動作モードデータ記憶回路を設ける単位となる結線スイッチ回路の部分回路への分割は、一組の配線セグメント群を入力ないし出力とする、複数のスイッチ回路群ごとに分割される
   ことを特徴とする高速化低消費電力論理装置。
5. 請求項１に記載の高速化低消費電力論理装置において、
   第１の動作モードデータ記憶回路を設ける単位となる基本論理セル回路の部分回路への分割は、基本論理セル回路を構成する入力バッファ回路と再構成可能論理演算回路と出力バッファ回路とに分割される
   ことを特徴とする高速化低消費電力論理装置。
6. 請求項１に記載の高速化低消費電力論理装置において、
   第１の動作モードデータ記憶回路を設ける単位となる基本論理セル回路の部分回路への分割は、基本論理セル回路が複数の入力バッファ回路群、複数の再構成可能論理演算回路群、複数の出力バッファ回路群から構成される場合に、これらの回路ごと、ないし、これらの回路の一部をまとめた回路群ごとに分割される
   ことを特徴とする高速化低消費電力論理装置。
7. 請求項１乃至請求項６のいずれかに記載の高速化低消費電力論理装置において、
   前記動作モードは、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モードのいずれかである
   ことを特徴とする高速化低消費電力論理装置。
8. 請求項７に記載の高速化低消費電力論理装置において、
   前記動作モードは、動作モードを指定するデータにより基本論理セル回路ないし結線スイッチ回路の部分回路を構成する電界効果トランジスタのしきい値電圧を変更することにより、少なくとも動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モードを切り換える
   ことを特徴とする高速化低消費電力論理装置。
9. 請求項９に記載の高速化低消費電力論理装置において、
   電界効果トランジスタのしきい値電圧を制御する電圧を供給するデジタルアナログ変換回路を備え、動作モードを指定するデータは、しきい値電圧を指定するデータである
   ことを特徴とする高速化低消費電力論理装置。

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