JP4185979B2

JP4185979B2 - 高速低消費電力論理装置

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Publication number: JP4185979B2
Application number: JP2003128837A
Authority: JP
Inventors: 帆平小池; 格中川; 敏弘関川
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2003-05-07
Filing date: 2003-05-07
Publication date: 2008-11-26
Anticipated expiration: 2023-05-07
Also published as: JP2004335686A

Description

【０００１】
【発明の属する技術分野】
本発明は、再構成可能論理素子であるフィールド・プログラマブル・ゲート・アレイの基本論理セル回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置に関するものである。
【０００２】
【従来の技術】
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ：Field Programmable Gate Array）に代表される再構成可能論理素子は、多数の基本論理セル回路と基本論理セル回路の間を結線する結線スイッチ回路から構成されており、基本論理セル回路の論理機能の回路設定を行い、結線スイッチ回路の結線データを設定することで、任意の論理装置に再構成して利用することができる。
【０００３】
ＦＰＧＡは、多数の基本論理セル回路から構成され、個々の基本論理セル回路が回路設定用記憶装置を持ち、この回路設定用記憶装置が保持するデータによって、基本論理セル回路の論理機能が決定される。基本論理セル回路の間を結線する結線スイッチについても回路構成用記憶装置を持ち、この回路構成用記憶装置が保持するデータによって、基本論理セル回路の間の信号線間を結ぶ結線スイッチの開閉が決定され、回路の結線状態が決定され、それぞれ動作する機能回路となる。
【０００４】
再構成可能論理素子の全ての回路設定用記憶装置および回路構成用記憶回路が保持する回路構成用データのデータによって、再構成可能論理素子の論理回路としての動作が決定され、任意の論理装置へ再構成することが可能となる。
【０００５】
この種の公知文献として、特許文献１があげられる。特許文献１に記載されている半導体装置は、基板電位を選択的に変更することによるＭＯＳＦＥＴのしきい値制御を行って、ＳＲＡＭ（Static Random Access Memory）回路の消費電力を制御する発明である。この消費電力が制御されるＳＲＡＭ回路を、例えば、ＦＰＧＡ（論理回路部）の回路設定用記憶装置とすることにより、書き換え速度が速く、しかも消費電力が少なくて済む半導体装置としている。
【０００６】
また、特許文献１により開示されている半導体装置は、基板電位を選択的に変更するＭＯＳＦＥＴのしきい値電圧を変えることにより、ＦＰＧＡの論理回路部をアクティブ状態とするか、スリーブ状態とするかに応じて、必要時における高速動作と全体としての消費電力の抑制を実現するものとしている。
【０００７】
半導体装置がＳＲＡＭ部に加えて論理回路部を有している場合には、個々の部位の状態、例えば、待機状態にあるか活動状態にあるかに応じて、しきい値電圧を個別に制御でき、全体の消費電力を制御しつつ必要時における高速動作を実現することができるとしている。
【０００８】
【特許文献１】
特開平１１−３９８７９号公報
【０００９】
【発明が解決しようとする課題】
ところで、従来の再構成可能論理素子（ＦＰＧＡ）では、論理回路部が全体として、その全ての基本論理セル回路について、その動作速度（入出力信号間の遅延時間）と消費電力が、デバイス構造と半導体製造プロセスによって決定され、固定的かつチップ全体で一定であった。
【００１０】
一般的には、電子回路の動作速度と消費電力は相反する関係にあるため、高速動作させようとすると、論理装置を構成する全ての基本論理セル回路を高速動作させることになるので、消費電力が不必要に増大するものとなり、逆に、消費電力を抑制しようとすると、全体的には動作速度を犠牲にしたものとしなければならなかった。このため、基本論理セル回路を用いて構成された論理装置が動作状態でない場合において、消費電力を抑制するためには、例えば、論理装置を全体としてスリーブ状態にできるようにしなければならなかった。
【００１１】
特許文献１においては、ＭＯＳ型トランジスタのしきい値電圧制御により、速度と消費電力の制御されるＳＲＡＭ回路、ＳＲＡＭ回路の回路設定用データによるＦＰＧＡへの応用に加えて、論理回路部を構成するＭＯＳ型トランジスタのしきい値電圧を制御する半導体装置が開示されているが、この半導体装置においては、論理回路部の待機状態の時と活動状態の時について、それぞれの状況における回路の速度と消費電力の外部からの切り換え制御を行うこととしており、このため、高速性と低消費電力性を同時に両立させた論理装置を、実現するための具体的な方法とはなっていないという問題があった。
【００１２】
本発明は、上記のような問題点を解決するためになされたものであり、本発明の目的は、再構成可能論理素子であるフィールド・プログラマブル・ゲート・アレイの基本論理セル回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の高速低消費電力論理装置においては、基本的な構成として、基本論理セル回路ごとに動作モード制御用の記憶装置を設けて、この動作モード制御用の記憶装置を用いて、再構成された回路構成（論理装置）における基本論理セル回路ごとの動作状態に対応して、個別に基本論理セル回路の動作モードを適切に設定できるようにする。この場合に、基本論理セル回路の論理ゲート回路を二重ゲート型電界効果トランジスタを用いて構成し、当該二重ゲート型電界効果トランジスタのゲート端子に動作モードを制御するためのしきい値電圧を印加する。これにより、個々の基本論理セル回路の動作速度と消費電力を動作モードの設定により適切に決定して、高速性と低消費電力性を同時に両立させた論理装置を実現することができる。
【００１４】
本発明においては、高速性と低消費電力性を同時に両立させた論理装置を実現するため、基本論理セル回路の動作速度と消費電力を動作モードの設定により制御するため動作モード制御用記憶装置の追加された基本論理セル回路からなる再構成可能論理素子を用いる。個々の基本論理セル回路の動作モード制御用の記憶装置には、動作モードを指定するデータを書き込む。
【００１５】
動作モードを指定するデータは、次のようにして、論理装置を構成した場合のそれぞれの論理セル回路の動作に対応して適切に制御し、低消費電力化と動作の高速化を行うための適切な値（動作モードの指定データ）を求める。
【００１６】
所定の機能を実現する論理装置を、基本論理セル回路を組み合わせる回路設定データおよび回路構成データの設定により構成した場合、論理装置の全体のボトルネックとなり、高速に信号を通過させなければならないゲート（クリティカルパス信号の通過するゲート）と、そうでないゲートがある。そこで、再構成可能論理素子を用いて構成しようとする論理装置の設計データ（ネットリスト）を分析し、クリティカルパスとなる信号線がどれであるかを特定する。これにより、高速に動作させなければならないゲートとそうでないゲートを区別して、個々のゲート（基本論理セル回路）に必要とされる動作速度の決定を行う。
【００１７】
そして、次に、複数の基本論理セル回路から構成される再構成可能論理素子を用いて論理装置を構成する際に、回路設定用記憶装置および回路構成用記憶回路に対して論理装置の構成のための各データを書き込む際に、そのデータ書き込みと併せて、高速に動作させなければならないゲートとする基本論理セル回路の動作モード制御用記憶装置に対して、必要にして可能な限り動作速度を高める動作モードの制御のための適切な値（動作モードを指定するデータ）を書き込み、論理装置を構成する回路構成上で高速に動作させなくても良いゲートを構成する基本論理セル回路の動作モード制御用の記憶装置に対しては、全体の速度低下を招かない範囲で、可能な限り消費電力を低減させる動作モードを指定するデータを書き込む。これにより、再構成可能論理素子は、論理装置を構成した場合のそれぞれの論理セル回路の動作に対応して適切に低消費電力化と動作の高速化を行うように構成された論理装置として、高速性と低消費電力性を同時に両立させて動作させることができる。
【００１８】
したがって、本発明の高速低消費電力論理装置は、論理機能を設定する回路設定データを記憶する回路設定用記憶回路と、回路設定データにより論理機能が設定される複数の基本論理セル回路と、論理装置を構成する回路構成データを記憶する回路構成用記憶回路と、回路構成データに基づいて基本論理セル回路の間を接続する結線スイッチ回路と、前記基本論理セル回路の動作モードを指定する動作モードデータを記憶する動作モードデータ記憶回路と、動作開始時において前記回路設定用記憶回路および回路構成用記憶回路に回路設定データおよび回路構成データをそれぞれ記憶する場合に、前記回路設定データおよび回路構成データに対応して各基本論理セル回路の動作モードを指定するデータを動作モードデータ記憶回路に記憶する記憶制御回路を備え、前記基本論理セル回路の論理ゲート回路を二重ゲート型電界効果トランジスタを用いて構成し、当該二重ゲート型電界効果トランジスタのゲート端子に動作モードを制御するしきい値電圧を印加することを特徴とするものである。
【００１９】
各基本論理セル回路の動作モードは、複数段の動作速度と複数段の電力消費に応じた複数の動作モードのいずれかであり、すなわち、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、または動作速度が中速で中位の電力消費の第３の動作モードのいずれかであり、また、この動作モードは、動作モードを指定するデータにより基本論理セル回路を構成する二重ゲート型電界効果トランジスタのしきい値電圧を変更することにより、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、または動作速度が中速で中位の電力消費の第３の動作モードを切り換える。また、ここでの第３の動作モードは、複数段の動作速度と複数段の電力消費に応じた複数の動作モードのいずれかであるようにしてもよい。
【００２０】
また、本発明による高速低消費電力論理装置は、二重ゲート型電界効果トランジスタのしきい値電圧を制御する信号を供給するデジタルアナログ変換回路を備えており、動作モードを指定するデータは、しきい値電圧を指定するデータであるようにしてもよい。ここでの動作モードデータ記憶回路は、それぞれの基本論理セル回路ごとに設けられる。
【００２１】
このように、各基本論理セル回路の動作モードを指定するデータにより、基本論理セル回路の動作速度と消費電力を適切に制御することができるようにする。そのため、動作モード制御用の記憶装置の追加された再構成可能論理素子を用い、この動作モード制御用の記憶装置に適切に決定されたデータを書き込むことによって、高速性と低消費電力性を適切に両立させた論理装置とする。
【００２２】
すなわち、再構成可能論理素子を用いて、論理装置を構成する際に、回路設定用データおよび回路構成用のデータを書き込むと共に、高速に動作させなければならないゲートを実現する基本論理セル回路の動作モード制御用記憶装置に対しては動作速度を高めるデータを書き込み、そうでないゲートを実現する基本論理セル回路の動作モード制御用記憶装置に対しては消費電力を低減させるデータを書き込むことにより、高速動作が可能で、なおかつ、低消費電力でもある論理装置を構成することができる。
【００２３】
【発明の実施の形態】
以下、本発明を実施する一形態について図面を参照して説明する。図１は、本発明の一実施例に係る高速低消費電力論理装置の構成を説明する図である。図１において、１０は基本論理セル回路、１１は結線スイッチ回路、１２は回路設定用記憶回路、１３は動作モード制御用記憶回路、１４は回路構成用記憶回路である。
【００２４】
基本論理セル回路１０は、フリップフロップ、インバータ、アンドゲート、オアゲート、ルックアップテーブルなど基本的な論理ゲートを構成する回路から構成されており、その回路機能の設定は回路設定用記憶回路１２に記憶される回路設定用データにより行われる。結線スイッチ回路１１は、複数の配線ラインおよび配線ラインと基本論理セル回路１０とを結ぶスイッチ回路から構成され、それぞれの基本論理セル回路１０の間の結線を行う結線スイッチ回路である。結線スイッチ回路１１による結線状態は回路構成用記憶回路１４に記憶される回路構成データにより行われる。
【００２５】
また、基本論理セル回路１０は、動作モード制御用記憶回路１３に記憶された動作モードのデータに応じて、その動作モードを、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、または動作速度が中速で中位の電力消費の第３の動作モードのいずれかに切換えて動作する。この３種類の動作モードは、後述するように、基本論理セル回路１０を構成する電界効果トランジスタのしきい値電圧を、動作モード制御用記憶回路１３に記憶された動作モードのデータに応じて変更することにより、３種類のそれぞれの動作モードが切り換えるように設定される。
【００２６】
回路構成用記憶回路１４は、配線ラインを提供する結線スイッチ回路１１の中に設けられ、また、回路設定用記憶回路１２および動作モード制御用記憶回路１３は、基本論理セル回路１０の中に設けられる。複数の基本論理セル回路１０を用いて、所要の論理装置を構成する場合には、回路設定用データ、回路構成用データ、および動作モード制御用データが、回路設定用記憶回路１２、回路構成用記憶回路１４および動作モード制御用記憶回路１３にそれぞれに記憶される。
【００２７】
図２は、基本論理セル回路における動作モード制御用記憶回路の周辺回路の一部を例示する回路である。基本論理セル回路の各々の論理ゲートは、図２に示されるように、例えば、ＣＭＯＳ型インバータ回路２０のしきい値電圧を、デジタルアナログ変換回路２１から供給されるアナログ電圧により制御できる回路構成となっており、デジタルアナログ変換回路２１のアナログ電圧は、動作モード制御用記憶回路１３に記憶されるデジタルデータにより決定される。
【００２８】
動作モード制御用記憶回路１３の記憶される動作モード制御用のデータについては、所要の論理装置を構成する回路構成に応じて、回路設定用データおよび回路構成用データの設定時に設定される。動作モード制御用のデータにより、基本論理セル回路の動作速度と消費電力を制御する。
【００２９】
ＣＭＯＳ型インバータ回路２０は、２つのゲートを有しそれら２つのゲートに独立に電圧を印加することのできる二重ゲート型電界効果トランジスタにより構成されている。二重ゲート型電界効果トランジスタは、一方のゲート端子に信号を入力した場合のしきい値電圧をもう一方のゲート端子に加える電圧によって制御することができる。例えば、このような二重ゲート型電界効果トランジスタを用いて、基本論理セル回路１０の論理ゲート回路を構成することにより、図２に示されるように、動作モード制御用記憶装置１３に記憶された動作モードデータをデジタルアナログ変換回路２１で変換した電圧を、ＣＭＯＳ型インバータ回路２０の第２のゲートに印加することにより、二重ゲート型電界効果トランジスタのしきい値電圧が変化し、二重ゲート型電界効果トランジスタの電流駆動能力と漏れ電流が制御され、動作速度と消費電力が制御される。
【００３１】
複数の基本論理セル回路で構成される再構成可能論理素子を用いて、その回路設定用データおよび回路構成用データの設定により、論理装置を構成する場合において、構成する論理装置の回路を分析し、動作速度を最速とし、かつ消費電力を最小とする回路構成に応じて適切な動作モード制御用のデータの決定は、例えば、次のような方法により行われる。
【００３２】
再構成可能論理素子の回路設定データを作成するためには、配置配線プログラムが使用される。論理回路におけるゲート間の結線情報からなる設計データ（ネットリスト）を、再構成可能論理素子用の配置配線プログラムに入力することによって、論理ゲートの配置（論理回路の個々のゲート機能をどの基本論理セル回路を用いて実現するか）および配線（どの基本セルの信号とどの基本セルの信号を接続させるか）を決定することができ、配置配線プログラムは決定された配置配線に関するデータを出力する。
【００３３】
配置配線プログラムは、論理ゲートと配線の遅延等を考慮しつつ、回路動作が最速となるように、回路中の全てのゲートから素子中の基本論理セルに対しての対応関係（マッピング）を決定し、基本論理セルの機能と結線スイッチの接続状態を決める回路設定データを求めて、配置配線データを作成する。以上の作業を行う配置配線プログラムは、回路動作を最速とする配置配線データの計算を終えた段階で、回路中の全てのゲートと配線の遅延時間の情報を内部情報として保持している。この場合において、回路中のクリティカルパスについても、特定されている。
【００３４】
そこで、配置配線処理の終了後に、まず、クリティカルパス上のゲートが含まれる基本論理セル回路について、動作が最速となるように動作モード制御用のデータを決定する。次に、クリティカルパス上に無い全てのゲートを含む基本論理セル回路に対して、速度を低下させる方向に動作モード制御用のデータを変化させていき、そのたびに回路のクリティカルパスに変化がないかを調べる。当該ゲートの動作速度を低下させていくと、やがては、クリティカルパスが当該ゲートを含むものへと移り変わるので、その一段階手前の動作モードを指定するデータを、当該ゲートを含む基本論理セル回路の動作モード制御用のデータの値とする。これを全てのゲートに対して繰り返す。
【００３５】
以上の手順によって、論理装置の全体の動作速度を最速とし、かつ消費電力を最小とするために個々の基本論理セル回路の動作モード制御用の記憶装置に設定すべきデータを決定することができる。もし、全ての基本論理セル回路の消費電力の総和等に制限がある場合は、これに応じて一部の基本論理セル回路の動作速度をさらに低下させる補正を行う。
【００３６】
図３は、動作モード制御用データの決定処理を行うフローチャートを示す図である。図３を参照して処理内容を説明する。この処理においては、論理装置を構成する配置配線データが入力され、また、論理装置中のクリティカルパスが配置配線プログラムにより求められる処理がサブルーチンとして適宜処理される。処理を開始すると、まず、ステップ１０１において、配線終了時の論理回路（論理装置）のクリティカルパスを求め、クリティカルパスに含まれる基本論理セル回路の動作モードを「最高速」に設定する。次に、ステップ１０２に進み、ステップ１０７と共に処理の制御を行い、論理回路（論理装置）のクリティカルパスに含まれない全ての基本論理セル回路について、順次に次のステップ１０３〜ステップ１０７の処理を繰り返す。
【００３７】
処理の対象とする一つの基本論理セル回路について、まず、初期設定として、基本論理セル回路の動作モードを「最高速」に設定し（ステップ１０３）、次に、基本論理セル回路の動作モードを一段低速の動作モードに更新し、論理回路（論理装置）の現在のクリティカルパス（ステップ１０４）を求める。そして、求めたクリティカルパスは、元のクリティカルパスと同一か否かを判定する（ステップ１０５）。同一であれば、論理回路（論理装置）のクリティカルパスに変化はなく、処理の対象の基本論理セル回路は、動作速度を低下させて消費電力の低減化を行っても、構成する論理回路（論理装置）の速度低下はないと判定される。さらに、処理の対象の基本論理セル回路は動作速度を低下させて消費電力の低減化を行っても良いかどうかを判定するべく、ステップ１０４に戻って、ステップ１０４からの処理を繰り返す。
【００３８】
また、ステップ１０５の判定において、求めたクリティカルパスが、元のクリティカルパスと同一でない場合には、論理回路（論理装置）のクリティカルパスが変化したので、処理の対象の基本論理セル回路は、動作速度を低下させて消費電力を低減化すると、構成する論理回路（論理装置）全体の速度が低下するので、好ましくなく、この場合には、ステップ１０４で行った処理を元に戻すために、ステップ１０６において、基本論理セル回路の動作モードを一段高速の動作モードに戻し、その動作モードを当該基本論理セル回路の動作モードとして決定する。そして、全ての基本論理セル回路について処理を行ったか否かを判定し（ステップ１０７）、全ての基本論理セル回路について処理を行っていない場合には、次の処理対象の基本論理セル回路に対して、ステップ１０３からの処理を繰り返す。また、全ての基本論理セル回路について処理を行った場合には、それぞれの基本論理セル回路についての動作モードを指定するデータが決定しているので、処理を終了する。
【００３９】
図４は、所要の論理装置を構成した場合の回路構成によるクリティカルパスおよびクリティカルパスに応じて動作モードを適切に設定された基本論理セル回路を例示する図である。図４（ａ）に、クリティカルパスの経路に該当する各論理ゲートを斜線により示しており、また、図４（ｂ）に、その対応の論理ゲートに最高速の動作モード制御データが設定されている基本論理セル回路を同じく斜線により示している。図示されるように、複数の基本論理セル回路により所要の論理装置３０を構成した場合、クリティカルパスに該当する各論理ゲートの基本論理セル回路３１については、「最高速」の動作モード制御用データが設定され、その他の各論理ゲートの基本論理セル回路３２については、一段低速の動作モード制御用データが設定され、または、さらに一段低速の動作モード制御用データが設定される。または、さらに一段低速の動作モード制御用データが設定され、または、最低速の動作モード制御用データが設定される。
【００４０】
図５および図６は、それぞれ再構成可能論理素子を用いて論理装置を構成する回路設計用コンピュータシステム（ＣＡＤシステム）の構成例を示す図である。図５に示すように、再構成可能論理素子１００のそれぞれの記憶回路に書き込むべき回路設定用データ、回路構成用データ、および動作モード制御用データは、論理設計用コンピュータ２００が、ディスク装置２０１に保持されている設計データ２０２を用いて、前述したようなデータ処理を行って生成する。そして、論理設計用コンピュータ２００が、回路設定用データおよび回路構成用データにより、動作モード制御用データを決定した後に、回路設定用データ、回路構成用データ、および動作モード制御用データの各データが書き込まれる。
【００４１】
また、図６に示すように、再構成可能素子１００のそれぞれの記憶回路が、不揮発性記憶素子２０３により構成される場合には、所要の論理装置を構成する再構成可能論理素子１００のための回路設定用データ、回路構成用データ、および動作モード制御用データは、論理設計用コンピュータ２００を用いて生成し、不揮発性記憶素子２０３に書き込みを行う。この場合においても、前述した場合と同様に、ディスク装置２０１に保持されている設計データ２０２によりデータ処理を行って、回路設定用データおよび回路構成用データから動作モード制御用データを決定した後、回路設定用データ、回路構成用データ、および動作モード制御用データの各データを書き込む。
【００４２】
すなわち、論理装置全体の動作速度を最速かつ消費電力を最小とするために個々の基本論理セル回路の動作モード制御用の記憶装置に設定すべき動作モードを指定するデータは、論理設計用コンピュータ２００のディスク装置２０１上に生成される。
【００４３】
動作モードを指定するデータを、回路設定用データおよび回路構成用データと共に、この論理設計用コンピュータ２００から再構成可能論理素子１００に直接ダウンロードする、または、ＲＯＭなどの不揮発性記憶素子２０３に書きこんだ上で、その不揮発性記憶素子２０３を再構成可能論理素子１００に接続してデータを転送させることにより、再構成可能論理素子１００の中の動作モードを指定するデータの記憶装置に記憶させることができ、これにより、再構成可能論理素子を動作速度を最速かつ消費電力を最小とする論理装置として動作させることが可能となる。
【００４４】
【発明の効果】
以上に説明したように、本発明によれば、再構成可能論理素子（基本論理セル回路）を用いて、論理回路（論理装置）を構成する際に、高速に動作させなければならない論理ゲートに設定された基本論理セル回路の記憶装置に対しては、動作速度を高めるデータの値を書き込み、そうでない論理ゲートに設定された基本論理セルの記憶装置に対しては消費電力を低減させるデータ値を書き込むことによって、高速動作が可能で、なおかつ、低消費電力でもある論理装置を構成することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る高速低消費電力論理装置の構成を説明する図である。
【図２】基本論理セル回路における動作モード制御用記憶回路の周辺回路の一部を例示する回路である。
【図３】動作モード制御用データの決定処理を行うフローチャートを示す図である。
【図４】所要の論理装置を構成した場合の回路構成によるクリティカルパスおよびクリティカルパスに応じて動作モードを適切に設定された基本論理セル回路を例示する図である。
【図５】再構成可能論理素子を用いて論理装置を構成する回路設計用コンピュータシステム（ＣＡＤシステム）の構成例を示す図である。
【図６】再構成可能論理素子を用いて論理装置を構成する回路設計用コンピュータシステム（ＣＡＤシステム）の他の構成例を示す図である。
【符号の説明】
１０…基本論理セル回路
１１…結線スイッチ回路
１２…回路設定用記憶回路
１３…動作モード制御用記憶回路
１４…回路構成用記憶回路
３０…論理装置
３１…基本論理セル回路（高速動作モード）
３２…基本論理セル回路（低速動作モード）

Claims

論理機能を設定する回路設定データを記憶する回路設定用記憶回路と、回路設定データにより論理機能が設定される複数の基本論理セル回路と、論理装置を構成する回路構成データを記憶する回路構成用記憶回路と、回路構成データに基づいて基本論理セル回路の間を接続する結線スイッチ回路と、前記基本論理セル回路の動作モードを指定する動作モードデータを記憶する動作モードデータ記憶回路と、動作開始時において前記回路設定用記憶回路および回路構成用記憶回路に回路設定データおよび回路構成データをそれぞれ記憶する場合に、前記回路設定データおよび回路構成データに対応して各基本論理セル回路の動作モードを指定するデータを動作モードデータ記憶回路に記憶する記憶制御回路を備える高速低消費電力論理装置において、
前記基本論理セル回路の論理ゲート回路を二重ゲート型電界効果トランジスタを用いて構成し、当該二重ゲート型電界効果トランジスタのゲート端子に動作モードを制御するしきい値電圧を印加する
ことを特徴とする高速低消費電力論理装置。
請求項１に記載の高速低消費電力論理装置において、
前記動作モードは、複数段の動作速度と複数段の電力消費に応じた複数の動作モードのいずれかである
ことを特徴とする高速低消費電力論理装置。
請求項１に記載の高速低消費電力論理装置において、
前記動作モードは、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、または動作速度が中速で中位の電力消費の第３の動作モードのいずれかである
ことを特徴とする高速低消費電力論理装置。
請求項３に記載の高速低消費電力論理装置において、
前記動作モードは、動作モードを指定するデータにより基本論理セル回路を構成する二重ゲート型電界効果トランジスタのしきい値電圧を変更することにより、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、または動作速度が中速で中位の電力消費の第３の動作モードを切り換える
ことを特徴とする高速低消費電力論理装置。
請求項４に記載の高速低消費電力論理装置において、
二重ゲート型電界効果トランジスタのしきい値電圧を制御する信号を供給するデジタルアナログ変換回路を備え、動作モードを指定するデータは、しきい値電圧を指定するデータである
ことを特徴とする高速低消費電力論理装置。
請求項１に記載の高速低消費電力論理装置において、
動作モードデータ記憶回路は、それぞれの基本論理セル回路ごとに設けられることを特徴とする高速低消費電力論理装置。
請求項３または請求項４に記載の高速低消費電力論理装置において、
前記第３の動作モードは、複数段の動作速度と複数段の電力消費に応じた複数の動作モードのいずれかである
ことを特徴とする高速低消費電力論理装置。