KR20020094607A - Ｃｍｏｓ 이미지 센서의 픽셀 어레이 배치 방법 - Google Patents

Abstract

CMOS 이미지 센서의 픽셀 어레이 배치 방법을 개시한다.

본 발명은 적어도 하나 이상의 포토 다이오드(photo diode)와, 리셋 트랜지스터(reset transistor)와, 소스 팔로워(source follower) 회로로 구성된 이미지 센서의 단위 픽셀로 구성된 연속적인 어레이(array)와, 어레이의 일 방향 종단에 위치하여 로 방향의 주소를 배정하는 로 디코더(row decoder)와, 로 디코더에 의해 드라이브되는 각 단위 픽셀들의 셀렉션 트랜지스터(selection transistor)의 게이트에 연결되는 적어도 하나 이상의 제 1 신호 제어용 배선과, 제 1 신호 제어용 배선과 동일 방향으로 각 단위 픽셀들의 리셋 트랜지스터의 게이트 전극에 연결되는 적어도 하나 이상의 제 2 신호 제어용 배선과, 로 디코더와 수직 방향의 픽셀 어레이 종단에 위치한 칼럼 디코더 및 수직 방향에서 각 단위 픽셀들의 전원으로 공급되는 적어도 하나 이상의 구동 전원 전압 배선과, 구동 전원 전압 배선과 동일 방향에 형성된 적어도 하나 이상의 데이터 출력 배선으로 구성된 CMOS 이미지 센서의 픽셀 어레이 방법에 있어서, 제 1 신호 제어용 배선과 제 2 신호 제어용 배선 중 적어도 하나 이상의 배선을 어레이의 동일 축 상에서 적어도 임의의 한 지점에서 분리하는 단계와; 분리된 각각의 배선의 반대 방향에 위치한 로 디코더 측에서 분리된 배선으로 신호를 공급하는 단계로 이루어진다.

따라서, 본 발명은 CMOS 이미지 센서의 빠른 제어 동작이 가능하며, 데이터 라인 길이의 감소로 인한 전력 소모 감소, 노이즈 발생 빈도 감소의 효과를 동시에얻을 수 있다.

Description

ＣＭＯＳ 이미지 센서의 픽셀 어레이 배치 방법{METHOD FOR ARRANGING A PIXEL ARRAY IN A CMOS IMAGE SENSOR}

본 발명은 CMOS 이미지 센서의 픽셀 어레이 배치 기술에 관한 것으로서, 특히, 고집적도와 고속화를 구현한 CMOS 이미지 센서의 픽셀 어레이(array) 배치 방법에 관한 것이다.

CMOS 이미지 센서라 함은 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적 신호로 변환시키는 소자로서, 화소수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례로 출력을 검출하는 스위칭 방식을 채용하고 있다. 현재 이미지 센서로 널리 사용되고 있는 CCD(Charge Coupled Device) 이미지 센서에 비하여 CMOS 이미지 센서는, 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호 처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 줄일 수 있는 장점을 지니고 있다.

도 1은 이러한 CMOS 이미지 센서 중 일반적인 3-T 구조의 CMOS 이미지 센서에서의 단위 픽셀 회로도이다.

도 1에 도시한 바와 같이, CMOS 이미지 센서의 단위 픽셀은, 1개의 PD(Photo Diode)와 4개의 NMOS 트랜지스터로 구성되어 있다. 4개의 NMOS 트랜지스터는 PD의 전위를 리셋하는 Rx(Reset Transistor), PD의 전극 전압 변화에 따라 Dx, Sel, DC 게이트로 구성된 소스 팔로워(source follower) 회로의 전류를 변화시켜 단위 픽셀의 출력 전압을 바꾸어주는 Dx(Driver Transistor), 픽셀 어레이중 로(row) 번지를 선택해주는 트랜지스터인 Sel(selection), 및 트랜지스터의 게이터 전위를 항상 일정한 전압으로 인가하여 일정 전류만을 흐르도록 해주는 부하 트랜지스터인 DC 게이트로 구성된다.

여기서, Vcc는 구동 전원 전압, Vss는 그라운드 전압을 나타내며, output은 단위 픽셀의 출력단을 나타낸다.

즉, 도 1에 도시한 바와 같이, CMOS 이미지 센서의 단위 픽셀은 PD와 이를 리셋시켜주는 트랜지스터와 3개의 소오스 팔로워 회로로 구성되는데, Rx에 의해 Vcc 전원으로 PD를 리셋시키고, 리셋된 PD에 빛을 조사하면 PD의 접합 영역에서 전자와 홀이 형성되어 홀은 실리콘 기판으로 확산해 하고 전자들이 접합 영역에 축적되며, 이 축적된 전하가 소오스 팔로워 회로의 Dx 트랜지스터 게이트 전극에 인가되어 Dx 트랜지스터가 온되고 셀렉션 트랜지스터(Sel)가 선택되면 PD 전극의 전압 변화에 따라 단위 픽셀의 출력 전압이 발생되어 픽셀의 정보를 아날로그적으로 출력시키게 된다.

도 2는 이러한 CMOS 이미지 센서의 단위 픽셀 배열 방법을 설명하기 위한 도면이다.

도 2에 도시한 바와 같이, 픽셀 어레이를 중심으로 로 어드레스(row address)를 지정할 로 디코더(row decoder)와 이를 이용한 픽셀의 셀렉션 트랜지스터(selection transistor)의 게이트 신호 제어용 드라이버와 픽셀의 리셋 트랜지스터의 게이트 전극 신호 제어용 드라이버가 어레이의 한쪽 방향에 배치되고, 이와는 직각의 위치에 픽셀의 데이터 출력이 연결되고 픽셀들의 칼럼 어드레스를 지정할 칼럼 디코더 및 출력 데이터를 증폭할 센싱 회로가 배치된다.

이러한 배치 방법은 리셋과 셀렉션 및 출력 신호 관련 집적도가 증가할수록 저항과 캐패시턴스가 증가하기 때문에 점차적으로 시정수가 증가하여 고 집적화 및 고속화에 대한 구현이 기술적으로 어려워지게 된다.

즉, 도 2에 도시한 바와 같이, 통상의 CMOS 이미지 센서의 픽셀 어레이는 집적도가 낮을 경우 하나의 블록으로 구성된 연속적인 단위 픽셀들의 배열로 이루어지는데, 집적도가 증가함에 따라 단위 픽셀들의 배열 길이가 증가하게 되어 기생 저항과 기생 캐패시턴스가 증가하여 자연적으로 컨트롤 신호들의 시간 지연이 길어지게 된다.

한편, 센서 제품의 고 집적화에 따라 광 촬상 소자의 특성에 의한 제약으로 단위 픽셀들이 X-Y 양 방향으로 규칙적으로 배열되어야 하는 문제 때문에 기존 메모리 소자에서 사용하던 셀 어레이 배치 방법과는 다른 배치 방법이 요구되고 있다.

즉, 기존 메모리 소자의 경우는 단위 셀의 물리적 위치와 전기적인 위치가 서로 상이해도 무방하며, 셀 어레이간을 서로 일정 간격으로 이격되게 배치할 수 있으나, 이미지 센서의 경우는 광 이미지 특성 때문에 단위 픽셀의 물리적 위치와 전기적 위치가 반드시 물리적 위치로 통일되어야 하며, 또한 픽셀 어레이 사이도 연속적으로 이어져야 하므로 고 집적화에 많은 제한을 받게 된다. 즉, CMOS 이미지 센서의 경우 픽셀 어레이시 각각의 픽셀 위치에 대해서 연속적으로 배열되어야 하는데, 배열이 중간에 불연속적으로 되어 있는 경우는 화상이 그 위치에서 그대로 불연속적으로 나타난다.

따라서, 기존의 일반적인 메모리 제품과는 달리 픽셀 배열을 공간적으로 분리하여 배치할 수가 없으므로 고집적화에 많은 제약이 따르는 바, 기존 기술의 단위 픽셀 배열 방법에서 컨트롤 신호들의 저항*커패시턴스의 시정수를 그대로 유지하면서도 집적도를 증가시키고 보다 고속화할 수 있는 픽셀 배열의 배치 방안이 요망되어 왔다.

따라서, 본 발명은 상술한 요망에 의해 안출한 것으로, 디코더와 센싱 회로를 좌우 대칭으로 배치하고 픽셀들의 어레이를 각 뱅크별로 분리함으로써, 컨트롤 신호들의 저항*캐패시턴스의 시정수를 그대로 유지하면서도 화상에 대한 불연속을 제거하고 고집적도, 고속화를 구현하도록 한 CMOS 이미지 센서의 픽셀 어레이 배치 방법을 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위하여 본 발명은, 적어도 하나 이상의 포토 다이오드와, 리셋 트랜지스터와, 소스 팔로워 회로로 구성된 이미지 센서의 단위 픽셀로 구성된 연속적인 어레이와, 어레이의 일 방향 종단에 위치하여 로 방향의 주소를 배정하는 로 디코더와, 로 디코더에 의해 드라이브되는 각 단위 픽셀들의 셀렉션 트랜지스터의 게이트에 연결되는 적어도 하나 이상의 제 1 신호 제어용 배선과, 제 1 신호 제어용 배선과 동일 방향으로 각 단위 픽셀들의 리셋 트랜지스터의 게이트 전극에 연결되는 적어도 하나 이상의 제 2 신호 제어용 배선과, 로 디코더와 수직 방향의 픽셀 어레이 종단에 위치한 칼럼 디코더 및 수직 방향에서 각 단위 픽셀들의 전원으로 공급되는 적어도 하나 이상의 구동 전원 전압 배선과, 구동 전원 전압배선과 동일 방향에 형성된 적어도 하나 이상의 데이터 출력 배선으로 구성된 CMOS 이미지 센서의 픽셀 어레이 방법에 있어서, 제 1 신호 제어용 배선과 제 2 신호 제어용 배선 중 적어도 하나 이상의 배선을 어레이의 동일 축 상에서 적어도 임의의 한 지점에서 분리하는 단계와; 분리된 각각의 배선의 반대 방향에 위치한 로 디코더 측에서 분리된 배선으로 신호를 공급하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 센서의 픽셀 어레이 배치 방법을 제공한다.

도 1은 일반적인 3-T 구조의 CMOS 이미지 센서의 단위 픽셀 회로도,

도 2는 종래의 CMOS 이미지 센서의 픽셀 어레이 배치도,

도 3은 본 발명의 일 실시예에 따른 CMOS 이미지 센서의 픽셀 어레이 배치도,

도 4는 도 3의 뱅크 중간 위치에서의 셀렉션 및 리셋 라인의 불연속 배치도,

도 5는 본 발명의 다른 실시예에 따른 CMOS 이미지 센서의 픽셀 어레이 배치도,

도 6은 도 5의 뱅크 중간 위치에서의 셀렉션 및 리셋 라인의 불연속 배치도.

<도면의 주요 부분에 대한 부호의 설명>

PD : 포토다이오드

Rx : 레셋 트랜지스터

Dx : 드라이버 트랜지스터

Sel : 셀렉션 트랜지스터

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

도 3은 본 발명의 일 실시예에 따른 2뱅크(bank) CMOS 이미지 센서의 픽셀 어레이 배치를 설명하기 위한 도면이다.

설명에 앞서, 도 3은 상술한 도 1의 3-T 구조의 단위 픽셀을 적용한 바, 중복되는 도면 설명은 생략하기로 한다.

도 3에 도시한 바와 같이, 본 발명에 따른 CMOS 이미지 센서의 픽셀 어레이 배치 방법은 각각의 픽셀 제어용 신호들에 대한 기존 기술과 동일한 시정수를 유지하면서 집적도를 2배로 증가시킬 수 있도록 픽셀 배열을 2개의 뱅크 단위로 구분하여 각각 로 디코더 및 칼럼 디코더, 센싱 회로를 분리하였다. 즉, 2개의 블록 단위 중간 위치에서 제어용 신호를 상호 분리시켜 제어용 신호의 시정수를 그대로 유지하면서 하나의 로 디코더 어드레스에 대해 두 칼럼의 데이터를 출력시켜 센싱하도록 함으로써, 결과적으로 두 배의 집적화와 두 배의 고속화를 구현하도록 한 것이다.

도 4는 도 3의 2개의 픽셀 어레이 뱅크에서 로 디코더 방향에 대한 두 개의 제어 신호(reset과 selection)에 대한 뱅크 경계 영역에서의 불연속 결과를 나타낸 도면으로서, 설명의 편의상 픽셀들의 수는 한 뱅크당 로와 칼럼으로 각각 n개와 m개로 구성되며, 두 뱅크에 대한 총 로와 칼럼의 개수는 n, 2m으로 구성된다. 즉, 하나의 로 어드레스에 대해서 각 뱅크별로 두 개의 출력이 발생되므로 2배의 집적도와 2배의 고속화가 이루어진다.

본 도면에서는 로 방향에 대한 중간 위치에서 원으로 표시된 영역의 그림을 확대하여 두 개의 제어 신호에 대한 경계 영역에서의 불연속을 도시하였는데, 이와 같은 픽셀 어레이의 신호에 대한 물리적인 불연속은 화상에서 불연속으로 나타나지 않으며, 두 제어 신호에 대한 시정수의 시간을 동일하게 유지하면서 집적도를 두 배로 증가시키며, 데이터의 출력도 두 배로 증가시킬 수 있다.

도 5는 본 발명의 또 다른 실시예로서, 본 도면은 4개의 로 디코더와 4개의 칼럼 디코더 및 센싱 회로를 배치하여 각 뱅크의 중간 위치에서 제어 신호와 Vcc 및 데이터 출력 신호의 길이를 상호 분리시켜 제어 신호의 시정수를 기존 기술과 동일하게 유지하면서 하나의 동일한 로 어드레스로 4개의 데이터를 출력할 수 있도록 하는 픽셀의 배치 방법이다.

이러한 배치 방법에 의해 4배의 집적도와 4배의 고속화를 구현할 수 있다.

도 6은 도 5의 실시예에 대해서 픽셀 어레이의 뱅크 단위 중간 위치에서 픽셀 제어 신호들과 Vcc 및 데이터 출력 신호에 대하여 각각 물리적으로 불연속적인배치에 대한 예를 도시한 것이다.

도 6에 도시한 바와 같이, 원형으로 표시된 영역의 각 뱅크 경계 영역에서의 로 방향에서 연결되는 두 개의 리셋, 셀렉션 신호에 대한 불연속과 칼럼 방향의 Vcc 및 데이터 출력 라인의 불연속을 확대하여 표시하였다. 이러한 경우, 신호 지연에 대한 영향이 없으므로, Vcc에 대한 라인을 굳이 불연속으로 배치할 필요는 없으나 파워 노이즈를 줄이는 측면에서는 분리하는 편이 장점이 될 수 있다.

이하, 도 5를 참조하여 본 발명에 따른 CMOS 이미지 센서의 픽셀 어레이 배치 방법을 보다 구체적으로 설명한다.

도 5에서는 뱅크0, 1, 2, 3 즉, 네 개의 뱅크에서 종래의 뱅크0, 즉, 하나의 뱅크만이 동작하는 경우와 동일하게 로 디코더에서 출력되는 제어 신호와 칼럼 디코더 및 센싱 회로가 동작하는 바, 동일한 동작 속도를 유지하면서 네 배의 밀도(density)롤 갖는 이미지 센서의 동작이 가능하다. 동일한 집적도를 갖는 종래의 회로를 본 발명의 방식으로 배치하는 경우에 있어서는 로 디코더에서 출력되는 제어 신호가 종래의 방식에 비하여 반으로 줄어드는 효과로 인하여 보다 빠른 제어 동작이 가능하며, 동시에 데이터 라인의 길이가 반으로 줄어드는 효과로 인하여 전력 소모를 줄일 수 있고 동시에 빠른 동작이 가능하다.

한편, 이들 동작은 주변 회로와의 관계에서 빠른 데이터 센싱 동작이 요구되지 않는 경우에 있어서는, 모든 뱅크를 동시에 동작시키는 것이 아니라 뱅크0과 뱅크1을 동시에 동작시키고 뱅크2와 뱅크 3을 대기 상태에 둘 수 있는데, 이러한 경우는 센싱 동작에 관여하는 데이터 라인의 길이가 줄어드는 효과로 인하여 동작 속도가 빨라지면서 동시에 전력 소모 및 노이즈 발생 빈도를 줄일 수 있다.

또한, 디코딩이 이루어지고 로가 선택되는 순서에 있어서는, 셀 어레이의 한쪽에서 시작하여 순차적으로 증가하는 방향으로 동작이 이루어지는 종래의 방식에 비하여, 본 실시예에서는 중간 부분에서 시작하여 바깥쪽으로 선택되도록 구현될 수 있다.

도 5에 도시된 화살표는 어드레스의 증가 방향을 나타내는데, 이들은 동시에 단위 픽셀의 선택 순서와 관련된 것으로 뱅크0, 1의 경우는 전체 픽셀 어레이의 중간 부분에서 시작하여 윗 부분으로 단위 픽셀들이 순차적으로 선택, 동작되는 것을 나타내고, 뱅크2, 3의 경우는 전체 픽셀 어레이의 중간 부분에서 시작하여 아래 부분으로 단위 픽셀들이 순차적으로 선택, 동작되는 것을 나타낸다. 이들 동작은 동시에 4개의 뱅크가 동작하는 경우에는 각각의 단위 픽셀들이 중간 부분에서 위 또는 아래로 동작하는 것이 바람직하고, 뱅크0, 1이 동작하고 뱅크2, 3이 대기 상태이거나, 뱅크2, 3이 동작하고 뱅크0, 1이 대기 상태에 있는 경우에는 이들이 교대로 동작하는 것이 바람직하다. 이들이 교대로 동작하는 경우에 있어서는 인접 단위 픽셀간의 액세스 시간이 증가하는 효과로 인하여 노이즈 발생을 줄일 수 있다.

이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형, 예를 들어, 로 디코더 또는 칼럼 디코더 및 센싱 관련 회로를 셀 어레이의 양 대칭면에 위치시키는 것이 아니라, 픽셀 어레이의 한쪽 면에 위치시키고 로 디코더 또는 칼럼 디코더 및 센싱 관련 회로와 인접하지 않은 곳에 위치한 픽셀어레이를 액세스하기 위하여 또 다른 전송 라인을 사용하여 픽업하는 방식도 가능하다. 논리 소자의 공정에서는 일반적으로 많은 수의 전송 라인, 예를 들면 2 내지 5개의 메탈 라인을 사용하는 것이 일반적인데, 복수개의 단위 픽셀과 연결된 두 개 이상의 1차 전송 라인에, 또 다른 2차 전송 라인을 추가하여 이들 1차 전송 라인들과 2차 전송 라인이 연결되는 경우 본 발명에서 의도하는 바의 많은 부분을 얻을 수 있을 것이다. 도 5를 참조하면, 뱅크0, 1에 대하여, 이들을 액세스하기 위한 디코딩 장치는 뱅크0에 인접한 로 디코더로써(즉, 뱅크1에 인접한 로 디코더가 없는 경우임), 뱅크0의 픽셀 어레이 위로는 제 1 전송 라인과 제 2 전송 라인이 위치하고, 뱅크1에는 제 1 전송 라인이 위치하여 뱅크1의 액세스 동작에서 뱅크0에 인접한 로 디코더의 신호가 뱅크0의 픽셀 어레이 위에 있는 제 1 전송 라인을 통하여 뱅크 2로 전달되도록 하는 것이다.

이상과 같이, 본 발명은 CMOS 이미지 센서의 빠른 제어 동작이 가능하며, 데이터 라인 길이의 감소로 인한 전력 소모 감소, 노이즈 발생 빈도 감소의 효과를 동시에 얻을 수 있다.

Claims (8)

1. 적어도 하나 이상의 포토 다이오드와, 리셋 트랜지스터와, 소스 팔로워(source follower) 회로로 구성된 이미지 센서의 단위 픽셀로 구성된 연속적인 어레이와, 상기 어레이의 일 방향 종단에 위치하여 로(row) 방향의 주소를 배정하는 로 디코더와, 상기 로 디코더에 의해 드라이브되는 각 단위 픽셀들의 셀렉션 트랜지스터(selection transistor)의 게이트에 연결되는 적어도 하나 이상의 제 1 신호 제어용 배선과, 상기 제 1 신호 제어용 배선과 동일 방향으로 각 단위 픽셀들의 리셋 트랜지스터의 게이트 전극에 연결되는 적어도 하나 이상의 제 2 신호 제어용 배선과, 상기 로 디코더와 수직 방향의 픽셀 어레이 종단에 위치한 칼럼 디코더 및 상기 수직 방향에서 각 단위 픽셀들의 전원으로 공급되는 적어도 하나 이상의 구동 전원 전압 배선과, 상기 구동 전원 전압 배선과 동일 방향에 형성된 적어도 하나 이상의 데이터 출력 배선으로 구성된 CMOS 이미지 센서의 픽셀 어레이 방법에 있어서,

   상기 제 1 신호 제어용 배선과 상기 제 2 신호 제어용 배선 중 적어도 하나 이상의 배선을 상기 어레이의 동일 축 상에서 적어도 임의의 한 지점에서 분리하는 단계와;

   상기 분리된 각각의 배선의 반대 방향에 위치한 로 디코더 측에서 상기 분리된 배선으로 신호를 공급하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 센서의 픽셀 어레이 배치 방법.
2. 제 1 항에 있어서,

   상기 방법은,

   상기 구동 전원 전압 배선들과 상기 데이터 출력 배선들 중 적어도 하나 이상의 배선을 상기 어레이의 적어도 임의의 한 지점에서 분리하는 단계와;

   상기 분리된 각각의 배선의 반대 방향에 위치한 칼럼 디코더 측에서 상기 분리된 배선으로 신호를 공급하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서의 픽셀 어레이 배치 방법.
3. 제 1 항에 있어서,

   상기 제 1 신호 제어용 배선, 상기 제 2 신호 제어용 배선 및 상기 데이터 출력 배선 중 적어도 하나 이상이 금속 배선으로 픽업(pick-up)되어 픽업된 배선과 동일 방향으로 연결되는 것을 특징으로 하는 CMOS 이미지 센서의 픽셀 어레이 배치 방법.
4. 제 3 항에 있어서,

   상기 제 1, 제 2 신호 제어용 배선 및 상기 데이터 출력 배선 중 적어도 하나 이상이, 전기적으로 연결되어 동일한 픽셀 제어 수단 또는 데이터 감지 수단과 연결되는 복수개의 제 1, 제 2 전송 라인으로 구성되며, 상기 제 1 전송 라인에는 복수개의 CMOS 이미지 센서 픽셀 유닛이 연결되는 것을 특징으로 하는 CMOS 이미지센서의 픽셀 어레이 배치 방법.
5. 제 1 항에 있어서,

   상기 단위 픽셀은 정방형의 형상이며, 상기 픽셀 어레이는 상기 제 1, 2 신호 제어용 배선 및 상기 데이터 출력 배선 중 적어도 하나의 분리된 면을 중심으로 구분되어 복수개의 단위 픽셀로 구성되며, 동일 실리콘 상에 구성된 CMOS 이미지 센서의 픽셀 어레이는 정방형 형상인 것을 특징으로 하는 CMOS 이미지 센서의 픽셀 어레이 배치 방법.
6. 제 5 항에 있어서,

   상기 픽셀 어레이의 단변 대 장변의 비율은 1:1 또는 1:2인 것을 특징으로 하는 CMOS 이미지 센서의 픽셀 어레이 배치 방법.
7. 제 2 항에 있어서,

   상기 데이터 출력 배선은 동일 축 상에서 적어도 임의의 한 지점에서 분리되어 있으며, 두 개 이상의 포토 다이오드와 연결된 로 선택 신호가 동일한 시간에 선택되는 것을 특징으로 하는 CMOS 이미지 센서의 픽셀 어레이 배치 방법.
8. 제 2 항에 있어서,

   상기 데이터 출력 배선은 동일 축 상에서 적어도 임의의 한 지점에서 분리되어 있으며, 상기 데이터 출력 배선을 중심으로 분리된 제 1, 제 2 픽셀 어레이에서, 상기 제 1 픽셀 어레이에서 로 선택 신호가 발생하는 경우, 상기 제 2 픽셀 어레이의 데이터 출력 배선들은 대기 상태를 유지하는 것을 특징으로 하는 CMOS 이미지 센서의 픽셀 어레이 배치 방법.