JP2008054246A - 光電変換装置及び撮像装置 - Google Patents

Abstract

【課題】画像の高品質化又は読出スピードの向上に寄与する新規の電源ライン構造を有する光電変換装置を提供する。
【解決手段】光電変換装置１００は、画素配列部１０１と、信号処理部１０２と、共通読出回路１０５と、共通信号線１０６とを備える。信号処理部１０２には、第１電源ライン１０９が配置され、共通信号線１０６から見て第１電源ライン１０９の反対側には、第２電源ライン１１０が配置されている。共通信号線１０６は、信号処理部１０２から提供される信号を共通読出回路１０５に伝送するように信号処理部１０２に沿って配置された部分を有する。第１電源ライン１０９と第２電源ライン１１０とは、共通信号線１０６における信号処理部１０２に沿って配置された部分を横切るように配置されたクロス接続ライン１０８によって接続されている。
【選択図】図１

Description

本発明は、光電変換装置及び撮像装置に関する。

特許文献１には、画素が２次元状に配されたイメージセンサ（固体撮像装置）が記載されている。図１０にブロック図を示す。複数の画素に共通にアンプ／ノイズ処理回路（信号処理部）１４が配されている。また、図１１に特許文献１に記載されている信号処理部の具体的な回路構成を示す。

一般的に、信号処理部から水平走査回路によって列を選択（走査）しながら共通信号線に信号を読み出すためのブロックは、信号処理部、共通信号線、水平走査回路の順に配置される。このような配置によれば、画素から読み出された信号は、水平走査回路を経由ことなく、短い経路で読み出される。
特開２００３−２２９５５７号公報

特許文献１に記載されている構成においては、信号処理部、例えば、図１１におけるアンプ１４ｄ、１４ｅなどに電力を供給する必要がある。本発明者らの検討により、電力を供給するための電源ラインの配置においては、次のような問題点がある。

第１に、信号処理部のための電源ラインの抵抗が大きくなってしまい、水平方向のシェーディングや有効画素の光信号に応じてＯＢ（オプティカルブラック＝黒基準画素）の出力が変動するという問題がある。例えば、信号処理部を動作させるために、１列当り１０μＡの電流が流れるとする。１０００万画素級の固体撮像装置では、約４０００列の信号処理回路が必要となる。信号処理回路を上下に分配したとしても、片側の信号処理回路は２０００列となり、合計で２０ｍＡもの電流が流れることになる。この電流による電圧降下により、電源の電圧が水平方向の位置により数百ｍＶもずれてしまう。この結果、水平方向のシェーディングが発生してしまう。

第２に、消費電流を抑制するために信号処理回路の未使用時に信号処理回路をＯＦＦさせる場合に生じる問題がある。この場合、信号処理回路をＯＦＦ状態からＯＮ状態に切り替えた際に、回路が安定するまでに電源ラインの抵抗と信号処理回路がもつ基板容量及び電源容量との積に比例するような時間が必要になる。

第３に、各行の出力に応じて容量の充放電や信号処理回路に流れる電流が変動する。この変動が安定するまでに前述のような時間を有し、高速な読み出しができないという問題がある。具体的には、信号処理回路の出力に応じ、信号処理回路で使用されるＭＯＳトランジスタのチャネル長変調により、ＤＣ的にも信号処理回路で消費される電流が、たとえば１％程度変化を受ける。信号処理回路に流れる電流が２０ｍＡとすると、その１％は０．２ｍＡにあたる。これが１０Ωの抵抗で電圧変換されると２ｍＶになる。即ち、出力に応じて黒の基準が２ｍＶも変動することになり、これも大きな問題となる。このような不具合により、出力画像は、あたかもＣＣＤで発生するスミアのような画像となる。但し、その原理上、ＣＣＤは縦方向のスミアとなるが、増幅型固体撮像装置においては、横方向のスミアとなる。

単純に配線の抵抗を低くするために、電源用の配線層を新たに設けることが考えられる。具体的には、水平走査回路を第１メタル層と第２メタル層で配線し、電源配線専用に第３メタル層を利用する方法がある。しかしながら、この場合、水平走査回路上は第３メタル層を配置できるが、共通信号線の上を覆ってしまうと、共通信号線の寄生容量が２倍程度に増加し、読出スピードの低下や読出ゲインの半減などの大きな性能劣化が生じうる。

本発明は、上記の課題認識を契機としてなされたものであり、例えば、画像の高品質化又は読出スピードの向上に寄与する新規の電源ライン構造を有する光電変換装置を提供することを目的とする。

本発明の１つの側面は、光電変換装置に関する。前記光電変換装置は、複数列が構成されるように複数の画素が配列された画素配列部と、前記画素配列部から提供される複数列の信号を処理する信号処理部と、共通読出回路と、前記信号処理部から提供される複数列の信号を前記共通読出回路に伝送するように前記信号処理部に沿って配置された部分を有する共通信号線と、前記信号処理部に配置された第１電源ラインと、前記共通信号線から見て前記第１電源ラインの反対側に配置された第２電源ラインと、前記共通信号線における前記信号処理部に沿って配置された部分を横切るように配置され、前記第１電源ラインと前記第２電源ラインとを接続するクロス接続ラインとを備える。

本発明によれば、例えば、画像の高品質化又は読出スピードの向上に寄与する新規の電源ライン構造を有する光電変換装置を提供することができる。

以下、添付図面を参照しながら本発明の好適な実施形態を説明する。

図１は、本発明の好適な実施形態の光電変換装置（固体撮像装置）の構成を概略的に示す図である。画素配列部１００１は、少なくとも複数列が構成されるように、典型的には、複数行×複数列が構成されるように、複数の画素が配列された領域である。図１２は、１つの画素ＰＸＬの構成例を示すである。フォトダイオードＰＤで光電変換された電荷は転送スイッチＱ３を介してフローティングディフュージョンＦＤに転送され、増幅トランジスタＱ１によって垂直信号線ＳＶに出力される。読出対象行の選択は、垂直走査回路１０４により制御される行選択スイッチＱ４によってなされる。

垂直信号線ＳＶを通して信号処理部１０２ａ、１０２ｂに読み出された信号は、水平走査回路１０３ａ、１０３ｂにより順次に共通信号線１０６ａ、１０６ｂを経由し、共通読出回路１０５ａ、１０５ｂに提供される。共通読出回路１０５ａ、１０５ｂで増幅された信号は、出力線１０７ａ、１０７ｂに出力される。

図１５は、信号処理部１０２（１０２ａ、１０２ｂ）を構成する１列分の信号処理回路１５０の構成例を示す図である。各列の信号処理回路１５０は、例えば、アンプブロック１５０Ａとラインメモリブロック１５０Ｂを含みうるが、アンプブロックのみ、ラインメモリブロックのみでもよい。水平方向に配列された複数の信号処理回路１５０は、水平走査回路１０３（１０３ａ、１０３ｂ）により順次に共通信号線１０６（１０６ａ、１０６ｂ）に接続されて、ノイズレベル、光信号レベルを共通読出回路１０５（１０５ａ、１０５ｂ）に提供する。ここで、共通信号線１０６（１０６ａ、１０６ｂ）は、ノイズレベルを伝送するＮ信号線１０６Ｎと、光信号レベルを伝送するＳ信号線１０６Ｓとを含む。共通信号線１０６（１０６ａ、１０６ｂ）は、信号処理部１０２（１０２ａ、１０２ｂ）に沿って配置された部分を有する。

信号処理部１０２（１０２ａ、１０２ｂ）は、共通信号線１０６（１０６ａ、１０６ｂ）と画素配列部１０１との間に配置されうる。水平走査回路１０３（１０３ａ、１０３ｂ）は、共通信号線１０６（１０６ａ、１０６ｂ）から見て信号処理部１０２（１０２ａ、１０２ｂ）と反対側に配置されうる。すなわち、信号処理部１０２（１０２ａ、１０２ｂ）と水平走査回路１０３（１０３ａ、１０３ｂ）との間に共通信号線１０６（１０６ａ、１０６ｂが配置されている。

信号処理部１０２（１０２ａ、１０２ｂ）には、行方向（行に沿った方向、又は、水平方向）に第１電源ライン１０９（１０９ａ、１０９ｂ）が配置されている。共通信号線１０６（１０６ａ、１０６ｂ）から見て信号処理回路１０２（１０２ａ、１０２ｂ）と反対側には、行方向に第２電源ライン１１０（１１０ａ、１１０ｂ）が配置されている。第１電源ライン１０９と第２電源ライン１１０とは、共通信号線１０６（１０６ａ、１０６ｂ）における信号処理部１０２（１０２ａ、１０２ｂ）に沿った部分を横切るクロス接続ライン１０８（１０８ａ、１０８ｂ）で接続されている。第１電源ライン１０９と第２電源ラインとは、更に、信号処理部１０２（１０２ａ、１０２ｂ）の外側を通る迂回接続ライン１１２（１１２ａ、１１２ｂ）で接続されてもよい。第２電源ライン１１０（１１０ａ、１１０ｂ）は、例えば、中央部付近で電源パッド１１１（１１１ａ、１１１ｂ）に接続される。ここでは、第１電源ライン１０９（１０９ａ、１０９ｂ）の抵抗値をＲ１、第２電源ライン１１０（１１０ａ、１１０ｂ）の抵抗値をＲ２とする。

なお、本明細書において、”電源ライン”という用語には、プラス側の電源ライン、マイナス側の電源ライン（グランドライン）の双方が含まれうる。

比較として例示する図１７の電源ラインの配置によれば、光電変換装置のサイズが大きくなればなれるほど、電源ラインの抵抗が大きくなる。例えば、Advanced Photo Systemにおける画面サイズと同様のチップサイズは、長手方向で２４ｍｍ程度にもなる。仮に電源ライン長が２４ｍｍである場合、電源ライン幅を５０μｍとすると、電源ラインの両端間の抵抗値は２０〜３０Ωと大きな値となる。

一般的に、水平走査回路の外側は配置的には余裕があり、配線抵抗を低くすることができ、信号処理部内は電源配線幅が確保しにくいため、抵抗値は大きくなる。即ち、一般には、Ｒ１＞Ｒ２の関係となる。

図２は、第１、第２電源ラインにおける電圧降下を説明するための図である。信号処理部１０２（１０２ａ、１０２ｂ）には、行方向に複数の信号処理回路１５０が並べて配置されている。電流ｉ_０は、１列の信号処理回路１５０に流れる電流である。端からｋ番目の列における電圧降下Ｖは、次式で表現することができる。なお、Ｎは、光電変換装置１００の列数である。

Ｖ＝Ｒ２×Ｎ／２＋ｒ２×ｉ_０×｛Ｎ／２＋（Ｎ／２−１）＋（Ｎ／２−２）＋（Ｎ／２−３）・・・＋（Ｎ／２−ｋ）｝
ここで、図１７に例示する構成（第１電源ラインと第２電源ラインとが両端のそれぞれで接続されている場合）では、各列の電流は小さくとも、全ての列の半数の列の電流が信号処理部の端に集中することに留意すべきである。特に、黒の基準となるＯＢの信号処理部（周辺部）に中央部の信号処理回路の電流変動の総和が集中する。

本発明の好適な実施形態では、第１電源ライン１０９と第２電源ライン１１０とが、共通信号線１０６（１０６ａ、１０６ｂ）における信号処理部１０２に沿った部分を横切るクロス接続ライン１０８（１０８ａ、１０８ｂ）で接続されている。これにより、図１７に例示するような構成における電流集中の問題が解決される。図３は、本発明の好適な実施形態におけるクロス接続ライン付き電源ラインの構成を示す図である。

クロス接続ライン１０８は、例えば、複数列おきに配置されうる。各クロス接続ライン１０８は、例えば、数μｍ幅のメタルラインで十分である。このようなクロス接続ラインにより、図１７に示す例では直列接続されていた電源ラインを並列接続にすることで電源ラインの抵抗を下げることができる。更には、一般的な傾向として電源ライン抵抗が高い信号処理部の第１電源ラインをより電源ライン配線抵抗が低い第２電源ラインと並列に接続することでより大きな効果を得ることができる。

複数のクロス接続ライン１０８は、行方向に規則的に並べて配列されることが好ましい。このような配置は、基本ユニットを繰り返し配列して構成されうる回路構成とよく一致し、回路構成の設計に与える影響を小さくする。複数のクロス接続ライン１０８が分散して配置されるので、ＯＢ部に電流が集中することもない。更に、電源ラインの抵抗の低減に伴ってシェーディングも抑制されることはもちろんのこと、仮にシェーディングが残ったとしても、緩やか形状となり画像的には目立ちにくい特徴もある。

ここで、第１電源ラインと第２電源ラインとの間にクロス接続ライン１０８を配置することの効果を見積もる。例えば、３μｍのメタル配線を１００列おきに配置することを想定する。

まず、配置スペースの影響を考えると、３μｍのメタル配線を１００画素おきに配置する程度であれば、十分配置できるレベルである。つまり、１画素当り０．０３ｕｍ程度のピッチを詰めれば配置できる。次に、抵抗値について考えると、１つのクロス接続ラインの抵抗は約１０Ω程度である。約４０００列の画素を想定すれば、このような配線が４０本配置されるため、その抵抗値は実質的に数Ω程度までに軽減される。

クロス接続ラインは、共通信号線とは異なる配線層で共通信号線を横切り、そのために共通信号線の寄生容量が増加する。しかしながら、その増加分は小さく、例えば１％程度の増加である。

このような構成を達成するためには、幾つかの方法がある。例えば、水平走査回路１０３や信号処理部１０２を第１及び第２のメタル層で配線することを前提として、クロス接続ライン１０８を第１及び第２のメタル層の少なくとも一方を用いて形成する方法である。場合によっては、多結晶シリコン層やシリコン層中の高濃度不純物領域を部分的に利用してもよい。或いは、図４に例示するように、第３のメタル層を水平走査回路１０３や信号処理部１０２に追加し、第３のメタル層でクロス接続ライン１０８を構成してもよい。第３のメタル層を用いる場合、第２電源ライン１１０は、水平走査回路１０３上の略全面に配置することが容易になる。この場合、より低い抵抗の第２電源ラインを形成することができる。

図５は、クロス接続ラインによる第１電源ライン１０９と第２電源ライン１１０との接続方法を例示する配置図である。図５の配置例では、信号処理部１０２や水平走査回路１０３は、その性質から基本単位を繰り返して配置して構成されている。この繰り返し周期に併せてクロス接続ライン１０８を配置することが効率的であり、このような配置はパタンノイズを生じさせにくい配置である。

クロス接続ライン１０８による第１電源ライン１０９と第２電源ライン１１０との接続方法は、クロス接続ラインが共通信号線１０６の一部分を横切るだけなので、寄生容量の増加を抑えることができる。

クロス接続ライン１０８は、基本単位と同じ周期で配置してもよいし、基本単位の数個おきに配置してもよい。或いは、クロス接続ライン１０８は、シェーディング形状によっては、一定周期ではなく、例えば等比級数など他の規則にしたがって配置されてもよい。

［第１実施例］
図１に示すように、クロス接続ライン１０８を１組の第１電源ライン１０９ａ（１０９ｂ）及び第２電源ライン１１０ａ（１１０ｂ）に対して２箇所に配置した。配置場所は、第１電源ライン１０９ａ（１０９ｂ）、第２電源ライン１１０ａ（１１０ｂ）の長さを３等分する位置とした。図４に例示するように、第３のメタル層を用いて水平走査回路１０３の領域内にも第２電源ラインを配置し、クロス接続ライン１０８を第３のメタル層で形成した。クロス接続ライン１０８の幅を２０μｍとした。１つのクロス接続ラインの抵抗は約１Ω程度であるので、電源ラインの全体の抵抗値は１／５以下となった。また、ＯＢの変動については、変位電流の経路がＯＢを殆ど通過しなくなったため、１／１０程度に減少した。図６には、第１実施例の光電変換装置におけるシェーディングが示されている。

［第２実施例］
図５、図７、図１３は、第２実施例の光電変換装置の概略構成を示す図である。信号処理部１０２は、行方向に複数の信号処理回路１５０を配列して構成される。この実施例では、信号処理回路１５０が８個単位でブロック化されている。

各信号処理回路１５０は、図１３に例示するように、差動増幅器を含むアンプブロック１５０Ａと、アンプブロック１５０Ａの出力を保持するラインメモリブロック（ＣＴＳ、ＣＴＮ）１５０Ｂとを含む。ラインメモリブロック１５０Ｂは、ノイズレベル（Ｎ信号）を保持する容量ＣＴＮと、光信号レベルとノイズレベルとが重畳された信号（Ｓ信号）を保持するための容量ＣＴＳとを含む。ラインメモリブロック１５０Ｂはまた、書き込み制御信号ＰＴＮ、ＰＴＳに従って容量ＣＴＮ、ＣＴＳに対するノイズレベル、光信号レベルの書き込みを制御する制御スイッチ１１７Ｎ、１１７Ｓを含む。

接続制御部１１３は、容量ＣＴＮ、ＣＴＳに保持された信号を水平走査回路１０３からの列選択信号ｃｓｅｌに従って第２共通信号線１１４（１１４Ｎ、１１４Ｓ）に転送する第１スイッチ１１５（１１５Ｎ、１１５Ｓ）を含む。第２共通信号線１１４（１１４Ｎ、１１４Ｓ）は、１つのブロックを構成する８個の信号処理回路１５０によって共有される。接続制御部１１３はまた、水平走査回路１０３からのブロック選択信号ｂｓｅｌに従って第２共通信号線１１４（１１４Ｎ、１１４Ｓ）を第１共通信号線１０６（１０６Ｎ、１０６Ｓ）に接続する第２スイッチ１１６（１１６Ｎ、１１６Ｓ）を含む。

ラインメモリブロック１５０から共通信号線１０６（１０６Ｎ、１０６Ｓ）への信号の読み出しは、第１スイッチ１１５、第２共通信号線１１４、第２スイッチ１１６を経由してなされる。このような方式は、第１共通信号線に接続されるスイッチを列数より少なくすることができる点で優れている。第１共通信号線に接続されるスイッチは、信号処理部を上下に分配して読み出す方式によって列数の１／２になり、ｂ列のブロック化によって１／ｂになるので、全体でＮ／２ｂ（８列のブロック化では、Ｎ／１６）になる。

ブロック化によって回路構成（特に、接続制御部１１３）に列の周期よりも大きい周期が生じる場合に、その周期に応じた箇所にクロス接続ライン１０８を配置することが好ましい。この実施例では、接続制御部１１３（接続部）における繰り返し単位の境界部分にクロス接続ライン１０８を配置した。クロス接続ラインの幅を０．８μｍとしたとき、１つのクロス接続ラインの抵抗は５Ω程度であった。ここで、水平方向の画素数が４０００個（つまり、４０００列）の構成において、画素配列部１０１の上側及び下側において、８ラインメモリごと（すなわち、画素配列部１０１における１６列ごと）にクロス接続ラインを配置した。この構成では、画素配列部１０１の上側及び下側に、それぞれ、１２５箇所にクロス接続ラインが配置されることになる。

以上のように回路構成の周期に応じてクロス接続ラインを配置することで、周期的なパタンノイズを抑制することができるとともに、回路構成の周期に応じて生じうるスペースにクロス接続ラインを効率的に配置することができる。

第１実施例では、クロス接続ラインの付近に特徴を有するシェーディングが発生するが、第２実施例では、１２５箇所にクロス接続ラインを分配したため、電流の集中が分散されるとともにクロス接続ライン間の距離が短くなり殆どシェーディングがなくなった。クロス接続ラインを増加させると、１つのクロス接続ラインの抵抗値を高くしても低抵抗化の効果は維持することができることから、クロス接続ラインの幅をより細くでき、不連続性を抑制するために効果的である。即ち、パタンノイズが低減される。

この実施例では、Ｓ信号線とＮ信号線を有する光電変換装置について実証したが、もちろんＮ信号線を持たない簡易な読み出し回路においても、本発明の効果を得ることができる。

更に、クロス接続ラインを前述の周期の倍の周期、即ち、繰り返し単位の２個について１つのクロス接続ラインを有する光電変換装置について検証したところ、共通信号線の寄生容量が若干低減したが、一方で若干のパタンノイズが発生した。

［第３実施例］
図８は、第３実施例の光電変換装置の概略構成を示す図である。第３実施例の光電変換装置は、第２実施例と同様に第１共通信号線と第２共通信号線を有する。第３実施例においては、電源ラインのうちグランドラインにクロス接続ラインを適用した。アンプブロック１５０Ａにｎ型の差動増幅器を使用する場合、基準となる重要な電源ラインがグランドラインである。Ｎ信号線とＳ信号線との容量的な結合は好ましくない。そこで、Ｓ信号線とＮ信号線との間に容量的な結合を生じさせないために、Ｓ信号線の引出線（Ｓ引出線）１１４ＳとＮ信号線の引出線（Ｎ引出線）１１４Ｎとの間に、グランドラインの一部を構成するクロス接続ライン１０８を配置した。つまり、クロス接続ライン１０８をグランドラインの抵抗低減、及び、Ｓ信号線とＮ信号線との分離のために配置した。

この実施例では、Ｓ共通信号線１０６Ｓ、Ｎ共通信号線１０６Ｎを第２のメタル層で配置し、Ｓ引出線１１４Ｓ、Ｎ引出線１１４Ｎを第１のメタル層で配置した。このような構成により、抵抗低減のための第３のメタル層を共通信号線の上に配置することなく、即ち寄生容量を増加させることなく、シェーディングとＯＢ出力変動が殆どない良好な固体撮像装置を作製することができた。図６には、第３実施例の光電変換装置におけるシェーディングが示されている。

［第４実施例］
図９は、第４実施例の光電変換装置の概略構成を示す図である。第４実施例では、電源配線パッド１１１が垂直走査回路１０４の近傍に配置されている。第４実施例の光電変換装置におけるシェーディングは、第１実施例の光電変換装置におけるシェーディングよりも大きいが、形状は緩やかになった。この要因は、第１実施例ではクロス配線ラインが電源パッドへのショートカットとなるように配置されているために電源ラインの抵抗低減の効果が大きいことによる。

しかしながら、第２電源ラインをより幅広く確保することで、緩やかなシェーディング形状を維持しつつ、第１実施例１と同等のシェーディング量まで低減することができる。

［第５実施例］
第５実施例では、第４実施例の構成に加えて、電源パッド端子を共通読出回路１０５ａ、１０５ｂ側にも配置した。この結果、シェーディングも改善したが、ＯＢの変動をより強く抑制することができた。ＯＢを経由する電流経路に電圧降下を発生させないことが、ＯＢ変動抑制に効果がある。

［第６実施例］
第６実施例では、信号処理部に列型のＡＤコンバータを配置した。特にＡＤコンバータにおいては、一般的に消費電流が大きいため、シェーディングやＯＢ変動、電源変動の影響を受けやすく、その性能維持のためには、電源配線強化は大きな課題である。

図１４は、第６実施形態の光電変装置の概略構成を示す図である。信号処理部１０２を構成する信号処理回路１５０には、列型ＡＤコンバータが備えられ、列型ＡＤコンバータの出力信号（デジタル信号）がメモリ部１２０に保持される。メモリ部１２０に保持された信号は、水平走査回路１０３によって順に選択されて共通信号線１０６（１０６Ｎ、１０６Ｓ）に読み出される。

共通信号線１０６（１０６Ｎ、１０６Ｓ）には、デジタル信号が出力されるのでパタンノイズが軽減されるため、配線や共通読出回路１０５の配置の自由度が第１〜第５実施例より高い。

この実施例では、共通読出回路１０５を左右に配置し、クロス接続ライン１０８を任意の場所で幾つか配置した。パタンノイズは発生しなかった。図１４に示す例では、読み出し経路の切れ目（中央部）にもクロス接続ライン１０８を配置されている。読み出し経路の切れ目（中央部）には、広い幅のクロス接続ライン１０８を配置しやすい。

列型ＡＤコンバータを使用する構成では、共通信号線に読み出される信号がデジタル信号であることから、クロス接続ラインの配置の自由度が高い。また、読み出し経路の分割が容易であり、読み出し経路の切れ目（２分割の場合には中央部）に広い幅、即ち抵抗値のクロス接続パターンを配置しやすい。

［第７実施例］
図１３に例示する構成を有する光電変換装置において、アンプブロック１５０Ａの差動増幅器に基準電圧ＶＲＥＦを供給する電源ラインを強化した。この電源ラインには、電流が流れないため、ＤＣ的な変動は生じないものの、差動増幅器の基準電圧であり、この電源の変動がゲイン倍されて出力されるため安定化させる必要がある。

この実施例では、ＤＣ的なシェーディングは改善しないものの、高速な読み出しを行なうためにリセット信号を読んでから光信号を読むまでの時間を１／２以下の短縮することができた。これは、ＶＲＥＦ電源配線を低抵抗化することで、ＶＲＥＦの変動が短い時間で安定しているためである。

［第８実施例］
第８実施例では、信号処理部にシングルランプ型ＡＤコンバータを配置し、本発明にしたがってランプ端子が接続されるラインの低抵抗化をはかった。１２ビットＡＤコンバータの場合、１ビットあたりに割り当てられる処理時間が数ｎｓｅｃしかなく、ラインの低抵抗化は高分解能化に大きな効果があった。即ち、従来よりも分解能を１ビット分だけ改善することができた。

以上のように、本発明の好適な実施形態によれば、共通信号線における信号処理部に沿って配置された部分を横切るように配置されて第１電源ラインと第２電源ラインとを接続するクロス接続ラインを設けることにより、例えば、次のような効果が得られる。
（１）水平方向のシェーディングが低減される。
（２）ＯＢ部の変動を抑制でき、高速な読み出しが可能になる。
（３）グランドなどの基準電源ラインを低抵抗化することができ、変動安定までの時間が短縮され、高速な読み出しが可能になる。
（４）横方向のスミアが低減される。

［適用例］
図１６は、本発明の好適な実施形態の撮像装置の概略構成を示す図である。撮像装置４００は、上記の光電変換装置に代表される固体撮像装置１００４を備える。被写体の光学像は、レンズ１００２によって固体撮像装置１００４の撮像面に結像する。レンズ１００２の外側には、レンズ００２のプロテクト機能とメインスイッチを兼ねるバリア１００１が設けられうる。レンズ１００２には、それから出射される光の光量を調節するための絞り１００３が設けられうる。固体撮像装置１００４から複数チャンネルで出力される撮像信号は、撮像信号処理回路１００５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路１００５から複数チャンネルで出力される撮像信号は、Ａ／Ｄ変換器６でアナログ−ディジタル変換される。Ａ／Ｄ変換器１００６から出力される画像データは、信号処理部１００７によって各種の補正、データ圧縮などがなされる。固体撮像装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６及び信号処理部１００７は、タイミング発生部１００８が発生するタイミング信号にしたがって動作する。

ブロック１００５〜１００８は、固体撮像装置１００４と同一チップ上に形成されてもよい。撮像装置４００の各ブロックは、全体制御・演算部１００９によって制御される。撮像装置４００は、その他、画像データを一時的に記憶するためのメモリ部１０１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部１０１１を備える。記録媒体１０１２は、半導体メモリ等を含んで構成され、着脱が可能である。撮像装置４００は、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備えてもよい。

次に、図１６に示す撮像装置４００の動作について説明する。バリア１００１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器１００６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部１００９が絞り１００３を開放にする。固体撮像装置１００４から出力された信号は、撮像信号処理回路１００５をスルーしてＡ／Ｄ変換器１００６へ提供される。Ａ／Ｄ変換器１００６は、その信号をＡ／Ｄ変換して信号処理部１００７に出力する。信号処理部１００７は、そのデータを処理して全体制御・演算部１００９に提供し、全体制御・演算部１００９において露出量を決定する演算を行う。全体制御・演算部１００９は、決定した露出量に基づいて絞りを制御する。

次に、全体制御・演算部１００９は、固体撮像装置１００４から出力され信号処理部１００７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ１００２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ１００２を駆動し測距を行う。

そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置１００４から出力された撮像信号は、撮像信号処理回路１００５において補正等がされ、Ａ／Ｄ変換器１００６でＡ／Ｄ変換され、信号処理部１００７で処理される。信号処理部１００７で処理された画像データは、全体制御・演算１００９によりメモリ部１０１０に蓄積される。

その後、メモリ部１０１０に蓄積された画像データは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体１０１２に記録される。また、画像データは、外部Ｉ／Ｆ部１０１３を通してコンピュータ等に提供されて処理されうる。

本発明の好適な実施形態の光電変換装置（固体撮像装置）の構成を概略的に示す図である。 クロス接続ラインがない場合における第１、第２電源ラインにおける電圧降下を説明するための図である。 本発明の好適な実施形態におけるクロス接続ライン付き電源ラインの構成を示す図である。 本発明の好適な実施形態の配線構造の一例を示す模式的断面図である。 クロス接続ラインによる第１電源ラインと第２電源ラインとの接続方法を例示する配置図である。 シェーディング特性を比較した図である。 本発明の好適な実施形態を示す図である。 本発明の好適な実施形態を示す図である。 本発明の好適な実施形態を示す図である。 特許文献１の固体撮像装置の模式的な配置図の例である。 特許文献１の信号処理部を示す図である。 画素の構成例を示す図である。 信号処理部の構成例を示す図である。 本発明の好適な実施形態を示す図である。 信号処理部の構成例を示す図である。 本発明の好適な実施形態の撮像装置の概略構成を示す図である。 電源ラインの配置例を示す図である。

Claims (7)

1. 複数列が構成されるように複数の画素が配列された画素配列部と、
   前記画素配列部から提供される複数列の信号を処理する信号処理部と、
   共通読出回路と、
   前記信号処理部から提供される複数列の信号を前記共通読出回路に伝送するように前記信号処理部に沿って配置された部分を有する共通信号線と、
   前記信号処理部に配置された第１電源ラインと、
   前記共通信号線から見て前記第１電源ラインの反対側に配置された第２電源ラインと、
   前記共通信号線における前記信号処理部に沿って配置された部分を横切るように配置され、前記第１電源ラインと前記第２電源ラインとを接続するクロス接続ラインと、
   を備えることを特徴とする光電変換装置。
2. 前記信号処理部の外側において前記第１電源ラインと前記第２電源ラインとを接続する迂回接続ラインを更に備えることを特徴とする請求項１に記載の光電変換装置。
3. 前記信号処理部における複数列を順に選択する水平走査回路を更に備え、前記共有信号線は、前記信号処理部と前記水平走査回路との間を通る部分を含むことを特徴とする請求項１又は２に記載の光電変換装置。
4. 前記第２電源ラインの一部が前記水平走査回路の領域内に配置されていることを特徴とする請求項３に記載の光電変換装置。
5. 複数の前記クロス接続ラインが、前記信号処理部と前記共通信号線との接続部の繰り返し周期に応じた周期で配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
6. 前記共通信号線は、ノイズレベルを伝送するＮ信号線と、光信号レベルを伝送するＳ信号線とを含み、前記信号処理部と前記Ｎ信号線との間にＮ信号引出線が配置され、前記信号処理部と前記Ｓ信号線との間にＳ信号引出線が配置され、
   前記クロス接続ラインが、前記Ｎ信号引出線と前記Ｓ信号引出線との間に配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 請求項１乃至６のいずれか１項に記載の光電変換装置と、
   前記光電変換装置から提供される信号を処理する信号処理部と、
   を備えることを特徴とする撮像装置。

Images